CN108052018A - 一种制导与控制组件轻量化处理方法及制导与控制组件 - Google Patents

Abstract

本发明公开了一种制导与控制组件轻量化处理方法，包括A步骤、功能集成：对制导与控制组件进行分析，将制导与控制组件中不同功能模块的计算控制处理功能作为共性特征之一进行共性提炼，采用具有共性特征的裸芯片组成一个共性电路A，并在共性电路A中写入能同时进行并针对对应不同功能模块执行不同计算控制处理功能的程序；B步骤、原理验证，C步骤、指标验证，D步骤、修订：将控制处理电路A中某一裸芯片进行更换或删除后形成新的共性电路A，再重复进行B步骤、C步骤；E步骤、封装：采用系统封装技术将各项技术指标合格条件下的共性电路A中的所有裸芯片封装成一个共性单芯片。

Description

一种制导与控制组件轻量化处理方法及制导与控制组件

技术领域

本发明属于制导与控制组件技术领域，具体涉及一种制导与控制组件轻量化处理方法及制导与控制组件。

背景技术

目前制导与控制组件设计思想是：通过将制导与控制组件各种分立电气系统的数据采集、数据处理、通讯等共性的功能集成设计在一个模块中，减少分立电气系统的冗余部分；通过数据处理运算能力集成设计、电气信号交联与接口的集成设计达到低成本、小型化和低功耗的目标。

如图1所示，现有的制导与控制组件是分别将不同功能的部分划分成独立的模块，每个模块都有各自独立的功能性处理器和专用其他电路，而造成各自功能模块独立设置的原因在于：各个模块的处理需求不同，同时由于我国对于处理器的技术较为落后，采用国外处理器时，由于技术封锁，无法满足二次开发的要求，因此鉴于上述种种原因，因此各个功能模块才采用分离设计。但这种设计会导致如下不利因素：

1、制导与控制组件中仍然存在多个控制、导航、采集和通信等芯片，导致成本、体积、功耗降低有限；

2、制导与控制组件接口类型多、电缆布局布线复杂；

3、制导与控制组件热设计复杂；

4、制导与控制组件电路系统复杂，电磁兼容设计难度大。

发明内容

本发明提出一种制导与控制组件轻量化处理方法及制导与控制组件，利用功能集成的设计思想，选择一组合适的裸芯片完成功能要求后进行集成封装，这样节省了体积、布线、接口设计等，从而达到轻量化设计的要求。

本发明通过下述技术方案实现：

一种制导与控制组件轻量化处理方法，包括以下步骤：

A步骤、功能集成：对制导与控制组件进行分析，将制导与控制组件中不同功能模块的计算控制处理功能作为共性特征之一进行共性提炼，采用具有共性特征的裸芯片组成一个共性电路A，并在共性电路A中写入能同时进行并针对对应不同功能模块执行不同计算控制处理功能的程序；

B步骤、原理验证：基于PCB工艺技术，在制导与控制组件的原理验证样机中将共性电路A替代制导与控制组件中不同功能模块的计算控制处理部，然后进行原理验证，验证通过后进行C步骤；

C步骤、指标验证：通过半实物仿真试验来验证原理验证样机的各项技术指标，当各项技术指标不合格时转D步骤，当各项技术指标合格时转E步骤，

D步骤、修订：将控制处理电路A中某一裸芯片进行更换或删除后形成新的共性电路A，再重复进行B步骤、C步骤；

E步骤、封装：采用系统封装技术将各项技术指标合格条件下的共性电路A中的所有裸芯片封装成一个共性单芯片；

F步骤、软核加载：将制导与控制组件的通信总线采用IP软核方式集成至E步骤的共性单芯片中。

本发明的设计路线是：对于本发明而言，由于应用领域的特殊性，一般用于弹体的制导或船舶等领域，如果采用国外先进的处理器芯片，由于国外技术封锁，无法提供有效的裸芯片，因此我们无法进行二次开发，因此只有采用国内芯片技术，但在本发明之前的现有技术中，由于国产芯片技术较为落后，例如在本申请之前的技术都是采用的逻辑门只有几百万级的处理器，同时由于制导与控制组件中功能模块非常多，若采用功能集成技术会面临严重的发热等技术障碍，且内部控制总线无法集成，因此在本发明之前仅仅依赖国内技术在制导与控制组件应用时无法实施基础技术，在本发明时，国内已成功研发出了Virtex4系列的FPGA裸芯片，该芯片具有上千万逻辑门，因此，运算处理效率更高，本发明可以基于该FPGA裸芯片进行功能的基础，但采用何种共性特征的技术指标，以及如何在短周期内完成功能集成设计，在现有技术中很难找到借鉴的东西，因此本发明提出了上述研发设计方法，该方法首先提出以计算控制处理功能作为共性特征之一进行共性提炼，在这个基础上然后进行原理验证、指标验证，提出原理验证、指标验证是在裸芯片组成的共性电路A未封装之前利用PCB工艺技术基础上进行验证，然后对于不符合原理验证、指标验证的部分提出替换或删除操作后最终形成在各方面都满足制导与控制组件要求的共性电路A，然后才对共性电路A进行线路的删减式的封装，以达到节省各个模块处理器的目的和减少复杂的线路连接，并且，本发明随着共性电路A的研发过程中，同步的开发出可以同时进行处理的功能性程序，例如，本发明可以同时进行弹道解算程序和状态检测程序，无需另外单独调用程序，也就是说本发明的共性电路A提前内置有同时处理对应替换功能模块的功能程序，且这些程序能同步进行处理运算。

优选的，所述各项技术指标包括裸芯片的开放情况、裸芯片的功耗参数、裸芯片制造工艺、裸芯片受压性能。

优选的，共性电路A中的裸芯片选用有良率保证的裸芯片。

优选的，共性电路A中的裸芯片为处理器时，选用多核架构处理器。

优选的，共性电路A中的裸芯片包括现场可编程逻辑芯片。

另外，在制导与控制组件中，依据上述方法可以重新获得新的制导与控制组件，基于所述制导与控制组件轻量化处理方法获得的制导与控制组件，所述制导与控制组件包括与外部电池连接的电源系统，与电源系统连接的专用电路、共性单芯片，所述专用电路、共性单芯片之间进行交互，专用电路、共性单芯片均通过连接器与其他系统连接，所述共性单芯片采用系统封装技术对共性电路A中的所有裸芯片封装完成，其中，共性电路A中包括DSP裸芯片、FPGA裸芯片、ADC裸芯片、DAC裸芯片、PROM裸芯片、导航裸芯片，FPGA裸芯片通过DSP总线与DSP裸芯片交互，ADC裸芯片、DAC裸芯片、PROM裸芯片均与FPGA裸芯片进行交互。

还包括SRAM裸芯片FLASH裸芯片，FLASH裸芯、SRAM裸芯与DSP裸芯连接。

在本发明中，所述FPGA裸芯片中设置有外接总线模块，外接总线模块为1553B控制器，1553B控制器是在FPGA裸芯片中以1553B通信总线IP软核方式形成的，用于与外部处理中心进行1553B总线方式进行通信交互。

在本发明中，所述FPGA裸芯片中设置有外接总线模块，外接总线模块为ARINC429控制器，ARINC429控制器是在FPGA裸芯片中以ARINC429通信总线IP软核方式形成的，用于与外部处理中心进行ARINC429总线方式进行通信交互。

1553B总线IP主要实现了1553B总线的BC、MT、RT功能，通过软核方式固化至SiP芯片内部Virtex4系列的FPGA中，实现本地端与1553B总线的无缝连接，其所形成的1553B控制器，主要包括DSP接口模块、发送模块、接收模块、消息解析模块、时钟管理模块、FIFO及RAM存储器等模块，完成了1553B总线功能，可以实时、准确、稳定的响应总线上的多种消息格式。DSP接口模块主要完成DSP接口总线的写操作译码、读消息操作、读消息控制字以及相关控制命令解析等工作，对FPGA与DSP之间的通信起到关键作用。发送模块主要是根据解析模块的解析情况，完成RT相关消息响应的数据发送工作，包括发送消息中的数据字、状态字和相关控制字。接收模块主要将1553B总线差分信号转换成并行信号，提供给消息解析模块使用，同时完成字的校验判断、字的类型判断以及字的错误判断等工作，同时输出总线有效性信号和总线是否空闲信号。消息解析模块主要功能是解析消息类型(共十种消息类型)，并对非法命令的消息进行过滤，同时控制发送模块发送相关数据，并将接收到的整条消息写入到FIFO中去。时钟管理模块主要是产生整个设计中所需要的时钟信号。RAM存储器主要用于存储待发送的数据字、非法命令消息等信息。FIFO存储器用于顺序存储接收到的有效的1553B总线消息。

在本发明中，采用verilog HDL语言实现了ARINC429总线IP设计，设计实现了三种总线波特率(12.5K、48K、100K)通信，通过软核方式固化至SiP芯片内部Virtex4系列的FPGA中，实现本地端与ARINC429总线的无缝连接，其所形成的ARINC429控制器，同样主要包括DSP接口模块、发送模块、接收模块、消息解析模块、时钟管理模块、FIFO及RAM存储器等模块。其DSP接口模块主要完成DSP接口总线的写操作译码、读数据操作以及相关控制命令解析等工作，对FPGA与DSP之间的通信起到关键作用。其发送模块主要完成两项工作，一是完成发送波特率、发送校验方式、发送方式以及发送周期等配置工作；另一个是将用户需要发送的429数据缓存下来并发送出去。其接收模块主要功能包括，首先将ARINC429总线的差分串行信号转换成并行数据，同时完成SDI和Label的筛选工作，并完成数据的校验工作，并根据用户设定的条件产生相应的中断信号，最后顺序的将接收到的有效数据写入到FIFO中去。其时钟管理模块主要是产生整个设计中所需要的时钟信号，包括定时时钟、发送时钟等。其FIFO存储器用于顺序存储接收到的有效的ARINC429总线数据。

最为核心的是：本发明由于采用了具有千万级门逻辑的FPGA(可编程逻辑门器件)，同时采用可以同时进行双核心运行处理的DSP，而传统技术一致避免冗余设计，而在本设计可以添加冗余设计，具体的：

所述DSP裸芯片为双核心处理器，双核心处理器有核心0和核心1两个处理器核心，所述FPGA裸芯片包括接口逻辑模块、外接总线模块、数据打包模块、数据对比模块，

外部设备的数据通过导航裸芯片、ADC裸芯片进入接口逻辑模块后进入数据打包模块，外部设备的数据也通过外接总线模块进入数据打包模块，打包模块同时将外部数据打包后通过DSP总线转发给核心0和核心1，核心0和核心1用于同时进行相同计算和处理后给出控制指令后反馈给数据对比模块，数据对比模块用于对比核心0和核心1给出的控制指令相同后，通过接口逻辑模块、DAC裸芯片后向外部设备输出控制指令，也通过外接总线模块向外部设备输出控制指令。

所述FPGA裸芯片为Virtex4系列的FPGA裸芯片。

在本发明中，以弹道解算功能为例，DSP为双核心处理器，设计为双冗余系统，FPGA与外界获取数据并同时打包转发至两个处理器核心，核0完成相应的弹道解算和飞控指令后，通过主总线反馈至FPGA中。核1完成相应的弹道解算和飞控指令后，通过从总线反馈至FPGA中。FPGA完成数据对比后再传送相应的外部设备完成相应的控制，避免处理单元异常引起的误操作，保证系统控制指令的可靠性。封装芯片在有限体积下实现双冗余处理的应用场景，满足高可靠性的需求。

本发明与现有技术相比，具有如下的优点和有益效果：本发明通过半实物验证可纠正设计错误，缩短研制周期。封装后的芯片易于沿用至多种类型的飞行控制和导航应用，每种应用场景针对共性电路无需重复设计；制导与控制组件的共性电路的体积、重量减小50％以上；热设计主要集中前期封装芯片内部散热设计阶段，故简化了系统集成阶段的散热设计复杂度。通信总线以IP软核方式固化在封装芯片中，提高系统灵活性。

附图说明

此处所说明的附图用来提供对本发明实施例的进一步理解，构成本申请的一部分，并不构成对本发明实施例的限定。在附图中：

图1是现有的制导与控制组件的设计框架图。

图2是本发明制导与控制组件的设计框架。

图3是共性单芯片中各裸芯片的连接关系图。

图4是共性单芯片具体进行弹道计算时的原理图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，下面结合实施例对本发明作进一步的详细说明，本发明的示意性实施方式及其说明仅用于解释本发明，并不作为对本发明的限定。

实施例一

一种制导与控制组件轻量化处理方法，包括以下步骤：

A步骤、功能集成：对制导与控制组件进行分析，将制导与控制组件中不同功能模块的计算控制处理功能作为共性特征之一进行共性提炼，采用具有共性特征的裸芯片组成一个共性电路A，并在共性电路A中写入能同时进行并针对对应不同功能模块执行不同计算控制处理功能的程序；

B步骤、原理验证：基于PCB工艺技术，在制导与控制组件的原理验证样机中将共性电路A替代制导与控制组件中不同功能模块的计算控制处理部，然后进行原理验证，验证通过后进行C步骤；

C步骤、指标验证：通过半实物仿真试验来验证原理验证样机的各项技术指标，当各项技术指标不合格时转D步骤，当各项技术指标合格时转E步骤，

D步骤、修订：将控制处理电路A中某一裸芯片进行更换或删除后形成新的共性电路A，再重复进行B步骤、C步骤；

E步骤、封装：采用系统封装技术将各项技术指标合格条件下的共性电路A中的所有裸芯片封装成一个共性单芯片；

F步骤、软核加载：将制导与控制组件的通信总线采用IP软核方式集成至E步骤的共性单芯片中。

本发明的设计路线是：对于本发明而言，由于应用领域的特殊性，一般用于弹体的制导或船舶等领域，如果采用国外先进的处理器芯片，由于国外技术封锁，无法提供有效的裸芯片，因此我们无法进行二次开发，因此只有采用国内芯片技术，但在本发明之前的现有技术中只提到了共性功能集成的思路，并没有详细共性电路提取的方法、流程和提取共性电路风险规避措施。由于国产芯片技术较为落后，例如在本申请之前的技术都是采用的逻辑门只有几百万级的处理器，同时由于制导与控制组件中功能模块非常多，若采用功能集成技术会面临多处理器布局困难，热设计困难等技术障碍，且总线互联结构复杂，接线盒体积大，因此在本发明之前仅仅依赖国内技术在制导与控制组件应用时无法实施基础技术，在本发明时，国内已成功研发出了Virtex4系列的FPGA裸芯片，该芯片具有上千万逻辑门，因此，可利用的可编程逻辑资源丰富，本发明可以基于该FPGA裸芯片进行功能的基础，但采用何种共性特征的技术指标，以及如何在短周期内完成功能集成设计，在现有技术中很难找到借鉴的东西，因此本发明提出了上述研发设计方法，该方法首先提出以计算控制处理功能作为共性特征之一进行共性提炼，在这个基础上然后进行原理验证、指标验证，提出原理验证、指标验证是在裸芯片组成的共性电路A未封装之前利用PCB工艺技术基础上进行验证，然后对于不符合原理验证、指标验证的部分提出替换或删除操作后最终形成在各方面都满足制导与控制组件要求的共性电路A，然后才对共性电路A进行线路的删减式的封装，以达到节省各个模块处理器的目的和减少复杂的线路连接，并且，本发明随着共性电路A的研发过程中，同步的开发出可以同时进行处理的功能性程序，例如，本发明可以同时进行弹道解算程序和状态检测程序，无需另外单独调用程序，也就是说本发明的共性电路A提前内置有同时处理对应替换功能模块的功能程序，且这些程序能同步进行处理运算。

优选的，所述各项技术指标包括裸芯片的开放情况、裸芯片的功耗参数、裸芯片制造工艺、裸芯片受压性能。

优选的，共性电路A中的裸芯片选用有良率保证的裸芯片。

优选的，共性电路A中的裸芯片为处理器时，选用多核架构处理器。

优选的，共性电路A中的裸芯片包括现场可编程逻辑芯片。

实施例2

如图1、图2、图3、图4所示在制导与控制组件中，依据上述方法可以重新获得新的制导与控制组件，基于所述制导与控制组件轻量化处理方法获得的制导与控制组件，如图2所示，所述制导与控制组件2包括与外部电池1连接的电源系统，与电源系统连接的专用电路4、共性单芯片3，所述专用电路4、共性单芯片3之间进行交互，专用电路4、共性单芯片3均通过连接器与其他系统5连接，如图3所示，所述共性单芯片3采用系统封装技术对共性电路A中的所有裸芯片封装完成，其中，共性电路A中包括DSP裸芯片、FPGA裸芯片、ADC裸芯片、DAC裸芯片、PROM裸芯片、导航裸芯片，FPGA裸芯片通过DSP总线与DSP裸芯片交互，ADC裸芯片、DAC裸芯片、PROM裸芯片均与FPGA裸芯片进行交互。

如图4所示，在本发明中，所述FPGA裸芯片中设置有外接总线模块，外接总线模块为1553B控制器，1553B控制器是在FPGA裸芯片中以1553B通信总线IP软核方式形成的，用于与外部处理中心进行1553B总线方式进行通信交互。

如图4所示，在本发明中，所述FPGA裸芯片中设置有外接总线模块，外接总线模块为ARINC429控制器，ARINC429控制器是在FPGA裸芯片中以ARINC429通信总线IP软核方式形成的，用于与外部处理中心进行ARINC429总线方式进行通信交互。

1553B总线IP主要实现了1553B总线的BC、MT、RT功能，通过软核方式固化至SiP芯片内部Virtex4系列的FPGA中，实现本地端与1553B总线的无缝连接，其所形成的1553B控制器，主要包括DSP接口模块、发送模块、接收模块、消息解析模块、时钟管理模块、FIFO及RAM存储器等模块，完成了1553B总线功能，可以实时、准确、稳定的响应总线上的多种消息格式。DSP接口模块主要完成DSP接口总线的写操作译码、读消息操作、读消息控制字以及相关控制命令解析等工作，对FPGA与DSP之间的通信起到关键作用。发送模块主要是根据解析模块的解析情况，完成RT相关消息响应的数据发送工作，包括发送消息中的数据字、状态字和相关控制字。接收模块主要将1553B总线差分信号转换成并行信号，提供给消息解析模块使用，同时完成字的校验判断、字的类型判断以及字的错误判断等工作，同时输出总线有效性信号和总线是否空闲信号。消息解析模块主要功能是解析消息类型(共十种消息类型)，并对非法命令的消息进行过滤，同时控制发送模块发送相关数据，并将接收到的整条消息写入到FIFO中去。时钟管理模块主要是产生整个设计中所需要的时钟信号。RAM存储器主要用于存储待发送的数据字、非法命令消息等信息。FIFO存储器用于顺序存储接收到的有效的1553B总线消息。

在本发明中，采用verilog HDL语言实现了ARINC429总线IP设计，设计实现了三种总线波特率(12.5K、48K、100K)通信，通过软核方式固化至SiP芯片内部Virtex4系列的FPGA中，实现本地端与ARINC429总线的无缝连接，其所形成的ARINC429控制器，同样主要包括DSP接口模块、发送模块、接收模块、消息解析模块、时钟管理模块、FIFO及RAM存储器等模块。其DSP接口模块主要完成DSP接口总线的写操作译码、读数据操作以及相关控制命令解析等工作，对FPGA与DSP之间的通信起到关键作用。其发送模块主要完成两项工作，一是完成发送波特率、发送校验方式、发送方式以及发送周期等配置工作；另一个是将用户需要发送的429数据缓存下来并发送出去。其接收模块主要功能包括，首先将ARINC429总线的差分串行信号转换成并行数据，同时完成SDI和Label的筛选工作，并完成数据的校验工作，并根据用户设定的条件产生相应的中断信号，最后顺序的将接收到的有效数据写入到FIFO中去。其时钟管理模块主要是产生整个设计中所需要的时钟信号，包括定时时钟、发送时钟等。其FIFO存储器用于顺序存储接收到的有效的ARINC429总线数据。

如图4所示，最为核心的是：本发明由于采用了具有千万级门逻辑的FPGA(可编程逻辑门器件)，同时采用可以同时进行双核心运行处理的DSP，因此可以有足够资源完成双核心单元处理数据的缓存与对比，而传统技术一致避免冗余设计，而在本设计可以添加冗余设计，具体的：

所述DSP裸芯片为双核心处理器，双核心处理器有核心0和核心1两个处理器核心，所述FPGA裸芯片包括接口逻辑模块、外接总线模块、数据打包模块、数据对比模块，

外部设备的数据通过导航裸芯片、ADC裸芯片进入接口逻辑模块后进入数据打包模块，外部设备的数据也通过外接总线模块进入数据打包模块，打包模块同时将外部数据打包后通过DSP总线转发给核心0和核心1，核心0和核心1用于同时进行相同计算和处理后给出控制指令后反馈给数据对比模块，数据对比模块用于对比核心0和核心1给出的控制指令相同后，通过接口逻辑模块、DAC裸芯片后向外部设备输出控制指令，也通过外接总线模块向外部设备输出控制指令。

所述FPGA裸芯片为Virtex4系列的FPGA裸芯片。

如图4所示，从外界获取的外部数据包括传感器单元发生来的数据、天线发来的北斗数据、舵系统发来的舵反馈、还有外部处理中心的数据。在本发明中，以弹道解算功能为例，DSP为双核心处理器，设计为双冗余系统，FPGA与外界获取数据并同时打包转发至两个处理器核心，核0完成相应的弹道解算和飞控指令后，通过主总线反馈至FPGA中。核1完成相应的弹道解算和飞控指令后，通过从总线反馈至FPGA中。FPGA完成数据对比后再传送相应的外部设备完成相应的控制，避免处理单元异常引起的误操作，保证系统控制指令的可靠性。封装芯片在有限体积下实现双冗余处理的应用场景，满足高可靠性的需求。

以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种制导与控制组件轻量化处理方法，其特征在于，包括以下步骤：

A步骤、功能集成：对制导与控制组件进行分析，将制导与控制组件中不同功能模块的计算控制处理功能作为共性特征之一进行共性提炼，采用具有共性特征的裸芯片组成一个共性电路A，并在共性电路A中写入能同时进行并针对对应不同功能模块执行不同计算控制处理功能的程序；

B步骤、原理验证：基于PCB工艺技术，在制导与控制组件的原理验证样机中将共性电路A替代制导与控制组件中不同功能模块的计算控制处理部，然后进行原理验证，验证通过后进行C步骤；

C步骤、指标验证：通过半实物仿真试验来验证原理验证样机的各项技术指标，当各项技术指标不合格时转D步骤，当各项技术指标合格时转E步骤，

D步骤、修订：将控制处理电路A中某一裸芯片进行更换或删除后形成新的共性电路A，再重复进行B步骤、C步骤；

E步骤、封装：采用系统封装技术将各项技术指标合格条件下的共性电路A中的所有裸芯片封装成一个共性单芯片；

F步骤、软核加载：将制导与控制组件的通信总线采用IP软核方式集成至E步骤的共性单芯片中。

2.根据权利要求1所述的一种制导与控制组件轻量化处理方法，其特征在于：所述各项技术指标包括裸芯片的开放情况、裸芯片的功耗参数、裸芯片制造工艺、裸芯片受压性能。

3.根据权利要求1所述的一种制导与控制组件轻量化处理方法，其特征在于：共性电路A中的裸芯片选用有良率保证的裸芯片。

4.根据权利要求1所述的一种制导与控制组件轻量化处理方法，其特征在于：共性电路A中的裸芯片为处理器时，选用多核架构处理器。

5.根据权利要求1所述的一种制导与控制组件轻量化处理方法，其特征在于：共性电路A中的裸芯片包括现场可编程逻辑芯片。

6.基于权利要求1-5中任意一项所述制导与控制组件轻量化处理方法获得的制导与控制组件，其特征在于：所述制导与控制组件(2)包括与外部电池(1)连接的电源系统，与电源系统连接的专用电路(4)、共性单芯片(3)，所述专用电路(4)、共性单芯片(3)之间进行交互，专用电路(4)、共性单芯片(3)均通过连接器与其他系统(5)连接，所述共性单芯片(3)采用系统封装技术对共性电路A中的所有裸芯片封装完成，其中，共性电路A中包括DSP裸芯片、FPGA裸芯片、ADC裸芯片、DAC裸芯片、PROM裸芯片、导航裸芯片，FPGA裸芯片通过DSP总线与DSP裸芯片交互，ADC裸芯片、DAC裸芯片、PROM裸芯片均与FPGA裸芯片进行交互。

7.根据权利要求6所述的制导与控制组件，其特征在于：所述FPGA裸芯片中设置有外接总线模块，外接总线模块为1553B控制器，1553B控制器是在FPGA裸芯片中以1553B通信总线IP软核方式形成的，用于与外部处理中心进行1553B总线方式进行通信交互。

8.根据权利要求6所述的制导与控制组件，其特征在于：所述FPGA裸芯片中设置有外接总线模块，外接总线模块为ARINC429控制器，ARINC429控制器是在FPGA裸芯片中以ARINC429通信总线IP软核方式形成的，用于与外部处理中心进行ARINC429总线方式进行通信交互。

9.根据权利要求6所述的制导与控制组件，其特征在于：

所述DSP裸芯片为双核心处理器，双核心处理器有核心0和核心1两个处理器核心，所述FPGA裸芯片包括接口逻辑模块、外接总线模块、数据打包模块、数据对比模块，

外部设备的数据通过导航裸芯片、ADC裸芯片进入接口逻辑模块后进入数据打包模块，外部设备的数据也通过外接总线模块进入数据打包模块，打包模块同时将外部数据打包后通过DSP总线转发给核心0和核心1，核心0和核心1用于同时进行相同计算和处理后给出控制指令后反馈给数据对比模块，数据对比模块用于对比核心0和核心1给出的控制指令相同后，通过接口逻辑模块、DAC裸芯片后向外部设备输出控制指令，也通过外接总线模块向外部设备输出控制指令。

10.根据权利要求6所述的制导与控制组件，其特征在于：所述FPGA裸芯片为Virtex4系列的FPGA裸芯片。