CN108776644A - 一种数据高速缓存系统、方法和航天用电子设备 - Google Patents

一种数据高速缓存系统、方法和航天用电子设备 Download PDF

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Abstract

本发明公开了一种数据高速缓存系统、方法和航天用电子设备，该系统包括：FPGA和多片异步SRAM芯片，FPGA包括：多个数据接口、一个控制接口和一个地址接口，多个数据接口分别连接对应的异步SRAM芯片的数据信号输入输出接口，控制接口连接多片异步SRAM芯片的控制信号输入接口，地址接口连接多片异步SRAM芯片的地址信号输入接口；FPGA发出控制信号、地址信号和与异步SRAM芯片的数量对应的多组数据信号，根据控制信号和地址信号控制多组数据信号同时对应存储至多片异步SRAM芯片。在航天应用背景下，该系统采用多片异步SRAM芯片，大大提高了数据缓存速度，占用的FPGA资源非常小、FPGA软件设计简单，对FPGA器件性能依赖性较小、对FPGA其他功能的影响较小。

Description

一种数据高速缓存系统、方法和航天用电子设备
技术领域
本发明涉及航天电子领域，特别涉及一种数据高速缓存系统、方法和航天用电子设备。
背景技术
随着航天应用技术的迅速发展，高速采集单元被大面积应用于诸如通信卫星、遥感卫星等空间飞行器电子系统，而数据高速采集单元中宽带高速存储技术是一个关键的部分，其存储带宽决定了最高采集速度。另外当前航天电子应用设备对数据采集速度的需求正呈跨越式的提高，已从原来的数Msps到数十Msps(Mega samples per second“每秒1兆次采样，采样速度的单位”)级别大幅提升至几百Msps，因此当前航天电子应用设备对宽带高速存储技术有了更高需求。
图1为现有航天用电子设备中应用的一种数据缓存方案，即以单独的FIFO(Firstin First out“先进先出存储器”)芯片作缓存载体。但由于缺乏宇航等级的FIFO芯片，该设计始终局限于低轨设计应用；而且FIFO芯片的缓存容量非常有限。
图2为现有航天用电子设备中应用的另一种数据缓存方案，该方案利用高性能FPGA(Field-Programmable Gate Array“现场可编程门阵列”)内部生成FIFO资源，用作高速数据存储，占用了FPGA内部的存储资源，消耗FPGA的实际可用资源，而且提供的缓存容量非常有限，往往不能满足设计要求。
图3为现有航天用电子设备中应用的又一种数据缓存方案，利用DRAM(DynamicRandom Access Memory“动态随机存取存储器”)芯片用作高速数据存储，DRAM尽管速度和容量都满足宽带缓冲要求，但硬件和软件设计都复杂、实现难度非常高，功耗大，需要占用大量的FPGA资源而对FPGA的依赖性高，通用性不强。概而言之，该实现方式不是通用性的航天电子产品工程实现的优选方案。
发明内容
本发明提供的一种数据高速缓存系统、方法和航天用电子设备，以解决或部分解决目前存储技术的带宽无法满足要求、存储深度较浅的问题。
根据本发明的一个方面，提供了一种数据高速缓存系统，所述系统包括：FPGA和多片异步SRAM(Static Random Access Memorsy“静态随机存储器”)芯片，所述FPGA包括：多个数据接口、一个控制接口和一个地址接口，多个所述数据接口分别连接对应的所述异步SRAM芯片的数据信号输入输出接口，所述控制接口连接多片所述异步SRAM芯片的控制信号输入接口，所述地址接口连接多片所述异步SRAM芯片的地址信号输入接口；
所述FPGA发出控制信号、地址信号和与所述异步SRAM芯片的数量对应的多组数据信号，根据所述控制信号和地址信号控制多组所述数据信号同时对应存储至多片所述异步SRAM芯片。
可选地，所述FPGA的多个所述数据接口与对应所述异步SRAM芯片的所述数据信号输入输出接口之间的数据线长度相等；
所述FPGA的所述控制接口与每片所述异步SRAM芯片的控制信号输入接口之间的控制线长度相等；
所述FPGA的所述地址接口与每片所述异步SRAM芯片的地址信号输入接口之间的地址线长度相等。
可选地，所述FPGA发出控制信号、地址信号和与所述异步SRAM芯片的数量对应的多组数据信号，根据所述控制信号和地址信号控制多组所述数据信号同时对应存储至多片所述异步SRAM芯片包括：
根据工程稳定性要求确定所述FPGA访问所述异步SRAM芯片的时钟周期；
根据所述异步SRAM芯片正确接收所述数据信号、地址信号和控制信号的时间以及所述异步SRAM芯片的最短访问周期，确定所述异步SRAM芯片的延迟时间长度和写入时间长度；
在所述FPGA的每个所述时钟周期的开始时间点处，输出控制信号、地址信号和多组数据信号；
根据所述异步SRAM芯片的延迟时间长度和写入时间长度改变所述控制信号的电平状态，从而控制多组所述数据信号根据所述地址信号同时对应存储至多片所述异步SRAM芯片。
可选地，所述根据所述异步SRAM芯片的延迟时间长度和写入时间长度改变所述控制信号的电平状态，从而控制多组所述数据信号根据所述地址信号同时对应存储至多片所述异步SRAM芯片包括：
在所述FPGA的每个所述时钟周期内，从所述时钟周期的开始时间点处经过所述延迟时间长度后，将所述控制信号从高电平状态改为低电平状态，控制多组所述数据信号开始根据所述地址信号同时对应存储至多片所述异步SRAM芯片，经过所述写入时间长度后，将所述控制信号从低电平状态改为高电平状态，控制多组所述数据信号停止存储至多片所述异步SRAM芯片。
根据本发明的另一个发面，提供了一种航天用电子设备，所述设备包括上述的数据高速缓存系统。
根据本发明的另一个发面，提供了一种数据高速缓存方法，所述方法包括：
将FPGA和多片异步SRAM芯片相连接，其中所述FPGA包括多个数据接口、一个控制接口和一个地址接口，多个所述数据接口分别连接对应的所述异步SRAM芯片的数据信号输入输出接口，所述控制接口通过控制线连接多片所述异步SRAM芯片的控制信号输入接口，所述地址接口通过地址线连接多片所述异步SRAM芯片的地址信号输入接口；
使所述FPGA发出控制信号、地址信号和与所述异步SRAM芯片的数量对应的多组数据信号，根据所述控制信号和地址信号控制多组所述数据信号同时对应存储至多片所述异步SRAM芯片。
可选地，所述FPGA的多个所述数据接口与对应所述异步SRAM芯片的所述数据信号输入输出接口之间的数据线长度相等；
所述FPGA的所述控制接口与每片所述异步SRAM芯片的控制信号输入接口之间的控制线长度相等；
所述FPGA的所述地址接口与每片所述异步SRAM芯片的地址信号输入接口之间的地址线长度相等。
可选地，所述使所述FPGA发出控制信号、地址信号和与所述异步SRAM芯片的数量对应的多组数据信号，根据所述控制信号和地址信号控制多组所述数据信号同时对应存储至多片所述异步SRAM芯片包括：
所述FPGA根据工程稳定性要求确定所述FPGA访问所述异步SRAM芯片的时钟周期；
根据所述异步SRAM芯片正确接收所述数据信号和所述地址信号的时间以及所述异步SRAM芯片的最短访问周期，确定所述异步SRAM芯片的延迟时间长度和写入时间长度；
所述FPGA在所述FPGA的每个所述时钟周期的开始时间点处，输出控制信号、地址信号和多组数据信号；
所述FPGA根据所述异步SRAM芯片的延迟时间长度和写入时间长度改变所述控制信号的电平状态，从而控制多组所述数据信号根据所述地址信号同时对应存储至多片所述异步SRAM芯片。
可选地，所述FPGA根据所述异步SRAM芯片的延迟时间长度和写入时间长度改变所述控制信号的电平状态，从而控制多组所述数据信号根据所述地址信号同时对应存储至多片所述异步SRAM芯片包括：
所述FPGA在所述FPGA的每个所述时钟周期内，从所述时钟周期的开始时间点处经过所述延迟时间长度后，将所述控制信号从高电平状态改为低电平状态，控制多组所述数据信号开始根据所述地址信号同时对应存储至多片所述异步SRAM芯片，经过所述写入时间长度后，将所述控制信号从低电平状态改为高电平状态，控制多组所述数据信号停止存储至多片所述异步SRAM芯片。
本发明实施例的有益效果是：在航天应用背景的前提下，异步SRAM芯片具有宇航高等级器件供货有保障的装机优势，并且相对于各种DRAM而言具有技术成熟、低功耗、控制简单、稳定可靠等设计技术优势；本发明通过将多片异步SRAM芯片与FPGA合理连接形成数据高速缓存系统，充分利用每片异步SRAM芯片的工作深度，综合多片异步SRAM芯片的存储带宽，使整个缓存系统的存储带宽增加多倍，大大提高了数据缓存速度；异步SRAM芯片不需要刷新数据，且外接于FPGA，因此本发明的数据高速缓存系统占用的FPGA资源非常小、FPGA软件设计简单，对FPGA器件性能依赖性较小、对FPGA其他功能的影响较小。
附图说明
图1为现有航天用电子设备中应用的一种数据缓存方案；
图2为现有航天用电子设备中应用的另一种数据缓存方案；
图3为现有航天用电子设备中应用的又一种数据缓存方案；
图4为本发明实施例提供的一种数据高速缓存系统的连接关系示意图；
图5为本发明实施例提供的另一种数据高速缓存系统的连接关系示意图；
图6为本发明实施例提供的一种FPGA控制时序示意图；
图7为本发明实施例提供的一种数据高数缓存方法流程图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。
一、硬件设计方案
关于存储器的选择
相比于DRAM(analog-digital converter“模数转换器”)芯片需要刷新电路，每隔一段时间，固定要对DRAM刷新充电一次，否则内部的数据即会消失，SRAM芯片是一种具有静止存取功能的内存，不需要刷新电路即能保存它内部存储的数据，具有工作速度快，占用FPGA资源小、数据不易丢失的优点，主要用作高速缓存。SRAM芯片，包括同步SRAM芯片和异步SRAM芯片，虽然同步SRAM芯片工作速度更快但其容量较小，更为重要的是，在航天应用背景下，没有符合航天级别的同步SRAM芯片，而异步SRAM芯片作为使用最为广泛的存储器之一，由于其具有技术成熟、低功耗、控制简单、稳定可靠等设计技术优势，以及其宇航高等级器件供货有保障的装机优势，纵使有不断推陈出新的动态存储器的冲击，异步SRAM芯片一直并将长久被航天电子产品所优选，因此本发明选用异步SRAM芯片。在本发明的一个优选实施例中，选用3D Plus公司生产的宇航级器件3DSR16M32VS4500(可选其他类似的芯片)，单枚芯片的容量为16Mbits、位宽32bits、最短访问周期为12ns，抗辐照总剂量100K Rad(si)，单粒子锁定LET>110MeV-cm2/mg，可以满足航天应用背景要求。
关于FPGA与异步SRAM芯片的连接
图4为本发明实施例提供的一种数据高速缓存系统的连接关系示意图，
图5为本发明实施例提供的另一种数据高速缓存系统的连接关系示意图，结合图4和图5所示，该系统包括：FPGA 1和多片异步SRAM芯片2，FPGA1包括：多个数据接口11、一个控制接口12和一个地址接口13，多个数据接口11分别连接对应的异步SRAM芯片的数据信号输入输出接口，控制接口12连接多片异步SRAM芯片的控制信号输入接口，地址接口13连接多片异步SRAM芯片的地址信号输入接口；
FPGA 1发出控制信号、地址信号和与异步SRAM芯片2的数量对应的多组数据信号，根据控制信号和地址信号控制多组数据信号同时对应存储至多片异步SRAM芯片2。
根据布局空间和成本设置异步SRAM芯片的数量。
下面以多片异步SRAM芯片包括3片异步SRAM芯片为例进行说明。为描述清楚，多片异步SRAM芯片2进一步标注为异步SRAM芯片21、异步SRAM芯片22和异步SRAM芯片23。数据接口11的数量与异步SRAM芯片2的数量相等，为描述清楚，将多个数据接口11进一步标注为数据接口111、数据接口112和数据接口113。
多个数据接口11分别连接对应的异步SRAM芯片的数据信号输入输出接口，即数据接口111连接对应的异步SRAM芯片21的数据信号输入输出接口211，数据接口112连接对应的异步SRAM芯片22的数据信号输入输出接口221，数据接口113连接对应的异步SRAM芯片23的数据信号输入输出接口231。控制接口12分别连接异步SRAM芯片21的控制信号输入接口212、异步SRAM芯片22的控制信号输入接口222和异步SRAM芯片23的控制信号输入接口232。地址接口13分别连接异步SRAM芯片21的地址信号输入接口213、异步SRAM芯片22的地址信号输入接口223和异步SRAM芯片23的地址信号输入接口233。
具体地，如图5所示，每个数据接口11包括32个数据管脚，每个控制接口12包括4个控制管脚，每个地址接口13包括18个控制管脚，对应地，每个异步SRAM芯片的数据信号输入输出接口包括32个数据信号输入输出管脚，每个异步SRAM芯片的控制信号输入接口包括4个控制信号输入管脚，每个异步SRAM芯片的地址信号输入接口包括18个地址信号输入管脚。针对3片异步SRAM芯片的地址信号输入管脚A0～A17和控制信号输入管脚CS0#、CS1#、WE#、OE#，相同符号的管脚互相连接，即3片异步SRAM芯片的A0地址信号输入管脚相互连接、A1地址信号输入管脚相互连接……A17地址信号输入管脚相互连接后与FPGA的地址接口13的18个控制管脚A0～A17对应相连；3片异步SRAM芯片的控制信号输入管脚CS0#、CS1#、WE#、OE#相互连接后与FPGA的控制接口12的4个控制管脚CS0#、CS1#、WE#、OE#对应相连，其中CS0#和CS1#对应片选信号nCS，工作时CS0#和CS1#择一有效，WE#对应写信号nWE，用于控制数据信号的写入，即缓存，OE#对应读信号nOE，用于控制数据信号的读取，本发明的重点在于提高数据的缓存速度，不涉及数据的读取，因此关于OE#不进行叙述；针对3片异步SRAM芯片的数据信号输入输出管脚，其中FPGA的数据管脚D0-D31与异步SRAM芯片21的数据信号输入输出管脚D0-D31相连，FPGA的数据管脚D32-D63与异步SRAM芯片22的数据信号输入输出管脚D32-D63相连，FPGA的数据管脚D0-D31与异步SRAM芯片23的数据信号输入输出管脚D64-D96相连。
宽带高速访问需要硬件设计的保障，主要是数量众多的数据线、地址线的布板设计，在一个优选实施例中，FPGA的多个数据接口与对应异步SRAM芯片的数据信号输入输出接口之间的数据线长度相等；FPGA的控制接口与每片异步SRAM芯片的控制信号输入接口之间的控制线长度相等；FPGA的地址接口与每片异步SRAM芯片的地址信号输入接口之间的地址线长度相等。这种布板设计方法可以保证数据信号、控制信号和地址信号分别同时到达异步SRAM芯片。
控制时序设计
硬件设计完成后，FPGA将高速采集获得的数据形成96bits位宽的宽带数据，以相对异步SRAM芯片而言极高的访问速度(工程稳定最高工作于62.5MHz)，同时存储至3片异步SRAM芯片，从而获得超宽带(最高工程化验证的存储带宽6Gbits/s，即62.5M*96bits/s)，接近于异步SRAM芯片的极限访问速度的数据缓冲能力，最高存储深度为48Mbits，可满足众多的高速缓存要求。
图6为本发明实施例提供的一种FPGA控制时序示意图，如图6所示，FPGA1发出一组控制信号、一组地址信号和与异步SRAM芯片2的数量对应的三组数据信号，根据控制信号和地址信号控制三组数据信号同时对应存储至3片异步SRAM芯片2。
具体地，根据工程稳定性要求确定FPGA访问异步SRAM芯片的时钟周期，参考时钟的选择，需要考虑到航天电子产品的“降额”设计要求(一般为80％左右)，譬如所选异步SRAM芯片的最高速度为83M，按照降额要求，FPGA访问异步SRAM芯片的参考时钟为83*0.8＝66M左右。在一个优选实施例中，参考时钟选择62.5M，即确定FPGA访问异步SRAM芯片的时钟周期为T＝16ns。
根据异步SRAM芯片正确接收数据信号、地址信号和控制信号的时间以及异步SRAM芯片的最短访问周期，确定异步SRAM芯片的延迟时间长度和写入时间长度；T＝t1+t2+t3，其中，t1为延迟时间长度，t3为写入时间长度，根据T、t1、t3可得到t2，t2为数据的停止写入时间长度。设置延迟时间长度t1是为了保证数据信号DATA、地址信号ADDR已经分别稳定在数据线和地址线上，此时再让异步SRAM芯片去读取，保证了正确性；写入时间长度t3的设计值不能小于器件最小访问周期12ns；停止写入时间长度t2的设置是为了当需要切换地址信号和数据信号时，让异步SRAM芯片先停止当前数据的写入。t1、t2的设置用于保证数据信号、地址信号可以被3片异步SRAM芯片正确接收，t1理论可以设置为0ns，但t2建议设置为1ns以上。
在一个优选实施例中，确定t1＝2ns，t3＝12ns，t2＝2ns，将异步SRAM芯片的最短访问周期作为写入时间长度，可得到较快的数据缓存速度，取t1＝t2＝2ns，保证了信号传输的正确性。
在FPGA的每个时钟周期内，从时钟周期的开始时间点处经过延迟时间长度后，将控制信号从高电平状态改为低电平状态，控制三组数据信号开始根据地址信号同时对应存储至3片异步SRAM芯片，经过写入时间长度后，将控制信号从低电平状态改为高电平状态，控制三组数据信号停止存储至3片异步SRAM芯片。
具体地，FPGA连续产生满足图6中所示相位关系的用作访问SRAM芯片的控制信号CS和nWE、数据信号DATA、地址信号ADDR，在每个时钟周期16ns内，FPGA在时钟周期的上升沿有效输出地址信号ADDR和数据信号DATA；上升沿后经过t1＝2ns，写信号nWE和片选信号nCS变为有效，即低电平状态，并保持；再经过t3＝12ns后，写信号nWE和片选信号nCS变为无效，即高电平状态。如此按照参考时钟产生不同电平状态的控制信号，即产生不同电平状态的写信号nWE和片选信号nCS，直至数据缓存完成。
另外，本发明实施例还提供了一种航天用电子设备，该设备包括上述的数据高速缓存系统。
图7为本发明实施例提供的一种数据高数缓存方法流程图，如图7所示，该方法包括如下步骤：
步骤S71：将FPGA和多片异步SRAM芯片相连接，其中FPGA包括多个数据接口、一个控制接口和一个地址接口，多个数据接口分别连接对应的异步SRAM芯片的数据信号输入输出接口，控制接口通过控制线连接多片异步SRAM芯片的控制信号输入接口，地址接口通过地址线连接多片异步SRAM芯片的地址信号输入接口；
步骤S72：使FPGA发出控制信号、地址信号和与异步SRAM芯片的数量对应的多组数据信号，根据控制信号和地址信号控制多组数据信号同时对应存储至多片异步SRAM芯片。
在一个优选实施例中，FPGA的多个数据接口与对应异步SRAM芯片的数据信号输入输出接口之间的数据线长度相等；FPGA的所述控制接口与每片异步SRAM芯片的控制信号输入接口之间的控制线长度相等；FPGA的地址接口与每片异步SRAM芯片的地址信号输入接口之间的地址线长度相等。
在一个优选实施例中，使FPGA发出控制信号、地址信号和与异步SRAM芯片的数量对应的多组数据信号，根据控制信号和地址信号控制多组数据信号同时对应存储至多片异步SRAM芯片包括：
根据工程稳定性要求确定FPGA访问异步SRAM芯片的时钟周期；
根据异步SRAM芯片正确接收数据信号和地址信号的时间以及异步SRAM芯片的最短访问周期，确定异步SRAM芯片的延迟时间长度和写入时间长度；
在FPGA的每个时钟周期的开始时间点处，输出控制信号、地址信号和多组数据信号；
根据异步SRAM芯片的延迟时间长度和写入时间长度改变控制信号的电平状态，从而控制多组数据信号根据地址信号同时对应存储至多片异步SRAM芯片。
在一个优选实施例中，根据异步SRAM芯片的延迟时间长度和写入时间长度改变控制信号的电平状态，从而控制多组数据信号根据地址信号同时对应存储至多片异步SRAM芯片包括：
在FPGA的每个所述时钟周期内，从时钟周期的开始时间点处经过延迟时间长度后，将控制信号从高电平状态改为低电平状态，控制多组数据信号开始根据地址信号同时对应存储至多片异步SRAM芯片，经过写入时间长度后，将控制信号从低电平状态改为高电平状态，控制多组数据信号停止存储至多片异步SRAM芯片。
综上所述，面对航天电子应用设备对数据采样速度日益提高的需求现状，为解决目前存储技术的带宽无法满足要求、存储深度较浅等问题，在满足航天应用背景的前提条件下，本发明创新性使用多片宇航等级的异步SRAM芯片、选择合理的使用方式和控制时序设计，实现的缓存方案其最高工程化验证的存储带宽达到6Gbits/s(62.5M*96bits/s)、最高存储深度为48Mbits，可满足众多的高速缓存要求。异步SRAM芯片具有宇航高等级器件供货有保障的装机优势，并且相对于各种DRAM而言具有技术成熟、低功耗、控制简单、稳定可靠等设计技术优势，特别适合于航天用电子设备的工程化应用；通过采用多片异步SRAM芯片，使FPGA与多片异步SRAM芯片合理连接形成数据高速缓存系统，充分利用每片异步SRAM芯片的工作深度，综合多片异步SRAM芯片的存储带宽，使整个缓存系统的存储带宽增加多倍，大大提高了数据缓存速度，为有高速采集缓存需求的航天电子产品提供技术成熟、稳定可靠(已历经各种航天环境试验验证)的可选设计方案；异步SRAM芯片不需要刷新数据，且外接于FPGA，因此本发明的数据高速缓存系统占用的FPGA资源非常小、FPGA软件设计简单，对FPGA器件性能依赖性较小、对FPGA其他功能的影响较小，相较使用DRAM的方案具有不容忽视的优势。
以上所述，仅为本发明的具体实施方式，在本发明的上述教导下，本领域技术人员可以在上述实施例的基础上进行其他的改进或变形。本领域技术人员应该明白，上述的具体描述只是更好的解释本发明的目的，本发明的保护范围以权利要求的保护范围为准。

Claims (9)

1.一种数据高速缓存系统，其特征在于，所述系统包括：FPGA和多片异步SRAM芯片，所述FPGA包括：多个数据接口、一个控制接口和一个地址接口，多个所述数据接口分别连接对应的所述异步SRAM芯片的数据信号输入输出接口，所述控制接口连接多片所述异步SRAM芯片的控制信号输入接口，所述地址接口连接多片所述异步SRAM芯片的地址信号输入接口；
所述FPGA发出控制信号、地址信号和与所述异步SRAM芯片的数量对应的多组数据信号，根据所述控制信号和地址信号控制多组所述数据信号同时对应存储至多片所述异步SRAM芯片。
2.如权利要求1所述的系统，其特征在于，所述FPGA的多个所述数据接口与对应所述异步SRAM芯片的所述数据信号输入输出接口之间的数据线长度相等；
所述FPGA的所述控制接口与每片所述异步SRAM芯片的控制信号输入接口之间的控制线长度相等；
所述FPGA的所述地址接口与每片所述异步SRAM芯片的地址信号输入接口之间的地址线长度相等。
3.如权利要求1所述的系统，其特征在于，所述FPGA发出控制信号、地址信号和与所述异步SRAM芯片的数量对应的多组数据信号，根据所述控制信号和地址信号控制多组所述数据信号同时对应存储至多片所述异步SRAM芯片包括：
所述FPGA根据工程稳定性要求确定访问所述异步SRAM芯片的时钟周期；
根据所述异步SRAM芯片正确接收所述数据信号、地址信号和控制信号的时间以及所述异步SRAM芯片的最短访问周期，确定所述异步SRAM芯片的延迟时间长度和写入时间长度；
所述FPGA在每个所述时钟周期的开始时间点处，输出控制信号、地址信号和多组数据信号；
所述FPGA根据所述异步SRAM芯片的延迟时间长度和写入时间长度改变所述控制信号的电平状态，从而控制多组所述数据信号根据所述地址信号同时对应存储至多片所述异步SRAM芯片。
4.如权利要求3所述的系统，其特征在于，所述FPGA根据所述异步SRAM芯片的延迟时间长度和写入时间长度改变所述控制信号的电平状态，从而控制多组所述数据信号根据所述地址信号同时对应存储至多片所述异步SRAM芯片包括：
所述FPGA在每个所述时钟周期内，从所述时钟周期的开始时间点处经过所述延迟时间长度后，将所述控制信号从高电平状态改为低电平状态，控制多组所述数据信号开始根据所述地址信号同时对应存储至多片所述异步SRAM芯片，经过所述写入时间长度后，将所述控制信号从低电平状态改为高电平状态，控制多组所述数据信号停止存储至多片所述异步SRAM芯片。
5.一种航天用电子设备，其特征在于，所述设备包括如权利要求1-4任一项所述的数据高速缓存系统。
6.一种数据高速缓存方法，其特征在于，所述方法包括：
将FPGA和多片异步SRAM芯片相连接，其中所述FPGA包括多个数据接口、一个控制接口和一个地址接口，多个所述数据接口分别连接对应的所述异步SRAM芯片的数据信号输入输出接口，所述控制接口通过控制线连接多片所述异步SRAM芯片的控制信号输入接口，所述地址接口通过地址线连接多片所述异步SRAM芯片的地址信号输入接口；
使所述FPGA发出控制信号、地址信号和与所述异步SRAM芯片的数量对应的多组数据信号，根据所述控制信号和地址信号控制多组所述数据信号同时对应存储至多片所述异步SRAM芯片。
7.如权利要求6所述的方法，其特征在于，所述FPGA的多个所述数据接口与对应所述异步SRAM芯片的所述数据信号输入输出接口之间的数据线长度相等；
所述FPGA的所述控制接口与每片所述异步SRAM芯片的控制信号输入接口之间的控制线长度相等；
所述FPGA的所述地址接口与每片所述异步SRAM芯片的地址信号输入接口之间的地址线长度相等。
8.如权利要求6所述的方法，其特征在于，所述使所述FPGA发出控制信号、地址信号和与所述异步SRAM芯片的数量对应的多组数据信号，根据所述控制信号和地址信号控制多组所述数据信号同时对应存储至多片所述异步SRAM芯片包括：
根据工程稳定性要求确定所述FPGA访问所述异步SRAM芯片的时钟周期；
根据所述异步SRAM芯片正确接收所述数据信号和所述地址信号的时间以及所述异步SRAM芯片的最短访问周期，确定所述异步SRAM芯片的延迟时间长度和写入时间长度；
在所述FPGA的每个所述时钟周期的开始时间点处，输出控制信号、地址信号和多组数据信号；
根据所述异步SRAM芯片的延迟时间长度和写入时间长度改变所述控制信号的电平状态，从而控制多组所述数据信号根据所述地址信号同时对应存储至多片所述异步SRAM芯片。
9.如权利要求8所述的方法，其特征在于，所述根据所述异步SRAM芯片的延迟时间长度和写入时间长度改变所述控制信号的电平状态，从而控制多组所述数据信号根据所述地址信号同时对应存储至多片所述异步SRAM芯片包括：
在所述FPGA的每个所述时钟周期内，从所述时钟周期的开始时间点处经过所述延迟时间长度后，将所述控制信号从高电平状态改为低电平状态，控制多组所述数据信号开始根据所述地址信号同时对应存储至多片所述异步SRAM芯片，经过所述写入时间长度后，将所述控制信号从低电平状态改为高电平状态，控制多组所述数据信号停止存储至多片所述异步SRAM芯片。
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