CN103309780A - 载荷数据处理器的模拟装置及其实现方法 - Google Patents
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Abstract
载荷数据处理器的模拟装置及其实现方法，属于卫星测试领域，本发明为解决现有的卫星数传分系统测试过程在天上作业导致成本较高、测试的安全性和可靠性比较低、测试效率低的问题。本发明所述载荷数据处理器的模拟装置，它包括FPGA、信号隔离电路、PXI总线接口电路、LVDS接收和发送接口电路和RS-422数据接收和发送电路，LVDS接收和发送接口电路包括LVDS接收接口电路和LVDS发送接口电路，RS-422数据接收和发送电路包括RS-422同步接收接口电路、RS-422异步接收接口电路和RS-422发送接口电路，它还包括SRAM缓存。本发明应用于卫星数传分系统的测试中。
Description
技术领域
本发明涉及一种载荷数据处理器的模拟装置及其实现方法，属于卫星测试领域。
背景技术
在卫星数传分系统中，随着卫星技术的发展，载荷数据呈现出传输通道多、单向传输数据量大、码速率高的特点，为此空间数据系统咨询委员会(CCSDS)提出了高级在轨系统(AOS)，为大容量、高速率的宽带数据通信要求提供了解决方案。载荷数据处理器是卫星数传分系统的重要组成部分，采用CCSDS提出的AOS规范，完成多路载荷数据的交织、合路、组帧和分发，实现多通道、大容量、高速率的载荷数据的高可靠性地传输。
现有的载荷数据处理器一般与星上载荷设备和数传系统其他设备相连，共同完成载荷数据处理和下传任务，由于设备众多，连接关系复杂，测试出现问题时，容易出现故障定位困难的问题。
发明内容
本发明目的是为了解决现有的卫星数传分系统测试过程出现故障定位困难的问题，提供了一种载荷数据处理器的模拟装置及其实现方法。
本发明所述载荷数据处理器的模拟装置，它包括FPGA、信号隔离电路、PXI总线接口电路、LVDS接收和发送接口电路和RS-422数据接收和发送电路，所述LVDS接收和发送接口电路包括6个LVDS接收接口电路和2个LVDS发送接口电路，所述RS-422数据接收和发送电路包括1个RS-422同步接收接口电路、1个RS-422异步接收接口电路和1个RS-422发送接口电路，
所述6个LVDS接收接口电路的高速数据信号输出端分别连接第一信号隔离电路的高速数据信号输入端，第一信号隔离电路的高速数据信号输出端连接FPGA的高速数据信号输入端，FPGA的高速数据信号输出端连接第二信号隔离电路的高速数据信号输入端，第二信号隔离电路的高速数据信号输出端分别连接2个LVDS发送接口电路的高速数据信号输入端，
RS-422同步接收接口电路的同步低速数据信号输出端连接第三信号隔离电路的同步低速数据信号输入端，RS-422异步接收接口电路的异步低速数据信号输出端连接第三信号隔离电路的异步低速数据信号输入端，第三信号隔离电路的低速数据信号输出端连接FPGA的低速数据信号输入端，FPGA的低速数据信号输出端连接第四信号隔离电路的低速数据信号输入端，第四信号隔离电路的低速数据信号输出端连接RS-422发送接口电路的低速数据信号输入端，
FPGA的参数配置数据信号输入输出端连接PXI总线接口电路的参数配置数据信号输出输入端。
它还包括SRAM缓存，FPGA的缓存数据输出输入端连接SRAM缓存的缓存数据输入输出端。
本发明所述基于载荷数据处理器的模拟装置的实现方法，实现该方法的具体过程为：
步骤一、FPGA通过PXI总线接口电路接收上位机发送的工作参数配置数据；
步骤二、FPGA根据步骤一获取的配置数据进行初始化配置；
步骤三、FPGA通过LVDS接收和发送接口电路或RS-422数据接收和发送电路接收载荷数据；
步骤四、FPGA判断步骤二接收的载荷数据容量大小，如果大于FPGA内部的RAM缓存容量则执行步骤五，如果是小于等于FPGA内部的RAM缓存容量则执行步骤六；
步骤五、将载荷数据存储在SRAM缓存中，然后执行步骤七；
步骤六、将载荷数据存储在FPGA内的FIFO缓存中，然后执行步骤七；
步骤七、FPGA将缓存中存储的数据进行调度和AOS组帧；
步骤八、判断缓存的数据是否大于等于一帧，如果否则返回步骤七，如果是则执行步骤九；
步骤九、FPGA通过LVDS接收和发送接口电路或RS-422数据接收和发送电路将步骤七获取的数据发送出去。
本发明的优点：本发明所述载荷数据处理器的模拟装置主要应用于卫星数传分系统的测试中，代替真实的载荷数据处理器参与测试，并进行快速故障定位。模拟多路载荷数据的交织、合路、组帧和分发的功能，使得从星上载荷数据源到地面接收终端的整个数传测试通路构成一个闭环，实现数传分系统的联合调试和分级测试诊断。
模拟装置的功能示意图如图1所示，它具备多路LVDS高速和RS-422低速载荷数据接收通道，多路通道可并行接收载荷数据，接收的多路载荷数据分别经过高速数据调度和低速数据调度并进行AOS组帧，再通过几路LVDS高速和RS-422低速发送通道将数据发送出去。
与真实的载荷数据处理器相比，载荷数据处理器模拟装置可以有效地降低卫星地面测试过程中的测试成本，提高测试过程的安全性和可靠性。同时，由于可以在线调整模拟装置的内部参数(包括通道优先级的设定、工作模式的选择和数据发送速率的调整)，使得模拟装置具有广泛的通用性，同时可提高测试效率。
附图说明
图1是本发明所述的载荷数据处理器模拟装置的功能示意图；
图2是本发明所述的载荷数据处理器模拟装置的电路原理示意图；
图3是本发明所述的载荷数据处理器模拟装置的FPGA的逻辑框图；
图4是本发明所述的基于载荷数据处理器模拟装置的实现方法的流程框图；
图5是本发明所述的载荷数据处理器模拟装置的FPGA的状态转换图。
具体实施方式
具体实施方式一：下面结合图2说明本实施方式，本实施方式所述载荷数据处理器模拟装置，它包括FPGA1、信号隔离电路2、PXI总线接口电路3、LVDS接收和发送接口电路和RS-422数据接收和发送电路，所述LVDS接收和发送接口电路包括6个LVDS接收接口电路6和2个LVDS发送接口电路7，所述RS-422数据接收和发送电路包括1个RS-422同步接收接口电路8、1个RS-422异步接收接口电路10和1个RS-422发送接口电路9，
所述6个LVDS接收接口电路6的高速数据信号输出端分别连接第一信号隔离电路2的高速数据信号输入端，第一信号隔离电路2的高速数据信号输出端连接FPGA1的高速数据信号输入端，FPGA1的高速数据信号输出端连接第二信号隔离电路2的高速数据信号输入端，第二信号隔离电路2的高速数据信号输出端分别连接2个LVDS发送接口电路7的高速数据信号输入端，
RS-422同步接收接口电路8的同步低速数据信号输出端连接第三信号隔离电路2的同步低速数据信号输入端，RS-422异步接收接口电路10的异步低速数据信号输出端连接第三信号隔离电路2的异步低速数据信号输入端，第三信号隔离电路2的低速数据信号输出端连接FPGA1的低速数据信号输入端，FPGA1的低速数据信号输出端连接第四信号隔离电路2的低速数据信号输入端，第四信号隔离电路2的低速数据信号输出端连接RS-422发送接口电路9的低速数据信号输入端，
FPGA1的参数配置数据信号输入输出端连接PXI总线接口电路3的参数配置数据信号输出输入端。
本实施方式中，在本发明所述载荷数据处理器的模拟装置的工作时，首先通过PXI总线接口电路3接收上位机对工作参数的配置，然后从LVDS接收和发送接口电路和RS-422同步数据接收电路接收载荷数据。为了保证测试时星上设备的安全，设计了信号隔离电路2，使得FPGA系统不受外部接口的影响。
具体实施方式二：下面结合图2说明本实施方式，本实施方式对实施方式一作进一步说明，它还包括SRAM缓存5，FPGA1的缓存数据输出输入端连接SRAM缓存5的缓存数据输入输出端。
本实施方式中，多数通道的载荷数据经过FPGA内部FIFO缓存即可，个别大容量、高速率通道的载荷数据需要经过SRAM缓存5以免丢帧，缓存的数据经过调度和AOS组帧之后，从配置的LVDS接收和发送接口电路和RS-422同步数据接收电路发送出去。
具体实施方式三：本实施方式对实施方式一作进一步说明，所述LVDS接收和发送接口电路的传输速率大于等于96Mbps。
具体实施方式四：本实施方式对实施方式三作进一步说明，每个LVDS接收接口电路6的数据传输速率最高为96Mpbs。
具体实施方式五：本实施方式对实施方式三作进一步说明，每个LVDS发送接口电路7的数据传输速率最高为300Mpbs。
具体实施方式六：本实施方式对实施方式一作进一步说明，所述RS-422数据接收和发送电路的最高传输速率小于等于10Mbps。
具体实施方式七：本实施方式对实施方式六作进一步说明，RS-422同步接收接口电路8的数据传输速率为500K～10Mbps。
具体实施方式八：本实施方式对实施方式六作进一步说明，RS-422异步接收接口电路10的数据传输速率为9600bps～128000bps。
具体实施方式九：本实施方式对实施方式六作进一步说明，RS-422发送接口电路的数据传输速率最大为10Mbps。
具体实施方式十：下面结合图3和图4说明本实施方式，本实施方式所述基于载荷数据处理器模拟装置的实现方法，实现该方法的具体过程为：
步骤一、FPGA1通过PXI总线接口电路3接收上位机发送的工作参数配置数据；
步骤二、FPGA1根据步骤一获取的配置数据进行初始化配置；
步骤三、FPGA1通过LVDS接收和发送接口电路或RS-422数据接收和发送电路接收载荷数据；
步骤四、FPGA1判断步骤二接收的载荷数据容量大小，如果大于FPGA1内部的RAM缓存容量则执行步骤五，如果是小于等于FPGA1内部的RAM缓存容量则执行步骤六；
步骤五、将载荷数据存储在SRAM缓存5中，然后执行步骤七；
步骤六、将载荷数据存储在FPGA1内的FIFO缓存中，然后执行步骤七；
步骤七、FPGA1将缓存中存储的数据进行调度和AOS组帧；
步骤八、判断缓存的数据是否大于等于一帧，如果否则返回步骤七，如果是则执行步骤九；
步骤九、FPGA1通过LVDS接收和发送接口电路或RS-422数据接收和发送电路将步骤七获取的数据发送出去。
具体实施方式十一：本实施方式对实施方式十作进一步说明，步骤七所述FPGA1将缓存中存储的数据进行调度具体方法为：FPGA1根据AOS规范，为不同类型的输入数据各分配一个虚拟通道VCDU；然后执行步骤八。
具体实施方式十二：下面结合图3说明本实施方式，本实施方式对实施方式十一作进一步说明，
所述为不同类型的输入数据各分配一个虚拟通道VCDU的分配标准为：
第一LVDS接收接口电路6接收的数据为高速下行通道高速载荷数据时，分配通道VCDU1；
第二LVDS接收接口电路6接收的数据为高速下行通道高速载荷数据时，分配通道VCDU2；
第三LVDS接收接口电路6接收的数据为高速下行通道高速载荷数据时，分配通道VCDU3；
第四LVDS接收接口电路6接收的数据为高速下行通道高速载荷数据时，分配通道VCDU4；
第五LVDS接收接口电路6接收的数据为高速下行通道高速载荷数据时，分配通道VCDU5；
第六LVDS接收接口电路6接收的数据为高速下行通道高速载荷数据时，分配通道VCDU6；
RS-422同步接收接口电路8接收的数据为高速下行通道低速载荷数据时，分配通道VCDU7；
RS-422同步接收接口电路8接收的数据为低速下行通道低速载荷数据时，分配通道VCDU9；
RS-422异步接收接口电路10接收的数据为高速下行通道低速载荷数据时，分配通道VCDU8；
RS-422异步接收接口电路10接收的数据为低速下行通道低速载荷数据时，分配通道VCDU10。
具体实施方式十三：本实施方式对实施方式十作进一步说明，步骤九所述FPGA1将数据发送的工作时钟由直接数字合成单元生成。
本实施方式中，步骤九所述FPGA1将数据发送的工作时钟由直接数字合成单元生成，用于调整载荷数据的发送速率。
载荷数据处理器模拟装置的FPGA逻辑框图如图3所示，主要包括载荷数据缓存、虚拟信道调度和AOS组帧三部分。
模拟装置工作时，首先根据来自PXI总线的参数配置数据进行初始化配置，接收到启动信号后，多路通道开始并行接收LVDS高速载荷数据和RS-422低速载荷数据。根据CCSDS提出的AOS规范，为不同类型输入数据各分配一个虚拟信道(VCDU)。每个虚拟信道对应于一个FIFO缓存(个别高速率、大容量通道经过SRAM缓存)。缓存中存储的数据超过一帧数据的容量时，就向虚拟信道调度单元发出请求，经过仲裁之后的虚拟通道VC，由高速通道AOS组帧单元或者低速通道AOS组帧单元将数据从已配置的发送通道发送出去。
其中，虚拟信道调度策略综合了静态优先级调度算法和剩余量优先调度算法的思想，即允许不同通道的载荷具有相同的静态优先级，在满足静态优先级调度的前提下，相同静态优先级的通道采用剩余量优先；发送载荷数据的工作时钟的频率由直接数字合成(DDS)单元生成，从而调整载荷数据发送速率。
模拟装置的FPGA1的逻辑状态机如图5所示，工作流程如下：
(1)在模拟装置初始化完成之后进入空闲状态；
(2)在空闲状态下，时刻检测通道缓存，当检测到任一通道缓存存满了一帧载荷数据，将向信道调度单元发送请求，进入信道调度，并对优先级最高的信道载荷数据进行AOS组帧；当没有检测到请求则由填充帧替代载荷数据；
(3)数据组帧完成之后，将由数据发送单元将载荷数据输出；
(4)数据发送完成之后，回到空闲状态。
载荷数据处理模拟装置能够有效模拟真实的星上载荷数据处理器，对多路载荷数据进行交织、合路、组帧和分发，使得从星上载荷数据源到地面接收终端的整个数传测试通路构成一个闭环，缩短设备研发周期，具有经济性、安全性和可靠性。
本发明所述载荷数据处理器模拟装置包含多路高速和低速数据通道，具备高速数传通道工作模式和低速数传通道工作模式，并且具备通道优先级可设定、工作模式可选择和数据发送速率可调整等工作参数可配置功能，能有效地提高测试效率和装置的通用性。
Claims (10)
1.载荷数据处理器的模拟装置，其特征在于，它包括FPGA(1)、信号隔离电路(2)、PXI总线接口电路(3)、LVDS接收和发送接口电路和RS-422数据接收和发送电路，所述LVDS接收和发送接口电路包括6个LVDS接收接口电路(6)和2个LVDS发送接口电路(7)，所述RS-422数据接收和发送电路包括1个RS-422同步接收接口电路(8)、1个RS-422异步接收接口电路(10)和1个RS-422发送接口电路(9)，
所述6个LVDS接收接口电路(6)的高速数据信号输出端分别连接第一信号隔离电路(2)的高速数据信号输入端，第一信号隔离电路(2)的高速数据信号输出端连接FPGA(1)的高速数据信号输入端，FPGA(1)的高速数据信号输出端连接第二信号隔离电路(2)的高速数据信号输入端，第二信号隔离电路(2)的高速数据信号输出端分别连接2个LVDS发送接口电路(7)的高速数据信号输入端，
RS-422同步接收接口电路(8)的同步低速数据信号输出端连接第三信号隔离电路(2)的同步低速数据信号输入端，RS-422异步接收接口电路(10)的异步低速数据信号输出端连接第三信号隔离电路(2)的异步低速数据信号输入端，第三信号隔离电路(2)的低速数据信号输出端连接FPGA(1)的低速数据信号输入端，FPGA(1)的低速数据信号输出端连接第四信号隔离电路(2)的低速数据信号输入端，第四信号隔离电路(2)的低速数据信号输出端连接RS-422发送接口电路(9)的低速数据信号输入端，
FPGA(1)的参数配置数据信号输入输出端连接PXI总线接口电路(3)的参数配置数据信号输出输入端。
2.根据权利要求1所述载荷数据处理器的模拟装置，其特征在于，它还包括SRAM缓存(5)，FPGA(1)的缓存数据输出输入端连接SRAM缓存(5)的缓存数据输入输出端。
3.根据权利要求1所述载荷数据处理器的模拟装置，其特征在于，所述LVDS接收和发送接口电路的传输速率大于等于96Mbps。
4.根据权利要求3所述载荷数据处理器的模拟装置，其特征在于，每个LVDS接收接口电路(6)的数据传输速率最高为96Mpbs；每个LVDS发送接口电路(7)的数据传输速率最高为300Mpbs。
5.根据权利要求1所述载荷数据处理器的模拟装置，其特征在于，所述RS-422数据接收和发送电路的最高传输速率小于等于10Mbps。
6.根据权利要求5所述载荷数据处理器的模拟装置，其特征在于，RS-422同步接收接口电路(8)的数据传输速率为500K～10Mbps；RS-422异步接收接口电路(10)的数据传输速率为9600bps～128000bps；RS-422发送接口电路(9)的数据传输速率最大为10Mbps。
7.基于权利要求2所述载荷数据处理器的模拟装置的实现方法，其特征在于，实现该方法的具体过程为：
步骤一、FPGA(1)通过PXI总线接口电路(3)接收上位机发送的工作参数配置数据；
步骤二、FPGA(1)根据步骤一获取的配置数据进行初始化配置；
步骤三、FPGA(1)通过LVDS接收和发送接口电路或RS-422数据接收和发送电路接收载荷数据；
步骤四、FPGA(1)判断步骤二接收的载荷数据容量大小，如果大于FPGA(1)内部的RAM缓存容量则执行步骤五，如果是小于等于FPGA(1)内部的RAM缓存容量则执行步骤六；
步骤五、将载荷数据存储在SRAM缓存(5)中，然后执行步骤七；
步骤六、将载荷数据存储在FPGA(1)内的FIFO缓存中，然后执行步骤七；
步骤七、FPGA(1)将缓存中存储的数据进行调度和AOS组帧；
步骤八、判断缓存的数据是否大于等于一帧，如果否则返回步骤七，如果是则执行步骤九；
步骤九、FPGA(1)通过LVDS接收和发送接口电路或RS-422数据接收和发送电路将步骤七获取的数据发送出去。
8.根据权利要求5所述基于载荷数据处理器的模拟装置的实现方法，其特征在于，步骤七所述FPGA(1)将缓存中存储的数据进行调度具体方法为：FPGA(1)根据AOS规范，为不同类型的输入数据各分配一个虚拟通道VCDU；然后执行步骤八。
9.根据权利要求8所述基于载荷数据处理器的模拟装置的实现方法，其特征在于，所述为不同类型的输入数据各分配一个虚拟通道VCDU的分配标准为：
第一LVDS接收接口电路(6)接收的数据为高速下行通道高速载荷数据时，分配通道VCDU1；
第二LVDS接收接口电路(6)接收的数据为高速下行通道高速载荷数据时，分配通道VCDU2；
第三LVDS接收接口电路(6)接收的数据为高速下行通道高速载荷数据时，分配通道VCDU3；
第四LVDS接收接口电路(6)接收的数据为高速下行通道高速载荷数据时，分配通道VCDU4；
第五LVDS接收接口电路(6)接收的数据为高速下行通道高速载荷数据时，分配通道VCDU5；
第六LVDS接收接口电路(6)接收的数据为高速下行通道高速载荷数据时，分配通道VCDU6；
RS-422同步接收接口电路(8)接收的数据为高速下行通道低速载荷数据时，分配通道VCDU7；
RS-422同步接收接口电路(8)接收的数据为低速下行通道低速载荷数据时，分配通道VCDU9；
RS-422异步接收接口电路(10)接收的数据为高速下行通道低速载荷数据时，分配通道VCDU8；
RS-422异步接收接口电路(10)接收的数据为低速下行通道低速载荷数据时，分配通道VCDU10。
10.根据权利要求5所述基于载荷数据处理器的模拟装置的实现方法，其特征在于，步骤九所述FPGA(1)将数据发送的工作时钟由直接数字合成单元生成。
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