CN204667393U - 一种基于FPGA和Upp接口的多芯片数据交互装置 - Google Patents

Abstract

本实用新型公开了一种基于FPGA和Upp接口的多芯片数据交互装置，包括FPGA和至少一个DSP；FPGA中包括第一接收块随机存储器、第一发送块随机存储器、第一地址发生及片选逻辑单元、第一Upp时序发生逻辑单元、第一边沿同步单元、用户读逻辑单元、用户写逻辑单元；其中，第一接收块随机存储器和第一发送块随机存储器为双接口块随机存储器；DSP包括第一Upp接口和第二Upp接口；本实用新型提出的基于FPGA和Upp接口的多芯片数据交互装置，能够高速实现单板多个DSP芯片间以及多个DSP与FPGA间的数据交互。

Description

一种基于FPGA和Upp接口的多芯片数据交互装置

技术领域

本实用新型涉及，特别是指一种基于FPGA和Upp接口的多芯片数据交互装置。

背景技术

EMIF总线是一种基于地址总线寻址的低速并行总线，其突发数据传输速率最大不超过10M，数据传输时间较长。同时，作为一种共享型总线，DSP的外部SRAM等器件均挂接在该总线上，从而造成使用该总线的负载数目多，总线的实时性较差。

以往基于DSP+FPGA的控制平台架构中，DSP相互之间及DSP与FPGA间的数据交互是基于DSP和FPGA的EMIF总线实现的，在该架构下任意两个DSP芯片间通过挂接在各自EMIF总线的双口RAM实现数据交互，DSP与FPGA间可通过FPGA内部逻辑资源或者存储资源实现基于地址映射的数据交互。

实用新型内容

有鉴于此，本实用新型的目的在于提出一种基于FPGA和Upp接口的多芯片数据交互装置，能够高速实现单板多个DSP芯片间以及多个DSP与FPGA间的数据交互。

基于上述目的本实用新型提供的基于FPGA和Upp接口的多芯片数据交互装置，包括FPGA和至少一个DSP；

所述FPGA中包括第一接收块随机存储器、第一发送块随机存储器、第一地址发生及片选逻辑单元、第一Upp时序发生逻辑单元、第一边沿同步单元、用户读逻辑单元、用户写逻辑单元；其中，第一接收块随机存储器和第一发送块随机存储器为双接口块随机存储器；

所述DSP包括第一Upp接口和第二Upp接口；

所述第一Upp接口连接第一接收块随机存储器的A接口，其中，第一Upp接口的使能信号经第一地址发生及片选逻辑单元输入到第一接收块随机存储器的A接口的使能信号端；第一接收块随机存储器的B接口连接用户读逻辑单元，同时，用户读逻辑单元经第一边沿同步单元连接第一地址发生及片选逻辑单元；

用户写逻辑单元连接第一发送块随机存储器的B接口，第一发送块随机存储器的A接口通过第一Upp时序发生逻辑单元连接第二Upp接口。

在一些实施方式中，还包括第一DSP和第二DSP；所述第一DSP包括第三Upp接口和第四Upp接口；所述第二DSP包括第五Upp接口和第六Upp接口；

所述FPGA还包括第二地址发生及片选逻辑单元、第三地址发生及片选逻辑单元、第二Upp时序发生逻辑单元、第三Upp时序发生逻辑单元、第二边沿同步单元、第三边沿同步单元、第二接收块随机存储器、第三接收块随机存储器、第一缓冲接收块随机存储器、第二缓冲接收块随机存储器、第一包数据搬运状态机、第二包数据搬运状态机；其中，第二接收块随机存储器、第三接收块随机存储器、第一缓冲接收块随机存储器、第二缓冲接收块随机存储器均为双接口块随机存储器；

所述第三Upp接口连接第二接收块随机存储器的A接口，其中，第三Upp接口的使能信号经第二地址发生及片选逻辑单元输入到第二接收块随机存储器的A接口的使能信号端；第二接收块随机存储器的B接口连接第一包数据搬运状态机，同时，第一包数据搬运状态机经第二边沿同步单元连接第二地址发生及片选逻辑单元；第一包数据搬运状态机的另一端连接第一缓冲接收块随机存储器的B接口，第一缓冲接收块随机存储器的A接口通过第二Upp时序发生逻辑单元连接第五Upp接口；

所述第六Upp接口连接第三接收块随机存储器的A接口，其中，第六Upp接口的使能信号经第三地址发生及片选逻辑单元输入到第三接收块随机存储器的A接口的使能信号端；第三接收块随机存储器的B接口连接第二包数据搬运状态机，同时，第二包数据搬运状态机经第三边沿同步单元连接第三地址发生及片选逻辑单元；第二包数据搬运状态机的另一端连接第二缓冲接收块随机存储器的B接口，第二缓冲接收块随机存储器的A接口通过第三Upp时序发生逻辑单元连接第四Upp接口。

在一些实施方式中，所述FPGA还包括接收块随机存储器组和用户读逻辑单元组，所述接收块随机存储器组包括多个接收块随机存储器，所述用户读逻辑单元组包括多个用户读逻辑单元，所述第一Upp接口分别连接多个接收块随机存储器的A接口，多个接收块随机存储器的B接口分别连接其对应的用户读逻辑单元，同时，多个用户读逻辑单元均分别经第一边沿同步单元连接第一地址发生及片选逻辑单元；其中，第一Upp接口的使能信号经第一地址发生及片选逻辑单元分别输入到多个接收块随机存储器的A接口的使能信号端。

在一些实施方式中，所述FPGA还包括发送块随机存储器组，所述发送块随机存储器组包括多个发送块随机存储器，所述用户写逻辑单元包括用户数据写入控制寄存器；

用户数据写入控制寄存器分别连接多个发送块随机存储器的B接口，多个发送块随机存储器的A接口通过第一Upp时序发生逻辑单元连接第二Upp接口；用户数据写入控制寄存器的Upp发送使能信号端连接第一Upp时序发生逻辑单元的Upp发送使能信号端。

从上面所述可以看出，本实用新型提供的基于FPGA和Upp接口的多芯片数据交互装置，通过使用基于FPGA的Upp架构实现多个DSP相互之间的高速数据架构方式，替代了现有基于共享型EMIF共享总线的多芯片实时数据交互方案，大大提高了芯片间的数据带宽；其次，使用FPGA内部BlockRAM及逻辑资源实现异步时钟域的隔离并采用数据段分块存储提高数据使用的灵活性和操作速率，降低了单板设计复杂度和成本，并保证了数据的可靠性；再次，对于芯片间的包数据传输，采用二级块RAM同步缓冲的方法避免包数据错误的方法，从根本上避免了包数据重叠的可能，保证了数据的有效性。

附图说明

图1为本实用新型提供的基于FPGA和Upp接口的多芯片数据交互装置实施例中Upp接口异步隔离功能的电路结构示意图；

图2为本实用新型提供的基于FPGA和Upp接口的多芯片数据交互装置实施例中DSP间数据帧完整性保持功能的电路结构示意图；

图3为本实用新型提供的基于FPGA和Upp接口的多芯片数据交互装置实施例中Upp队列数据分段存储功能的电路结构示意图；

图4为本实用新型提供的基于FPGA和Upp接口的多芯片数据交互装置实施例中Upp队列数据分段接收功能的电路结构示意图。

具体实施方式

为使本实用新型的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本实用新型进一步详细说明。

相关技术术语的名词解释：

DSP—Digital Signal Processor，数字信号处理器，指能够实现数字信号处理技术的芯片。

FPGA—Field Programmable Gate Array，现场可编程门阵列，一种具备逻辑、存储、高速IO等资源的高速可编程逻辑器件。

Upp—Universal Parallel Port，一种高速连续地址并行数据接口。

BlockRAM—FPGA内部的一种双端口RAM。

需要说明的是，本实用新型实施例中所有使用“第一”和“第二”的表述均是为了区分两个相同名称非相同的实体或者非相同的参量，可见“第一”“第二”仅为了表述的方便，不应理解为对本实用新型实施例的限定，后续实施例对此不再一一说明。

在当前的多DSP加FPGA架构的单板中，如何高速实现单板多个DSP芯片间，以及多个DSP与FPGA间数据交互是系统控制精度的瓶颈。本实用新型的目的在于从以下两点来打破这种数据瓶颈的限制：

1)打破常基于SRAM共享型扩展总线的对于单板芯片数据带宽的限制，提高芯片间数据交互速率；

2)基于FPGA及点对点型Upp通讯，为两个或多个DSP相互之间提供连续的点对点数据交互，实现多个DSP芯片及FPGA间的数据共享；采用FPGA内部块随机存储器(BlockRAM)用于异步时钟域隔离以及芯片间大数据缓冲存储器，减少单板芯片数量，降低成本。

本实用新型得以实现的基础包括以下两个关键要素：

1、CPU/DSP+FPGA器件架构，随着变流器控制平台在计算性能和实时控制精度要求的不断提高，CPU/DSP+FPGA架构已成为变流器控制平台芯片架构方案的主流，利用FPGA丰富的逻辑、存储和高速IO资源可大幅简化高性能平台架构的复杂度，大大提升平台性能。

2、Upp(universal Parallel Port)接口是一种无地址映射的并行数据接口，用于两个具备该接口的芯片间的点对点数据交互，具备SDR模式下最高75M、DDR模式下最高37.5M的数据传输率。

Upp接口是一种专用型点对点数据接口，通讯速率最高达75M，远大于EMIF总线。同时作为一种专用接口，其只提供接口两个端点间的数据交互，总线实时性高。利用FPGA器件和标准Upp接口挂接多个DSP芯片，可以有效的提高DSP相互之间以及DSP与FPGA间数据的实时性和通讯效率。

本实用新型的目的在于提供一种基于Upp接口和FPGA的多DSP+FPGA架构的数据交互实现装置，为该架构下的DSP之间以及DSP与FPGA间提供高速可靠地数据交互服务，为了实现该目的，实现方案如下：

基于FPGA内部BlockRAM实现DSP到FPGA异步时钟域的隔离，由于DSP芯片与FPGA芯片属于异步时钟关系，为实现两个时钟域的隔离，采用了以下方法：

FPGA与DSP间通过FPGA内部原生的双接口BlockRAM实现数据的交互及隔离；

DSP写数据存储区与FPGA写数据存储区分离，各自采用独立的BlockRAM，即任意BlockRAM两侧数据操作方向固定为写或者读；

Upp接口无地址总线，利用每个Upp接口发送周期的Clock信号及Enable信号生成BlockRAM的数据地址，从而保证Upp数据队列中数据在BlockRAM中的正确存储。

参照附图1，为本实用新型提供的基于FPGA和Upp接口的多芯片数据交互装置实施例中Upp接口异步隔离功能的电路结构示意图；下面结合附图详细介绍本实用新型所保护的基于FPGA和Upp接口的多芯片数据交互装置的可选的具体实施方式。

所述基于FPGA和Upp接口的多芯片数据交互装置，包括FPGA和至少一个DSP；

所述FPGA中包括第一接收块随机存储器11、第一发送块随机存储器12、第一地址发生及片选逻辑单元13、第一Upp时序发生逻辑单元14、第一边沿同步单元17、用户读逻辑单元、用户写逻辑单元；其中，第一接收块随机存储器11和第一发送块随机存储器12为双接口块随机存储器；

所述DSP包括第一Upp接口15和第二Upp接口16；

所述第一Upp接口15连接第一接收块随机存储器11的A接口，其中，第一Upp接口15的使能信号(ENABLE)经第一地址发生及片选逻辑单元13输入到第一接收块随机存储器11的A接口的使能信号端(ENA)；第一接收块随机存储器11的B接口连接用户读逻辑单元，同时，用户读逻辑单元经第一边沿同步单元17连接第一地址发生及片选逻辑单元13；

用户写逻辑单元连接第一发送块随机存储器12的B接口，第一发送块随机存储器12的A接口通过第一Upp时序发生逻辑单元14连接第二Upp接口16。

如图1所示，FPGA的第一接收块随机存储器11的A端口的CLKA及ENA直接由DSP的第一Upp接口(Upp发送端口)15的CLOCK和ENABLE输出口驱动，由第一Upp接口15的CLOCK和ENABLE信号驱动的计数器为第一接收块随机存储器11提供数据地址，保证数据按照Upp队列顺序存储在第一接收块随机存储器11的对应位置；用户读逻辑单元通过第一边沿同步单元17从第一地址发生及片选逻辑单元13中获取一个Upp数据队列的完成状况从而启动一次用户逻辑读取操作，保证数据的可靠性；FPGA侧的对第二Upp接口16的发送逻辑完全由FPGA的第一Upp时序逻辑发生器14控制，第一Upp时序逻辑发生器14按照固定周期读取第一发送块随机存储器12内待发送数据并将其按照第二Upp接口16的时序发送给DSP的第二Upp接口16。

当DSP包括多个时，需要利用FPGA为两个DSP传递数据，而FPGA两侧的DSP在实际数据交互中存在大量数据包的交互，由于FPGA侧的Upp发送逻辑与DSP侧的Upp发送逻辑为完全异步关系，为保证DSP所接收到的每一个Upp数据队列数据均为同一包数据，不出现数据重叠的情况，因此对于需要包数据交互的数据采用如图2所示的方法实现包数据的可靠传递。

因此，进一步的，参照附图2，为本实用新型提供的基于FPGA和Upp接口的多芯片数据交互装置实施例中DSP间数据帧完整性保持功能的电路结构示意图。

所述基于FPGA和Upp接口的多芯片数据交互装置，还包括第一DSP(DSP1)和第二DSP(DSP2)；所述第一DSP包括第三Upp接口21和第四Upp接口29；所述第二DSP包括第五Upp接口27和第六Upp接口28；

所述FPGA还包括第二地址发生及片选逻辑单元20、第三地址发生及片选逻辑单元20’、第二Upp时序发生逻辑单元26、第三Upp时序发生逻辑单元26’、第二边沿同步单元23、第三边沿同步单元23’、第二接收块随机存储器22、第三接收块随机存储器22’、第一缓冲接收块随机存储器25、第二缓冲接收块随机存储器25’、第一包数据搬运状态机24、第二包数据搬运状态机24’；其中，第二接收块随机存储器22、第三接收块随机存储器22’、第一缓冲接收块随机存储器25、第二缓冲接收块随机存储器25’均为双接口块随机存储器；

所述第三Upp接口21连接第二接收块随机存储器22的A接口，其中，第三Upp接口21的使能信号(ENABLE)经第二地址发生及片选逻辑单元20输入到第二接收块随机存储器22的A接口的使能信号端(ENA)；第二接收块随机存储器22的B接口连接第一包数据搬运状态机24，同时，第一包数据搬运状态机24经第二边沿同步单元23连接第二地址发生及片选逻辑单元20；第一包数据搬运状态机24的另一端连接第一缓冲接收块随机存储器24的B接口，第一缓冲接收块随机存储器24的A接口通过第二Upp时序发生逻辑单元26连接第五Upp接口27；

同理，所述第六Upp接口28连接第三接收块随机存储器22’的A接口，其中，第六Upp接口28的使能信号(ENABLE)经第三地址发生及片选逻辑单元20’输入到第三接收块随机存储器22’的A接口的使能信号端(ENA)；第三接收块随机存储器22’的B接口连接第二包数据搬运状态机24’，同时，第二包数据搬运状态机24’经第三边沿同步单元23’连接第三地址发生及片选逻辑单元20’；第二包数据搬运状态机24’的另一端连接第二缓冲接收块随机存储器25’的B接口，第二缓冲接收块随机存储器25’的A接口通过第三Upp时序发生逻辑单元26’连接第四Upp接口29。

如图2所示，第一包数据搬运状态机24通过第二边沿同步单元23检查第一DSP(DSP1)是否已经通过的第三Upp接口21完成向FPGA内部的第二接收块随机存储器22写入一个完整的Upp数据队列，每当检测到一次队列完成便启动一次数据搬运，由第一包数据搬运状态机24将第二接收块随机存储器22中的数据完整搬入到第一缓冲接收块随机存储器25中，第一包数据搬运状态机24搬运数据的速率高于第三Upp接口21写入第二接收块随机存储器22的速率，因而可保证第一缓冲接收块随机存储器25中的数据为同一Upp数据队列的数据。最终通过Upp时序发生逻辑将第一DSP的数据发送给第二DSP的第五Upp接口27；同理的，从第二DSP的第六Upp接口28到第一DSP的第四Upp接口29与上面描述过程相同。

从上述实施例可以看出，图1所公开的Upp接口异步隔离功能的电路结构和图2所公开的DSP间数据帧完整性保持功能的电路结构，在本实用新型提供的基于FPGA和Upp接口的多芯片数据交互装置实施例中若想同时实现这两个结构，则需要单独设计电路，亦即，二者电路结构的中同样名称的模块(接收块随机存储器、Upp接口等结构)需要独立使用，而不能与另一功能的电路结构中的同样名称的模块共用，也就是说，第一Upp接口与第三Upp接口21、第四Upp接口29、第五Upp接口27和第六Upp接口28都是不同的Upp接口，同理，第一接收块随机存储器11与第二接收块随机存储器22、第三接收块随机存储器22’也是不同的接收块随机存储器，其他的模块依次类推。

如图3所示，DSP的Upp接口31的数据由地址发生和片选逻辑控制分配到不同地址段的BlockRAM中后，由各自的用户读取逻辑根据用户读逻辑单元组观测的结果选择使用。对于FPGA发送给DSP的Upp逻辑也同样如此。

可选的，参照附图3，为本实用新型提供的基于FPGA和Upp接口的多芯片数据交互装置实施例中Upp队列数据分段存储功能的电路结构示意图。

结合附图1，所述FPGA还包括接收块随机存储器组33和用户读逻辑单元组，所述接收块随机存储器组33包括多个接收块随机存储器，所述用户读逻辑单元组包括多个用户读逻辑单元(用户读逻辑单元1(35)～用户读逻辑单元n(36))，Upp接口31分别连接多个接收块随机存储器的A接口，多个接收块随机存储器的B接口分别连接其对应的用户读逻辑单元，同时，多个用户读逻辑单元均分别经边沿同步单元34连接地址发生及片选逻辑单元32；其中，Upp接口31的使能信号(ENABLE)经地址发生及片选逻辑单元32分别输入到多个接收块随机存储器的A接口的使能信号端(ENA)；

这样，将Upp数据队列中的数据根据地址段分别存放在不同的接收块随机存储器(BlockRAM模块)中，避免了不同用途数据在用户逻辑使用需求的不一致从而引发的对同一接收块随机存储器的端口的竞争问题，同时单独的接收块随机存储器结构也有利于减少用户逻辑读取数据的延迟，提高端口操作速率。

根据图3所提供的Upp队列数据分段存储功能的电路结构，可以看出，该结构可以分别与图1和图2公开的电路结构相结合，当然，在结合图1或图2时，图3中的接收块随机存储器组33可直接替换第一接收块随机存储器11与第二接收块随机存储器22、第三接收块随机存储器22’，其他模块同理类推。

可选的，参照附图4，为本实用新型提供的基于FPGA和Upp接口的多芯片数据交互装置实施例中Upp队列数据分段接收功能的电路结构示意图，用于描述FPGA向DSP发送数据的分段管理控制。

结合附图1，所述FPGA还包括发送块随机存储器组42，所述发送块随机存储器组42包括多个发送块随机存储器，所述用户写逻辑单元包括用户数据写入控制寄存器41；

用户数据写入控制寄存器41分别连接多个发送块随机存储器的B接口，多个发送块随机存储器的A接口通过Upp时序发生逻辑单元43连接Upp接口44；用户数据写入控制寄存器41的Upp发送使能信号端(UppTxEn)连接Upp时序发生逻辑单元43的Upp发送使能信号端(UppTxEn)。

如图4所示，用户数据写入控制寄存器41在收到FPGA内部数据控制接口命令后将用户数据接口上的数据按照预先规定好的地址空间分别写入发送块随机存储器组42中对应的发送块随机存储器中，在完成第一个地址空间的数据写后启动Upp时序发生逻辑单元43，该Upp时序发生逻辑单元43依次读出各发送块随机存储器中的数据并按照Upp时序将数据送给DSP的Upp接口44。

根据图4所提供的Upp队列数据分段接收功能的电路结构，可以看出，该结构可以分别与图1公开的电路结构相结合，当然，在结合图1时，图4中的发送块随机存储器组42可直接替换第一发送块随机存储器。

从上述实施例可以看出，本实用新型提供的基于FPGA和Upp接口的多芯片数据交互装置，通过使用基于FPGA的Upp架构实现多个DSP相互之间的高速数据架构方式，替代了现有基于共享型EMIF共享总线的多芯片实时数据交互方案，大大提高了芯片间的数据带宽；其次，使用FPGA内部BlockRAM及逻辑资源实现异步时钟域的隔离并采用数据段分块存储提高数据使用的灵活性和操作速率，降低了单板设计复杂度和成本，并保证了数据的可靠性；再次，对于芯片间的包数据传输，采用二级块RAM同步缓冲的方法避免包数据错误的方法，从根本上避免了包数据重叠的可能，保证了数据的有效性。

本实用新型提供的基于FPGA和Upp接口的多芯片数据交互装置的低成本的平台方案中，往往不会采用FPGA而是价格更低的CPLD器件；由于大部分低成本CPLD内部无原生BlockRAM资源，针对这种应用，可以直接使用寄存器实现DSP与CPLD间的数据交互，而Upp数据队列中DSP间的交互数据则可以采用同步缓存一级数据后直接数据转发的方法进行；该方案受CPLD内部时钟频率限制，在通讯的实时性和可达到的最大通讯速率上均低于采用FPGA架构的设计，但在一定程度上还是比现有技术的交互方案有最大通讯速度上的提高。

所属领域的普通技术人员应当理解：以上所述仅为本实用新型的具体实施例而已，并不用于限制本实用新型，凡在本实用新型的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。

Claims (4)

1.一种基于FPGA和Upp接口的多芯片数据交互装置，其特征在于，包括FPGA和至少一个DSP；

所述FPGA中包括第一接收块随机存储器、第一发送块随机存储器、第一地址发生及片选逻辑单元、第一Upp时序发生逻辑单元、第一边沿同步单元、用户读逻辑单元、用户写逻辑单元；其中，第一接收块随机存储器和第一发送块随机存储器为双接口块随机存储器；

所述DSP包括第一Upp接口和第二Upp接口；

所述第一Upp接口连接第一接收块随机存储器的A接口，其中，第一Upp接口的使能信号经第一地址发生及片选逻辑单元输入到第一接收块随机存储器的A接口的使能信号端；第一接收块随机存储器的B接口连接用户读逻辑单元，同时，用户读逻辑单元经第一边沿同步单元连接第一地址发生及片选逻辑单元；

用户写逻辑单元连接第一发送块随机存储器的B接口，第一发送块随机存储器的A接口通过第一Upp时序发生逻辑单元连接第二Upp接口。

2.根据权利要求1所述的多芯片数据交互装置，其特征在于，还包括第一DSP和第二DSP；所述第一DSP包括第三Upp接口和第四Upp接口；所述第二DSP包括第五Upp接口和第六Upp接口；

所述FPGA还包括第二地址发生及片选逻辑单元、第三地址发生及片选逻辑单元、第二Upp时序发生逻辑单元、第三Upp时序发生逻辑单元、第二边沿同步单元、第三边沿同步单元、第二接收块随机存储器、第三接收块随机存储器、第一缓冲接收块随机存储器、第二缓冲接收块随机存储器、第一包数据搬运状态机、第二包数据搬运状态机；其中，第二接收块随机存储器、第三接收块随机存储器、第一缓冲接收块随机存储器、第二缓冲接收块随机存储器均为双接口块随机存储器；

所述第三Upp接口连接第二接收块随机存储器的A接口，其中，第三Upp接口的使能信号经第二地址发生及片选逻辑单元输入到第二接收块随机存储器的A接口的使能信号端；第二接收块随机存储器的B接口连接第一包数据搬运状态机，同时，第一包数据搬运状态机经第二边沿同步单元连接第二地址发生及片选逻辑单元；第一包数据搬运状态机的另一端连接第一缓冲接收块随机存储器的B接口，第一缓冲接收块随机存储器的A接口通过第二Upp时序发生逻辑单元连接第五Upp接口；

所述第六Upp接口连接第三接收块随机存储器的A接口，其中，第六Upp接口的使能信号经第三地址发生及片选逻辑单元输入到第三接收块随机存储器的A接口的使能信号端；第三接收块随机存储器的B接口连接第二包数据搬运状态机，同时，第二包数据搬运状态机经第三边沿同步单元连接第三地址发生及片选逻辑单元；第二包数据搬运状态机的另一端连接第二缓冲接收块随机存储器的B接口，第二缓冲接收块随机存储器的A接口通过第三Upp时序发生逻辑单元连接第四Upp接口。

3.根据权利要求1所述的多芯片数据交互装置，其特征在于，所述FPGA还包括接收块随机存储器组和用户读逻辑单元组，所述接收块随机存储器组包括多个接收块随机存储器，所述用户读逻辑单元组包括多个用户读逻辑单元，所述第一Upp接口分别连接多个接收块随机存储器的A接口，多个接收块随机存储器的B接口分别连接其对应的用户读逻辑单元，同时，多个用户读逻辑单元均分别经第一边沿同步单元连接第一地址发生及片选逻辑单元；其中，第一Upp接口的使能信号经第一地址发生及片选逻辑单元分别输入到多个接收块随机存储器的A接口的使能信号端。

4.根据权利要求1所述的多芯片数据交互装置，其特征在于，所述FPGA还包括发送块随机存储器组，所述发送块随机存储器组包括多个发送块随机存储器，所述用户写逻辑单元包括用户数据写入控制寄存器；

用户数据写入控制寄存器分别连接多个发送块随机存储器的B接口，多个发送块随机存储器的A接口通过第一Upp时序发生逻辑单元连接第二Upp接口；用户数据写入控制寄存器的Upp发送使能信号端连接第一Upp时序发生逻辑单元的Upp发送使能信号端。