CN108038068A - 一种基于ddr读数据同步方法及系统 - Google Patents

Abstract

本发明公开了一种基于DDR读数据同步方法及系统，该方法以二分频输入数据选通信号half_input_dqs_n作为DDR接口DQS信号，以采样时钟internal_clk作为DDR控制器内部采样时钟，在DDR接口DQS信号和DDR控制器内部采样时钟之间，建立一个过渡时钟作为同步时钟，藉此同步时钟实现DDR控制器内部采样时钟和DDR外部输入时钟的同步，实现DDR接口DQS域数据和DDR控制器内部采样时钟域数据的异步传输。该方法及系统，可最大限度的满足DQS域和DDR控制器内部采样时钟域的建立时间和保持时间，用很小的延迟解决了DDR读数据的同步问题，不再依赖于FIFO技术。

Description

一种基于DDR读数据同步方法及系统

技术领域

本发明涉及DDR内存数据读写技术领域，具体涉及一种基于DDR读数据同步方法及系统。本发明中DDR是指DDR3内存。

背景技术

DDR(DDR内存)是DDR SDRAM的习惯性简称，其全称应该是双倍速率同步动态随机存储器，其中：DDR是Double Data Rate的缩写，SDRAM是Synchronous Dynamic RandomAccess Memory的缩写。DDR的优点是存储容量大、成本低、接口成熟，而且并行突发访问时，可以达到较高的访问速率。

DDR内存是在SDRAM内存基础上发展而来的，仍然沿用SDRAM生产体系，因此对于内存厂商而言，只需对制造普通SDRAM的设备稍加改进，即可实现DDR内存的生产，可有效的降低成本。

DDR技术实现了一个时钟周期内进行两次读/写操作，即在时钟的上升沿和下降沿分别执行一次读/写操作。即，其最重要的改变是：在界面数据传输上，DDR在时钟信号的上升沿与下降沿均可进行数据处理，使数据传输率达到SDR(Single Data Rate)SDRAM的2倍。至于寻址与控制信号则与SDRAM相同，仅在时钟上升沿传送。

随着支持时钟频率的升高，DDR内存细分有三代，即DDR1内存，DDR2内存，DDR3内存，这三种内存条工艺不同，接口不同，性能不同，互不兼容(接口时序基本一致，电气特性相差比较大)。例如：

DDR1内存的核心频率(核心频率就是内存的工作频率)是和时钟频率相同的，到了DDR2和DDR3时才有了时钟频率的概念，就是将核心频率通过倍频技术得到的一个频率。数据传输频率就是传输数据的频率。

DDR1预读取是2位，DDR2预读取是4位，DDR3预读取是8位。所述预读即预取技术，即：在I/O控制器发出请求信号之前，存储单元已经事先准备好了若干bit的数据。

DDR1在传输数据的时候在时钟脉冲的上升沿和下降沿都传输一次，所以数据传输频率就是核心频率的2倍。DDR2内存的时钟频率是核心频率的2倍，所以数据传输频率就是核心频率的4倍。DDR3内存的时钟频率是核心频率的4倍，所以数据传输频率就是核心频率的8倍。

现有的DDR，其DDR读数据的同步技术一般都是采用FIFO的方式来实现，FIFO会占用较大的面积，并且用FIFO作同步数据会有几个时钟的延迟，这样并不符合DDR作为高速接口的要求。例如：目前应用中，FPGA内部通常缓存数据时，都是通过FIFO(First InputFirst Output，先入先出队列)实现。对于有多个通道接入的单板，可能同时需要多个并行FIFO缓存数据，而这些FIFO对应的存储器则是外部的DDR SDRAM。

DDR作为高速接口，频率在不断提高，当时钟高于800Mhz以上，时序问题成为一个DDR控制器设计非常大的瓶颈，特别是，在DDR读数据时，从DRAM返回的DQS(数据选取脉冲)和DDR控制器内部采样时钟的同步问题制约了DDR的高速传输。

发明内容

针对现有技术中存在的缺陷，本发明的目的在于提供一种基于DDR读数据同步方法及系统，通过建立一个同步时钟，实现了DDR接口DQS域数据和DDR控制器内部采样时钟域数据的异步传输，消除了制约DDR的高速传输的一个瓶颈，从DRAM返回的DQS和DDR控制器内部采样时钟的同步问题得到解决，最大限度的满足DQS域和DDR控制器内部采样时钟域的建立时间和保持时间，用很小的延迟解决了DDR读数据的同步问题，不再依赖于FIFO技术。

为实现上述目的，本发明采用的技术方案如下：

一种基于DDR读数据同步方法，包括以下步骤：

以二分频输入数据选通信号half_input_dqs_n作为DDR接口DQS信号，此为DDR外部输入时钟，

以采样时钟internal_clk作为DDR控制器内部采样时钟，

在DDR接口DQS信号和DDR控制器内部采样时钟之间，建立一个过渡时钟作为同步时钟，藉此同步时钟实现DDR控制器内部采样时钟和DDR外部输入时钟的同步，实现DDR接口DQS域数据和DDR控制器内部采样时钟域数据的异步传输。

进一步，如上所述的一种基于DDR读数据同步方法，所述DDR是指DDR3。

进一步，如上所述的一种基于DDR读数据同步方法，包括如下具体步骤：

首先，用延迟锁相环DLL测量一个完整的DDR时钟的周期T，把需要的DLL级数N保存到寄存器，设一级DLL的延迟时间为Tdll，则有N＝T/Tdll；

用internal_clk不断采样half_input_dqs_n，然后调节DLL的级数，实现对internal_clk的延迟；

当采样数据从1变成0时，记录时间为t1，记录所用DLL级数为N1，即N1＝t1/Tdll；

设时间t2，定义时间t2和时间t1的关系为：t2＝T-t1；

设t1时间中点为A，t2时间中点为B，最终选取A或者B点作为capture_clk的上升沿点，capture_clk即作为同步时钟的过渡时钟；

capture_clk相对于internal_clk延迟的时间设为Td，将internal_clk延迟时间Td，用DLL相对于的级数来实现internal_clk的延迟，所得到的时钟就是capture_clk，

在得到capture_clk以后，时钟域input_dqs的数据传到时钟域capture_clk，再传到时钟域internal_clk，即实现了DDR读数据的从input_dqs到internal_clk的同步。

进一步，如上所述的一种基于DDR读数据同步方法，所述选取A或者B点作为capture_clk的上升沿点，依据的选取的原则是：选取的点能提供前后级最大的建立时间和保持时间。

进一步，如上所述的一种基于DDR读数据同步方法，当internal_clk相对于half_input_dqs_n相位相差半个周期内，则选取的点位B点，此时有Td＝(t1+T)/2；

当internal_clk相对于half_input_dqs_n相位相差半个周期以上，则选取的点位A点，此时有Td＝t1/2；

当internal_clk相对于half_input_dqs_n相位相差刚好半个周期，则选取的点位A点，此时有Td＝T/2。

一种基于DDR读数据同步系统，包括：

第一寄存器组～第五寄存器组reg1～reg5，

input_dqs为输入数据选通脉冲，为第一寄存器组～第五寄存器组提供选通信号，

input_dq为输入数据，

第一路input_dq经过第一、第二寄存器组后，输入拼接逻辑单元concat，

第二路input_dq经过第一、第二、第三寄存器组后，输入拼接逻辑单元concat，

第三路input_dq经过第四寄存器组后，输入拼接逻辑单元concat，

第四路input_dq经过第四、第五寄存器组后，输入拼接逻辑单元concat，

拼接逻辑单元concat的输出依次连接第六寄存器组reg6、第七寄存器组reg7、第八寄存器组reg8，

half_input_dqs_n接第六寄存器组reg6片选端，第六寄存器组reg6输出为half_input_dqs_n采样数据dq_data，

capture_clk接第七寄存器组reg7片选端，第七寄存器组reg7输出为capture_clk采样数据dq_data_cap，

internal_clk接第八寄存器组reg8片选端，第八寄存器组reg8输出为internal_clk采样数据dq_data_int。

进一步，如上所述的一种基于DDR读数据同步系统，DQ宽度为8bit，DDR控制器内部总线宽度为32bit。

进一步，如上所述的一种基于DDR读数据同步系统，DDR控制器内部采样时钟与DDR接口DQS频率之比为1:2，

half_input_dqs_n频率为input_dqs频率的1/2，且half_input_dqs，capture_clk，internal_clk三者的频率相同。

本发明的有益效果在于：可以在减小设计面积的条件下，做到更少的数据延迟，通过在DDR接口DQS信号和DDR控制器内部采样时钟之间建立一个同步时钟，实现了DDR接口DQS域数据和DDR控制器内部采样时钟域数据的异步传输，消除了制约DDR的高速传输的一个瓶颈，从DRAM返回的DQS和DDR控制器内部采样时钟的同步问题得到解决，最大限度的满足DQS域和DDR控制器内部采样时钟域的建立时间和保持时间，用很小的延迟解决了DDR读数据的同步问题，不再依赖于FIFO技术。

附图说明

图1为本发明具体实施方式中提供的一种基于DDR读数据同步方法的流程图；

图2为本发明具体实施方式中提供的一种基于DDR读数据同步系统的结构框图。图中各信号含义如下：

reg1～reg8为寄存器组1～8

input_dq为输入数据

input_dqs为输入数据选通脉冲

concat为拼接逻辑(拼接的组合逻辑)

half_input_dqs_n为二分频输入数据选通

internal_clk为控制器内部采样时钟

capture_clk为half_input_dqs_n和internal_clk之间的同步时钟

dq_data为half_input_dqs_n采样数据

dq_data_cap为capture_clk采样数据

dq_data_int为internal_clk采样数据

图3为波形图示例一。

图4为波形图示例二。

图5为波形图示例三。

具体实施方式

下面结合说明书附图与具体实施方式对本发明做进一步的详细说明。

图1示出了本发明具体实施方式中提供的一种基于DDR读数据同步方法的流程图，

以二分频输入数据选通信号half_input_dqs_n作为DDR接口DQS信号，此为DDR外部输入时钟，

以采样时钟internal_clk作为DDR控制器内部采样时钟，

在DDR接口DQS信号和DDR控制器内部采样时钟之间，建立一个过渡时钟作为同步时钟，藉此同步时钟实现DDR控制器内部采样时钟和DDR外部输入时钟的同步，实现DDR接口DQS域数据和DDR控制器内部采样时钟域数据的异步传输。

在上述技术方案的基础上，包括如下具体步骤：

首先，用延迟锁相环DLL(delay-locked loop)测量一个完整的DDR时钟的周期T，把需要的DLL级数N保存到寄存器，设一级DLL的延迟时间为Tdll，则有N＝T/Tdll；

用internal_clk不断采样half_input_dqs_n，然后调节DLL的级数，实现对internal_clk的延迟；

当采样数据从1变成0时，记录时间为t1，记录所用DLL级数为N1，即N1＝t1/Tdll；

设时间t2，定义时间t2和时间t1的关系为：t2＝T-t1；

设t1时间中点为A，t2时间中点为B，最终选取A或者B点作为capture_clk的上升沿点，capture_clk即作为同步时钟的过渡时钟；选取的原则是：选取的点能提供前后级最大的建立时间和保持时间；

capture_clk相对于internal_clk延迟的时间设为Td，将internal_clk延迟时间Td，用DLL相对于的级数来实现internal_clk的延迟，所得到的时钟就是capture_clk，

在得到capture_clk以后，时钟域input_dqs的数据传到时钟域capture_clk，再传到时钟域internal_clk，即实现了DDR读数据的从input_dqs到internal_clk的同步。

以下为根据上述方法做波形图的分析，具体实现波形图分为三种情况：

第一种，如图3所示，当internal_clk相对于half_input_dqs_n相位相差半个周期内，则选取的点位B点，此时有Td＝(t1+T)/2；

第二种，如图4所示，当internal_clk相对于half_input_dqs_n相位相差半个周期以上，则选取的点位A点，此时有Td＝t1/2；

第三种，如图5所示，当internal_clk相对于half_input_dqs_n相位相差刚好半个周期，则选取的点位A点，此时有Td＝T/2。

与图1中所示的方法相对应，本发明实施方式中还提供了一种基于DDR读数据同步系统，如图2所示，该系统包括：

第一寄存器组～第五寄存器组reg1～reg5，

input_dqs为输入数据选通脉冲，为第一寄存器组～第五寄存器组提供选通信号，

input_dq为输入数据，

第一路input_dq经过第一、第二寄存器组后，输入拼接逻辑单元concat，

第二路input_dq经过第一、第二、第三寄存器组后，输入拼接逻辑单元concat，

第三路input_dq经过第四寄存器组后，输入拼接逻辑单元concat，

第四路input_dq经过第四、第五寄存器组后，输入拼接逻辑单元concat，

拼接逻辑单元concat的输出依次连接第六寄存器组reg6、第七寄存器组reg7、第八寄存器组reg8，

half_input_dqs_n接第六寄存器组reg6片选端，第六寄存器组reg6输出为half_input_dqs_n采样数据dq_data，

capture_clk接第七寄存器组reg7片选端，第七寄存器组reg7输出为capture_clk采样数据dq_data_cap，

internal_clk接第八寄存器组reg8片选端，第八寄存器组reg8输出为internal_clk采样数据dq_data_int。

其中：

input_dq和input_dqs是DDR接口输入信号，

internal_clk为DDR控制器内部采样时钟，capture_clk为同步时钟，half_input_dqs_n是input_dqs的二分频，即二分频输入数据选通信号。

DQ宽度(芯片数据IO位宽)为8bit，DDR控制器内部总线宽度为32bit。

本发明中，DDR控制器内部采样时钟与DDR接口DQS频率之比为1:2，half_input_dqs_n频率为input_dqs频率的1/2，且half_input_dqs，capture_clk，internal_clk三者的频率相同。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其同等技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (8)

1.一种基于DDR读数据同步方法，包括以下步骤：

以二分频输入数据选通信号half_input_dqs_n作为DDR接口DQS信号，此为DDR外部输入时钟，

以采样时钟internal_clk作为DDR控制器内部采样时钟，

在DDR接口DQS信号和DDR控制器内部采样时钟之间，建立一个过渡时钟作为同步时钟，藉此同步时钟实现DDR控制器内部采样时钟和DDR外部输入时钟的同步，实现DDR接口DQS域数据和DDR控制器内部采样时钟域数据的异步传输。

2.根据权利要求1所述的一种基于DDR读数据同步方法，其特征在于：所述DDR是指DDR3。

3.根据权利要求1所述的一种基于DDR读数据同步方法，其特征在于，包括如下具体步骤：

首先，用延迟锁相环DLL测量一个完整的DDR时钟的周期T，把需要的DLL级数N保存到寄存器，设一级DLL的延迟时间为Tdll，则有N＝T/Tdll；

用internal_clk不断采样half_input_dqs_n，然后调节DLL的级数，实现对internal_clk的延迟；

当采样数据从1变成0时，记录时间为t1，记录所用DLL级数为N1，即N1＝t1/Tdll；

设时间t2，定义时间t2和时间t1的关系为：t2＝T-t1；

设t1时间中点为A，t2时间中点为B，最终选取A或者B点作为capture_clk的上升沿点，capture_clk即作为同步时钟的过渡时钟；

capture_clk相对于internal_clk延迟的时间设为Td，将internal_clk延迟时间Td，用DLL相对于的级数来实现internal_clk的延迟，所得到的时钟就是capture_clk，

在得到capture_clk以后，时钟域input_dqs的数据传到时钟域capture_clk，再传到时钟域internal_clk，即实现了DDR读数据的从input_dqs到internal_clk的同步。

4.根据权利要求3所述的一种基于DDR读数据同步方法，其特征在于：所述选取A或者B点作为capture_clk的上升沿点，依据的选取的原则是：选取的点能提供前后级最大的建立时间和保持时间。

5.根据权利要求3所述的一种基于DDR读数据同步方法，其特征在于：当internal_clk相对于half_input_dqs_n相位相差半个周期内，则选取的点位B点，此时有Td＝(t1+T)/2；

当internal_clk相对于half_input_dqs_n相位相差半个周期以上，则选取的点位A点，此时有Td＝t1/2；

当internal_clk相对于half_input_dqs_n相位相差刚好半个周期，则选取的点位A点，此时有Td＝T/2。

6.一种基于DDR读数据同步系统，包括：

第一寄存器组～第五寄存器组reg1～reg5，

input_dqs为输入数据选通脉冲，为第一寄存器组～第五寄存器组提供选通信号，

input_dq为输入数据，

第一路input_dq经过第一、第二寄存器组后，输入拼接逻辑单元concat，

第二路input_dq经过第一、第二、第三寄存器组后，输入拼接逻辑单元concat，

第三路input_dq经过第四寄存器组后，输入拼接逻辑单元concat，

第四路input_dq经过第四、第五寄存器组后，输入拼接逻辑单元concat，

拼接逻辑单元concat的输出依次连接第六寄存器组reg6、第七寄存器组reg7、第八寄存器组reg8，

half_input_dqs_n接第六寄存器组reg6片选端，第六寄存器组reg6输出为half_input_dqs_n采样数据dq_data，

capture_clk接第七寄存器组reg7片选端，第七寄存器组reg7输出为capture_clk采样数据dq_data_cap，

internal_clk接第八寄存器组reg8片选端，第八寄存器组reg8输出为internal_clk采样数据dq_data_int。

7.根据权利要求6所述的一种基于DDR读数据同步系统，其特征在于：DQ宽度为8bit，DDR控制器内部总线宽度为32bit。

8.根据权利要求6所述的一种基于DDR读数据同步系统，其特征在于：DDR控制器内部采样时钟与DDR接口DQS频率之比为1:2，

half_input_dqs_n频率为input_dqs频率的1/2，且half_input_dqs，capture_clk，internal_clk三者的频率相同。