CN101645294A - 半导体存储设备读取操作的控制电路 - Google Patents

Abstract

本发明公开一种用于SERDES(串行器与解串器，SERializer and DESeriallizer)型半导体存储设备的读取操作的控制电路，其包括第一延迟单元，该第一延迟单元配置成通过接收感测启用信号‘IOSTB’来产生并输出第一延迟信号至第一全域输入/输出线驱动器，以及通过接收该感测启用信号来产生并输出第二延迟信号至第二全域输入/输出线驱动器。该第一延迟单元通过与时钟同步地延迟该感测启用信号来产生第二延迟信号。半导体存储设备也包括第二延迟单元，其配置成响应于第一延迟信号与第二延迟信号而产生管道锁存控制信号。

Description

半导体存储设备读取操作的控制电路

相关申请的交叉引用

本申请要求于2008年8月8日提交至韩国知识产权局的、受35U.S.C119(a)约束的韩国申请No.10-2008-0077692的权益，将其全部内容通过引用合并于此，如同在本文中全文陈述一样。

技术领域

本发明总体涉及半导体存储设备，尤其涉及半导体存储设备读取操作的控制电路。

背景技术

典型半导体存储设备利用具有多个输入/输出引脚的单一端口，使用并行输入/输出系统与外部芯片组交换数据。因为并行输入/输出可同时传输许多数据位，所以并行输入/输出具有高速数据处理的优点。

不过，并行输入/输出具有一项缺点，就是数据传输距离越远，传输数据所需的总线数量就会增加，这导致增加产品的单位成本。

传统技术内使用SERDES(SERializer and DESeriallizer，串行器与解串器)，以补充并行输入/输出的缺点。在SERDES内，半导体存储设备具有两个或更多个端口，每一端口都包括SERDES电路。每一端口将外部输入的串行信号转换成并行信号并且把它们传输至存储排，也将从存储排输入的并行信号转换成串行信号并把它们输出至外部。

根据这些操作，SERDES型存储设备可减少所需的总线数量。

在SERDES内，每一写入/读取指令执行至少两次写入/读取操作。因此，在具有四时钟CAS至CAS延迟‘tCCD’的SERDES型半导体存储设备内，应该在两个时钟内执行一次写入/读取操作。

目前来说，此操作的时间间隔固定不变。因此，针对目标频率为1ns，写入/读取操作执行的一个时间周期应该在2ns内。也就是，用于控制第一写入/读取操作的列选择信号‘YI’以及用于控制第二写入/读取操作的列选择信号‘YI’应该不会延迟超过2ns。

此外，两个列选择信号‘YI’之间的时间间隔为对应于高频操作的固定值，并不考虑半导体存储设备的操作速度。因此，半导体存储设备总是用预定最小裕度来操作。

图1A和图1B为显示用于传统SERDES半导体存储设备内指令处理的程序的电路图。

首先，图1A为显示写入操作的电路图。

首先，启用由指令译码器(未显示)所生成的写入指令‘WT’，并将其供应至列译码器101。列译码器101接收地址信号‘ADD’以及写入指令‘WT’，并且生成与供应至列译码器101的时钟信号‘CLK’同步的第一列选择信号‘YI1’和第二列选择信号‘YI2’。第二列选择信号‘YI2’可为经过预定时间间隔(例如两个时钟信号周期)延迟的信号，并且与第一列选择信号‘YI1’同步。

进一步，数据输入多路复用器‘MUX1’、‘MUX2’103、105各自接收列选择信号‘YI1’、‘YI2’和数据‘DIN’，如此可将数据传输至存储排。根据此配置，输入数据‘DIN’在经过根据来自数据输入垫‘DQ’的数据选通信号‘DQS’的预定处理之后输入至端口，并且并行化。然后，输入数据‘DIN’通过全域输入/输出线‘GIO’传输至数据输入多路复用器103、105。

写入驱动器107通过本地输入/输出线‘LIO/LIOb’将自输入多路复用器‘MUX1’和‘MUX2’接收的数据传输至存储排区块，其中该多路复用器通过全域输入/输出线接收输入数据。

例如：当针对一个写入指令执行两次写入操作时，具有8位的输入数据并行成4位与4位，并且依序通过GIO输入至输入多路复用器‘MUX1’和‘MUX2’。进一步，数据输入多路复用器‘MUX1’103根据第一列选择信号‘YI1’、通过写入驱动器107将第一4位数据传输至本地输入/输出线‘LIO/LIOb’。此后，数据输入多路复用器‘MUX2’105根据在预定时间间隔(即两个时钟)之后输出的第二列选择信号‘YI2’，通过写入驱动器107将第二4位数据传输至本地输入/输出线‘LIO/LIOb’。

如上所述，因为列选择信号‘YI1’和‘YI2’都与写入操作期间的时钟信号同步生成，所以有可能根据数据选通信号在确切时间上将输入的数据传输至存储排。

接下来，图1B为显示读取操作的电路图。

随着读取指令‘RD’的启用，列译码器201接收地址信号‘ADD’和读取指令‘RD’，并且输出列选择信号‘YI’。因此，输入/输出感测放大器205通过本地输入/输出线‘LIO/LIOb’接收储存在存储排区块内的数据‘DOUT’，接着放大并锁定该数据。

响应于第一延迟单元215的输出信号，通过全域输入/输出线驱动器(GIO驱动器)207、209以及多路复用器211，将输入/输出感测放大器205所放大的数据传输至管道锁存部件213。在此配置中，第一延迟单元215把从感测启用信号产生器203输出的感测启用信号‘IOSTB’延迟预定时间量，然后输出。

更具体地，根据从第一延迟单元215输出的第一延迟信号‘MAO<1>’，通过全域输入/输出驱动器把来自输入/输出感测放大器205的输出信号的一部分(第一数据组)传输至多路复用器211。然后根据从第一延迟单元215输出的第二延迟信号‘MAO<2>’，通过全域输入/输出驱动器把来自输入/输出感测放大器205的输出信号的剩余部分(第二数据组)传输至多路复用器211。根据此配置，第二延迟信号‘MAO<2>’为将第一延迟信号‘MAO<1>’延迟预定时间所获得的值。

第一数据组被输入至多路复用器211，并且应该在第二数据组输入至多路复用器211之前储存在管道锁存部件213内。因此，由第二延迟单元217所生成的第一和第二管道锁存控制信号‘PIN1’、‘PIN2’应该设计成分别具有与从第一延迟单元215输出的第一和第二延迟信号‘MAO<1>’、‘MAO<2>’相同的延迟值。

如上所述，第一延迟单元215和第二延迟单元217设计成具有固定延迟时间，而不管半导体存储设备的操作速度。不过，第一延迟单元215和第二延迟单元217的位置被设计成不同，因此设置延迟单元215、217具有确实相同的延迟值有所困难。结果，发生已经传输至全域输入/输出线的数据并未在确切时间上传输至管道锁存部件213的问题。此问题在高频操作中会恶化，并且导致半导体存储设备故障。

进一步，因为应用至第一延迟单元215和第二延迟单元217的延迟时间为将感测启用信号‘IOSTB’固定预定时间所生成的值，因此第一延迟单元215和第二延迟单元217根据该固定值来操作，即使在低频操作中操作裕度足够时也是如此，从而恶化半导体存储设备的效率。

发明内容

在此提供可根据SERDES型半导体存储设备内的时钟来执行读取操作的读取操作的控制电路。

读取操作的控制电路通过将数据输出时间间隔变更成与根据SERDES型半导体存储设备内读取操作中的操作频率的时钟同步来确保操作裕度。

在本发明的一个具体实施例内，半导体存储设备的读取操作控制电路(其是SERDES型半导体存储设备的读取操作控制电路)包括：第一延迟单元，其配置成通过接收感测启用信号‘IOSTB’来生成并输出第一延迟信号至第一全域输入/输出线驱动器，以及通过接收该感测启用信号来生成并输出第二延迟信号至第二全域输入/输出线驱动器，其中第一延迟单元通过与时钟同步地延迟该感测启用信号来生成第二延迟信号；以及第二延迟单元，其配置成响应于第一延迟信号与第二延迟信号而生成管道锁存控制信号。

在本发明的其它具体实施例内，半导体存储设备的读取操作控制电路(其是SERDES型半导体存储设备的读取操作控制电路)包括：第一延迟单元，其配置成通过接收感测启用信号‘IOSTB’来生成并输出第一延迟信号至第一全域输入/输出线驱动器，以及通过与时钟同步地延迟该感测启用信号来生成第二延迟信号，并输出第二延迟信号至第二全域输入/输出线驱动器；以及第二延迟单元，其配置成通过接收感测启用信号‘IOSTB’来生成第三延迟信号并将该第三延迟信号当成第一管道锁存控制信号来输出，以及通过与时钟同步地延迟该感测启用信号来生成第四延迟信号并将该第四延迟信号当成第二管道锁存控制信号来输出。

下面将参阅名为“具体实施方式”的部分来说明这些与其它特征、方面以及具体实施例。

附图说明

将参阅附图说明特征、方面与具体实施例，其中：

图1A和图1B为显示用于传统SERDES型半导体存储设备内指令处理的程序的电路图；

图2为显示根据本发明具体实施例的读取操作控制电路配置的图；

图3为显示图2内所示第一延迟单元的配置的图；

图4为显示图2内所示第二延迟单元的配置的图；以及

图5为显示根据本发明其它实施例的读取操作控制电路配置的图。

具体实施方式

此后，将参照附图来详细说明本发明的优选实施例。

图2为显示根据本发明具体实施例的读取操作控制电路配置的图。

根据本发明具体实施例的读取操作的控制电路可包括第一延迟单元315、第二延迟单元317以及信号分离单元319。

第一延迟单元315接收来自感测启用信号产生器303的感测启用信号‘IOSTB’，并且产生提供给第一全域输入/输出线驱动器(GIO驱动器1)307的第一延迟信号‘MAO<1>’。第一延迟单元315也通过与在第一延迟单元315上接收的时钟信号‘CLK’同步地延迟感测启用信号‘IOSTB’来产生第二延迟信号‘MAO<2>’，并且提供第二延迟信号‘MAO<2>’给第二全域输入/输出线驱动器309。

响应于从第一延迟单元315输出的第一延迟信号‘MAO<1>’与第二延迟信号‘MAO<2>’，第二延迟单元317产生管道锁存控制信号‘PIN’。

信号分离单元319由从第二延迟单元317输出的管道锁存控制信号PIN产生第一和第二管道锁存控制信号‘PIN1’、‘PIN2’。

此后将详细说明包括上述读取操作的控制电路的半导体存储设备的读取操作。

随着读取信号‘RD’的启用，列译码器301接收读取信号‘RD’和地址信号‘ADD’，并且输出列选择信号‘YI’。输入/输出感测放大器305通过本地输入/输出线‘LIO/LIOb’接收储存在存储排区块内的数据‘DOUT’，接着放大并锁定该数据。

在从感测启用信号产生器303输出感测启用信号‘IOSTB’之后，第一延迟单元315通过将感测启用信号‘IOSTB’延迟预定时间来输出第一延迟信号‘MAO<1>’。此后，第一数据组锁定在输入/输出感测放大器305内，并且根据第一延迟信号‘MAO<1>’、通过第一全域输入/输出线驱动器307传输至多路复用器311。

响应于从信号分离单元319输出的第一管道锁存控制信号‘PIN1’，输入至多路复用器311的第一数据组被储存在管道锁存部件313内。

然后第二数据组被锁定在输入/输出感测放大器305内，并且根据在第一延迟单元315内通过与时钟‘CLK’同步地延迟感测启用信号‘IOSTB’而产生的第二延迟信号‘MAO<2>’，通过第二全域输入/输出线驱动器(GIO驱动器2)309被传输至多路复用器311。

此后，响应于从信号分离单元319输出的第二管道锁存控制信号‘PIN2’，第二数据组被储存在管道锁存部件313内。

如上所述，因为通过在输出第一延迟信号‘MAO<1>’之后把感测启用信号‘IOSTB’与时钟同步地延迟来产生第二延迟信号‘MAO<2>’，所以可确保低频操作与读取操作之间的裕度。

储存在多路复用器311内的数据根据管道锁存控制信号‘PIN1’、‘PIN2’被传输至管道锁存部件313，其中的管道锁存控制信号根据第一延迟信号‘MAO<1>’和第二延迟信号‘MAO<2>’产生。因此，数据传输至多路复用器311的时间点与管道锁存部件313储存数据的时间点不重叠。

图3为显示图2内所示第一延迟单元315的配置的图。

如图3内所示，第一延迟单元315配置成包括第一延迟器401、锁存部件403以及第二延迟器405。

第一延迟器401通过将感测启用信号‘IOSTB’延迟预定时间来输出第一延迟信号‘MAO<1>’。锁存部件403将感测启用信号‘IOSTB’移位来与时钟‘CLK’同步。然后第二延迟器405通过将锁存部件403的输出信号延迟预定时间来输出第二延迟信号‘MAO<2>’。

根据此配置，锁存部件403包括响应于时钟‘CLK’信号而把感测启用信号‘IOSTB’延迟2位的D触发器(未显示)。优选是第一延迟器401和第二延迟器405的延迟量设置成具有相同值。

图4为显示图2内所示第二延迟单元317的配置的图。

在本发明的优选具体实施例内，第二延迟单元317包括逻辑元件，该元件接收第一延迟信号‘MAO<1>’和第二延迟信号‘MAO<2>’，并且在每次启用已接收信号的其中之一时产生脉冲。例如：通过将NOR门与反相器串联可形成该逻辑元件，其中该逻辑元件的输出脉冲为管道锁存控制信号‘PIN’，如图4内所示。

虽然未显示，不过信号分离单元319包括计数器。在此配置内，每次从第二延迟单元317输出脉冲时就执行计数操作。计数值用来当成第一和第二管道锁存控制信号‘PIN1’、‘PIN2’。

图5为显示根据本发明其它实施例的读取操作控制电路配置的图。

在如图5内所示根据本发明具体实施例的读取操作的控制电路内，与图2内所示读取操作的控制电路不同，第二延迟单元321使用感测启用信号‘IOSTB’和时钟‘CLK’来分别产生第一管道锁存控制信号‘PIN1’和第二管道锁存控制信号‘PIN2’。针对此操作，第二延迟单元321如图3内所示来配置。

也就是，第二延迟单元321也可包括：第一延迟器，通过将感测启用信号‘IOSTB’延迟预定时间来输出第一管道锁存控制信号‘PIN1’；锁存部件，用于将感测启用信号‘IOSTB’移位来与时钟‘CLK’同步；以及第二延迟器，通过将该锁存部件的输出信号延迟预定时间来输出第二管道锁存控制信号‘PIN2’。

在此电路配置中，输入至第一延迟单元315的时钟‘CLK’以及输入至第二延迟单元321的时钟‘CLK’应该受控制，使得它们不具有时间差。

在此具体实施例内，当数据传输至多路复用器311时以及当多路复用器311内储存的数据传输至管道锁存部件313时，使用以相同方式产生的延迟信号，即每一延迟单元都使用相同信号输入以及相同电路配置。因此，数据传输至多路复用器311的时间点与管道锁存部件313储存数据的时间点不重叠。

虽然上面已经说明特定实施例，不过应当理解，所说明的具体实施例仅为范例。因此，此处说明的装置与方法不应受限于所说明的具体实施例。而是，此处说明的装置与方法应该只受限于与上述说明和附图结合时的所附权利要求。

Claims (16)

1.一种用于SERDES(串行器与解串器)型半导体存储设备的读取操作的控制电路，包括：

第一延迟单元，其配置成根据接收的感测启用信号‘IOSTB’来产生并输出第一延迟信号至第一全域输入/输出线驱动器，以及根据所述接收的感测启用信号来产生并输出第二延迟信号至第二全域输入/输出线驱动器，第一延迟单元通过与由第一延迟单元接收的时钟同步地延迟该感测启用信号来产生第二延迟信号；以及

第二延迟单元，其配置成响应于第一延迟信号与第二延迟信号而产生管道锁存控制信号。

2.如权利要求1的读取操作的控制电路，其中第一延迟单元包括：

第一延迟器，其配置成通过将感测启用信号‘IOSTB’延迟预定时间来输出第一延迟信号；

锁存部件，其配置成将感测启用信号移位来与所述时钟同步；以及

第二延迟器，其配置成通过把锁存部件的输出信号延迟预定时间来输出第二延迟信号。

3.如权利要求2的读取操作的控制电路，其中该锁存部件为配置成响应于时钟而延迟感测启用信号的触发器。

4.如权利要求2的读取操作的控制电路，其中第一延迟器与第二延迟器的延迟量相同。

5.如权利要求1的读取操作的控制电路，其中第二延迟单元包括逻辑元件，所述逻辑元件配置成当第一延迟信号与第二延迟信号都输入第二延迟单元内时并且当输入的信号中的一个被启用时输出脉冲。

6.如权利要求1的读取操作的控制电路，进一步包括信号分离单元，所述信号分离单元配置成根据从第二延迟单元输出并且在信号分离单元处接收的管道锁存控制信号来输出第一管道锁存控制信号以及第二管道锁存控制信号。

7.如权利要求6的读取操作的控制电路，其中信号分离单元包括计数器，所述计数器配置成接收来自第二延迟单元的管道锁存控制信号以及计数并输出来自第二延迟单元的管道锁存控制信号的脉冲数量。

8.一种用于SERDES(串行器与解串器)型半导体存储设备的读取操作的控制电路，包括；

第一延迟单元，其配置成根据接收的感测启用信号‘IOSTB’来产生并输出第一延迟信号至第一全域输入/输出线驱动器，以及根据所述接收的感测启用信号，通过与由第一延迟单元所接收的时钟同步地延迟该感测启用信号，来产生并输出第二延迟信号至第二全域输入/输出线驱动器；以及

第二延迟单元，其配置成通过接收感测启用信号‘IOSTB’来产生第三延迟信号并将该第三延迟信号当成第一管道锁存控制信号来输出，以及通过与所述时钟同步地延迟接收的感测启用信号来产生第四延迟信号并将该第四延迟信号当成第二管道锁存控制信号来输出。

9.如权利要求8的读取操作的控制电路，其中第一延迟单元包括：

第一延迟器，其配置成通过将感测启用信号‘IOSTB’延迟预定时间来输出第一延迟信号；

锁存部件，其配置成将感测启用信号移位来与所述时钟同步；以及

第二延迟器，其配置成通过将锁存部件的输出信号延迟预定时间来输出第二延迟信号。

10.如权利要求9的读取操作的控制电路，其中所述锁存部件为配置成响应于所述时钟而延迟感测启用信号的触发器。

11.如权利要求9的读取操作的控制电路，其中第一延迟器与第二延迟器的延迟量相同。

12.如权利要求8的读取操作的控制电路，其中第二延迟单元包括：

第一延迟器，其配置成通过将感测启用信号‘IOSTB’延迟预定时间来输出第三延迟信号；

锁存部件，其配置成将感测启用信号移位来与所述时钟同步；以及

第二延迟器，其配置成通过将锁存部件的输出信号延迟预定时间来输出第四延迟信号。

13.如权利要求12的读取操作的控制电路，其中所述锁存部件为配置成响应于所述时钟而延迟感测启用信号的触发器。

14.如权利要求12的读取操作的控制电路，其中第一延迟器与第二延迟器的延迟量相同。

15.一种用于SERDES(串行器与解串器)型半导体存储设备的读取操作的控制电路，包括；

第一延迟单元，其输出第一延迟信号至第一线驱动器，并且输出与时钟同步的第二延迟信号至第二线驱动器；以及

第二延迟单元，其响应于第一延迟信号与第二延迟信号而输出控制信号。

16.一种用于SERDES(串行器与解串器)型半导体存储设备的读取操作的控制电路，包括；

第一延迟单元，其输出第一延迟信号至第一线驱动器，并且输出与时钟同步的第二延迟信号至第二线驱动器；以及

第二延迟单元，其把第三延迟信号当成第一控制信号来输出，并且把与所述时钟同步的第四延迟信号当成第二控制信号来输出。

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