CN101101786A - Ddr接收器读取重新同步的方法 - Google Patents

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Abstract

本发明的实施例提供一种用于读取数据的方法。该方法包括根据第一时钟信号产生两个或两个以上脉冲，由其接收将要被读取的数据，利用每个产生的脉冲来锁存在相应时间处接收的锁存数据，以及检测在其期间接收数据的第一时间区域。该方法还包括利用检测的第一时间区域来确定第二时间区域，在其期间可利用第二时钟信号读取数据并且利用在第二时间区域期间的第二时钟信号读取数据。

Description

DDR接收器读取重新同步的方法
技术领域
[0001]本发明通常涉及读取数据。具体来说，本发明涉及执行一种读取操作，其中的数据根据外部数据选通信号由具有内部时钟信号的集成电路接收。
背景技术
[0002]现代计算机系统一般包括可以用来存储计算机系统所利用的数据的存储装置。计算机系统中的其他装置，例如，计算机处理器或者存储控制器，可以访问存储装置中存储的数据并且处理该数据或者将数据传送到计算机系统中的其他装置。
[0003]通常通过将读取命令发给存储装置来访问存储在存储装置中的数据。每个读取命令通常通过存储装置的接口来发出。响应接收的读取命令，在经过某些时间之后，存储装置可以开始通过存储装置接口来传输由读取命令请求的数据。
[0004]图1是描述用来通过存储装置接口传输数据的示范性信号的简图。所描述的信号包括访问存储装置的集成电路的内部时钟(CK，也称为系统时钟)、通过集成电路发给存储装置的命令(COMMAND)、利用外部选通信号产生的外部数据选通信号(也称为DQS)以及由存储装置呈现的数据字节(DQ)。
[0005]如图1所述，在时间t0处可以将读取命令(READ)发给存储装置。随后，在时间t1处，由存储装置将DQS信号降低，表示存储装置已经接收到读取命令。在作为由列地址选通(CAS)等待时间(CL)所指定的某一时间之后(如t2)接收来自存储装置的数据，例如，在CL的最后时钟周期的开始。当数据存在在于DQ上，DQS信号可以被断言，表示即将从DQ中读取的数据。在所描写的示例中，在时间t3处、在t2之后的系统时钟周期的周期tCK的一半、最后时钟周期CL的开始接收数据。
[0006]然而，根据用来制造存储装置的过程、存储装置的温度、存储装置的操作时钟频率、存储装置和集成电路之间的传输时间的变化和计算机系统中的其他变化，断言DQS并且关于内部时钟CK(例如，相移)呈现数据的准确时间(作为由访问时间tAC所指定)可以改变。因此，例如，在接收数据的数据访问时间期间，数据访问时间可以从零改变到差不多内部时钟CK的时钟周期tCK的1.5倍。
[0007]由于tAC的变化和存储装置和集成电路之间的传输时间，在读取操作期间，内部时钟信号CK可以与外部数据选通信号DQS不完全同步。为了成功地读取数据，集成电路通常尝试将通过DQ/DQS读取的数据与内部时钟CK同步。同时，为了增加系统性能，可增加存储装置的操作频率，从而减少数据眼(data eye)的大小。随着数据窗的大小减少，对于集成电路来说将变得难以使内部时钟CK和外部数据选通信号DQS之间的数据同步。
[0008]因此，需要改进的方法和设备来将通过外部选通信号接收的数据与内部时钟信号同步。
发明内容
[0009]本发明的实施例通常提供一种用于使用第二时钟信号读取通过第一时钟信号接收的数据的方法和设备。在一个实施例中，该方法包括根据第一时钟信号产生两个或两个以上脉冲，由其可以接收将要被读取的数据，利用每个产生的脉冲来锁存在相应时间接收的数据，以及检测在其期间接收数据第一时间区域。该方法也包括利用检测的第一时间区域来确定在其期间可利用第二时钟信号读取数据的第二时间区域，以及在第二时间区域期间利用第二时钟信号读取数据。
附图说明
[0010]为了使上面叙述的本发明的特征能够被详细地理解，可以通过参考实施例，某些实施例已经在附图中示出，上面简要概述的本发明将被更详细描述。然而，需要注意，附图说明仅示出了本发明的典型实施例因而其并不限于此范围，对于本发明来说允许其他同样等效的实施例。
[0011]图1是描述用来通过存储装置接口传输数据的时序图。
[0012]图2是根据本发明的一个实施例描述示例计算机系统的结构图。
[0013]图3是根据本发明的一个实施例描述用于读取数据的示例过程的流程图。
[0014]图4是根据本发明的一个实施例描述示例读取电路的结构图。
[0015]图5是根据本发明的一个实施例描述示例脉冲生成电路的结构图。
[0016]图6是根据本发明的一个实施例描述由脉冲生成电路产生的示例脉冲的时序图。
[0017]图7是根据本发明的一个实施例描述示例区域检测电路的结构图。
[0018]图8是根据本发明的一个实施例描述示例区域检测电路输出信号的时序图。
[0019]图9-11是根据本发明的一个实施例描述用于从存储装置中接收数据的示例数据传送信号的时序图。
[0020]图12是根据本发明的一个实施例描述提供多同步模式的示例读取电路的结构图。
[0021]图13是根据本发明的一个实施例描述用于锁存由存储装置接收的数据具有四个脉冲的示例数据传送信号的时序图。
具体实施方式
[0022]本发明的实施例通常提供一种用于读取数据的方法。在一个实施例中，该方法包括根据第一时钟信号产生两个或两个以上脉冲，由其接收将要读取的数据；利用产生的每个产生的脉冲来锁存在相应时间处接收的数据；以及在检测在其期间接收数据的第一时间区域。该方法也包括在利用检测的第一时间区域来确定在其期间可利用第二时钟信号读取数据的第二时间区域，以及在第二时间区域期间利用第二时钟信号读取数据。
[0023]在下面，将参考本发明的实施例。然而，可以理解本发明并不仅限于具体描述的实施例。而是，以下特征和元件的任何组合，不论是否涉及不同的实施例，都可以被考虑来实现和实践本发明。此外，本发明的各种实施例提供优先于先有技术的多个优点。然而，尽管本发明的实施例可以得到优先于其他可能解决方案和/或优先于先有技术的优点，不论是否通过给定的实施例得到特定的优点均不限制本发明。从而，下面的方面、特征、实施例和优点仅仅是说明性的并且不认为是所附权利要求书中的元件或限制，在所附权利要求书中清楚地记载了权利要求。同样地，参考“本发明”并不会被认为是这里所公开的任何创造性的主题的概括并且不会被认为是对所附权利要求的元件或限制，除非其中明确地在权利要求中记载。
[0024]示例系统
[0025]图2是根据本发明的一个实施例描述示例计算机系统200的结构图。如所述，计算机系统200可以包括集成电路210和存储装置220。
[0026]在一个实施例中，存储装置220可以为同步的、动态的、随机存取存储器(SDRAM)装置，诸如双倍数率(例如，DDR、DDR2、或甚至是更新的DDR)SDRAM装置。存储装置220包括控制电路222，例如其用来访问一个或多个存储阵列224。响应接收指定地址的访问命令(例如，读取命令)，存储装置220可以例如利用I/O电路226将存储在存储阵列224中地址处的数据传输到集成电路。其中利用DDR SDRAM，通过数据总线DQ在数据时钟信号DQS的上升沿和下降沿处传送来自存储装置220的数据。DQS信号通过存储装置220所产生。
[0027]在一个实施例中，集成电路210可以为存储控制器。可选地，集成电路210可以为处理器、图形处理器、网络业务分类器引擎或其他类型的集成电路。集成电路210可包括控制电路212和I/O电路216以及其他电路。集成电路212中的控制电路212被用来发出命令给存储装置220并且访问(例如，从中读取或写入到)存储装置220。其中集成电路210发送读取命令给存储装置220，集成电路210可以从存储装置220中例如利用集成电路210的I/O电路216中的读取电路218读取数据。下面参考图3更详细地描述根据本发明的一个实施例的读取操作。
[0028]示例的读取操作
[0029]图3是根据本发明实施例描述用于读取数据的示例过程300的流程图。在一个实施例中，读取操作方面可以通过读取电路216来执行。
[0030]如所描述的，过程300在步骤302处开始，在步骤302发出读取命令。例如，集成电路的控制电路212可以确定数据需要来自存储装置220并且发出控制信号给I/O电路请求从存储装置220中读取数据。响应接收控制信号，I/O电路216可以发出具有源地址的读取命令给存储装置220。
[0031]在步骤304处，降低所接收的外部选通信号DQS，例如响应接收读取命令由存储装置220来降低。然后，步骤306处，当存储装置220在数据总线DQ上为读取命令放置数据时，例如通过存储装置可以提升外部选通信号DQS。
[0032]在步骤308处，响应检测外部选通信号DQS的上升沿，产生多个脉冲，并且在步骤310处，产生的脉冲可以被用来锁存在第一组锁存器中的DQ上呈现的数据。例如，产生的脉冲的总的数量足以锁存DQ上呈现的读取数据的每个字节。在一个实施例中，第一组锁存器在外部时钟域中保持锁存的数据(例如，在由用来产生DQS的外部时钟信号或利用外部时钟信号产生的其他信号控制的电路中)。从而，例如，通过读取电路218可成功地将从存储装置220接收的数据锁存在由外部选通信号或利用外部选通信号产生的信号所控制的锁存器中。同样，如下面更详细的描述，所接收的数据的一部分可被串行地接收并被并行地呈现给系统时钟域。通过并行地将数据的一部分呈现给系统时钟域，内部时钟信号用来将呈现的数据从外部选通域同步到内部时钟域(也称为系统时钟域)。
[0033]在步骤312处，第一组锁存器中的数据可以被传送到第二组锁存器中。在一个实施例中，第一组锁存器包括利用外部选通信号从外部时钟域接收的数据并且第二组锁存器包括具有内部时钟信号的内部时钟域中的数据。通过提供多组锁存器，可以通过利用内部时钟信号来将经由外部选通信号接收的数据与内部时钟信号进行同步以选择锁存器组中合适的一组。
[0034]在步骤314处，识别接收数据的区域。例如，识别的区域可以是时间区域，在其期间DQS信号的上升沿被检测。于是，在步骤316处，对应于识别区域的来自第一和第二组锁存器中一组的数据可被选择并且在步骤318处可利用内部时钟信号锁存所选择的数据。
[0035]从而，通过第一和第二组锁存器中存储的所接收的数据，在内部时钟信号分开的时间区域(例如，第一时间区域和第二时间区域)期间接收的数据被呈现给内部时钟域。时间区域中的一个可以被识别作为在其期间断言DQS信号的区域，表示识别区域包括从存储装置中接收的有效数据。然后，可利用内部时钟信号锁存在识别区域中接收的数据，从而成功地将利用外部选通信号接收的数据与内部时钟数据同步。因此，在一个实施例中，可以利用锁存器来捕获并保持利用外部选通信号在外部时钟区域中从存储装置220接收的信号，直到数据将要利用内部时钟信号与内部时钟区域同步。
[0036]示例的读取电路
[0037]图4是根据本发明一个实施例描述示例读取电路218的结构图。如所述，逻辑上(例如，不需要物理上)将读取电路分成通过分界线440所分隔开的外部选通信号(DQS)域和内部(系统)时钟域。读取电路218包括脉冲生成器402和区域检测器404。读取电路218还包括多个锁存器(每个锁存器一次锁存8位，例如字节锁存)410、412、414、420、424、430、434和选择电路422、432，其可用来锁存DQS域中的数据并传送锁存的数据到系统时钟域以利用内部时钟信号所读取，如下面所述。
[0038]锁存器410、412、414可接收由脉冲生成电路402产生的脉冲，从而使读取数据被锁存并在外部选通信号(DQS)域和内部系统时钟信号(SysClk)域之间的分界线440处并行地呈现。为了延迟接收的读取数据(例如，为了按延迟方式呈现所接收的读取数据给系统时钟域中的电路)，由锁存器412、414呈现的数据可以通过延迟锁存器(FFesl、FFosl)420、430进行锁存。然后，选择电路422、432选择第一锁存器412、414的输出(Dled、DLo)或者第二延迟锁存器420、430的输出(Dldelaye、DLdelayo)来使用时钟信号SysClk由锁存器424、434进行锁存。由区域检测电路404产生的延迟选择信号SelDelay可以用来选择由锁存器424、434锁存的读取数据(未延迟的读取数据DLed、Dlo，或者延迟的读取数据Dldelaye、DLdelayo)。脉冲生成电路402和区域检测电路404的实施例将在下面进行更详细的描述。
[0039]示例脉冲生成电路
[0040]图5是根据本发明的一个实施例描述的示例示例脉冲生成电路402的结构图。如所描述的，脉冲生成电路402可产生LTe、LTo和DQSstart信号。LTe信号被用来锁存用DQS时钟信号接收的偶数数据字节(例如，DQ0、DQ2等)。相似地，LTo信号可以用来锁存用DQS时钟信号接收的奇数字节(例如，DQ1、DQ3等)。其中提供数据的存储装置为DDR-SDRAM，DQS时钟信号的每个上升沿提供偶数数据字节以及DQS时钟信号的每个下降沿提供奇数数据字节。DQSstart信号可表示何时最初接收DQS时钟信号并且可用来利用区域检测器电路404确定DQS时钟信号落在哪个时钟区域内。例如，当检测DQS时钟信号的第一上升沿时，DQSstart信号可被断言并保持断言，同时利用DQS时钟信号接收数据。
[0041]在本发明的一个实施例中，利用延迟电路502、AND门504、和NOR门506来产生脉冲信号LTe和LTo。例如，DQS时钟信号可以通过延迟电路502来产生延迟的DQS时钟信号，DQSd。根据所希望的读取和电路的操作特性可以选择任何合适的延迟。在一个实施例中，延迟电路502可延迟DQS时钟信号四分之一的DQS时钟信号周期tCK。然后，DQSd时钟信号施加到AND门504的一个输入，同时DQS时钟信号被输入到AND门504的另一个输入。AND门504的输出为LTe信号。相似地，DQSd时钟信号被施加到NOR门506的一个输入，同时DQS时钟信号被输入给NOR门506的另一个输入。AND门504的输出为LTo信号。
[0042]脉冲生成电路402也被用来产生表示何时检测到DQS时钟信号的第一上升沿的信号(DQSstart)。例如，DQS信号被施加到锁存器508(FF0)的时钟输入并且高逻辑电平(二进制‘1’)被施加到锁存器508的输入。在使用锁存器508之前，复位信号被施加到锁存器508，使得锁存器输出低逻辑电平(二进制‘0’)。当检测到DQS时钟信号的上升沿时，锁存器508锁存高逻辑电平，使得DQSstart信号从‘0’转变为‘1’并且在数据传送期间保持该值。在随后传送数据之前(例如，在结束当前读取命令之后)，锁存器508被再次复位。
[0043]图6是根据本发明的一个实施例描述由脉冲生成电路产生的示例脉冲的时序图。如所描述的，当DQS时钟信号和DQSd信号都被断言时(例如，在DQS时钟信号的上升沿之后的四分之一周期，时间t1-t2、t5-t6等)，通过AND门504产生LTe脉冲。相似地，当DQS时钟信号和DQSd信号都被降低时(例如，在DQS时钟信号的上升沿之后四分之三周期，时间t3-t4、t7-t8等)，通过NOR门506产生LTo脉冲。同样，当在时间t0处首先检测到DQS信号的上升沿时，DQSstart信号可以被断言并且可以保持断言数据传送的持续时间。
[0044]示例区域检测电路
[0045]图7是根据本发明的一个实施例描述示例的区域检测电路404的结构图。如所描述的，一系列锁存器702、704、706接收表示何时区域检测电路404开始检查其中接收针对读取命令的数据的区域的信号(CHKstart)(例如，开始检查如DQSstart信号所表示的DQS的第一上升沿)。在一个实施例中，通过控制电路212断言CHKstart信号。例如，在已经发送读取命令给存储装置220之后的指定时间处断言CHKstart信号(例如，在响应由存储装置220接收的读取命令降低DQS时钟信号之后的给定时间处)。降低DQS信号之后，通过确定最小数目的系统时钟周期选择指定的时间，在其期间接收读取数据。例如，表示存储装置220的访问时间的CAS等待时间(CL)可被用来确定系统时钟周期的最小数目，在其之后CHKstart信号可被断言。例如，特定时间为CL的最后时钟周期的开始。
[0046]在断言CHKstart信号之后，在反相系统时钟SysClk#的上升沿上由第一锁存器702锁存CHKstart信号值。由第一锁存器输出的信号(CHKtAC05)表示在第一区域tAC05，在其期间区域检测电路404可检查来确定根据读取命令的数据是否被接收。然后，系统时钟信号SysClk的下一个上升沿使所断言的CHKtAC05信号由第二锁存器704锁存。从而，系统时钟周期一半之后，CHKtAC10信号由第二锁存器704断言，表示第二区域tAC10，在其期间区域检测电路404可检查来确定根据读取命令的数据是否被接收。然后，另一个一半时钟周期之后，在SysClk#的下一个上升沿处，断言的CHKtAC10信号由第三锁存器706锁存。当第三锁存器706锁存所断言的CHKtAC10信号时，CHKtAC15信号可以被断言，表示第三区域tAC15，在其期间区域检测电路404可检查来确定根据读取命令的数据是否被接收。
[0047]提供一系列锁存器702、704、706的输出被提供作为时钟输入到区域检测器404中的第二组锁存器712、714、716。输入到第二组锁存器712、714、716中的每一个的数据为DQSstart信号。从而，在系统时钟信号(tAC05、tAC10、tAC15)的每个相应区域期间，表示当前系统时钟区域的信号(CHKtAC05、CHKtAC10、CHKtAC15)使第二组锁存器712、714、716锁存DQSstart信号。如果在tAC05期间断言DQSstart信号，那么锁存器712的输出b0将被断言。如果在tAC10期间断言DQSstart信号，那么锁存器714的输出b1将被断言并且将降低锁存器712的输出b0。最后，如果在tAC15期间断言DQSstart信号，那么锁存器716的输出b2将被断言同时将降低锁存器712、714的输出b0、b1。从而，输出b0、b1、b2的组合将表示在时间区域tAC05、tAC10、tAC15，在其期间接收DQS信号的第一上升沿。每个锁存器702、704、706、712、714、716也具有复位输入，该复位输入可以被用来在每个数据访问之前之间复位每个锁存器。
[0048]第二组锁存器712、714、716的输出b0、b1、b2输入到判定控制电路720。基于输入b0、b1、b2的组合，判定控制电路720产生同步控制信号，该同步控制信号表示何时锁存读取数据并且读取数据将从哪个锁存器中锁存。例如，在两组或两组以上锁存器中延迟接收的读取数据，为将要被锁存的读取数据提供两个或两个以上时间，从而利用系统时钟为后来捕获提供对数据的更好的定位。在一个实施例中，通过提供在其处锁存读取数据的两个或两个以上时间，可以改进外部选通信号DQS和内部时钟信号SysClk之间的同步，例如，通过允许内部时钟信号SysClk用来锁存从具有相应较短数据读取窗口的较快外部选通信号所接收的读取数据。
[0049]图8是根据本发明一个实施例描述示例的同步信号的时序图。如所描述的，在时间t0处发出读取命令。在之后的某一时间(t1)，降低外部选通信号DQS，表示该读取命令已经被存储装置220接收。然后，在时间t2，断言CHKstart信号，表示区域检测电路404开始检查读取数据的接收(例如，通过检查外部选通信号DQS的下一个上升沿)。如上所述，在关于存储装置220的CL(如在CL的最后时钟周期的开始)的值的某一预定时间断言CHKstart信号。可选地，可以选择其他预定时间。
[0050]在时间t3，断言的CHKstart信号由锁存器702进行锁存，从而断言CHKtAC05信号。然后，在时间t4，所断言的CHKtAC05信号可以由锁存器704进行锁存，从而断言CHKtAC10信号。然后，在时间t5，所断言的CHKtAC10信号可以由锁存器706进行锁存，从而断言CHKtAC15信号。如上所述，可以在CHKstart信号断言之后的某一时间tAC处接收外部选通信号DQS的第一上升沿。从而，在CHKstart信号断言之后的时间tAC内断言DQSstart信号(例如，在时间t3处，如图8所述)。下面将参考图9-11来描述利用读取电路218(包括区域检测电路404和脉冲检测电路402)来执行读取。
[0051]在本发明的一个实施例中，同步信号包括延迟选择信号SelDelay和读取使能信号RDena。延迟选择信号SelDelay表示包括读取信号的延迟形式的一组锁存器，从其中将输入读取数据。例如，如果向着系统时钟周期的开始接收读取数据(例如，如果断言b0，或者如果断言b2而不断言b0和b1，如区域tAC05或者tAC15)，选择用于输入读取数据的另外的延迟量(例如，使得SelDelay＝1，从而通过选择电路422、432选择锁存器420、430的输出并且将输出施加到锁存器424、434以及也如由图9和11中虚线所描述的)，从而允许读取数据在系统时钟信号SysClk的随后的上升沿上输入。然而，如果向着系统时钟周期的结束时接收读取数据(例如，如果如区域tAC10中断言b1而不断言b0)，则较少的延迟量(例如，延迟量少于关于较大的延迟量)可被选择(例如，使得SelDelay＝0，从而通过选择电路422、423选择锁存器412、414的输出并且将输出施加给锁存器424、434以及如由图10中虚线所描述的，下面将进行描述)。例如，基于所希望的延迟量，来自第一组锁存器412、414或者第二组锁存器420、430的数据将被输入到输入锁存器中。
[0052]在一个实施例中，读取使能信号RDena表示在其期间利用内部时钟信号SysClk来输入读取数据(例如，所锁存的)的时钟周期。例如，当断言CHKstart信号时，启动计数器并开始计数SysClk的内部时钟周期。RDena信号表示计数器的值，在此期间利用内部时钟信号锁存读取数据。例如，如果在检测到外部选通信号DQS的第一上升沿之后(例如，如果断言b0或b1)，则读取数据最初在一个时钟周期内接收，那么RDena信号表示在两个系统时钟周期之后锁存的读取数据(例如，允许外部时钟信号用于锁存读取数据并用内部系统时钟呈现将要读取的读取数据)。相似地，如果在检测到外部选通信号DQS的第一上升沿之后(例如，如果断言b2，而不断言b1和b0)的两个时钟周期内最初接收读取数据，那么RDena信号表示在三个系统时钟周期之后锁存读取数据。表1描述了由判定控制电路404使用的判定规则来产生如利用输入b0、b1、b2所描述的同步信号。
表1：用于判定控制电路的判定规则
    输入值[b2，b1，b0]     SelDelay     RDena
    [x，x，1]     1     enable@cycle counter＝2
    [x，1，0]     0     enable@cycle counter＝2
    [1，0，0]     1     enable@cycle counter＝3
[0053]示例数据传送
[0054]图9-11是根据本发明的一个实施例描述用于从存储装置接收的数据的示例数据传送信号的时序图。
[0055]图9是描述示例的数据传输的时序图，其中在tAC05期间接收数据。如所描述的，在时间t0，断言CHKstart信号并且计数器在一开始计数。然后，在时间t1，例如，断言DQS时钟信号并且在数据总线DQ上放置数据的第一字节(DQ0)。从而，在tAC05区域期间，在时间t0和t2之间开始接收DQS时钟信号。
[0056]如上所述，当接收DQS信号时，脉冲生成电路402开始产生脉冲。第一脉冲可被产生，用于在时间t2开始的偶数锁存信号LTe并且可由读取电路218的锁存器410所使用(如图4所述)来锁存数据的第一字节(DLe＝DQ0)。产生用于在时间t3开始奇数锁存信号LTo的第二脉冲。可由锁存器414使用第二脉冲信号来锁存数据的第二字节(DLo＝DQ1)并且该第二脉冲信号也由锁存器412使用来锁存DLe的值(DQ0)，使得由锁存器412输出数据的第一字节(DLed＝DQ0)。从而，时间t4处，最初串行接收的接收数据的前两个字节DQ0和DQ1可在外部选通(DQS)域和系统时钟域(之间的分界线440由图4中虚线所描述)处并行地呈现并且利用反相系统时钟信号SysClk#的上升沿由延迟锁存器420、430进行锁存，从而提供由系统时钟信号随后边缘所捕获的接收数据的更好的定位。
[0057]关于图7的上述描述，区域检测电路404检测在时间周期tAC05期间接收DQS的第一上升沿，作为响应，在两个时钟周期之后断言读取使能信号RDena以及断言延迟选择信号(SelDelay＝1)。当断言延迟选择信号时，选择电路422、432呈现延迟的读取数据(DLdelays和DLdelayo)给输入锁存器424、434。然后，在时间t5处的系统时钟信号SysClk的下一个上升沿上由输入锁存器424、434锁存延迟的读取数据并且该延迟的读取数据作为偶数和奇数有效数据信号Dvalide、Dvalido来输出。断言的读取使能信号RDena表示在集成电路装置210中可由其他电路使用输入锁存器424、434中的锁存数据Dvalide、Dvalido。例如，在寄存器(例如，移位寄存器)中积累数据，直到完成读取，并且然后数据被存储或者例如由通过控制电路212使用来执行操作。
[0058]随后接收的数据可以相似的方式利用由脉冲生成电路402产生的脉冲锁存、传输到延迟锁存器420、430并由输入锁存器424、434锁存。从而，例如，在时间t6处，第三和第四数据字节DQ2、DQ3可由延迟锁存器420、430进行锁存并且在时间t7处由输入锁存器424、434根据延迟锁存器420、430的输出锁存数据字节DQ2、DQ3。
[0059]从而，如上所述，经由外部选通信号DQS接收的数据由第一组锁存器410、412、414进行锁存并且并行呈现于内部时钟域和外部时钟域的分界线440处。在分界线440中呈现的数据由第二组锁存器420、430进行锁存。取决于其中接收数据的时间域，来自第一或第二组锁存器的数据可以由输入锁存器424、434进行锁存。例如，关于图9所述，如果在用于接收的数据的最小开始时间的一半时钟周期内接收数据(例如，在当断言CHKstart信号时的一半时钟周期内)，于是，来自第二组锁存器420、430的数据被锁存并且在最小开始时间之后在第二时间周期中读取。
[0060]图10是描述其中在tAC10期间接收数据的示例的数据传送的时序图。如所述，在时间t0处，断言CHKstart信号并且并且计数器在一处开始计数。然后，在时间t1，例如，断言DQS时钟信号并且在数据总线DQ上放置数据的第一字节(DQ0)。从而，在tAC10区域期间，开始接收DQS时钟信号。
[0061]当接收DQS信号时，脉冲生成电路402开始产生脉冲。在时间t2开始产生第一脉冲LTe并且由读取电路218的锁存器410使用该第一脉冲LTe(如图4中所述)来锁存数据的第一字节(DLe＝DQ0)。在时间t3开始产生第二脉冲LTo。所产生的脉冲被用来锁存如上所述的所接收的数据DQ0-DQ1。从而，在时间t4处，接收数据的前两个字节DQ0和DQ1可并行地呈现于外部时钟域和系统时钟域之间的分界线440处(如图4中虚线所描述的)。
[0062]关于图7的上述的描述，区域检测电路404可检测在时间周期tAC10期间接收的DQS的第一上升沿，作为响应，在两个时钟周期之后断言读取使能信号RDena并且降低延迟选择信号(SelDelay＝0)。当断言延迟选择信号时，选择电路422、432呈现未延迟的读取数据(DLed和DLo)给输入锁存器424、434。如上所述，由于在SysClk周期的第二半周期期间接收读取数据，选择未延迟的数据，从而允许在系统时钟信号SysClk的下一个上升沿处输入未延迟的数据。从而，在时间t4处由输入锁存器424、434锁存未延迟的读取数据并且作为奇数和偶数的有效数据信号Dvalide、Dvalido进行输出。断言的读取使能信号RDena表示在如上面描述的集成电路装置210中由其他电路使用输入锁存器424、434中的锁存数据Dvalide、Dvalido。随后的数据也如上面所述的被输入。
[0063]从而，如关于图10所述的，如果在用于接收数据的最小开始时间的半个时钟周期和整个时钟周期之间接收数据(例如，在当断言CHKstart信号时的一半到一个周期内)，那么，根据第一组锁存器412、414将数据锁存并且在最小开始时间之后的第二时钟周期中读取该数据。
[0064]图11是描述其中在tAC15期间接收数据的示例的数据传送的时序图。如所述的，在时间t0处，断言CHKstart信号并且计数器在一处开始计数。然后，在时间t1，例如，断言DQS时钟信号并且在数据总线DQ上放置数据的第一字节(DQ0)。从而，在tAC15区域期间，开始接收DQS时钟信号。
[0065]如上所述，当接收DQS信号时，脉冲生成电路402开始产生脉冲。第一脉冲可被产生用于在时间t2开始的偶数锁存信号LTe并且通过读取电路218的锁存器410所使用(如图4所述)来锁存数据的第一字节(DLe＝DQ0)。第二脉冲可产生用于在时间t3开始的奇数锁存信号LTo。由锁存器414使用第二脉冲信号来锁存数据的第二字节(DLo＝DQ1)并且该第二脉冲信号也由锁存器412使用来锁存DLe的值(DQ0)，使得由锁存器412输出数据的第一字节(DLed＝DQ0)。从而，时间t4处，接收数据的前两个字节DQ0和DQ1在外部时钟域和系统时钟域之间的分界线440(由图4中虚线所描述)处并行地呈现并且利用反相系统时钟信号SysClk#的上升沿由延迟锁存器420、430进行锁存。
[0066]关于图7的上述的描述，区域检测电路404检测在时间周期tAC15期间接收DQS的第一上升沿，作为响应，在三个时钟周期之后断言读取使能信号RDena并且断言延迟选择信号(SelDelay＝1)。在三个时钟周期之后断言读取使能信号RDena来允许用于在时钟周期之间的分界线处并行呈现的读取数据的时间，并且延迟选择信号SelDelay可被断言来允许读取数据的延迟形式来利用内部时钟信号SysClk的随后的上升时钟沿进行锁存。
[0067]从而，当断言延迟选择信号时，选择电路422、432呈现延迟的读取数据(DLdelays和DLdelayo)给输入锁存器424、434。然后，在时间t5处的系统时钟信号SysClk的下一个上升沿上由输入锁存器424、434锁存延迟的读取数据并且该延迟的读取数据作为偶数和奇数有效数据信号Dvalide、Dvalido来输出。断言的读取使能信号RDena表示在如上所述的集成电路装置210中由其他电路使用输入锁存器424、434中的锁存数据Dvalide、Dvalido。以如上所述的相似方式也可以锁存随后接收的数据。
[0068]从而，如关于图11的描述，如果在用于接收的数据最小开始时间之后大于一个时钟周期(例如，断言CHKstart信号之后大于一个时钟周期)接收数据，那么从第二组锁存器420、430中锁存数据并且在最小开始时间之后的第三时钟周期中读取。
[0069]其他实施例
[0070]在本发明的一个实施例中，读取电路218具有多个同步模式。例如，一个同步模式如上面所述的进行实现，在内部时钟域和外部时钟域之间的分界线440处呈现两个字节数据。也提供了第二同步模式，从而允许并行呈现的多个数据被锁存(例如，与第一模式中的相比较)，并且随后输入到系统时钟域。同样，该实施例提供大于两个模式并且如果需要，模式中任意一个(例如，仅第二模式)也可以单独提供。
[0071]图12是根据本发明一个实施例描述提供多个同步模式的示例的读取电路1200的结构图。在本发明的实施例中，例如，通过发出命令给控制电路212(例如，通过执行软件命令，或者经由集成电路装置210的外部接口通过接收并解码命令)选择同步模式。例如，发出命令给控制电路212，其设置或者清除控制寄存器中的比特。如果设置比特，那么利用第二同步模式。如果清除比特，那么利用第一同步模式。
[0072]在本发明一个实施例中，修改模式选择信号(Mode_2p4p)来选择一种同步模式。例如，如果降低信号Mode_2p4p，可利用第一同步模式(关于图4所描述的)。如果断言信号Mode_2p4p，可利用第二同步模式，下面将进行描述。其中利用第一同步模式，如关于图4所述操作读取电路1200，使得读取电路1200中的特定电路1240在第一同步模式中不被使用(例如，用来操作电路1240的控制信号在第一同步模式中不被发出，但是可在第二同步模式中发出控制信号给电路)。同样，在一个实施例中，读取电路1200被设计来仅在单个模式中进行操作(例如，第二同步模式)，使得总是使用用于第二同步模式的电路1240。
[0073]如所述，读取电路1200包括脉冲生成电路1202和域检测电路1204。同样，读取电路1200包括第一组锁存器1210、1212、1214和1220、1222、1224、1226，其接收来自DQ数据总线的数据并且用由脉冲生成电路1202产生的脉冲锁存所接收的数据。在第二模式中，其中四个锁存器1210、1212、1214、1226开始接收来自DQ的读取数据，脉冲生成电路可产生四个锁存信号(LT0、LT1、LT2、LT3)以锁存所接收的数据。
[0074]如所描述的，第一组锁存器1210、1212、1214和1220、1222、1224、1226可接收并且呈现在外部时钟域和内部时钟(SysClk)域之间的分界线440处经过串行数据输入DQ接收的数据的四个字节。通过接收数据的四个字节(或者更多，取决于使用的锁存器的数量)并在第一组锁存器1210、1212、1214和1220、1222、1224、1226中保存所接收的数据，例如，可保持所接收的数据，直到利用内部系统时钟SysClk锁存数据并且从而该数据被传送给系统时钟域。
[0075]在一个实施例中，其中第一组锁存器1210、1212、1214和1220、1222、1224、1226包括保存全部系统时钟周期所接收数据的锁存器，系统时钟被用来直接锁存来自这些锁存器的读取数据(例如，而不需要由区域检测电路1204的延迟或者未延迟数据的选择)。从而，在第二同步模式中，区域检测电路1204降低用于所接收数据的SelDelay的信号，因为在第一组锁存器1210、1212、1214和1220、1222、1224、1226中保持接收的数据，直到检测到系统时钟信号SysClk的另一个上升沿，而无需进一步延迟所接收的数据(例如，利用关于图4所述的第二组锁存器)。其中使用第一同步模式，如关于图7所描述通过区域检测电路1204可选择选择信号SelDelay。
[0076]在锁存器1220、1222、1224、1226中接收到读取数据之后，利用系统时钟信号SysClk的随后上升沿通过输入锁存器1230、1232、1234、1236锁存读取数据。当区域检测电路1204断言读取使能信号RDena时。从输入锁存器可将接收的数据传送到如寄存器中，允许保持读取数据来随后被输入输入锁存器1230、1232、1234、1236中并且从其中读取，直到完成读取操作。在第二同步模式中，区域检测电路确定何时以关于图7和表1所述的第一同步模式相似的方式断言读取使能信号RDena。例如，如果在tAC05或者tAC10区域期间检测DQS信号的第一上升沿，那么在计数达到3之后(例如，在断言CHKstart信号之后三个SysClk周期)可断言读取使能信号RDena。如果在tAC15区域期间检测到DQS信号的第一上升沿，那么在计数达到4之后(例如，在断言CHKstart信号之后四个SysClk周期)可断言RDena。
[0077]图13是根据本发明一个实施例描述示例的数据传送信号的时序图，具有四个脉冲用于以第二同步模式(Mode_2p4p＝’1’)锁存从存储装置接收的数据。如所述的，在时间t0处可断言CHKstart信号并且计数器在1处开始计数。然后，例如，在时间t1处可断言DQS时钟信号并且在数据总线DQ上放置数据的第一字节(DQ0)。从而，在tAC15区域期间开始接收DQS时钟信号。
[0078]如上所述，当接收DQS信号时，脉冲生成电路1202可开始产生脉冲。第一脉冲可产生用于在时间t2开始的第一锁存信号LT0并且可由读取电路1200的锁存器1210所使用(如图4所述)来锁存数据的第一字节(DL0＝DQ0)。第二脉冲可产生用于在时间t3开始的第二锁存信号LT1。由锁存器1212使用第二脉冲信号来锁存数据的第二字节(DL1＝DQ1)。相似地，第三脉冲可产生用于在时间t4处开始的第三锁存器信号LT2。通过锁存器1214利用第三脉冲信号来锁存数据的第三字节(DL2＝DQ2)。第四脉冲可产生用于在时间t5处开始的第四锁存器信号LT3。通过锁存器1226利用第四脉冲信号来锁存数据的第四字节(DL3＝DQ3)。第四脉冲信号LT3也被用来分别将来自锁存器1210、1212、1214的接收的读取数据传送到锁存器1220、1222、1224。从而，通过外部选通信号DQS串行地接收的读取数据的四个接收字节并行地在外部时钟域和系统时钟(SysClk)域之间的分界线440处呈现。然后，利用时间t6、t7、t9和t10处产生的脉冲将随后接收的数据读入锁存器1210、1212、1214、1226内。
[0079]由于tAC15区域期间接收DQS信号的初始上升沿，在计数为4之后，时间t8处，以第二同步模式操作的区域检测电路1204可以断言读取使能信号RDena。如上所述，区域检测电路1204也在第二同步模式中将的延迟选择信号保持在低电压(SelDelay＝‘0’)。从而，在时间t8处，SysClk的上升沿被用来将来自锁存器1220、1222、1224、1226的接收的读取数据的前四个字节输入到输入锁存器1230、1232、1234、1236中并且可断言读取使能信号RDena，允许输入锁存器1230、1232、1 234、1236中的数据被读取并且如上所述的由其他电路所使用。
[0080]从而，如上所述，在第二同步模式中，利用由脉冲生成电路产生的脉冲，在第一组锁存器1210、1212、1214和1220、1222、1224、1226中锁存串行接收的数据的四个字节。在数据并行地呈现于外部时钟域和内部时钟域之间的分界线440处之后，利用内部时钟信号SysClk的下一个上升沿将数据输入到输入锁存器1230、1232、1234、1236中。区域检测电路可确定在其期间接收DQS时钟信号的第一上升沿的区域，并且作为响应，断言表示何时从输入锁存器1230、1232、1234、1236中读取数据的读取使能信号RDena。尽管关于在tAC15周期期间开始接收的数据进行了描述，相似地利用读取电路1200，其中在另一个周期期间接收数据(例如，如所希望的tAC10、tAC05、或者另一个周期)。
[0081]尽管关于两个同步模式进行了上述描述，但可利用另外模式，例如，使得另外数据可以被接收并且在外部时钟域和内部时钟域之间的分界线440处并行地呈现，允许接收的数据来利用内部时钟信号被随后锁定。同样，在某些情况中，读取电路仅利用单个模式，其中另外的数据被串行地接收并并行(例如，四个、8个字节，16个字节等等)呈现。
[0082]尽管关于集成电路描述了读取串行来自存储装置的数据，对于在任何类型装置之间传输的任何数据可利用本发明实施例。此外，本发明的实施例也在单个装置内使用，例如，其使用多个内部时钟信号和相应的时钟域。其中在单个装置内利用本发明实施例，外部选通信号为接收数据的时钟域外部的时钟信号，并且内部时钟信号为接收数据的时钟域内的时钟信号。
[0083]当前述内容针对本发明实施例时，可以设计本发明的其他和另外实施例而不偏离其基本范围，并且由所附的权利要求确定其中的范围。

Claims (29)

1.一种用于读取数据方法，包括：
根据第一时钟信号产生两个或两个以上脉冲，由其接收将要被读取的数据；
利用每个产生的脉冲来锁存在相应时间处接收的数据；
检测在其期间接收数据的第一时间区域；
利用检测的第一时间区域来确定第二时间区域，在该第二时间区域期间可利用第二时钟信号读取数据；以及
在第二时间区域期间利用第二时钟信号读取数据。
2.如权利要求1所述的方法，进一步包括：
利用每个产生的脉冲将数据读入第一组锁存器内；
将来自第一组锁存器的数据传送到第二组锁存器；
利用检测的第一时间区域来选择来自第一组锁存器和第二组锁存器中的一组的数据；
利用第二时钟信号，将数据输入到来自第一组锁存器和第二组锁存器中所选择的一组的输入锁存器；以及
在第二时间区域期间读取来自输入锁存器的数据。
3.如权利要求2所述的方法，其中所述读入第一组锁存器内的数据在第一组锁存器中每一个的输入处被串行地接收并被并行地呈现在第一组锁存器输出处。
4.如权利要求1所述的方法，进一步包括：
接收模式选择信号；
如果所述模式选择信号对应于第一模式，则产生两个脉冲，使得两组串行接收的数据被锁存并通过第一组锁存器并行地呈现；以及
如果所述模式选择信号对应于第二模式，则产生四个脉冲，使得四组串行接收的数据被锁存并通过第一组锁存器并行地呈现。
5.如权利要求1所述的方法，其中检测在其期间接收数据的第一时间区域的步骤包括：
发出用于数据的读取命令；
在发出读取命令之后的预定时间处，断言表示用来检查数据的初始时间的检查信号；
产生在用来检查数据的初始时间处开始的多个信号；以及
确定是否在多个产生的信号中的两个之间的时间区域中接收数据，其中多个信号中的两个之间的时间区域对应于第一时间区域。
6.一种集成电路，包括：
控制电路，其配置用于发出读取命令；
读取电路，其配置用于：
根据外部选通信号产生两个或两个以上脉冲；
锁存在每个产生的脉冲对应的时间处接收的数据；
检测在其期间接收数据的第一时间区域；
利用检测的第一时间区域来确定第二时间区域，在第二时间区域期间可利用内部时钟信号读取数据；以及
在第二时间区域期间利用内部时钟信号读取数据。
7.如权利要求6所述的集成电路，其中所述读取电路进一步被配置用于：
利用每个产生的脉冲将数据读入第一组锁存器内；
将来自第一组锁存器的数据传送到第二组锁存器；
利用检测的第一时间区域来选择来自第一组锁存器和第二组锁存器中的一组的数据；
利用第二时钟信号，将数据输入到来自第一组锁存器和第二组锁存器中所选择的一组的输入锁存器；以及
在第二时间区域期间读取来自输入锁存器的数据。
8.如权利要求7所述的集成电路，其中所述读入第一组锁存器内的数据在第一组锁存器中每一个的输入处被串行地接收并被并行地呈现在第一组锁存器输出处。
9.如权利要求6所述的集成电路，其中读取电路进一步被配置用于：
接收模式选择信号；
如果所述模式选择信号对应于第一模式，则产生两个脉冲，使得两组串行接收的数据被锁存并通过第一组锁存器并行地呈现；以及
如果所述模式选择信号对应于第二模式，则产生四个脉冲，使得四组串行接收的数据被锁存并通过第一组锁存器并行地呈现。
10.如权利要求6所述的集成电路，其中所述读取电路进一步被配置用于：
检测表示用于检查数据的初时时间的断言的检查信号，其中在发出读取命令之后在预定时间处由控制电路断言所断言的检查信号；
在用于检测数据的初时时间处产生开始多个信号；以及
确定是否在多个产生的信号中的两个之间的时间区域中接收数据，其中多个信号中的两个之间的时间区域对应于第一时间区域。
11.一种系统，包括：
存储装置，包括：
配置用于产生数据时钟信号并且响应接收读取命令而利用所述数据时钟信号串行传输数据的电路；
集成电路，包括：
时钟电路，配置用于产生内部时钟信号；
控制电路，配置用于将读取命令发出给存储装置；
读取电路，配置用于：
根据所述数据时钟信号产生两个或两个以上脉冲；
锁存在每个产生的脉冲对应的时间处接收的串行传输数据；；
检测在其期间接收第一组串行传输数据的第一时间区域；
利用检测的第一时间区域确定第二时间区域，在第二时间区域期间可利用内部时钟信号读取串行传输的数据；以及
在第二时间区域期间利用内部时钟信号读取串行传输数据。
12.如权利要求11所述的系统，其中所述读取电路进一步被配置用于：
利用每个产生的脉冲将串行传输的数据读入第一组锁存器内；
将来自第一组锁存器的串行传输的数据传送到第二组锁存器；
利用检测的第一时间区域来选择来自第一组锁存器和第二组锁存器中的一组的串行传输数据；
利用第二时钟信号，将串行传输数据输入到来自第一组锁存器和第二组锁存器中选择的一组的输入锁存器；以及
在第二时间区域期间读取来自输入锁存器的串行传输数据。
13.如权利要求12所述的系统，其中所述读取电路被配置用于在第一组锁存器的每一个的输入处将串行传输数据读入第一组锁存器内并且在第一组锁存器的输出处并行地呈现串行传输数据。
14.如权利要求11所述的系统，其中所述读取电路进一步被配置用于：
接收来自控制电路的模式选择信号；
如果所述模式选择信号对应于第一模式，则产生两个脉冲，使得两组串行接收的数据被锁存并通过第一组锁存器并行地呈现；以及
如果所述模式选择信号对应于第二模式，则产生四个脉冲，使得四组串行接收的数据被锁存并通过第一组锁存器并行地呈现。
15.如权利要求11所述的系统，其中所述读取电路进一步被配置用于：
检测表示用于检查串行传输数据的初时时间的断言的检查信号，其中在发出读取命令之后在预定时间处由控制电路断言所断言的检查信号；
产生在用于检查串行传输数据的初时时间处开始的多个信号；以及
确定是否在多个产生的信号中的两个之间的时间区域中接收串行传输的数据，其中多个信号中的两个之间的时间区域对应于第一时间区域。
16.如权利要求11所述的系统，其中所述集成电路是存储控制器，并且其中所述存储装置为双倍数率(DDR)同步动态、随机存取存储器(SDRAM)装置，其中所述DDR SDRAM装置被配置用于在数据时钟信号的上升沿上传输第一组数据并在数据时钟信号的下降沿上传输第二组数据。
17.一种集成电路装置，包括：
控制电路，配置用于将读取命令发出给其他装置；
读取电路，包括：
脉冲生成电路，配置来产生脉冲；
第一多个锁存器，配置来利用由脉冲生成电路产生的脉冲锁存用于读取命令的读取数据；
第二多个锁存器，配置来锁存读取数据，其中由第一多个锁存器输出锁存的读取数据；
区域检测电路，配置用于：
检测在其期间接收读取数据的时间区域；以及
响应检测的时间区域，选择第一多个锁存器和第二多个锁存器中的一个；以及第三多个锁存器，配置用于从第一多个锁存器和第二多个锁存器中选择的一个输入读取数据。
18.如权利要求17所述的集成电路装置，其中所述第一多个锁存器串行接收读取数据并且并行地将读取数据呈现给第二多个锁存器。
19.如权利要求17所述的集成电路装置，其中所述读取电路进一步包括：
选择电路，配置用于：
从区域检测电路接收选择信号，其中所述选择信号表示第一多个锁存器和第二多个锁存器中所选择一个；
接收由第一多个锁存器和第二多个锁存器并行输出的读取数据；以及响应接收的选择信号，将来自第一多个锁存器和第二多个锁存器中所选择一个的读取数据呈现给第三多个锁存器的输入。
20.如权利要求17所述的集成电路装置，其中所述区域检测电路被配置用于：
检测表示用于检查串行传输数据的初始时间的断言的检查信号，其中在发出读取命令之后在预定时间处由控制电路断言所断言的检查信号；
产生在用于检测串行传输数据的初始时间处开始的多个信号；以及
确定在多个产生的信号中的两个之间的时间区域中是否接收串行传输的数据，其中多个信号中的两个之间的时间区域对应于所检测的时间区域。
21.一种集成电路，包括：
用于控制的部件，配置来发出读取命令；
用于读取的部件，配置用于：
根据外部选通信号产生两个或两个以上脉冲；
锁存在每个产生的脉冲对应的时间处接收的数据；
检测在其期间接收数据的第一时间区域；
利用检测的第一时间区域来确定第二时间区域，在该第二时间区域期间可利用内部时钟信号读取数据；以及
在第二时间区域期间利用内部时钟信号读取数据。
22.如权利要求21所述的集成电路，其中所述用于读取的部件进一步配置用于：
利用每个产生的脉冲将数据读入用于锁存的第一部件内；
将来自用于锁存的第一部件的数据传送到用于锁存的第二部件；
利用检测的第一时间区域来选择来自用于锁存的第一部件和用于锁存的第二部件中的一个的数据；
利用第二时钟信号，将数据输入到来自用于锁存的第一部件和用于锁存的第二部件中选择的一个的用于输入的部件；以及
在第二时间区域期间读取来自用于输入的部件的数据。
23.如权利要求22所述的集成电路，其中所述读入用于锁存的第一部件内的数据在用于锁存的第一部件的每一个的输入处被串行接收并且在用于锁存的第一部件的输出处并行地呈现。
24.如权利要求21所述的集成电路，其中所述用于读取的部件进一步被配置用于：
接收模式选择信号；
如果所述模式选择信号对应于第一模式，则产生两个脉冲，使得两组串行接收的数据被锁存并通过用于锁存的第一部件并行地呈现；以及
如果所述模式选择信号对应于第二模式，则产生四个脉冲，使得四组串行接收的数据被锁存并通过用于锁存的第一部件并行地呈现。
25.如权利要求21所述的集成电路，其中所述用于读取的部件进一步被配置用于：
检测表示用于检查数据的初始时间的断言的检查信号，其中在发出读取命令之后在预定的时间处由用于控制的部件断言所断言的检查信号；
产生在用于检测数据的初始时间处开始的多个信号；以及
确定在多个产生的信号中的两个之间的时间区域中是否接收数据，其中多个信号中的两个之间的时间区域对应于第一时间区域。
26.一种用于读取数据的方法，包括：
根据第一时钟信号产生两个或两个以上脉冲，由其接收将要被读取的数据；
利用每个产生的脉冲将数据读入第一组锁存器内；
将来自第一组锁存器的数据传送到第二组锁存器；
检测在其期间接收数据的第一时间区域；
利用检测的第一时间区域来选择来自第一组锁存器和第二组锁存器中的一组，从中在第二时间区域期间利用第二时钟信号输入数据；
利用第二时钟信号，将数据输入到来自第一组锁存器和第二组锁存器中选择的一组的输入锁存器；以及
在第二时间区域期间读取来自输入锁存器的数据。
27.如权利要求26所述的方法，其中所述读入第一组锁存器内的数据在第一组锁存器中每一个的输入处被串行地接收并被并行地呈现在第一组锁存器输出处。
28.如权利要求26所述的方法，进一步包括：
接收模式选择信号；
如果所述模式选择信号对应于第一模式，则产生两个脉冲，使得两组串行接收的数据被锁存并通过第一组锁存器并行地呈现；以及
如果所述模式选择信号对应于第二模式，则产生四个脉冲，使得四组串行接收的数据被锁存并通过第一组锁存器并行地呈现。
29.如权利要求26所述的方法，其中检测在其期间接收数据的第一时间区域的步骤包括：
发出用于数据的读取命令；
在发出读取命令之后的预定时间处，断言表示用来检查数据的初始时间的检查信号；
产生在用来检查数据的初始时间处开始的多个数据；以及
确定在多个产生的信号中的两个之间的时间区域中是否接收数据，其中多个数据中的两个之间的时间区域对应于第一时间区域。
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