CN104536918A - 一种通过cpld扩展fpga的io口的方法 - Google Patents

Abstract

本发明涉及逻辑设计领域，特别涉及一种FPGA应用领域，具体指一种通过CPLD扩展FPGA的IO口的方法。本发明包含FPGA以及CPLD，其中FPGA通过数据线与CPLD相连；FPGA的每一路E1告警输出信号通过数据线以串行数据方式输出到CPLD寄存器中，经过CPLD的信号分离后，分别输出到CPLD对应的输出端口，这样极大的扩展了FPGA的输出端口；所述CPLD还与拨码开关连接，通过CPLD将拨码开关信息输入到FPGA中，相当于扩展了FPGA的输入端口；本发明方法使FPGA的IO端口得到了极大的扩展，具有广泛的应用前景。

Description

一种通过CPLD扩展FPGA的IO口的方法

技术领域

本发明涉及逻辑设计领域，特别涉及一种FPGA应用领域。

背景技术

FPGA（Field－Programmable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。FPGA通常情况下具有200多个端口可以根据定义实现个各种功能，然而在实际使用中，由于FPGA强大的可编程及处理功能，在电路中一般处于非常重要的位置。通过FPGA可以实现非常多的信号处理和控制过程，因而其周边及上下位电路连接关系一般非常复杂，且数量繁多，在这种情况下，所需要使用的FPGA的IO口数目庞大，经常会超过了FPGA本身所带有的IO口数量，此时FPGA的IO口资源变得很紧张，而且一些IO原有功能被占用的情况也十分常见，怎么通过其他渠道扩展FPGA的IO口成为FPGA应用中一个经常会遇到的问题。

而当FPGA用于CES电路仿真的系统加密时，这个情况变得尤为突出，由于涉及加密算法及其他逻辑控制功能的实现，FPGA需要处理非常多路的控制信号，这时FPGA的IO口资源容易变得十分紧张，IO口原有功能被占用的也非常多；比如说进入FPGA的每一路的E1信号的LOS信号告警信号输出口，LOF帧丢失告警信号口，以及每一路E1的远端、近端选择信号输入等，在FPGA中的IO口都容易被占用，这样导致这些信号的传输出现问题，急需一种方法在尽量少占用IO的情况下，实现上述信号的传输，以实现FPGA的IO口功能得到扩展。

而CPLD(Complex Programmable Logic Device)复杂可编程逻辑器件，是从PAL和GAL器件发展出来的大规模集成电路，用户可根据需要构造其逻辑功能，适合用来完成各种算法和组合逻辑电路。CPLD具有E2PROM或FAST FLASH, 即使系统断电时编程信息也不丢失，无需外部存储器芯片,使用简单。此外CPLD保密性好,成本低，很适合用于FPGA的IO口扩展。

发明内容

本发明的目的是提供一种通过CPLD扩展FPGA的IO口的方法，可以实现对FPGA 的IO口的功能扩展，FPGA通过数据线与CPLD相连，不需要占用FPGA任何IO端口就能完成FPGA 每一路E1信号的LOS信号告警、LOF帧丢失告警、AIS告警以及CRC告警的输出显示；同时还将拨码信息通过CPLD输入到FPGA中；本发明方法极大的扩展了FPGA的输入输出IO端口。

为了实现上述发明目的，本发明提供了以下技术方案：

本发明发明基于以下系统，包括FPGA以及CPLD，其中FPGA通过数据线与CPLD相连；FPGA的每一路E1告警输出信号通过数据线以串行数据的方式输出到CPLD寄存器中，经过CPLD的信号分离后，分别输出到CPLD的对应的IO端口中；所述CPLD还连接拨码开关，通过所述拨码开关将拨码信息输入到FPGA中。进一步的，所述告警信息包括LOS信号告警、LOF帧丢失告警、AIS告警以及CRC告警。

n路E1信号输入FPGA中，在FPGA中具有与每一路E1信号对应的LOS信号告警、LOF帧丢失告警、AIS告警以及CRC告警，这样要在FPGA的IO端口分别输出并显示这些信号需要的端口数目N=4*n，比方说32路E1信号就需要对应的N=4*32=128个IO端口，而这对于IO口资源紧张的FPGA来说是一个很巨大的数据。

本发明方法中，每一E1信号的上述告警信号经过FPGA与CPLD所连接的数据线以串行数据的方式输入到CPLD中，上述信号到达CPLD后，经过CPLD的信号分离后，分别输出到CPLD的相应IO口，并驱动LED灯，显示对应的告警信号，这样在不占用FPGA端口的情况下，扩展了N=4*n个输出端口的功能（同样的这种IO口的扩展方式也适用于FPGA的其他功能端口，只需在CPLD中的信号分离和处理模块中进行相应设置即可）。

进一步的，上述CPLD的LOS信号告警信号输出端口，对应连接有告警信号显示的LED灯，当某一路的E1信号被检测出发生信号丢失时，即触发对应序号的告警LED灯发光，提示相关人员处理。

进一步的，上述CPLD的LOF帧丢失告警信号输出端口, 对应连接有告警信号显示的LED灯，当某一路的E1信号被检测出发生信号帧丢失时，即触发对应序号的告警LED灯发光，提示相关人员处理。

进一步的，上述CPLD的AIS（全“1”告警）告警信号输出端口，对应连接有告警信号显示的LED灯，当某一路的E1信号被检测出发生“全“1”信号”时，即触发对应序号的告警LED灯发光，提示相关人员做出相应的相应。

进一步的，上述CPLD的接收信号CRC校验错误告警信号输出端口，对应连接有告警信号显示的LED灯，当某一路的E1信号被检测出发生接收信号CRC校验错误告警信号时，即触发对应序号的告警LED灯发光，提示相关人员处理。

作为一种优选，每路E1的LOS和AIS共用一个IO口，这样节约了CPLD端口的IO口资源，同时接减少了对应告警LED灯的使用数量, LOS和AIS告警在使用时通过输入拨码开关ALARMSEL来区分显示，低电平显示LOS，高电平显示AIS。使系统的结构得到简化和优化。

作为一种优选，每路E1的LOF和CRC共用一个IO口, 这样节约了CPLD端口的IO口资源，同时接减少了对应告警LED灯的使用数量, LOF和CRC告警在使用时通过输入拨码开关ALARMSEL来区分显示，低电平显示LOF，高电平显示CRC。使系统的结构得到进一步的简化和优化。

进一步的，FPGA 通过COMM_DO向CPLD寄存器发送扩展IO告警信息。

进一步的，上述CPLD中还具有相应的拨码输入端口，通过上述端口输入拨码信息，对FPGA相应信号在CPLD中的传输及显示进行相应的定义；同时经过该拨码输入端口也可以将外部信号到输入FPGA中，这样，进一步扩展了FPGA的输入IO端口。

进一步的，FPGA 通过COMM_DI 从CPLD读取拨码状态信息。

进一步的，拨码状态信息中包括MII外侧环回使能控制、E1外侧环回使能控制、本地E1与对端E1告警指示选择以及告警指示选择信息，这些信息通过拨码开关实现并通过CPLD输入到FPGA中，节约了FPGA输入接口的数量。

进一步的，对上述拨码状态信息进行了相关的定义。

具体的，CPLD经过COMM_DI输入到FPGA的拨码状态信息中，定义MII外侧环回使能控制：M/S_SET在高电平使能，低电平禁止；

    定义E1外侧环回使能控制：E1LOOP在高电平使能，低电平禁止；

    定义本地E1对端E1告警指示选择：RE_LOLED在低电平选本地，高电平选对端；

定义告警指示选择：ALARMSEL在低电平显示LOS和LOF，高电平显示AIS和CRC。

与现有技术相比，本发明的有益效果：本发明提供一种通过CPLD扩展FPGA的IO口的方法，可以实现对FPGA的IO口的功能扩展，通过FPGA与CPLD相连，不需要占用任何FPGA的IO端口就能完成每一E1信号的上述告警信号经过FPGA与CPLD所连接的数据线以串行数据的方式输出到CPLD中，上述信号到达CPLD后，经过CPLD的信号分离后，分别输出到CPLD相应IO口，并驱动LED灯，显示对应的告警信号，这样在不占用FPGA端口的情况下，扩展了N=4*n个输出端口的功能（同样的这种IO口的扩展方式也适用于FPGA的其他功能端口，只需在CPLD中的信号分离和处理模块中进行相应设置即可）。

同时本发明CPLD还与拨码开关相连， FPGA 通过COMM_DI 从CPLD读取拨码状态信息，经过该拨码输入端口将外部信号到输入FPGA中，这样，相当于扩展了FPGA的输入IO端口。

此外，本发明定义了包括MII外侧环回使能控制、E1外侧环回使能控制、本地E1与对端E1告警指示选择以及告警指示选择信息的使能状态及对应含义，使得FPGA通过CPLD所读取的拨码状态信息有明确的含义，便于FPGA根据上述信息进行相应的操作。

附图说明：

图1为FPGA与CPLD的连接关系图。

图2为FPGA与CPLD的IO口扩展以及对应的告警信号显示LED灯的连接关系图。

具体实施方式

下面结合试验例及具体实施方式对本发明作进一步的详细描述。但不应将此理解为本发明上述主题的范围仅限于以下的实施例，凡基于本发明内容所实现的技术均属于本发明的范围。

本发明的目的是提供一种通过CPLD扩展FPGA的IO口的方法，可以实现对FPGA 的IO口的功能扩展，FPGA通过数据线与CPLD相连，不需要占用FPGA任何IO端口就能完成FPGA 每一路E1信号的LOS信号告警、LOF帧丢失告警、AIS告警以及CRC告警的输出显示；同时还将拨码信息通过CPLD输入到FPGA中；本发明方法极大的扩展了FPGA的输入输出IO端口。

为了实现上述发明目的，本发明提供了以下技术方案：

本发明发明基于以下系统，如图1所示，包括FPGA以及CPLD，其中FPGA通过数据线与CPLD相连；FPGA的每一路E1告警输出信号通过数据线以串行数据的方式输出到CPLD寄存器中，经过CPLD的信号分离后，分别输出到CPLD的对应的IO端口中；所述CPLD还连接拨码开关，通过所述拨码开关将拨码信息输入到FPGA中。进一步的，所述告警信息包括LOS信号告警、LOF帧丢失告警、AIS告警以及CRC告警。n路E1信号输入FPGA中，在FPGA中具有与每一路E1信号对应的LOS信号告警、LOF帧丢失告警、AIS告警以及CRC告警，这样要在FPGA的IO端口分别输出并显示这些信号需要的端口数目N=4*n，比方说32路E1信号就需要对应的N=4*32=128个IO端口，而这对于IO口资源紧张的FPGA来说是一个很巨大的数据。

本发明方法中，每一E1信号的上述告警信号经过FPGA与CPLD所连接的数据线以串行数据的方式输入到CPLD中，上述信号到达CPLD后，经过CPLD的信号分离后，分别输出到CPLD的相应IO口，并驱动LED灯，显示对应的告警信号，这样在不占用FPGA端口的情况下，扩展了N=4*n个输出端口的功能（同样的这种IO口的扩展方式也适用于FPGA的其他功能端口，只需在CPLD中的信号分离和处理模块中进行相应设置即可）。

进一步的，如图2所示，上述CPLD的LOS信号告警信号输出端口，对应连接有告警信号显示的LED灯，当某一路的E1信号被检测出发生信号丢失时，即触发对应序号的告警LED灯发光(在图2中对应关系为：第一路E1信号：E1-1的告警信号通过告警LED1显示出来；第二路E1信号：E1-2的告警信号通过告警LED2显示出来；……第n路E1信号：E1-n的告警信号通过告警LEDn显示出来。LOF、AIS以及CRC信号的显示关系与图2类似,不再赘述)，提示相关人员处理。

进一步的，上述CPLD的LOF帧丢失告警信号输出端口, 对应连接有告警信号显示的LED灯，当某一路的E1信号被检测出发生信号帧丢失时，即触发对应序号的告警LED灯发光，提示相关人员处理。

进一步的，上述CPLD的AIS（全“1”告警）告警信号输出端口，对应连接有告警信号显示的LED灯，当某一路的E1信号被检测出发生“全“1”信号”时，即触发对应序号的告警LED灯发光，提示相关人员做出相应的相应。

进一步的，上述CPLD的接收信号CRC校验错误告警信号输出端口，对应连接有告警信号显示的LED灯，当某一路的E1信号被检测出发生接收信号CRC校验错误告警信号时，即触发对应序号的告警LED灯发光，提示相关人员处理。

作为一种优选，每路E1的LOS和AIS共用一个IO口，这样节约了CPLD端口的IO口资源，同时接减少了对应告警LED灯的使用数量, LOS和AIS告警在使用时通过输入拨码开关ALARMSEL来区分显示，低电平显示LOS，高电平显示AIS。使系统的结构得到简化和优化。

作为一种优选，每路E1的LOF和CRC共用一个IO口, 这样节约了CPLD端口的IO口资源，同时接减少了对应告警LED灯的使用数量, LOF和CRC告警在使用时通过输入拨码开关ALARMSEL来区分显示，低电平显示LOF，高电平显示CRC。使系统的结构得到进一步的简化和优化。

进一步的，FPGA 通过COMM_DO向CPLD寄存器发送扩展IO告警信息。

进一步的，上述CPLD中还具有相应的拨码输入端口，通过上述端口输入拨码信息，对FPGA相应信号在CPLD中的传输及显示进行相应的定义；同时经过该拨码输入端口也可以将外部信号到输入FPGA中，这样，进一步扩展了FPGA的输入IO端口。

进一步的，FPGA 通过COMM_DI 从CPLD读取拨码状态信息。

进一步的，拨码状态信息中包括MII外侧环回使能控制、E1外侧环回使能控制、本地E1与对端E1告警指示选择以及告警指示选择信息，这些信息通过拨码开关实现并通过CPLD输入到FPGA中，节约了FPGA输入接口的数量。

进一步的，对上述拨码状态信息进行了相关的定义。

具体的，CPLD经过COMM_DI输入到FPGA的拨码状态信息中，定义MII外侧环回使能控制：M/S_SET在高电平使能，低电平禁止；

    定义E1外侧环回使能控制：E1LOOP在高电平使能，低电平禁止；

    定义本地E1对端E1告警指示选择：RE_LOLED在低电平选本地，高电平选对端；

定义告警指示选择：ALARMSEL在低电平显示LOS、LOF，高电平显示AIS、CRC。

本发明提供一种通过CPLD扩展FPGA的IO口的方法，可以实现对FPGA的IO口的功能扩展，通过FPGA与CPLD相连，不需要占用任何FPGA的IO端口就能完成每一E1信号的上述告警信号经过FPGA与CPLD所连接的数据线以串行数据的方式输出到CPLD中，上述信号到达CPLD后，经过CPLD的信号分离后，分别输出到CPLD相应IO口，并驱动LED灯，显示对应的告警信号，这样在不占用FPGA端口的情况下，扩展了N=4*n个输出端口的功能（同样的这种IO口的扩展方式也适用于FPGA的其他功能端口，只需在CPLD中的信号分离和处理模块中进行相应设置即可）。

同时本发明CPLD还与拨码开关相连， FPGA 通过COMM_DI 从CPLD读取拨码状态信息，经过该拨码输入端口将外部信号到输入FPGA中，这样，相当于扩展了FPGA的输入IO端口。

此外，本发明定义了包括MII外侧环回使能控制、E1外侧环回使能控制、本地E1与对端E1告警指示选择以及告警指示选择信息的使能状态及对应含义，使得FPGA通过CPLD所读取的拨码状态信息有明确的含义，便于FPGA根据上述信息进行相应的操作。

Claims (9)

1.一种通过CPLD扩展FPGA的IO口的方法，其特征在于，包括FPGA以及CPLD，其中FPGA通过数据线与CPLD相连；FPGA的每一路E1告警输出信号通过数据线以串行数据方式输出到CPLD寄存器中，经过CPLD的信号分离后，分别输出到CPLD对应的输出端口；所述CPLD还连接拨码开关，通过所述拨码开关将拨码信息输入到FPGA中。

2.如权利要求1所述的一种通过CPLD扩展FPGA的IO口的方法，其特征在于，所述告警信息包括LOS信号告警、LOF帧丢失告警、AIS告警以及CRC告警。

3.如权利要求2所述的一种通过CPLD扩展FPGA的IO口的方法，其特征在于，上述CPLD LOS信号告警、LOF帧丢失告警、AIS告警以及CRC告警输出端口，对应连接有显示告警信号的LED灯。

4.如权利要求3所述的一种通过CPLD扩展FPGA的IO口的方法，其特征在于，每路E1的LOS和AIS共用一个CPLD的IO输出口。

5.如权利要求3所述的一种通过CPLD扩展FPGA的IO口的方法，其特征在于，每路E1的LOF和CRC共用一个CPLD的IO输出口。

6.如权利要求1至5之一所述的一种通过CPLD扩展FPGA的IO口的方法，其特征在于，FPGA 通过COMM_DO向CPLD寄存器发送扩展IO告警信息。

7.如权利要求6所述的一种通过CPLD扩展FPGA的IO口的方法，其特征在于，FPGA 通过COMM_DI 从CPLD读取拨码状态信息。

8.如权利要求7所述的一种通过CPLD扩展FPGA的IO口的方法，其特征在于，拨码状态信号中包括MII外侧环回使能控制、E1外侧环回使能控制、本地E1与对端E1告警指示选择以及告警指示选择信息。

9.如权利要求8所述的一种通过CPLD扩展FPGA的IO口的方法，其特征在于，CPLD经过COMM_DI输入到FPGA的拨码状态信息中，定义MII外侧环回使能控制：M/S_SET在高电平使能，低电平禁止；

     定义E1外侧环回使能控制：E1LOOP在高电平使能，低电平禁止；

     定义本地E1/对端E1告警指示选择：RE_LOLED在低电平选本地，高电平选对端；

定义告警指示选择：ALARMSEL在低电平显示LOS和LOF，高电平显示AIS和CRC。