CN106815157A - 一种数据采集模块及数据采集系统 - Google Patents
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Abstract
本发明公开了一种数据采集模块及数据采集系统，所述数据采集模块，包括：微处理器单元，用于根据使用需求实现接口控制；现场可编程门阵列FPGA单元，与所述微处理器单元通过总线相联，用于提供接口接收数据，并对数据进行压缩和筛选后，通过总线接口上传至所述微处理器单元。本发明实施例采用微处理器Power PC单元与FPGA单元配合使用的架构，Power PC单元内嵌多种接口控制器，具有调试简单的特点，可以节约调试时间。FPGA单元具有多路高速数据接口，专业性强，可以轻松实现外挂多路接口，连接操作简单、灵活。本发明实施例的数据采集模块及数据采集系统能够适应比较严苛的环境温度，保证系统的稳定工作。
Description
技术领域
本发明涉及数据采集技术领域，尤指一种数据采集模块及数据采集系统。
背景技术
数据采集模块是基于远程数据采集控制平台的通信模块，远程数据采集模块主要用于多接口，大数据量，复杂网络连接的传输领域，包括飞行控制、远程数据采集控制等领域，尤其是在接口带宽要求高、环境温度差、外挂设备数量较多的领域具有明显的优势。
目前的数据采集模块功能比较单一，有单用PCIE(总线接口)接口的采集卡，有单用1553B接口的采集卡，单一的板卡通用性不强。面对网络比较复杂的通信平台，需要选择多种接口和速率的数据采集卡才能实现系统要求，对于传输距离较远的系统搭建，还需要额外选择中继设备，结构复杂，稳定性差。
发明内容
以下是对本文详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
本发明实施例提供了一种数据采集模块及数据采集系统，能够实现支持的数据接口全面，与现有的数据采集模块相比，具有结构简单，功能全面，适应性强的特点。
为了实现上述目的，本发明实施例提供了一种数据采集模块，包括：
微处理器单元，用于根据使用需求实现接口控制；
现场可编程门阵列FPGA单元，与所述微处理器单元通过总线相联，用于提供接口接收数据，并对数据进行压缩和筛选后，通过总线接口上传至所述微处理器单元。
可选的，
所述微处理器单元根据使用需求实现接口控制，包括：根据使用需求对接口类型进行控制、关掉不用的接口、设置共用接口类型的一种或者两种以上的组合。
可选的，
所述微处理器单元根据使用需求实现接口控制，包括对以下一种或者两种以上接口的控制：
I2C接口、SPI接口、以太网、USB接口、CAN接口、PCIe接口、UART接口、SD接口、RapidIO接口。
可选的，
所述微处理器单元外挂内存条DDR3L、非易失闪存NOR Flash、电可擦只读存储器EEPROM。
可选的，
所述FPGA单元外挂以太网接口PHY芯片、内存条DDR3L、光纤网卡FC卡，提供总线接口PCIe、1553B接口、通用高速串行Aurora接口、通用高速串行Rapid IO接口、RS422接口以及光纤接口。
可选的，
所述FPGA单元包括以下子模块中的一种或者两种以上的任意组合：
IP核生成模块，用于生成FPGA代码，所述FPGA代码实现按照用户需求预设的1553B协议的功能；
发送接口控制模块，用于实现基于总线协议的数据包发送；
接收接口控制模块，用于实现基于总线协议的数据包接收；
完成包生成模块，用于实现寄存器读操作时的完成包构建；
直接存储器存储方式DMA上行接口模块，用于将数据写入上位机的DMA内存区域，并实现与用户模块的接口；
DMA下行接口模块，用于读取上位机DMA内存区域的数据到FPGA；
通用高速串行接口Rapid IO子模块，用于实现FPGA与外部单元之间的通信。
可选的，所述数据采集模块还包括壳体，所述壳体内设置有凸台或者凹槽，所述FPGA单元以及微处理器单元与所述凸台贴合设置；或者所述FPGA单元以及微处理器单元与所述凹槽贴合设置。
本发明实施例还提供了一种数据采集系统，包括：
数据采集模块、全脉冲采集板、第一中频数据采集板、第二中频数据采集板、客户计算机板；
所述数据采集模块，包括：微处理器单元，用于根据使用需求实现接口控制；现场可编程门阵列FPGA单元，与所述微处理器单元通过总线相联，用于提供接口接收数据，并对数据进行压缩和筛选后，通过总线接口上传至所述微处理器单元；
所述全脉冲采集板，用于实现客户端全脉冲数据采集，并与数据采集模块连接；
所述第一中频数据采集板、第二中频数据采集板，用于实现客户端中频数据采集，分别连接数据采集模块的FPGA单元。
所述客户计算机板，用于实现数据采集系统的控制，通过两路通道与数据采集模块连接。
可选的，所述FPGA单元包括以下子模块中的一种或者两种以上的任意组合：
IP核生成模块，用于生成FPGA代码，所述FPGA代码实现按照用户需求预设的1553B协议的功能；
发送接口控制模块，用于实现基于总线协议的数据包发送；
接收接口控制模块，用于实现基于总线协议的数据包接收；
完成包生成模块，用于实现寄存器读操作时的完成包构建；
直接存储器存储方式DMA上行接口模块，用于将数据写入上位机的DMA内存区域，并实现与用户模块的接口；
DMA下行接口模块，用于读取上位机DMA内存区域的数据到FPGA；
通用高速串行接口Rapid IO子模块，用于实现FPGA与外部单元之间的高速通信。
可选的，所述数据采集模块还包括壳体，所述壳体内设置有凸台或者凹槽，所述FPGA单元以及微处理器单元与所述凸台贴合设置；或者所述FPGA单元以及微处理器单元与所述凹槽贴合设置。
与现有技术相比，本发明实施例提供的数据采集模块及数据采集系统，采用微处理器PowerPC单元与FPGA单元配合使用的架构，PowerPC单元系统内嵌多种接口控制器，具有调试简单的特点，可以节约调试时间。FPGA单元具有多路高速数据接口，专业性强，可以轻松实现外挂多路接口，连接操作简单、灵活。本发明实施例的数据采集模块及数据采集系统能够适应比较严苛的环境温度，保证系统的稳定工作。可以满足用户的多种需求。
在阅读并理解了附图和详细描述后，可以明白其他方面。
附图说明
附图用来提供对本申请技术方案的进一步理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本申请的技术方案，并不构成对本申请技术方案的限制。在附图中：
图1为本发明实施例提供的数据采集模块的结构示意图。
图2为本发明实施例提供的数据采集模块壳体结构示意图。
图3为本发明实施例的数据采集模块实际应用系统结构示意图。
本申请目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。
现在将参考附图描述实现本发明各个实施例的数据采集模块。在后续的描述中，使用用于表示元件的诸如“模块”、“部件”或“单元”的后缀仅为了有利于本申请的说明，其本身并没有特定的意义。因此，“模块”与“部件”可以混合地使用。
图1为本发明实施例提供的数据采集模块的示意图，如图1所示，本实施例提供的数据采集模块，包括：
微处理器单元，用于根据使用需求实现接口控制；
FPGA(Field－Programmable Gate Array，即现场可编程门阵列)单元，用于提供接口接收数据，并对数据进行压缩和筛选后，通过总线接口上传至所述微处理器单元。
所述微处理器单元根据使用需求实现接口控制，包括：根据使用需求对接口类型进行控制、关掉不用的接口、设置共用接口类型的一种或者两种以上的组合。
在本实施例中，所述微处理器单元为Power PC，PowerPC内嵌接口功能实现，根据使用需求实现接口控制，可关掉不用的功能。可以实现控制的接口比如I2C接口、SPI接口、以太网接口、USB接口、SD接口、控制器局域网络CAN接口中的一种或者两种以上的任意组合；也可以选择共用接口类型，比如PCIe接口在不改变硬件平台的基础上可以通过软件改为RapidIO功能，SD接口可以通过软件改为以太网接口。
FPGA提供的接口，一般硬件上需要外挂接口PHY(以太网物理层控制芯片)，所有芯片均采用模块化设计，有较强的通用性，本实施例可提供18路RS422接口，如果实际应用中，不需要那么多路接口，可灵活关掉不需要的RS422接口，RS422接口芯片只消耗静态电流，1553B功能的实现可通过FPGA内嵌的IP(Intellectual Property core，不同FPGA内可重复使用的模块)核实现，也可以通过外部协议芯片实现，可根据客户需求选择。
在本实施例中，关掉功能的芯片，在上电工作中，只消耗静态电流，减少了整个数据采集模块的功耗。
在本实施例中，Power PC外挂DDR3L(内存条)、NOR Flash(非易失闪存)、EEPROM(电可擦只读存储器，Electrically Erasable Programmable Read-Only Memory)，提供I2C接口、SPI接口、太网接口、USB接口、CAN接口、PCIe接口(总线接口)、UART(通用异步收发传输器，Universal Asynchronous Receiver/Transmitter))接口、SD接口以及RapidIO接口。
所述FPGA外挂配置芯片、DDR3L(内存条)、FC卡(光纤网卡)，提供PCIe(总线接口)接口、1553B接口、Aurora(通用高速串行)接口、Rapid IO(通用高速串行)接口、RS422接口以及光纤接口。
本实施例的数据采集模块主要通过FPGA提供的各种接口接收数据，由FPGA对数据进行压缩和筛选，再通过PCIe接口上传至Power PC主处理器，主处理器可上传至上位机或者由FPGA通过接口将数据直接传送至其他外部设备。本数据采集模块接口丰富，几乎涵盖了市面上所有通用接口，FPGA可直接控制接口或由主处理器下传命令控制接口数据。
下面对FPGA单元进行详细说明。
在本实施例中，所述FPGA单元包括以下子模块中的一种或者两种以上的任意组合：
IP核生成模块，用于生成FPGA代码，所述FPGA代码实现按照用户需求预设的1553B协议的功能；
发送接口控制模块(PCIE TXP)，用于实现基于总线协议的数据包发送；
发送的数据包主要包括三种类型：1存储器读返回的CPLD(可编程逻辑器件)包，对应于寄存器读操作；2存储器写操作的数据包，对应于DMA(直接存储器存储方式)上行；3存储器读命令的数据包，对应于DMA下行；
接收接口控制模块(PCIE RX)，用于实现基于总线协议的数据包接收；
接收的数据包主要包括三种类型：1存储器读命令，即从寄存器读取的数据包；2存储器写命令，即写入到寄存器的数据包；3存储器读完成包CPLD，对应于DMA下行的数据返回；
完成包生成模块(Comp)，用于实现寄存器读操作时的完成包构建；
DMA上行接口模块，用于将数据写入上位机的DMA内存区域，并实现与用户模块的接口；
DMA下行接口模块，用于将读取上位机DMA内存区域的数据到FPGA；
Rapid IO(高速IO)子模块，用于实现FPGA与外部单元之间的通信。
Rapid IO是一种高性能、低引脚数、基于数据包交换的互联体系结构，是为满足和未来高性能嵌入式系统需求而设计的一种开放式互联技术标准。Rapid IO主要应用于嵌入式系统内部互联，支持芯片到芯片、板到板间的通信，可作为嵌入式设备的背板连接。RapidIO 1.x协议单通道标准支持的信号速率为1.25GHz、2.5Ghz和3.125GHz。
另外，目前的数据采集卡只注重功能的实现，在散热及环境温度方面的考虑比较少，在温度较高的环境或温度较低的环境下，可能会出现不能正常启动或无法正常工作的情况，不能保证系统的稳定要求。
基于此，本发明实施例的数据采集模块布局前参考热设计结果，将发热量大的器件，比如电源模块、FPGA单元、以及PowerPC单元放置在易于散热的地方，并配合结构设计，在结构上做一个凸台，贴住放热器件，将壳体作为一个大的散热片，将热量通过自然散热的方式传导出去，具体壳体外形图如图2所示。
参照图2所示，为本发明实施例的数据采集模块壳体结构示意图。内部壳体设置凸台20，由图中可以看出，所述凸台20可以设置为多个。或者也可以设置凹槽，配合PCB(电路板)上芯片的位置，将金属壳体与芯片完全贴合接触，将模块工作中产生的热量传导出去。
本发明实施例中所有器件均采用宽温范围，数据采集模块可在-40℃～70℃环境下稳定工作。可见，本发明实施例中通过设置特殊的壳体形状，将发热量大的模块单元与壳体对应设置的方式，充分考虑热设计原理，具有结构设计合理、散热效果好的特点。延长了设备的使用寿命。
下面通过具体应用中的实例对本发明技术方案进行示例性说明。
在本实例中，数据采集模块采用PowerPC+FPGA协同工作的架构，Power PC选用P2020双核处理器，P2020具有丰富接口，支持DDR3L存储器、三个带有RGMII(精简以太网接口)支持的增强型三速以太网控制器、带可选PCI Express(R)(串行高速PCIe接口)或Serial RapidIO(R)(高速IO)接口的SerDes(串行接口)接口、eSDHC(SD接口)控制器和一个USB 2.0接口；FPGA可提供1553B、PCI-E接口、aurora接口及Rapid IO接口；方案中的PCI-E总线上外挂一个FC(光纤网卡)，支持光纤数据的传输。
如图3所示，为本发明实施例的数据采集模块实际应用系统结构示意图。数据采集模块承担着对外的接口，主要通过FC、1553进行数据的传输。
在本实例中，所述应用系统包括：数据采集模块、全脉冲采集板、第一中频数据采集板、第二中频数据采集板、客户计算机板；
其中，数据采集模块，由PowerPC平台控制FC/1553实现，包含FPGA平台。
所述全脉冲采集板，用于实现客户端全脉冲数据采集，通过Aurora协议与数据采集模块连接；
所述第一中频数据采集板、第二中频数据采集板，用于实现客户端中频数据采集，分别连接数据采集模块的FPGA开发板。
所述客户计算机板，为应用系统的控制板，通过两路Rapid IO与数据采集模块连接。
在本应用实例中，地址空间有两个，一个是基于本地处理器(处理器型号选用PPC2020)的PCIE配置空间，一个是基于上位机(处理器型号选用PPC8640)的Rapid IO配置空间，其中RAPID IO空间的所有寄存器写操作由远程函数调用方式实现，称之为寄存器写转换逻辑。
全脉冲数据采集采用Aurora通道1进行，下列参数利于尽快了解全脉冲采集的原理。
全脉冲通道为GTXE2_CHANNEL_X0Y12；
Aurora逻辑通道为Aurora_ch_0；
DMA上行通道为DMA_UP_2；
DDR写入通道为c0_ingress0；
DDR读出通道为c0_egress0；
消息中断为采用中断向量‘2’，由软件决定是否中断或查询；
全脉冲PCIE空间采集使能开关寄存器偏移量为16’h5000。
全脉冲数据采集流程如下：
1，上位机端发送一系列命令给全脉冲板；
2，PPC8640通过远程函数调用通道给PPC2020下发全脉冲采集命令(定时或者定量采集)；
3，PPC2020将采集命令转化为PCIE空间寄存器写，地址为16’h5000，Aurora通道1采集使能；
4，PPC2020统计定时定量信息，将信息通过远程函数调用返回给PPC8640，采集条件满足后，关闭PCIE空间采集使能。
中频数据采集采用Aurora通道1、2实现，下列参数利于尽快了解中频采集的原理。
中频通道为GTXE2_CHANNEL_X0Y15/GTXE2_CHANNEL_X0Y13；
Aurora通道为Aurora_ch_1/Aurora_ch_2；
DMA上行通道为DMA_UP_3/DMA_UP_4；
DDR写入通道为c1_ingress0/c1_ingress1；
DDR读出通道为c1_egress0/c1_egress1；
消息中断为中断向量“3/4”，由软件决定知否中断或查询；
PCIE DMA空间寄存器：
16’h5400为中频采集DMA上传完成寄存器，Aurora通道置1；
16’h5404为中频采集状态复位寄存器，由寄存器写转换逻辑实现；
16’h5408为中频采集策略，做为使能使用，由寄存器转换逻辑实现；
16’h5438为中频采集1的FC发送进度；
16’h543C为中频采集2的FC发送进度；
Rapid IO空间寄存器：
16’h00A0为FC发送完成状态寄存器，由PPC2020给出，在CLR_STATUS清除；
16’h00A8为FC发送进度状态寄存器，由PPC2020给出，在CLR_STATUS清除；
16’h00B0为采集完成标志寄存器；
16’h00C0为中频采集1进度状态寄存器1；
16’h00C8为中频采集1进度状态寄存器2；
16’h00D0为中频采集2进度状态寄存器1；
16’h00D8为中频采集2进度状态寄存器2；
16’h1000为CRL_STATUS，清除状态寄存器；
16’h1008为CTRL_MODE，控制模式；
16’h1010为PDW_STARATEGY，做为采集使能使用。
中频数据采集流程如下：
1，PPC8640写中频采集板一系列参数；
2，PPC8640写寄存器0xAFFF1008(远程调用0x84805404)0，在写1，清除上一次的标志，在写入使能；
3，中频采集卡采集数据，通过UFC命令发送采集进度，PPC8640循环扫描中频采集状态寄存器组，以及结束标志0xAFFF00B0；
4，PPC8640检测到采集完成标志，发送筛选策略(0xAFFF1010)，做为采集使能；
5，FPGA给出UFC应答，中频采集卡通过Aurora通道传输数据到JZ3010；
6，PPC2020循环检测DMA传送完成标志，当检测到完成标志，等待FC发送已采集的数据；
7，当FC发送所有数据后，清除完成标志，并给出read_over标志(0xAFFF00A0)；
8，PPC8640检测到read_over标志，一次采集完成。
关于远程函数调用，远程函数调用在FPGA部分用了Rapid IO PCIE DMA UP/DN通道实现，流程如下:
1，PPC8640发送一个函数通过Rapid IO写DMA传输到Rapid IO DMA缓冲区中；
2，Rapid IO模块将数据送入PCIE DMA上行，同时采用一包一中断的方式通知PPC2020；
3，PPC2020按照约定的编码解析为对应的执行函数；
4，函数的返回值通过PCIE DMA下行通道送入Rapid IO DMA上行乒乓操作缓冲区域，发送门铃通知计算机板；
5，计算机板发起Rapid IO DMA读命令，将函数的返回值读出，完成一次远程调用。
在本发明实施例中，FPGA模块实现一系列高速接口的数据传输，每个数据通道并不是相同的，与客户的实际需求有关，FPGA模块包含两路X1Rapid IO接口、三路X1Aurora接口、1个X4PCIE接口以及两路2Gb DDR3芯片。
本发明实施例采用微处理器PowerPC单元与FPGA单元配合使用的架构，PowerPC单元系统内嵌多种接口控制器，具有调试简单的特点，可以节约调试时间。FPGA单元具有多路高速数据接口，专业性强，可以轻松实现外挂多路接口，连接操作简单、灵活。本发明实施例的数据采集模块及数据采集系统能够适应比较严苛的环境温度，保证系统的稳定工作。可以满足用户的多种需求。
需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。
上述本发明实施例序号仅仅为了描述，不代表实施例的优劣。
通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到上述实施例中的方法可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件，但很多情况下前者是更佳的实施方式。基于这样的理解，本发明的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质(如ROM/RAM、磁碟、光盘)中，包括若干指令用以使得一台终端设备执行本发明实施例中包括的方法。
以上仅为本发明的优选实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。
Claims (10)
1.一种数据采集模块，其特征在于，包括：
微处理器单元，用于根据使用需求实现接口控制；
现场可编程门阵列FPGA单元，与所述微处理器单元通过总线相联，用于提供接口接收数据，并对数据进行压缩和筛选后，通过总线接口上传至所述微处理器单元。
2.根据权利要求1所述的数据采集模块，其特征在于，
所述微处理器单元根据使用需求实现接口控制，包括：根据使用需求对接口类型进行控制、关掉不用的接口、设置共用接口类型的一种或者两种以上的组合。
3.根据权利要求1所述的数据采集模块，其特征在于，
所述微处理器单元根据使用需求实现接口控制，包括对以下一种或者两种以上接口的控制：
I2C接口、SPI接口、以太网、USB接口、CAN接口、PCIe接口、UART接口、SD接口、RapidIO接口。
4.根据权利要求1所述的数据采集模块，其特征在于，
所述微处理器单元外挂内存条DDR3L、非易失闪存NOR Flash、电可擦只读存储器EEPROM。
5.根据权利要求1所述的数据采集模块，其特征在于，
所述FPGA单元外挂以太网接口PHY芯片、内存条DDR3L、光纤网卡FC卡，提供总线接口PCIe、1553B接口、通用高速串行Aurora接口、通用高速串行Rapid IO接口、RS422接口以及光纤接口。
6.根据权利要求1所述的数据采集模块，其特征在于，
所述FPGA单元包括以下子模块中的一种或者两种以上的任意组合：
IP核生成模块，用于生成FPGA代码，所述FPGA代码实现按照用户需求预设的1553B协议的功能；
发送接口控制模块，用于实现基于总线协议的数据包发送；
接收接口控制模块，用于实现基于总线协议的数据包接收；
完成包生成模块，用于实现寄存器读操作时的完成包构建；
直接存储器存储方式DMA上行接口模块，用于将数据写入上位机的DMA内存区域，并实现与用户模块的接口；
DMA下行接口模块，用于读取上位机DMA内存区域的数据到FPGA；
通用高速串行接口Rapid IO子模块，用于实现FPGA与外部单元之间的高速通信。
7.根据权利要求1所述的数据采集模块，其特征在于，所述数据采集模块还包括壳体，所述壳体内设置有凸台或者凹槽，所述FPGA单元以及微处理器单元与所述凸台贴合设置；或者所述FPGA单元以及微处理器单元与所述凹槽贴合设置。
8.一种数据采集系统，其特征在于，包括：
数据采集模块、全脉冲采集板、第一中频数据采集板、第二中频数据采集板、客户计算机板；
所述数据采集模块，包括：微处理器单元，用于根据使用需求实现接口控制；现场可编程门阵列FPGA单元，与所述微处理器单元通过总线相联，用于提供接口接收数据，并对数据进行压缩和筛选后，通过总线接口上传至所述微处理器单元；
所述全脉冲采集板，用于实现客户端全脉冲数据采集，并与数据采集模块连接；
所述第一中频数据采集板、第二中频数据采集板，用于实现客户端中频数据采集，分别连接数据采集模块的FPGA单元；
所述客户计算机板，用于实现数据采集系统的控制，通过两路通道与数据采集模块连接。
9.根据权利要求8所述的数据采集系统，其特征在于，
所述FPGA单元包括以下子模块中的一种或者两种以上的任意组合：
IP核生成模块，用于生成FPGA代码，所述FPGA代码实现按照用户需求预设的1553B协议的功能；
发送接口控制模块，用于实现基于总线协议的数据包发送；
接收接口控制模块，用于实现基于总线协议的数据包接收；
完成包生成模块，用于实现寄存器读操作时的完成包构建；
直接存储器存储方式DMA上行接口模块，用于将数据写入上位机的DMA内存区域，并实现与用户模块的接口；
DMA下行接口模块，用于读取上位机DMA内存区域的数据到FPGA；
通用高速串行接口Rapid IO子模块，用于实现FPGA与外部单元之间的高速通信。
10.根据权利要求8所述的数据采集系统，其特征在于，所述数据采集模块还包括壳体，所述壳体内设置有凸台或者凹槽，所述FPGA单元以及微处理器单元与所述凸台贴合设置；或者所述FPGA单元以及微处理器单元与所述凹槽贴合设置。
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