JPH0353364A - 情報処理システム - Google Patents
情報処理システムInfo
- Publication number
- JPH0353364A JPH0353364A JP18946889A JP18946889A JPH0353364A JP H0353364 A JPH0353364 A JP H0353364A JP 18946889 A JP18946889 A JP 18946889A JP 18946889 A JP18946889 A JP 18946889A JP H0353364 A JPH0353364 A JP H0353364A
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- Japan
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- cpu
- bus
- pcu
- speed
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- 230000010365 information processing Effects 0.000 title claims description 11
- 230000003111 delayed effect Effects 0.000 claims abstract description 12
- 230000002093 peripheral effect Effects 0.000 claims abstract description 5
- 238000010586 diagram Methods 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、情報処理システムに関し、特にバス調停制御
機構に関するものである。
機構に関するものである。
従来、情報処理システム内のＣＰＵ系のみの実行速度を
低下させるために、複数のＣＰＵボード各々のクロツク
周波数を低下させ、その上にＨ Ｗ制御タイミングを再
調整して行っていた。
低下させるために、複数のＣＰＵボード各々のクロツク
周波数を低下させ、その上にＨ Ｗ制御タイミングを再
調整して行っていた。
上述した従来の情報処理システムでは、ＰＣＵ系の実行
速度を低下させずにＣＰＵ系のみの実行速度を低下させ
るために、複数のＣＰＵボード各々全てに対して再設定
を行い、その上に、ＨＷ固有の制御タイミングを再調整
しなければならない欠点がある。
速度を低下させずにＣＰＵ系のみの実行速度を低下させ
るために、複数のＣＰＵボード各々全てに対して再設定
を行い、その上に、ＨＷ固有の制御タイミングを再調整
しなければならない欠点がある。
本発明の情報処理システムの構成は、中央処理装置（以
下、ＣＰＵと略す）と、周辺制御装置（以下、ＰＣＵと
略す）と、バス調停制御装置とから構成する情報処理シ
ステムにおいて、前記ＣＰＵと、ＣＰＵが出力するＣＰ
Ｕ・バス使用要求信号と、前記ＰＣＵと、ＰＣＵが出力
するＰＣＵ・バス使用要求信号と、情報処理システム上
に設定可能なＣＰＵ速度変数格納部と、該格納部の内容
ＣＰＵ速度変数値と、前記ＣＰＵ・バス使用要求信号を
前記ＣＰＵ速度変数値に比例した時間だけ遅延させるよ
うに制御するＣＰＵ速度遅延制御部と、該制御部により
生成出力する遅延ＣＰＵ・バス使用要求信号と、該要求
信号群と前記ＰＣＵ・バス使用要求信号群のバス使用順
序決定を行う優先順位決定部と、該制御部がバスの使用
を許可することを通知するバス使用応答信号とを有し、
前記ｃｐｕ速度変数格納部の内容ＣＰＵ速度変数値を可
変することによりＰＣＵの実行速度を低下させずにＣＰ
Ｕ系のみ実行速度を変えられることを特徴とする。
下、ＣＰＵと略す）と、周辺制御装置（以下、ＰＣＵと
略す）と、バス調停制御装置とから構成する情報処理シ
ステムにおいて、前記ＣＰＵと、ＣＰＵが出力するＣＰ
Ｕ・バス使用要求信号と、前記ＰＣＵと、ＰＣＵが出力
するＰＣＵ・バス使用要求信号と、情報処理システム上
に設定可能なＣＰＵ速度変数格納部と、該格納部の内容
ＣＰＵ速度変数値と、前記ＣＰＵ・バス使用要求信号を
前記ＣＰＵ速度変数値に比例した時間だけ遅延させるよ
うに制御するＣＰＵ速度遅延制御部と、該制御部により
生成出力する遅延ＣＰＵ・バス使用要求信号と、該要求
信号群と前記ＰＣＵ・バス使用要求信号群のバス使用順
序決定を行う優先順位決定部と、該制御部がバスの使用
を許可することを通知するバス使用応答信号とを有し、
前記ｃｐｕ速度変数格納部の内容ＣＰＵ速度変数値を可
変することによりＰＣＵの実行速度を低下させずにＣＰ
Ｕ系のみ実行速度を変えられることを特徴とする。
次に、本発明について図面を参照して詳細に説明する。
第１図は、本発明の一実施例のブロック図である。
図中１０１は中央処理装置（ＣＰＵ）、１０２は周辺制
御装置（ＰＣＵ）、１０３はバス調停制御装置、１０４
はＣＰＵ速度変数格納部、１０５はＣＰＵ速度遅延制御
部、１０６は優先順位決定部、１０７はＣＰＵ・バス使
用要求信号、１０８は遅延ＣＰＵ・バス使用要求信号、
１０９はＰＣＵ・バス使用要求信号、１１０はバス使用
応答信号、１１１はＣＰＵ速度変数値、１１２は遅延計
数クロックである。ＣＰＵＩＯＩ系及びＰＣＵ １０２
系共に実行速度を低下させないときは、遅延時間無しを
意味する１１１のＣＰＵ速度変数値０を、バス調停制御
装置１ −０ ３上にあるＣＰＵ速度変数格納部１０４
に設定する。ＣＰＵ速度遅延制御部１０５は、ＣＰＵ速
度変数値１１１がＯであるので、ＣＰＬＩ・バス使用要
求信号１０７を遅延せずに、遅延ＣＰＵバス使用要求信
号１０８に渡し、他のＣＰＵに関して同様に生成された
遅延ＣＰＵ・バス使用要求信号１０８とＰＣＵ・バス使
用要求信号群１０９とから優先順位決定部１０６でバス
使用順序を決定し、バス使用応答信号１１０でＣＰＵＩ
ＯＩまたはＰＣＵ １ ０ ２にバス使用許可を指示す
る。ＰＣＵ １ ０ ２系の実行速度は変えずにＣＰＵ
ＩＯＩ系のみの実行速度を低下させるためには、低下さ
せる分の遅延計数クロツク１１２の数ＮをＣＰＵ速度変
数格納部１０４に設定し、格納部の内容ＣＰＵ速度変数
値１１１をＣＰＵ速度遅延制御部１０５に渡しておき、
ＣＰＵ・バス使用要求信号１０７をＣＰＵ速度遅延制御
部１０５で受けたときから、遅延計数クロツク１１２で
、ＣＰＵ速度変数値１１１の内容Ｎ回をカウントした後
、遅延ＣＰＵ・バス使用要求信号１０８を出力し、他の
ＣＰＵに関して同様に生成された遅延ＣＰＵ・バス使用
要求信号１０８と、ｐｃＵ・バス使用要求信号１０９と
から優先順位決定部１０６でバス使用順序を決定し、バ
ス使用応答信号１１０でＣＰＵＩ○１またほＰＣＵ １
０ ２にバス使用許可を指示する、というようにして
ＣＰＵ１０１系のみの実行速度を低下できる。
御装置（ＰＣＵ）、１０３はバス調停制御装置、１０４
はＣＰＵ速度変数格納部、１０５はＣＰＵ速度遅延制御
部、１０６は優先順位決定部、１０７はＣＰＵ・バス使
用要求信号、１０８は遅延ＣＰＵ・バス使用要求信号、
１０９はＰＣＵ・バス使用要求信号、１１０はバス使用
応答信号、１１１はＣＰＵ速度変数値、１１２は遅延計
数クロックである。ＣＰＵＩＯＩ系及びＰＣＵ １０２
系共に実行速度を低下させないときは、遅延時間無しを
意味する１１１のＣＰＵ速度変数値０を、バス調停制御
装置１ −０ ３上にあるＣＰＵ速度変数格納部１０４
に設定する。ＣＰＵ速度遅延制御部１０５は、ＣＰＵ速
度変数値１１１がＯであるので、ＣＰＬＩ・バス使用要
求信号１０７を遅延せずに、遅延ＣＰＵバス使用要求信
号１０８に渡し、他のＣＰＵに関して同様に生成された
遅延ＣＰＵ・バス使用要求信号１０８とＰＣＵ・バス使
用要求信号群１０９とから優先順位決定部１０６でバス
使用順序を決定し、バス使用応答信号１１０でＣＰＵＩ
ＯＩまたはＰＣＵ １ ０ ２にバス使用許可を指示す
る。ＰＣＵ １ ０ ２系の実行速度は変えずにＣＰＵ
ＩＯＩ系のみの実行速度を低下させるためには、低下さ
せる分の遅延計数クロツク１１２の数ＮをＣＰＵ速度変
数格納部１０４に設定し、格納部の内容ＣＰＵ速度変数
値１１１をＣＰＵ速度遅延制御部１０５に渡しておき、
ＣＰＵ・バス使用要求信号１０７をＣＰＵ速度遅延制御
部１０５で受けたときから、遅延計数クロツク１１２で
、ＣＰＵ速度変数値１１１の内容Ｎ回をカウントした後
、遅延ＣＰＵ・バス使用要求信号１０８を出力し、他の
ＣＰＵに関して同様に生成された遅延ＣＰＵ・バス使用
要求信号１０８と、ｐｃＵ・バス使用要求信号１０９と
から優先順位決定部１０６でバス使用順序を決定し、バ
ス使用応答信号１１０でＣＰＵＩ○１またほＰＣＵ １
０ ２にバス使用許可を指示する、というようにして
ＣＰＵ１０１系のみの実行速度を低下できる。
以上説明したように本発明は、情報処理システムにおい
て、複数実装するＣＰＵを変更する事なく、情報処理シ
ステム上にＣＰＵ速度変数値の設定一箇所を変更するの
みで、ＣＰＵ系のみの実行速度を低下させることが出来
る。
て、複数実装するＣＰＵを変更する事なく、情報処理シ
ステム上にＣＰＵ速度変数値の設定一箇所を変更するの
みで、ＣＰＵ系のみの実行速度を低下させることが出来
る。
第１図は本発明の一実施例のデータ処理システムのブロ
ック図である。 １０１・・・中央処理装置（ＣＰＵ）、１０２・・・周
辺制御装置（ＰＣＵ）、１０３・・・バス調停制御装置
、１０４・・・ＣＰＵ速度変数格納部、１０５・・・Ｃ
ＰＵ速度遅延制御部、１０６・・・優先順位決定部、１
０７・・・ＣＰＵ・バス使用要求信号、１０８・・・遅
延ＣＰＵ・バス使用要求信号、１０９・・・ＰＣＵ・バ
ス使用要求信号．１１０・・・バス使用応答信号、１１
１・・・ＣＰＵ速度変数値、１１２・・・遅延計数クロ
ック。
ック図である。 １０１・・・中央処理装置（ＣＰＵ）、１０２・・・周
辺制御装置（ＰＣＵ）、１０３・・・バス調停制御装置
、１０４・・・ＣＰＵ速度変数格納部、１０５・・・Ｃ
ＰＵ速度遅延制御部、１０６・・・優先順位決定部、１
０７・・・ＣＰＵ・バス使用要求信号、１０８・・・遅
延ＣＰＵ・バス使用要求信号、１０９・・・ＰＣＵ・バ
ス使用要求信号．１１０・・・バス使用応答信号、１１
１・・・ＣＰＵ速度変数値、１１２・・・遅延計数クロ
ック。
Claims (1)
- 中央処理装置（以下、ＣＰＵと略す）と、周辺制御装
置（以下、ＰＣＵと略す）と、バス調停制御装置とから
構成する情報処理システムにおいて、前記ＣＰＵと、Ｃ
ＰＵが出力するＣＰＵ・バス使用要求信号と、前記ＰＣ
Ｕと、ＰＣＵが出力するＰＣＵ・バス使用要求信号と、
情報処理システム上に設定可能なＣＰＵ速度変数格納部
と、該格納部の内容ＣＰＵ速度変数値と、前記ＣＰＵ・
バス使用要求信号を前記ＣＰＵ速度変数値に比例した時
間だけ遅延させるように制御するＣＰＵ速度遅延制御部
と、該制御部により生成出力する遅延ＣＰＵ・バス使用
要求信号と、該要求信号群と前記ＰＣＵ・バス使用要求
信号群のバス使用順序決定を行う優先順位決定部と、該
制御部がバスの使用を許可することを通知するバス使用
応答信号とを有し、前記ＣＰＵ速度変数格納部の内容Ｃ
ＰＵ速度変数値を可変することによりＰＣＵの実行速度
を低下させずにＣＰＵ系のみ実行速度を変えられること
を特徴とする情報処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18946889A JPH0353364A (ja) | 1989-07-21 | 1989-07-21 | 情報処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18946889A JPH0353364A (ja) | 1989-07-21 | 1989-07-21 | 情報処理システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0353364A true JPH0353364A (ja) | 1991-03-07 |
Family
ID=16241777
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18946889A Pending JPH0353364A (ja) | 1989-07-21 | 1989-07-21 | 情報処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0353364A (ja) |
-
1989
- 1989-07-21 JP JP18946889A patent/JPH0353364A/ja active Pending
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