JPH0728746A - データ転送装置 - Google Patents
データ転送装置Info
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- JPH0728746A JPH0728746A JP19682293A JP19682293A JPH0728746A JP H0728746 A JPH0728746 A JP H0728746A JP 19682293 A JP19682293 A JP 19682293A JP 19682293 A JP19682293 A JP 19682293A JP H0728746 A JPH0728746 A JP H0728746A
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Abstract
(57)【要約】
【目的】 ＦＩＦＯが空あるいは満杯になって正常なデ
ータ入出力ができなくなるのを防止すると共に、バス効
率を向上させること。 【構成】 ＤＭＡコントローラ３は、バス７を介してメ
モリ６とＦＩＦＯ４との間のデータ転送を行う。バス調
停回路８は、ＣＰＵ１，イメージ処理プロセッサ２，Ｄ
ＭＡコントローラ３の内の複数から同時にバス要求を受
けたとき、それらのバス使用優先順位に従ってバス使用
権を与える。バス使用制御回路９は、ＤＭＡコントロー
ラ３がバス７を使用中に、それよりバス使用優先順位が
高いＣＰＵ１がバス要求ＢＲ１＊を出したとき、ＤＭＡ
停止信号ＤＨ＊を所定時間遅らせて出力することによ
り、バス調停回路８がバス使用権をＤＭＡコントローラ
３からＣＰＵ１に移すのを遅らせる。その結果、メモリ
６とＦＩＦＯ４との間のデータ転送が充分に行われると
共に、バス調停回路８による調停回数が低減する。
ータ入出力ができなくなるのを防止すると共に、バス効
率を向上させること。 【構成】 ＤＭＡコントローラ３は、バス７を介してメ
モリ６とＦＩＦＯ４との間のデータ転送を行う。バス調
停回路８は、ＣＰＵ１，イメージ処理プロセッサ２，Ｄ
ＭＡコントローラ３の内の複数から同時にバス要求を受
けたとき、それらのバス使用優先順位に従ってバス使用
権を与える。バス使用制御回路９は、ＤＭＡコントロー
ラ３がバス７を使用中に、それよりバス使用優先順位が
高いＣＰＵ１がバス要求ＢＲ１＊を出したとき、ＤＭＡ
停止信号ＤＨ＊を所定時間遅らせて出力することによ
り、バス調停回路８がバス使用権をＤＭＡコントローラ
３からＣＰＵ１に移すのを遅らせる。その結果、メモリ
６とＦＩＦＯ４との間のデータ転送が充分に行われると
共に、バス調停回路８による調停回数が低減する。
Description
【０００１】
【産業上の利用分野】本発明は、複数の装置が共通バス
を用いてデータ転送を行うデータ転送装置に関するもの
である。
を用いてデータ転送を行うデータ転送装置に関するもの
である。
【０００２】
【従来の技術】図６は、従来のデータ転送装置の一例を
示すブロック図である。図６において、１はＣＰＵ（中
央処理装置）、２はイメージ処理プロセッサ、３はＤＭ
Ａコントローラ、４はＦＩＦＯ(First In First Out)、
５はプリンタ、６はメモリ、７はバス、８はバス調停回
路である。メモリ６に格納されたイメージデータをＣＰ
Ｕ１及びイメージ処理プロセッサ２で合成，編集，変換
等の処理を行い、その後、ＤＭＡコントローラ３でメモ
リ６のイメージデータをＦＩＦＯ４に転送し、ＦＩＦＯ
４からプリンタ５に出力する。イメージ処理プロセッサ
２は、例えば、イメージデータ編集プロセッサでも良い
し、イメージデータ圧縮・伸長プロセッサでも良い。
示すブロック図である。図６において、１はＣＰＵ（中
央処理装置）、２はイメージ処理プロセッサ、３はＤＭ
Ａコントローラ、４はＦＩＦＯ(First In First Out)、
５はプリンタ、６はメモリ、７はバス、８はバス調停回
路である。メモリ６に格納されたイメージデータをＣＰ
Ｕ１及びイメージ処理プロセッサ２で合成，編集，変換
等の処理を行い、その後、ＤＭＡコントローラ３でメモ
リ６のイメージデータをＦＩＦＯ４に転送し、ＦＩＦＯ
４からプリンタ５に出力する。イメージ処理プロセッサ
２は、例えば、イメージデータ編集プロセッサでも良い
し、イメージデータ圧縮・伸長プロセッサでも良い。
【０００３】ＣＰＵ１，イメージ処理プロセッサ２，Ｄ
ＭＡコントローラ３は、バス７を介してメモリ６との間
でデータ転送を行うが、その際、それらの内いずれがバ
ス７を使用するかを、バス調停回路８によって決定する
ようにしている。ＣＰＵ１，イメージ処理プロセッサ
２，ＤＭＡコントローラ３は、バス７の使用要求がある
ときには、バス調停回路８に対して、それぞれバス要求
信号ＢＲ１＊，ＢＲ２＊，ＢＲ３＊を送出する（“＊”
は負論理信号であることを示す）。それを受けたバス調
停回路８は、バス要求信号を出している装置が１つだけ
のときは、その装置にバス許可信号ＢＧ１＊，ＢＧ２
＊，ＢＧ３＊を送出する。しかし、同時に複数の装置か
らバス要求があったときは、予め定められた優先順位に
従ってバス使用権を与える。
ＭＡコントローラ３は、バス７を介してメモリ６との間
でデータ転送を行うが、その際、それらの内いずれがバ
ス７を使用するかを、バス調停回路８によって決定する
ようにしている。ＣＰＵ１，イメージ処理プロセッサ
２，ＤＭＡコントローラ３は、バス７の使用要求がある
ときには、バス調停回路８に対して、それぞれバス要求
信号ＢＲ１＊，ＢＲ２＊，ＢＲ３＊を送出する（“＊”
は負論理信号であることを示す）。それを受けたバス調
停回路８は、バス要求信号を出している装置が１つだけ
のときは、その装置にバス許可信号ＢＧ１＊，ＢＧ２
＊，ＢＧ３＊を送出する。しかし、同時に複数の装置か
らバス要求があったときは、予め定められた優先順位に
従ってバス使用権を与える。
【０００４】この様なデータ転送装置において、メモリ
６のイメージデータをプリンタ５に出力する場合、ＤＭ
Ａコントローラ３により、メモリ６からＦＩＦＯ４にイ
メージデータをＤＭＡ転送する。その時、バス使用優先
順位がＤＭＡコントローラ３より高いＣＰＵ１が、バス
を独占した場合、メモリ６からＦＩＦＯ４にイメージデ
ータが転送されず、遂にはＦＩＦＯ４が空になって正常
なプリントができなくなる可能性がある。それを防ぐた
め、バス調停回路８にＦＩＦＯ４からのデータ量フラグ
信号ＤＦを入力し、ＦＩＦＯ４のデータ量が所定値以下
のときは、バス使用の優先順位を変更してＤＭＡコント
ローラ３のバス使用優先順位を最上位にするようにして
いる。
６のイメージデータをプリンタ５に出力する場合、ＤＭ
Ａコントローラ３により、メモリ６からＦＩＦＯ４にイ
メージデータをＤＭＡ転送する。その時、バス使用優先
順位がＤＭＡコントローラ３より高いＣＰＵ１が、バス
を独占した場合、メモリ６からＦＩＦＯ４にイメージデ
ータが転送されず、遂にはＦＩＦＯ４が空になって正常
なプリントができなくなる可能性がある。それを防ぐた
め、バス調停回路８にＦＩＦＯ４からのデータ量フラグ
信号ＤＦを入力し、ＦＩＦＯ４のデータ量が所定値以下
のときは、バス使用の優先順位を変更してＤＭＡコント
ローラ３のバス使用優先順位を最上位にするようにして
いる。
【０００５】例えば、ＤＦ＝１（ＦＩＦＯ４のデータ量
が所定値以上）の場合、バス使用優先順位を ＣＰＵ１＞ＤＭＡコントローラ３＞イメージ処理プロセ
ッサ２ とし、ＤＦ＝０（ＦＩＦＯ４のデータ量が所定値以下）
場合、 ＤＭＡコントローラ３＞ＣＰＵ１＞イメージ処理プロセ
ッサ２ というように変更することで、ＦＩＦＯ４を空にするこ
となくプリントできるようにしている。
が所定値以上）の場合、バス使用優先順位を ＣＰＵ１＞ＤＭＡコントローラ３＞イメージ処理プロセ
ッサ２ とし、ＤＦ＝０（ＦＩＦＯ４のデータ量が所定値以下）
場合、 ＤＭＡコントローラ３＞ＣＰＵ１＞イメージ処理プロセ
ッサ２ というように変更することで、ＦＩＦＯ４を空にするこ
となくプリントできるようにしている。
【０００６】なお、このようなデータ転送装置に関連す
る従来の文献としては、例えば、特開平２−１４４６５
２号公報がある。
る従来の文献としては、例えば、特開平２−１４４６５
２号公報がある。
【０００７】
（問題点）しかしながら、前記した従来の技術には、Ｆ
ＩＦＯ４のデータ量が所定値以上のとき、ＤＭＡコント
ローラ３がメモリ６とＦＩＦＯ４との間でデータ転送中
に、それよりバス使用優先順位が高いＣＰＵ１がバス要
求を出してきた場合、バス調停期間の出現回数が多くな
りバス効率が低下するという問題点があった。
ＩＦＯ４のデータ量が所定値以上のとき、ＤＭＡコント
ローラ３がメモリ６とＦＩＦＯ４との間でデータ転送中
に、それよりバス使用優先順位が高いＣＰＵ１がバス要
求を出してきた場合、バス調停期間の出現回数が多くな
りバス効率が低下するという問題点があった。
【０００８】（問題点の説明）図５（イ）は、上記従来
のデータ転送装置におけるバスの使用状態の一例を示す
図である。図５（イ）に示すように、ＤＭＡコントロー
ラがバスを使用中に、それよりバス使用優先順位が高い
ＣＰＵがバス要求ＢＲ１＊を出してきた場合、バスを使
用する装置が、ＤＭＡコントローラ，ＣＰＵ，ＤＭＡコ
ントローラというように切り換わる。その切り換えは、
前記バス調停回路８が行うわけであるが、バス使用装置
を切り換える際には、バス使用優先順位に基づいて次の
バス使用装置を決定するためのバス調停期間Ａｃが１バ
スサイクル分必要となる。そのため、上記従来技術のよ
うに、バス使用装置の切り換えが頻繁になると、バス調
停期間Ａｃの出現回数が多くなり、その分バス効率が低
下することになる。本発明は、そのような問題点を解決
することを課題とするものである。
のデータ転送装置におけるバスの使用状態の一例を示す
図である。図５（イ）に示すように、ＤＭＡコントロー
ラがバスを使用中に、それよりバス使用優先順位が高い
ＣＰＵがバス要求ＢＲ１＊を出してきた場合、バスを使
用する装置が、ＤＭＡコントローラ，ＣＰＵ，ＤＭＡコ
ントローラというように切り換わる。その切り換えは、
前記バス調停回路８が行うわけであるが、バス使用装置
を切り換える際には、バス使用優先順位に基づいて次の
バス使用装置を決定するためのバス調停期間Ａｃが１バ
スサイクル分必要となる。そのため、上記従来技術のよ
うに、バス使用装置の切り換えが頻繁になると、バス調
停期間Ａｃの出現回数が多くなり、その分バス効率が低
下することになる。本発明は、そのような問題点を解決
することを課題とするものである。
【０００９】
【課題を解決するための手段】前記課題を解決するた
め、本発明のデータ転送装置では、上位バス使用装置
と、前記上位バス使用装置が使用するバスと同じバスを
使ってメモリとＦＩＦＯとの間のデータ転送を行う、バ
ス使用優先順位が前記上位バス使用装置より低いＤＭＡ
コントローラと、複数のバス使用装置から同時にバス要
求を受けたとき、その内のバス使用優先順位が最も高い
バス使用装置にバス使用権を与えるようにバス使用の調
停を行うバス調停回路と、前記ＤＭＡコントローラがバ
ス使用中に前記上位バス使用装置がバス要求を出したと
き、前記バス調停回路に作用して、前記ＤＭＡコントロ
ーラから前記上位バス使用装置にバス使用権を移す時期
を所定時間遅らせるバス使用制御回路とを具えることと
した。
め、本発明のデータ転送装置では、上位バス使用装置
と、前記上位バス使用装置が使用するバスと同じバスを
使ってメモリとＦＩＦＯとの間のデータ転送を行う、バ
ス使用優先順位が前記上位バス使用装置より低いＤＭＡ
コントローラと、複数のバス使用装置から同時にバス要
求を受けたとき、その内のバス使用優先順位が最も高い
バス使用装置にバス使用権を与えるようにバス使用の調
停を行うバス調停回路と、前記ＤＭＡコントローラがバ
ス使用中に前記上位バス使用装置がバス要求を出したと
き、前記バス調停回路に作用して、前記ＤＭＡコントロ
ーラから前記上位バス使用装置にバス使用権を移す時期
を所定時間遅らせるバス使用制御回路とを具えることと
した。
【００１０】
【作 用】ＤＭＡコントローラがメモリとＦＩＦＯと
の間でデータ転送中に、それよりバス使用優先順位が高
い上位バス使用装置がバス要求を出した場合、バス使用
制御回路により、前記バス調停回路が前記ＤＭＡコント
ローラに代えて上位バス使用装置にバス使用権を与える
時期を所定時間遅らせる。そのため、ＤＭＡコントロー
ラによるデータ転送を所定時間継続させている間に所定
量のデータ転送ができ、その分ＦＩＦＯにデータを蓄積
させることができるので、その後、上記上位バス使用装
置にバス使用権が移っても、該上位バス使用装置がバス
使用を終了した直後再びバス使用権を獲得してデータ転
送を行うというような必要はなくなる。その結果、バス
使用装置の切り換え回数が減少してバス調停期間の出現
回数が少なくなり、バス効率を向上させると共に、ＦＩ
ＦＯが空になって正常なデータ入出力ができなくなると
いうようなこともなくなる。
の間でデータ転送中に、それよりバス使用優先順位が高
い上位バス使用装置がバス要求を出した場合、バス使用
制御回路により、前記バス調停回路が前記ＤＭＡコント
ローラに代えて上位バス使用装置にバス使用権を与える
時期を所定時間遅らせる。そのため、ＤＭＡコントロー
ラによるデータ転送を所定時間継続させている間に所定
量のデータ転送ができ、その分ＦＩＦＯにデータを蓄積
させることができるので、その後、上記上位バス使用装
置にバス使用権が移っても、該上位バス使用装置がバス
使用を終了した直後再びバス使用権を獲得してデータ転
送を行うというような必要はなくなる。その結果、バス
使用装置の切り換え回数が減少してバス調停期間の出現
回数が少なくなり、バス効率を向上させると共に、ＦＩ
ＦＯが空になって正常なデータ入出力ができなくなると
いうようなこともなくなる。
【００１１】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図１は、本発明の一実施例を示すブロック
図である。符号は、図６のものに対応し、９はバス使用
制御回路である。バス使用制御回路９は、ＤＭＡコント
ローラ３がバス７を使用中に、それよりバス使用優先順
位が高いＣＰＵ１がバス要求信号ＢＲ１＊を出したと
き、所定時間遅らせてＤＭＡ停止信号ＤＨ＊をＤＭＡコ
ントローラ３及びバス調停回路８に対して送出する。該
ＤＭＡ停止信号ＤＨ＊を受けたＤＭＡコントローラ３
は、その時点でＤＭＡを停止する。また、バス調停回路
８は、上記ＤＭＡ停止信号ＤＨ＊が出力されていない
間、すなわち、ＤＭＡ停止信号ＤＨ＊が“１”である間
は、バス要求信号ＢＲ１＊が入力されても、バス調停は
行われずバス許可信号ＢＧ３＊を出したままにしてお
く。そして、ＤＭＡ停止信号ＤＨ＊が出力されて始めて
バス要求信号ＢＲ３＊が停止し、さらにバス許可信号Ｂ
Ｇ３＊の出力を停止し、その代わりにＣＰＵ１に対して
バス許可信号ＢＧ１＊を与えるようにする。なお、バス
調停回路８における、ＣＰＵ１，イメージ処理プロセッ
サ２，ＤＭＡコントローラ３のバス使用優先順位は、例
えば、 ＣＰＵ１＞ＤＭＡコントローラ３＞イメージ処理プロセ
ッサ２ のように固定されている。
に説明する。図１は、本発明の一実施例を示すブロック
図である。符号は、図６のものに対応し、９はバス使用
制御回路である。バス使用制御回路９は、ＤＭＡコント
ローラ３がバス７を使用中に、それよりバス使用優先順
位が高いＣＰＵ１がバス要求信号ＢＲ１＊を出したと
き、所定時間遅らせてＤＭＡ停止信号ＤＨ＊をＤＭＡコ
ントローラ３及びバス調停回路８に対して送出する。該
ＤＭＡ停止信号ＤＨ＊を受けたＤＭＡコントローラ３
は、その時点でＤＭＡを停止する。また、バス調停回路
８は、上記ＤＭＡ停止信号ＤＨ＊が出力されていない
間、すなわち、ＤＭＡ停止信号ＤＨ＊が“１”である間
は、バス要求信号ＢＲ１＊が入力されても、バス調停は
行われずバス許可信号ＢＧ３＊を出したままにしてお
く。そして、ＤＭＡ停止信号ＤＨ＊が出力されて始めて
バス要求信号ＢＲ３＊が停止し、さらにバス許可信号Ｂ
Ｇ３＊の出力を停止し、その代わりにＣＰＵ１に対して
バス許可信号ＢＧ１＊を与えるようにする。なお、バス
調停回路８における、ＣＰＵ１，イメージ処理プロセッ
サ２，ＤＭＡコントローラ３のバス使用優先順位は、例
えば、 ＣＰＵ１＞ＤＭＡコントローラ３＞イメージ処理プロセ
ッサ２ のように固定されている。
【００１２】図２は、バス使用制御回路の一例を示す図
である。図２において、８１はシフトレジスタ、８２，
８３はインバータである。バス要求信号ＢＲ１＊が
“１”のとき、すなわち、ＣＰＵ１がバス７の使用を要
求していないとき、シフトレジスタ８１は、クリアの状
態でＱＨ出力は“０”である。また、バス要求信号ＢＲ
１＊が“０”のとき、すなわち、ＣＰＵ１がバス７の使
用を要求しているとき、シフトレジスタ８１は、クリア
が解除されてクロック信号ＣＬＫのタイミングでＱＡ出
力から順次シフト動作を始める。そして、８クロック目
でＱＨ出力が“１”となり、ＤＭＡ停止信号ＤＨ＊を出
力する。
である。図２において、８１はシフトレジスタ、８２，
８３はインバータである。バス要求信号ＢＲ１＊が
“１”のとき、すなわち、ＣＰＵ１がバス７の使用を要
求していないとき、シフトレジスタ８１は、クリアの状
態でＱＨ出力は“０”である。また、バス要求信号ＢＲ
１＊が“０”のとき、すなわち、ＣＰＵ１がバス７の使
用を要求しているとき、シフトレジスタ８１は、クリア
が解除されてクロック信号ＣＬＫのタイミングでＱＡ出
力から順次シフト動作を始める。そして、８クロック目
でＱＨ出力が“１”となり、ＤＭＡ停止信号ＤＨ＊を出
力する。
【００１３】次に、本発明のデータ転送装置の動作を説
明する。図４は、本発明のデータ転送装置の動作を説明
するためのタイミングチャートである。時点Ｔ1 でＤＭ
Ａコントローラ３が、バス要求信号ＢＲ３＊を出すと、
バス調停回路８がバス許可信号ＢＧ３＊を出して、ＤＭ
Ａコントローラ３によるバス７の使用が開始される。そ
して、ＤＭＡコントローラ３がバス７を使用してデータ
の転送を行っている最中の時点Ｔ2 で、ＣＰＵ１がバス
要求信号ＢＲ１＊を出すと、バス使用制御回路９がシフ
ト動作を開始する。そして、８クロック目の時点Ｔ3 で
ＤＭＡ停止信号ＤＨ＊が出力される。ＤＭＡ停止信号Ｄ
Ｈ＊が出力されると、ＤＭＡコントローラ３のバス要求
信号ＢＲ３＊が停止する。バス要求信号ＢＲ３＊が停止
することでバス許可信号ＢＧ３＊も停止する。一方、バ
ス調停回路８は、バス要求信号ＢＲ１＊とＤＭＡ停止信
号ＤＨ＊が共に“０”であることを条件にしてバス調停
を行い、バス調停期間ＡC をおいてバス許可信号ＢＧ１
＊を出力し、ＣＰＵ１にバスの使用を許可する。
明する。図４は、本発明のデータ転送装置の動作を説明
するためのタイミングチャートである。時点Ｔ1 でＤＭ
Ａコントローラ３が、バス要求信号ＢＲ３＊を出すと、
バス調停回路８がバス許可信号ＢＧ３＊を出して、ＤＭ
Ａコントローラ３によるバス７の使用が開始される。そ
して、ＤＭＡコントローラ３がバス７を使用してデータ
の転送を行っている最中の時点Ｔ2 で、ＣＰＵ１がバス
要求信号ＢＲ１＊を出すと、バス使用制御回路９がシフ
ト動作を開始する。そして、８クロック目の時点Ｔ3 で
ＤＭＡ停止信号ＤＨ＊が出力される。ＤＭＡ停止信号Ｄ
Ｈ＊が出力されると、ＤＭＡコントローラ３のバス要求
信号ＢＲ３＊が停止する。バス要求信号ＢＲ３＊が停止
することでバス許可信号ＢＧ３＊も停止する。一方、バ
ス調停回路８は、バス要求信号ＢＲ１＊とＤＭＡ停止信
号ＤＨ＊が共に“０”であることを条件にしてバス調停
を行い、バス調停期間ＡC をおいてバス許可信号ＢＧ１
＊を出力し、ＣＰＵ１にバスの使用を許可する。
【００１４】この関係を、従来のデータ転送装置の場合
と対比して示すと、図５（ロ）のようになる。すなわ
ち、ＤＭＡコントローラ３がバス７を使用してデータの
転送を行っている最中に、ＣＰＵ１がバス要求信号ＢＲ
１＊を出しても、直ぐにはＣＰＵ１に切り換わらず、少
なくとも８クロック分はＤＭＡコントローラ３のバス使
用が継続される。そして、通常、８クロック分データ転
送を継続させれば、ＦＩＦＯ４に充分なデータを蓄積さ
せることができるので、その後、ＣＰＵ１にバス７の使
用を譲っても、ＣＰＵ１のバス使用終了後、直ぐにはバ
ス７を使用する必要はなくなる。その結果、図５（イ）
と図５（ロ）を比較すれば明らかな通り、バス調停期間
ＡC の出現回数を減らすことができる。
と対比して示すと、図５（ロ）のようになる。すなわ
ち、ＤＭＡコントローラ３がバス７を使用してデータの
転送を行っている最中に、ＣＰＵ１がバス要求信号ＢＲ
１＊を出しても、直ぐにはＣＰＵ１に切り換わらず、少
なくとも８クロック分はＤＭＡコントローラ３のバス使
用が継続される。そして、通常、８クロック分データ転
送を継続させれば、ＦＩＦＯ４に充分なデータを蓄積さ
せることができるので、その後、ＣＰＵ１にバス７の使
用を譲っても、ＣＰＵ１のバス使用終了後、直ぐにはバ
ス７を使用する必要はなくなる。その結果、図５（イ）
と図５（ロ）を比較すれば明らかな通り、バス調停期間
ＡC の出現回数を減らすことができる。
【００１５】図３は、バス使用制御回路の他の例を示す
図である。符号は、図２のものに対応し、８４は８入力
１出力セレクタ、８５はデータ設定手段、８６は３ビッ
トレジスタである。データ設定手段８５は、ＤＡＴＡ２
〜ＤＡＴＡ０を設定するもので、例えば、ＣＰＵ１によ
って設定されるレジスタで構成してもよいし、ジャンパ
ーボックスであってもよい。３ビットレジスタ８６でデ
ータ設定手段８５の設定値を保持し、その値を８入力１
出力セレクタ８４に入力する。そして、その３ビットに
より、８入力１出力セレクタ８４の入力Ａ〜Ｈの内の１
つを選択し、出力Ｙに出力する。そうすることにより、
ＤＭＡ停止信号ＤＨ＊の遅延時間を細かく設定すること
ができる。
図である。符号は、図２のものに対応し、８４は８入力
１出力セレクタ、８５はデータ設定手段、８６は３ビッ
トレジスタである。データ設定手段８５は、ＤＡＴＡ２
〜ＤＡＴＡ０を設定するもので、例えば、ＣＰＵ１によ
って設定されるレジスタで構成してもよいし、ジャンパ
ーボックスであってもよい。３ビットレジスタ８６でデ
ータ設定手段８５の設定値を保持し、その値を８入力１
出力セレクタ８４に入力する。そして、その３ビットに
より、８入力１出力セレクタ８４の入力Ａ〜Ｈの内の１
つを選択し、出力Ｙに出力する。そうすることにより、
ＤＭＡ停止信号ＤＨ＊の遅延時間を細かく設定すること
ができる。
【００１６】なお、上記実施例では、ＤＭＡコントロー
ラ３により、メモリ６からＦＩＦＯ４にデータを転送す
る場合で説明したが、本発明は、ＦＩＦＯ４からメモリ
６にデータを転送する場合にも適用できる。すなわち、
プリンタ５の代わりにデータ入力装置を設け、該入力装
置からのデータをＦＩＦＯ４に入力し、そのデータをＤ
ＭＡコントローラ３により、メモリ６に転送する場合に
も適用することができる。その場合は、ＤＭＡコントロ
ーラ３がバス７を使って、ＦＩＦＯ４からメモリ６にデ
ータ転送中に、ＣＰＵ１がバス要求ＢＲ１＊を出したと
き、バス使用制御回路９でＤＭＡコントローラ３による
データ転送の停止を遅らせることにより、ＦＩＦＯ４が
満杯になって正常なデータ入力ができなくなるのを防止
する。
ラ３により、メモリ６からＦＩＦＯ４にデータを転送す
る場合で説明したが、本発明は、ＦＩＦＯ４からメモリ
６にデータを転送する場合にも適用できる。すなわち、
プリンタ５の代わりにデータ入力装置を設け、該入力装
置からのデータをＦＩＦＯ４に入力し、そのデータをＤ
ＭＡコントローラ３により、メモリ６に転送する場合に
も適用することができる。その場合は、ＤＭＡコントロ
ーラ３がバス７を使って、ＦＩＦＯ４からメモリ６にデ
ータ転送中に、ＣＰＵ１がバス要求ＢＲ１＊を出したと
き、バス使用制御回路９でＤＭＡコントローラ３による
データ転送の停止を遅らせることにより、ＦＩＦＯ４が
満杯になって正常なデータ入力ができなくなるのを防止
する。
【００１７】
【発明の効果】以上述べた如く、本発明のデータ転送装
置によれば、ＤＭＡコントローラがメモリとＦＩＦＯと
の間でデータ転送中に、それよりバス使用優先順位が高
い上位バス使用装置がバス要求を出した場合、ＤＭＡコ
ントローラによるデータ転送を直ぐには停止させず所定
時間継続させる。そうすれば、所定時間データ転送を継
続させている間に所定量のデータ転送ができ、ＦＩＦＯ
にデータを蓄積させること、あるいは、ＦＩＦＯ４から
データを取り出すことができる。そのため、その後、上
記上位バス使用装置にバス使用権が移っても、該上位バ
ス使用装置がバス使用を終了した直後再びバス使用権を
獲得してデータ転送を行うというような必要はなくな
る。その結果、バス使用権の移動回数が減少してバス調
停期間の出現回数が少なくなり、バス効率を向上させる
と共に、ＦＩＦＯが空あるいは満杯になって正常なデー
タ入出力ができなくなるというようなこともなくなる。
置によれば、ＤＭＡコントローラがメモリとＦＩＦＯと
の間でデータ転送中に、それよりバス使用優先順位が高
い上位バス使用装置がバス要求を出した場合、ＤＭＡコ
ントローラによるデータ転送を直ぐには停止させず所定
時間継続させる。そうすれば、所定時間データ転送を継
続させている間に所定量のデータ転送ができ、ＦＩＦＯ
にデータを蓄積させること、あるいは、ＦＩＦＯ４から
データを取り出すことができる。そのため、その後、上
記上位バス使用装置にバス使用権が移っても、該上位バ
ス使用装置がバス使用を終了した直後再びバス使用権を
獲得してデータ転送を行うというような必要はなくな
る。その結果、バス使用権の移動回数が減少してバス調
停期間の出現回数が少なくなり、バス効率を向上させる
と共に、ＦＩＦＯが空あるいは満杯になって正常なデー
タ入出力ができなくなるというようなこともなくなる。
【図１】 本発明の一実施例を示すブロック図
【図２】 バス使用制御回路の一例を示す図
【図３】 バス使用制御回路の他の例を示す図
【図４】 本発明のデータ転送装置の動作を説明するた
めのタイミングチャート
めのタイミングチャート
【図５】 バスの使用状態の一例を示す図
【図６】 従来のデータ転送装置の一例を示すブロック
図
図
１…ＣＰＵ、２…イメージ処理プロセッサ、３…ＤＭＡ
コントローラ、４…ＦＩＦＯ、５…プリンタ、６…メモ
リ、７…バス、８…バス調停回路、９…バス使用制御回
路、８１…シフトレジスタ、８２，８３…インバータ、
８４…８入力１出力セレクタ、８５…データ設定手段、
８６…３ビットレジスタ
コントローラ、４…ＦＩＦＯ、５…プリンタ、６…メモ
リ、７…バス、８…バス調停回路、９…バス使用制御回
路、８１…シフトレジスタ、８２，８３…インバータ、
８４…８入力１出力セレクタ、８５…データ設定手段、
８６…３ビットレジスタ
Claims (1)
- 【請求項１】 上位バス使用装置と、前記上位バス使用
装置が使用するバスと同じバスを使ってメモリとＦＩＦ
Ｏとの間のデータ転送を行う、バス使用優先順位が前記
上位バス使用装置より低いＤＭＡコントローラと、複数
のバス使用装置から同時にバス要求を受けたとき、その
内のバス使用優先順位が最も高いバス使用装置にバス使
用権を与えるようにバス使用の調停を行うバス調停回路
と、前記ＤＭＡコントローラがバス使用中に前記上位バ
ス使用装置がバス要求を出したとき、前記バス調停回路
に作用して、前記ＤＭＡコントローラから前記上位バス
使用装置にバス使用権を移す時期を所定時間遅らせるバ
ス使用制御回路とを具えたことを特徴とするデータ転送
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19682293A JPH0728746A (ja) | 1993-07-14 | 1993-07-14 | データ転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19682293A JPH0728746A (ja) | 1993-07-14 | 1993-07-14 | データ転送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0728746A true JPH0728746A (ja) | 1995-01-31 |
Family
ID=16364246
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19682293A Pending JPH0728746A (ja) | 1993-07-14 | 1993-07-14 | データ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0728746A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6317800B1 (en) * | 1997-11-17 | 2001-11-13 | Seagate Technology Llp | System for reducing arbitrated-loop overhead by maintaining control of a communications channel as long as a predetermined amount of data is available within control of channel node |
-
1993
- 1993-07-14 JP JP19682293A patent/JPH0728746A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6317800B1 (en) * | 1997-11-17 | 2001-11-13 | Seagate Technology Llp | System for reducing arbitrated-loop overhead by maintaining control of a communications channel as long as a predetermined amount of data is available within control of channel node |
| USRE40034E1 (en) | 1997-11-17 | 2008-01-22 | Seagate Technology Llc | Method and apparatus to reduce serial communications path connection overhead |
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