JPH07319756A - メモリアクセス制御装置 - Google Patents
メモリアクセス制御装置Info
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- JPH07319756A JPH07319756A JP11109394A JP11109394A JPH07319756A JP H07319756 A JPH07319756 A JP H07319756A JP 11109394 A JP11109394 A JP 11109394A JP 11109394 A JP11109394 A JP 11109394A JP H07319756 A JPH07319756 A JP H07319756A
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Abstract
(57)【要約】
【目的】優先度の高い方のアクセスが連続しても、優先
度の低い方の処理を定期的に行うことによって、優先度
の低い方の処理を長時間中断させることなく、かつ優先
度の高い方の処理の中断の度合いを少なくしてアクセス
手段のパフォーマンスの低下を防ぐ。 【構成】所定の優先度でＲＡＭ３にアクセス可能なＭＰ
Ｕ５と、ＭＰＵ５の優先度よりも低い優先度でＲＡＭ３
にアクセス可能なＤＭＡコントローラと、ＤＭＡコント
ローラによるＲＡＭ３へのアクセス要求があったときに
計時を開始するタイマー１と、タイマー１が所定の時間
を計時するまではＭＰＵ５によるＲＡＭ３へのアクセス
要求を優先し、タイマー１が所定の時間を計時したとき
にＤＭＡコントローラによるＲＡＭへのアクセス要求を
優先すべく優先度を切り換えるバスアービター２とを具
備する。
度の低い方の処理を定期的に行うことによって、優先度
の低い方の処理を長時間中断させることなく、かつ優先
度の高い方の処理の中断の度合いを少なくしてアクセス
手段のパフォーマンスの低下を防ぐ。 【構成】所定の優先度でＲＡＭ３にアクセス可能なＭＰ
Ｕ５と、ＭＰＵ５の優先度よりも低い優先度でＲＡＭ３
にアクセス可能なＤＭＡコントローラと、ＤＭＡコント
ローラによるＲＡＭ３へのアクセス要求があったときに
計時を開始するタイマー１と、タイマー１が所定の時間
を計時するまではＭＰＵ５によるＲＡＭ３へのアクセス
要求を優先し、タイマー１が所定の時間を計時したとき
にＤＭＡコントローラによるＲＡＭへのアクセス要求を
優先すべく優先度を切り換えるバスアービター２とを具
備する。
Description
【０００１】
【産業上の利用分野】本発明はメモリアクセス制御装置
に関する。
に関する。
【０００２】
【従来の技術】一般に、プリンタの印字情報処理制御部
に含まれるＭＰＵによるＲＡＭアクセスは、例えば、画
像を修飾したり、データをスタックしたりするときに一
定間隔ごとに連続して行われる。図５（ａ）はこのよう
なＭＰＵの仕事の流れを示している。
に含まれるＭＰＵによるＲＡＭアクセスは、例えば、画
像を修飾したり、データをスタックしたりするときに一
定間隔ごとに連続して行われる。図５（ａ）はこのよう
なＭＰＵの仕事の流れを示している。
【０００３】また、ホストコンピュータがイメージデー
タ等をパラレルインタフェースを介してプリンタ側に送
る場合はファイルアクセス等が一定の間隔で入ることも
あり、この場合、データは一定間隔ごとに連続して送信
される。図５（ｂ）はこのようなホストコンピュータの
仕事の流れを示している。
タ等をパラレルインタフェースを介してプリンタ側に送
る場合はファイルアクセス等が一定の間隔で入ることも
あり、この場合、データは一定間隔ごとに連続して送信
される。図５（ｂ）はこのようなホストコンピュータの
仕事の流れを示している。
【０００４】このようにプリンタ側は、ホストコンピュ
ータから送られてくるデータを高速でＲＡＭへ取り込む
ため、パラレルインタフェースとＲＡＭとの間でＤＭＡ
転送を行って受信データを取り込んでいる。この場合、
ＭＰＵはデータ受信の間も画像の修飾やデータのスタッ
クを行っているので、ＭＰＵのＲＡＭアクセスとＤＭＡ
コントローラのＲＡＭアクセスとが定期的に衝突する状
態が発生する。このため、従来のメモリアクセス制御装
置は以下のように、両者の間で優先度を設定して処理を
行っていた。
ータから送られてくるデータを高速でＲＡＭへ取り込む
ため、パラレルインタフェースとＲＡＭとの間でＤＭＡ
転送を行って受信データを取り込んでいる。この場合、
ＭＰＵはデータ受信の間も画像の修飾やデータのスタッ
クを行っているので、ＭＰＵのＲＡＭアクセスとＤＭＡ
コントローラのＲＡＭアクセスとが定期的に衝突する状
態が発生する。このため、従来のメモリアクセス制御装
置は以下のように、両者の間で優先度を設定して処理を
行っていた。
【０００５】（１） プリンタ装置全体の処理を行って
いるＭＰＵに比較して、受信データの取り込みを行なう
ＤＭＡ処理は優先度を低くしても全体のパフォーマンス
に与える影響は少ないと考えられるので、ＭＰＵの処理
を常に優先させて処理を行う。 （２） ＭＰＵとＤＭＡコントローラのＲＡＭアクセス
が衝突しているときは、ＭＰＵの優先度とＤＭＡの優先
度とを交互に切り換える。
いるＭＰＵに比較して、受信データの取り込みを行なう
ＤＭＡ処理は優先度を低くしても全体のパフォーマンス
に与える影響は少ないと考えられるので、ＭＰＵの処理
を常に優先させて処理を行う。 （２） ＭＰＵとＤＭＡコントローラのＲＡＭアクセス
が衝突しているときは、ＭＰＵの優先度とＤＭＡの優先
度とを交互に切り換える。
【０００６】
【発明が解決しようとする課題】しかしながら、上記し
た（１）の方法の場合は、ＭＰＵのＲＡＭアクセスが長
期に渡って連続した場合は、ホストからのデータ受信を
行なうＤＭＡの処理が長期に渡って停止してしまう。
た（１）の方法の場合は、ＭＰＵのＲＡＭアクセスが長
期に渡って連続した場合は、ホストからのデータ受信を
行なうＤＭＡの処理が長期に渡って停止してしまう。
【０００７】また、上記した（２）の方法の場合は、Ｍ
ＰＵのパフォーマンスが約５０パ−セントにまで低下し
てしまう場合があり、プリンタ装置全体の処理に対する
影響が大きくなってしまうという欠点を有する。
ＰＵのパフォーマンスが約５０パ−セントにまで低下し
てしまう場合があり、プリンタ装置全体の処理に対する
影響が大きくなってしまうという欠点を有する。
【０００８】本発明のメモリアクセス制御装置はこのよ
うな課題に着目してなされたものであり、その目的とす
るところは、異なる優先度をもつ２つのアクセス手段に
おいて、優先度の高い方のアクセスが連続しても優先度
の低い方の処理を定期的に行うことによって、優先度の
低い方の処理を長時間中断させることがなくかつ、優先
度の高い方の処理の中断の度合いも少なくしてアクセス
手段のパフォーマンスの低下を防ぐことができるメモリ
アクセス制御装置を提供することにある。
うな課題に着目してなされたものであり、その目的とす
るところは、異なる優先度をもつ２つのアクセス手段に
おいて、優先度の高い方のアクセスが連続しても優先度
の低い方の処理を定期的に行うことによって、優先度の
低い方の処理を長時間中断させることがなくかつ、優先
度の高い方の処理の中断の度合いも少なくしてアクセス
手段のパフォーマンスの低下を防ぐことができるメモリ
アクセス制御装置を提供することにある。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
めに、第１の発明に係るメモリアクセス制御装置は、所
定の優先度で特定のメモリにアクセス可能な第１のアク
セス手段と、この第１のアクセス手段の優先度よりも低
い優先度で前記特定のメモリにアクセス可能な第２のア
クセス手段と、第２のアクセス手段による前記特定のメ
モリへのアクセス要求があったときに計時を開始する計
時手段と、この計時手段が特定の計時条件を満たすまで
は第１のアクセス手段による前記特定のメモリへのアク
セス要求を優先し、前記計時手段が特定の計時条件を満
たしたときに第２のアクセス手段による前記特定のメモ
リへのアクセス要求を優先すべく優先度を切り換える制
御手段とを具備する。
めに、第１の発明に係るメモリアクセス制御装置は、所
定の優先度で特定のメモリにアクセス可能な第１のアク
セス手段と、この第１のアクセス手段の優先度よりも低
い優先度で前記特定のメモリにアクセス可能な第２のア
クセス手段と、第２のアクセス手段による前記特定のメ
モリへのアクセス要求があったときに計時を開始する計
時手段と、この計時手段が特定の計時条件を満たすまで
は第１のアクセス手段による前記特定のメモリへのアク
セス要求を優先し、前記計時手段が特定の計時条件を満
たしたときに第２のアクセス手段による前記特定のメモ
リへのアクセス要求を優先すべく優先度を切り換える制
御手段とを具備する。
【００１０】また、第２の発明に係るメモリアクセス装
置は、第１の発明に係るメモリアクセス装置の構成に加
えて、第１のアクセス手段によるアクセス要求が優先さ
れているかあるいは、第２のアクセス手段によるアクセ
ス要求が優先されているかによって前記特定のメモリに
対する接続状態を変更する変更手段を具備する。
置は、第１の発明に係るメモリアクセス装置の構成に加
えて、第１のアクセス手段によるアクセス要求が優先さ
れているかあるいは、第２のアクセス手段によるアクセ
ス要求が優先されているかによって前記特定のメモリに
対する接続状態を変更する変更手段を具備する。
【００１１】
【作用】すなわち、第１の発明に係るメモリアクセス制
御装置は、所定の優先度で特定のメモリにアクセス可能
な第１のアクセス手段と、この第１のアクセス手段の優
先度よりも低い優先度で前記特定のメモリにアクセス可
能な第２のアクセス手段において、第２のアクセス手段
による特定のメモリへのアクセス要求があったときに計
時手段によって計時を開始し、この計時手段が特定の計
時条件を満たすまでは第１のアクセス手段による前記特
定のメモリへのアクセス要求を優先し、前記計時手段が
特定の計時条件を満たしたときに第２のアクセス手段に
よる前記特定のメモリへのアクセス要求を優先すべく優
先度を切り換えるようにする。
御装置は、所定の優先度で特定のメモリにアクセス可能
な第１のアクセス手段と、この第１のアクセス手段の優
先度よりも低い優先度で前記特定のメモリにアクセス可
能な第２のアクセス手段において、第２のアクセス手段
による特定のメモリへのアクセス要求があったときに計
時手段によって計時を開始し、この計時手段が特定の計
時条件を満たすまでは第１のアクセス手段による前記特
定のメモリへのアクセス要求を優先し、前記計時手段が
特定の計時条件を満たしたときに第２のアクセス手段に
よる前記特定のメモリへのアクセス要求を優先すべく優
先度を切り換えるようにする。
【００１２】また、第２の発明に係るメモリアクセス制
御装置は、第１の発明に係るメモリアクセス制御装置の
作用に加えて、第１のアクセス手段によるアクセス要求
が優先されているかあるいは、第２のアクセス手段によ
るアクセス要求が優先されているかによって前記特定の
メモリに対する接続状態を変更するようにする。
御装置は、第１の発明に係るメモリアクセス制御装置の
作用に加えて、第１のアクセス手段によるアクセス要求
が優先されているかあるいは、第２のアクセス手段によ
るアクセス要求が優先されているかによって前記特定の
メモリに対する接続状態を変更するようにする。
【００１３】
【実施例】以下、図面を参照して本発明の一実施例を詳
細に説明する。図１は本発明が適用されるメモリアクセ
ス制御装置の構成を示す図である。同図において、特定
のメモリとしてのＲＡＭ３は、制御手段としてのバスア
ービター２を介して第１のアクセス手段としてのＭＰＵ
５と、第２のアクセス手段としての図示せぬＤＭＡコン
トローラとに接続されている。バスアービター２には、
ＤＭＡコントローラからのＤＭＡアクセス要求があった
ときから一定時間を計測するタイマー１と、ＭＰＵ５が
ＲＡＭ３をアクセスしているときにアクティブになる双
方向バッファ４が接続されている。タイマー１はバスア
ービター２からＤＭＡコントローラに送信されるＤＭＡ
−ＡＣＫ（応答）信号によってリセットされる。
細に説明する。図１は本発明が適用されるメモリアクセ
ス制御装置の構成を示す図である。同図において、特定
のメモリとしてのＲＡＭ３は、制御手段としてのバスア
ービター２を介して第１のアクセス手段としてのＭＰＵ
５と、第２のアクセス手段としての図示せぬＤＭＡコン
トローラとに接続されている。バスアービター２には、
ＤＭＡコントローラからのＤＭＡアクセス要求があった
ときから一定時間を計測するタイマー１と、ＭＰＵ５が
ＲＡＭ３をアクセスしているときにアクティブになる双
方向バッファ４が接続されている。タイマー１はバスア
ービター２からＤＭＡコントローラに送信されるＤＭＡ
−ＡＣＫ（応答）信号によってリセットされる。
【００１４】さらに、ＭＰＵ５はデータバスを介して命
令ＲＯＭ６に接続されるとともに、ローカルデータバス
を介して双方向バッファ４に接続されている。ＤＭＡア
クセス処理時、この双方向バッファ４は非アクティブ状
態となり、ＤＭＡコントローラはこれによってＲＡＭ３
からのデータの読み出し及び書き込みが可能となる。
令ＲＯＭ６に接続されるとともに、ローカルデータバス
を介して双方向バッファ４に接続されている。ＤＭＡア
クセス処理時、この双方向バッファ４は非アクティブ状
態となり、ＤＭＡコントローラはこれによってＲＡＭ３
からのデータの読み出し及び書き込みが可能となる。
【００１５】ここで、バスアービター２はゲートアレイ
で組まれたハードウエア回路から構成され、入力される
以下の３つの条件信号の状態に応じてＲＡＭ３を制御す
るための信号を発生する。
で組まれたハードウエア回路から構成され、入力される
以下の３つの条件信号の状態に応じてＲＡＭ３を制御す
るための信号を発生する。
【００１６】ａ） ＭＰＵアクセス要求信号：ＭＰＵ５
から入力される信号であり、ＭＰＵ５がＲＡＭ３をアク
セスするときにバスアービター２に入力される。 ｂ） ＤＭＡアクセス要求信号：ＤＭＡコントローラか
ら入力される信号であり、ホストから入力された受信デ
ータをＲＡＭ３へＤＭＡ転送する必要があるときにバス
アービター２に入力される。
から入力される信号であり、ＭＰＵ５がＲＡＭ３をアク
セスするときにバスアービター２に入力される。 ｂ） ＤＭＡアクセス要求信号：ＤＭＡコントローラか
ら入力される信号であり、ホストから入力された受信デ
ータをＲＡＭ３へＤＭＡ転送する必要があるときにバス
アービター２に入力される。
【００１７】ｃ） タイマー計時中信号：タイマー１か
ら入力される信号であり、ＤＭＡコントローラからのＤ
ＭＡ要求信号によってタイマー１が起動され、計時処理
を行っている間、計時中かそうでないかを示す信号とし
てバスアービター２に入力される。
ら入力される信号であり、ＤＭＡコントローラからのＤ
ＭＡ要求信号によってタイマー１が起動され、計時処理
を行っている間、計時中かそうでないかを示す信号とし
てバスアービター２に入力される。
【００１８】さらに、バスアービター２は、図３に示す
ように、上記した３つの信号が入力されているか否かを
各々判別するための３つの判断回路、すなわち、ＭＰＵ
要求判断回路７と、ＤＭＡ要求判断回路８と、タイマー
計時中判断回路９とを備え、これら３つの判断回路７、
８、９の判断に応じて、外部回路に対して次のような３
種類の回路状態を取ることができるように構成されてい
る。
ように、上記した３つの信号が入力されているか否かを
各々判別するための３つの判断回路、すなわち、ＭＰＵ
要求判断回路７と、ＤＭＡ要求判断回路８と、タイマー
計時中判断回路９とを備え、これら３つの判断回路７、
８、９の判断に応じて、外部回路に対して次のような３
種類の回路状態を取ることができるように構成されてい
る。
【００１９】ａ） Ｓ０状態（待機状態）：外部に対し
て何の動作もせず、入力される条件信号の状態に変化が
ない限りこの状態を維持し続ける。 ｂ） Ｓ１状態（ＤＭＡアクセス処理状態）：ＤＭＡコ
ントローラに対してＤＭＡ−ＡＣＫ信号を出力する。Ｍ
ＰＵ５とＲＡＭ３とを切り離すために双方向バッファ４
を非アクティブ状態にする信号を発生する。また、ＲＡ
Ｍ３に対してＲＡＳ（ROW ADDRESS STROBE）、ＣＡＳ
（COLUMN ADDRESS STROBE ）、ＯＥ（OUTPUT ENABLE
）、ＷＥ（WRITE ENABLE）等の制御信号を出力する。
て何の動作もせず、入力される条件信号の状態に変化が
ない限りこの状態を維持し続ける。 ｂ） Ｓ１状態（ＤＭＡアクセス処理状態）：ＤＭＡコ
ントローラに対してＤＭＡ−ＡＣＫ信号を出力する。Ｍ
ＰＵ５とＲＡＭ３とを切り離すために双方向バッファ４
を非アクティブ状態にする信号を発生する。また、ＲＡ
Ｍ３に対してＲＡＳ（ROW ADDRESS STROBE）、ＣＡＳ
（COLUMN ADDRESS STROBE ）、ＯＥ（OUTPUT ENABLE
）、ＷＥ（WRITE ENABLE）等の制御信号を出力する。
【００２０】ｃ） Ｓ２状態（ＭＰＵアクセス処理状
態）：ＲＡＭ３に対してＲＡＳ（ROWADDRESS STROB
E）、ＣＡＳ（COLUMN ADDRESS STROBE ）、ＯＥ（OUTPU
T ENABLE)、WE(WRITE ENABLE）等の制御信号を出力す
る。
態）：ＲＡＭ３に対してＲＡＳ（ROWADDRESS STROB
E）、ＣＡＳ（COLUMN ADDRESS STROBE ）、ＯＥ（OUTPU
T ENABLE)、WE(WRITE ENABLE）等の制御信号を出力す
る。
【００２１】以下に図２を参照して上記したバスアービ
ター２の動作を説明する。まず、バスアービター２はＳ
０状態にあるものとする。この状態において、ＭＰＵア
クセス要求及びＤＭＡアクセス要求があった場合、すな
わち、図２のＡの経路をたどるような入力条件の場合
は、バスアービター２はＳ２の回路動作を行なう状態に
切り換えられる。
ター２の動作を説明する。まず、バスアービター２はＳ
０状態にあるものとする。この状態において、ＭＰＵア
クセス要求及びＤＭＡアクセス要求があった場合、すな
わち、図２のＡの経路をたどるような入力条件の場合
は、バスアービター２はＳ２の回路動作を行なう状態に
切り換えられる。
【００２２】また、Ｓ０状態において、ＭＰＵアクセス
要求無しかつ、ＤＭＡアクセス要求有りのとき、すなわ
ち、図２のＢのルートをたどるような入力条件の場合
は、バスアービター２はＳ１の回路動作を行なう状態に
切り換えられる。
要求無しかつ、ＤＭＡアクセス要求有りのとき、すなわ
ち、図２のＢのルートをたどるような入力条件の場合
は、バスアービター２はＳ１の回路動作を行なう状態に
切り換えられる。
【００２３】また、Ｓ０状態において、ＭＰＵアクセス
要求有り、ＤＭＡアクセス要求有り、タイマー計時動作
中のとき、すなわち、図２のＣのルートをたどるような
入力条件の場合は、バスアービター２はＳ２の回路動作
を行なう状態に切り換えられる。
要求有り、ＤＭＡアクセス要求有り、タイマー計時動作
中のとき、すなわち、図２のＣのルートをたどるような
入力条件の場合は、バスアービター２はＳ２の回路動作
を行なう状態に切り換えられる。
【００２４】また、Ｓ０状態において、ＭＰＵアクセス
要求有り、ＤＭＡアクセス要求有り、タイマー計時動作
終了のとき、すなわち、図２のＤのルートをたどるよう
な入力条件の場合は、バスアービター２はＳ１の回路動
作を行なう状態に切り換えられる。
要求有り、ＤＭＡアクセス要求有り、タイマー計時動作
終了のとき、すなわち、図２のＤのルートをたどるよう
な入力条件の場合は、バスアービター２はＳ１の回路動
作を行なう状態に切り換えられる。
【００２５】また、Ｓ０状態において、ＭＰＵアクセス
要求無し、ＤＭＡアクセス要求無しのとき、すなわち、
図２のＥのルートをたどるような入力条件の場合は、バ
スアービター２はＳ０の回路動作を行なう状態に切り換
えられる。
要求無し、ＤＭＡアクセス要求無しのとき、すなわち、
図２のＥのルートをたどるような入力条件の場合は、バ
スアービター２はＳ０の回路動作を行なう状態に切り換
えられる。
【００２６】したがって、上記したバスアービター２の
動作をまとめると図４のようになる。このように本実施
例では、ＭＰＵアクセス要求とＤＭＡアクセス要求とが
重複した場合はタイマー１が起動されてから所定時間を
計時するまではＭＰＵアクセス要求が優先され、タイマ
ー１が所定時間計時したときにＲＡＭ３へのアクセスの
優先権がＤＭＡコントローラに切り換えられる。このた
め、タイマー１が計測終了となる時間、例えば、ＲＡＭ
アクセス４０回分に相当する時間（１６ＭＨｚ動作で、
ＲＡＭアクセスに４クロック必要な場合は１０マイクロ
秒に相当）にタイマー１を設定しておけば、ＭＰＵアク
セス要求が連続しても４０回に１回はＤＭＡアクセスが
可能となる。ここで、計時終了となる時間を変更するこ
とによってＤＭＡアクセスが可能となる割合を変更でき
ることは勿論である。
動作をまとめると図４のようになる。このように本実施
例では、ＭＰＵアクセス要求とＤＭＡアクセス要求とが
重複した場合はタイマー１が起動されてから所定時間を
計時するまではＭＰＵアクセス要求が優先され、タイマ
ー１が所定時間計時したときにＲＡＭ３へのアクセスの
優先権がＤＭＡコントローラに切り換えられる。このた
め、タイマー１が計測終了となる時間、例えば、ＲＡＭ
アクセス４０回分に相当する時間（１６ＭＨｚ動作で、
ＲＡＭアクセスに４クロック必要な場合は１０マイクロ
秒に相当）にタイマー１を設定しておけば、ＭＰＵアク
セス要求が連続しても４０回に１回はＤＭＡアクセスが
可能となる。ここで、計時終了となる時間を変更するこ
とによってＤＭＡアクセスが可能となる割合を変更でき
ることは勿論である。
【００２７】上記した具体的実施例から以下の構成を有
する技術的思想が導き出される。 （１） 所定の優先度でＲＡＭにアクセス可能なＭＰＵ
と、このＭＰＵの優先度よりも低い優先度で前記ＲＡＭ
にアクセス可能なＤＭＡコントローラと、ＤＭＡコント
ローラによるＲＡＭへのアクセス要求があったときに、
計時を開始するタイマーと、このタイマーが所定時間を
計時するまではＭＰＵによるＲＡＭへのアクセス要求を
優先し、前記タイマーが所定時間を計時したときにＤＭ
Ａコントローラによる前記ＲＡＭへのアクセス要求を優
先すべく優先度を切り換えるバスアービターと、を具備
したことを特徴とするメモリアクセス制御装置。 （２） ＭＰＵによるアクセス要求が優先されているか
あるいは、ＤＭＡコントローラによるアクセス要求が優
先されているかによって、ＲＡＭに対する接続状態を変
更する双方向バッファを具備したことを特徴とする構成
（１） 記載のメモリアクセス制御装置。
する技術的思想が導き出される。 （１） 所定の優先度でＲＡＭにアクセス可能なＭＰＵ
と、このＭＰＵの優先度よりも低い優先度で前記ＲＡＭ
にアクセス可能なＤＭＡコントローラと、ＤＭＡコント
ローラによるＲＡＭへのアクセス要求があったときに、
計時を開始するタイマーと、このタイマーが所定時間を
計時するまではＭＰＵによるＲＡＭへのアクセス要求を
優先し、前記タイマーが所定時間を計時したときにＤＭ
Ａコントローラによる前記ＲＡＭへのアクセス要求を優
先すべく優先度を切り換えるバスアービターと、を具備
したことを特徴とするメモリアクセス制御装置。 （２） ＭＰＵによるアクセス要求が優先されているか
あるいは、ＤＭＡコントローラによるアクセス要求が優
先されているかによって、ＲＡＭに対する接続状態を変
更する双方向バッファを具備したことを特徴とする構成
（１） 記載のメモリアクセス制御装置。
【００２８】
【発明の効果】本発明によれば、優先度の高い方のアク
セスが連続しても優先度の低い方の処理を定期的に行う
ようにしたので、優先度の低い方の処理を長時間中断さ
せることがなくかつ、優先度の高い方の処理の中断の度
合いも少なくなり、したがって、アクセス手段のパフォ
ーマンスの低下を防ぐことができる。
セスが連続しても優先度の低い方の処理を定期的に行う
ようにしたので、優先度の低い方の処理を長時間中断さ
せることがなくかつ、優先度の高い方の処理の中断の度
合いも少なくなり、したがって、アクセス手段のパフォ
ーマンスの低下を防ぐことができる。
【図１】本発明の一実施例に係るメモリアクセス制御装
置の構成を示す図である。
置の構成を示す図である。
【図２】図１に示すバスアービターの動作を示す図であ
る。
る。
【図３】バスアービターの内部構成を示す図である。
【図４】バスアービターの動作をまとめた図である。
【図５】従来技術の問題点を説明するための図である。
１…タイマー、２…バスアービター、３…ＲＡＭ、４…
双方向バッファ、５…ＭＰＵ、６…命令ＲＯＭ、７…Ｍ
ＰＵ要求判断回路、８…ＤＭＡ要求判断回路、９…タイ
マー計時中判断回路。
双方向バッファ、５…ＭＰＵ、６…命令ＲＯＭ、７…Ｍ
ＰＵ要求判断回路、８…ＤＭＡ要求判断回路、９…タイ
マー計時中判断回路。
Claims (2)
- 【請求項１】 所定の優先度で特定のメモリにアクセス
可能な第１のアクセス手段と、この第１のアクセス手段
の優先度よりも低い優先度で前記特定のメモリにアクセ
ス可能な第２のアクセス手段と、 第２のアクセス手段による前記特定のメモリへのアクセ
ス要求があったときに計時を開始する計時手段と、 この計時手段が特定の計時条件を満たすまでは第１のア
クセス手段による前記特定のメモリへのアクセス要求を
優先し、前記計時手段が特定の計時条件を満たしたとき
に第２のアクセス手段による前記特定のメモリへのアク
セス要求を優先すべく優先度を切り換える制御手段と、
を具備したことを特徴とするメモリアクセス制御装置。 - 【請求項２】 第１のアクセス手段によるアクセス要求
が優先されているかあるいは、第２のアクセス手段によ
るアクセス要求が優先されているかによって前記特定の
メモリに対する接続状態を変更する変更手段を具備した
ことを特徴とする請求項１記載のメモリアクセス制御装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11109394A JPH07319756A (ja) | 1994-05-25 | 1994-05-25 | メモリアクセス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11109394A JPH07319756A (ja) | 1994-05-25 | 1994-05-25 | メモリアクセス制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07319756A true JPH07319756A (ja) | 1995-12-08 |
Family
ID=14552211
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11109394A Pending JPH07319756A (ja) | 1994-05-25 | 1994-05-25 | メモリアクセス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07319756A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009147744A1 (ja) * | 2008-06-06 | 2009-12-10 | 三菱電機株式会社 | バス調停装置 |
| JP4774152B2 (ja) * | 1999-01-08 | 2011-09-14 | インテル・コーポレーション | 統合されたメモリ・アーキテクチャにおけるアービトレーションのための方法および装置 |
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1994
- 1994-05-25 JP JP11109394A patent/JPH07319756A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4774152B2 (ja) * | 1999-01-08 | 2011-09-14 | インテル・コーポレーション | 統合されたメモリ・アーキテクチャにおけるアービトレーションのための方法および装置 |
| WO2009147744A1 (ja) * | 2008-06-06 | 2009-12-10 | 三菱電機株式会社 | バス調停装置 |
| JP5106630B2 (ja) * | 2008-06-06 | 2012-12-26 | 三菱電機株式会社 | バス調停装置 |
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