JP2004334361A - マルチポートメモリ - Google Patents
マルチポートメモリ Download PDFInfo
- Publication number
- JP2004334361A JP2004334361A JP2003126229A JP2003126229A JP2004334361A JP 2004334361 A JP2004334361 A JP 2004334361A JP 2003126229 A JP2003126229 A JP 2003126229A JP 2003126229 A JP2003126229 A JP 2003126229A JP 2004334361 A JP2004334361 A JP 2004334361A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- access
- microprocessor
- wait
- port memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Abstract
【課題】マルチポートメモリ４にアクセスする複数のマイクロプロセッサ１ａ，１ｂの演算性能を低下させないようにする。
【解決手段】調停回路２が、ウエイト信号から所定時間以上アクセス待ち状態が継続したことを検出するとタイマ信号を出力するウエイトタイマ７ａ，７ｂと、複数のマイクロプロセッサ１ａ，１ｂからのアクセス信号が競合した場合には、タイマ信号に基づき一方のマイクロプロセッサ１ａがマルチポートメモリ４にアクセスできるように切替信号を出力すると共に他のマイクロプロセッサ１ｂに対してはアクセス待ち示すウエイト信号を出力するアクセス権判定手段５と、切替信号に基いて該当するマイクロプロセッサ１ｂからの信号を切替えてシングルポートメモリ３に出力してアクセス可能にする切替手段とを設ける。
【選択図】 図１
【解決手段】調停回路２が、ウエイト信号から所定時間以上アクセス待ち状態が継続したことを検出するとタイマ信号を出力するウエイトタイマ７ａ，７ｂと、複数のマイクロプロセッサ１ａ，１ｂからのアクセス信号が競合した場合には、タイマ信号に基づき一方のマイクロプロセッサ１ａがマルチポートメモリ４にアクセスできるように切替信号を出力すると共に他のマイクロプロセッサ１ｂに対してはアクセス待ち示すウエイト信号を出力するアクセス権判定手段５と、切替信号に基いて該当するマイクロプロセッサ１ｂからの信号を切替えてシングルポートメモリ３に出力してアクセス可能にする切替手段とを設ける。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、複数のマイクロプロセッサによるアクセスを可能とするマルチポートメモリに関する。
【０００２】
【従来の技術】
今日、複数のマイクロプロセッサでメモリが共有される場合があり、この場合にはマルチポートメモリが用いられることがある。このマルチポートメモリには調停回路が設けられて、各マイクロプロセッサからのアクセスを調停回路が先着優先で調停してシングルポートメモリにアクセスできるようにしている（特許文献１参照）。
【０００３】
このようなマルチポートメモリの従来構成を図１１を参照して説明する。
【０００４】
当該マルチポートメモリ４は、複数のマイクロプロセッサ１ａ，１ｂ間のデータ受渡しを行う際の調停を行う調停回路２、データが格納されるシングルポートメモリ３を主要構成としている。
【０００５】
調停回路２は、アクセス権判定手段５と切替手段６とからなり、複数のマイクロプロセッサ１ａ，１ｂから同時にアクセスが発生しても先着優先でアクセスの競合を調停するようになっている。
【０００６】
アクセス権判定手段５は、マイクロプロセッサ１ａ，１ｂからのアクセス信号ＣＳ−Ａ，ＣＳ−Ｂに基づきアクセス権を判定して、アクセスを許可する一方のマイクロプロセッサ１ａ（１ｂ）を示す切替信号ＳＥＬを切替手段６に出力すると共に、アクセス待ちとなるマイクロプロセッサ１ｂ（１ａ）に対してはウエイト信号ＷＡＩＴ−Ｂ（ＷＡＩＴ−Ａ）を出力する。
【０００７】
切替手段６は、切替信号ＳＥＬに基いてマイクロプロセッサ１ａからの信号とマイクロプロセッサ１ｂからの信号とを切替えて、シングルポートメモリ３にアドレス信号ＡＤＲＳ、データ信号ＤＡＴＡ、書込信号ＷＲ、読出信号ＲＤとして出力する。
【０００８】
なお、マイクロプロセッサ１ａからの信号は、アドレス信号ＡＤＲＳ−Ａ、データ信号ＤＡＴＡ−Ａ、書込信号ＷＲ−Ａ、読出信号ＲＤ−Ａである。また、マイクロプロセッサ１ｂからの信号は、アドレス信号ＡＤＲＳ−Ｂ、データ信号ＤＡＴＡ−Ｂ、書込信号ＷＲ−Ｂ、読出信号ＲＤ−Ｂである。
【０００９】
図１２はこのようなマルチポートメモリ４のタイミングチャートを示す図で、マイクロプロセッサ１ａが先着でアクセスすると、アクセス権判定手段５は切替信号ＳＥＬをＡ側選択とし、マイクロプロセッサ１ｂにハイレベルのウエイト信号ＷＡＩＴ−Ｂを出力する。
【００１０】
【特許文献１】
特開２０００−５７７７５号公報
【００１１】
【発明が解決しようとする課題】
しかしながら、上記マルチポートメモリ４では、例えばマイクロプロセッサ１ａが連続してアクセスすると切替信号ＳＥＬがＡ側選択の状態を継続するので、マイクロプロセッサ１ｂにはウエイト信号ＷＡＩＴ−Ｂが出力されつづけてアクセス待ち状態を継続するようになるため以下のような問題が発生する。
【００１２】
即ち、例えばマイクロプロセッサ１ａがアクセスしている間は、マイクロプロセッサ１ｂがウエイト信号ＷＡＩＴ−Ｂにより演算を停止するので、当該マイクロプロセッサ１ｂの演算性能が低下してしまう問題がある。
【００１３】
また、マイクロプロセッサ１ａがアクセスを継続しマイクロプロセッサ１ｂがアクセス待ちを続けると、マイクロプロセッサ１ｂは割込処理などの緊急処理を実行することができないため、結果的に緊急処理に対する応答性能が低下してしまう問題がある。
【００１４】
さらに、マイクロプロセッサ１ａが負荷の低い処理を実施し、マイクロプロセッサ１ｂが負荷の高い処理を実施している場合でも、マイクロプロセッサ１ａがアクセスを継続すると、この間マイクロプロセッサ１ｂはアクセス待ち状態を継続するため、よりマイクロプロセッサ１ｂの負荷が大きくなり結果として性能が低下してしまう問題がある。
【００１５】
そこで、本発明は、マイクロプロセッサの演算性能低下を抑制すると共に、緊急時に対する応答時間を短くして効率的なメモリアクセスを可能にしたマルチポートメモリを提供することを目的とする。
【００１６】
【課題を解決するための手段】
上記課題を解決するため、本発明は、シングルポートメモリと、該シングルポートメモリに複数のマイクロプロセッサによるアクセスの競合が発生した際に、一方のマイクロプロセッサに対してはアクセスを許可し、他方のマイクロプロセッサに対してはウエイト信号を出力してアクセス待ちにすることでアクセスの調停を行う調停回路とを有するマルチポートメモリにおいて、調停回路が、他方のマイクロプロセッサに対するウエイト信号の出力継続時間を計時して、当該計時した時間が所定時間に達するとタイマ信号を出力するウエイトタイマと、タイマ信号を受信すると、一方のマイクロプロセッサのアクセスが一段落した後に、他方のマイクロプロセッサによるマルチポートメモリへのアクセスができるように切替信号を出力するアクセス権判定手段と、切替信号に基づいて、該当するマイクロプロセッサがシングルポートメモリにアクセスできるように切替える切替手段とを有することを特徴とする。
【００１７】
この構成によれば、１つのマイクロプロセッサのアクセスが連続した場合においては、ウエイトタイマが所定時間以上アクセス待ち状態が継続したことを検出し、タイマ信号をアクセス権判定手段に出力し、アクセス権判定手段においてアクセス権をウエイト信号の出ていた側に切替るため、他方のマイクロプロセッサのアクセス待ち状態が所定時間以上にならないようにすることができる。
【００１８】
これにより、マイクロプロセッサの演算性能が低下することを抑制し、割込処理などの緊急処理についても所定時間以内に応答することができる。
【００１９】
また、別の発明は、シングルポートメモリと、該シングルポートメモリに複数のマイクロプロセッサによるアクセスの競合が発生した際に、一方のマイクロプロセッサに対してはアクセスを許可し、他方のマイクロプロセッサに対してはウエイト信号を出力してアクセス待ちにすることでアクセスの調停を行う調停回路とを有するマルチポートメモリにおいて、調停回路が、他方のマイクロプロセッサに対するウエイト信号とマイクロプロセッサからの読出し信号又は書込み信号を検出して、当該検出回数が所定回数に達するとカウント信号を出力するウエイトカウンタと、カウント信号を受信すると、一方のマイクロプロセッサのアクセスが一段落した後に、他方のマイクロプロセッサによるマルチポートメモリへのアクセスができるように切替信号を出力するアクセス権判定手段と、切替信号に基づいて、該当するマイクロプロセッサがシングルポートメモリにアクセスできるように切替える切替手段とを有することを特徴とする。
【００２０】
この構成によれば、１つのマイクロプロセッサのアクセスが連続した場合においては、ウエイトカウンタが所定時間以上アクセス待ち状態が継続したことを検出し、カウント信号をアクセス権判定手段に出力し、アクセス権判定手段においてアクセス権をウエイト信号の出ていた側に切替るため、他方のプロセッサのアクセス待ち状態が一定アクセス回数以上にならないようにすることができる。また、ウエイトカウンタの設定をプロセッサ個別に設定することができる。
【００２１】
これにより、マイクロプロセッサの演算性能が低下することを抑制し、割込処理などの緊急処理についても所定時間以内に応答することができる。また、ウエイトカウンタにおけるアクセス回数を可変に設定できるようにしたので、マイクロプロセッサの優先度に応じて設定することにより演算性能を向上させることができる。
【００２２】
【発明の実施の形態】
本発明の実施の形態を図を参照して説明する。なお、従来と同一構成に関して、同一符号を付して説明を適宜省略する。
【００２３】
図１は、本実施の形態の説明に適用されるマルチポートメモリ４の概略構成を示すブロック図で、複数のマイクロプロセッサ１ａ，１ｂとの間のアクセスの競合を調停するために設けられた調停回路２、データが格納されるシングルポートメモリ３を主要構成として、調停回路２はマイクロプロセッサ１ａ，１ｂ及びシングルポートメモリ３と接続されている。
【００２４】
この調停回路２は、アクセス権判定手段５、切替手段６、ウエイトタイマ７ａ，７ｂを有して、複数のマイクロプロセッサ１ａ，１ｂから同時にアクセスが発生しても所定時間毎にアクセス権を切替るように構成されている。
【００２５】
アクセス権判定手段５は、マイクロプロセッサ１ａ，１ｂからのアクセス信号ＣＳ−Ａ，ＣＳ−Ｂに基づきアクセス権を判定し切替信号ＳＥＬ及びウエイト信号ＷＡＩＴ−Ａ，ＷＡＩＴ−Ｂを出力する。
【００２６】
切替手段６は、切替信号ＳＥＬに基いてマイクロプロセッサ１ａ，１ｂからのアドレス信号ＡＤＲＳ−Ａ，ＡＤＲＳ−Ｂ、データ信号ＤＡＴＡ−Ａ，ＤＡＴＡ−Ｂ、書込信号ＷＲ−Ａ，ＷＲ−Ｂ、読出信号ＲＤ−Ａ，ＲＤ−Ｂを切替えてシングルポートメモリ３にアドレス信号ＡＤＲＳ、データ信号ＤＡＴＡ、書込信号ＷＲ、読出信号ＲＤとして出力する。
【００２７】
ウエイトタイマ７ａ，７ｂは、ウエイト信号ＷＡＩＴ−Ａ，ＷＡＩＴ−Ｂから所定時間以上アクセス待ち状態が継続したことを検出（計時）するとタイマ信号ＴＩＭＥ−Ａ、ＴＩＭＥ−Ｂを出力する。
【００２８】
図２は、このような構成のタイミングチャートである。マイクロプロセッサ１ａが、アクセス中にマイクロプロセッサ１ｂのアクセス信号ＣＳ−Ｂが入るとアクセス権判定手段５は、マイクロプロセッサ１ｂにＢ側のウエイト信号ＷＡＩＴ−Ｂを返し、このウエイト信号ＷＡＩＴ−Ｂにより、マイクロプロセッサ１ｂは、アクセス待ち状態となる。
【００２９】
そして、マイクロプロセッサ１ａのアクセスが連続し、ウエイトタイマ７ｂがタイマ設定時間ｔｂを超えるとタイマ信号ＴＩＭＥ−Ｂがアクセス権判定手段５に出力される。
【００３０】
アクセス権判定手段５は、タイマ信号ＴＩＭＥ−Ｂを検出すると、マイクロプロセッサ１ａからの読出信号ＲＤ−Ａ又は書込信号ＷＲ−Ａが一旦終了した時点で、切替信号ＳＥＬをＡ側からＢ側に切替える。
【００３１】
切替手段６は、切替信号ＳＥＬがＡ側からＢ側に切替えられたことにより、読出信号ＲＤ、書込信号ＷＲ、アドレス信号ＡＤＲＳ、データ信号ＤＡＴＡを、読出信号ＲＤ−Ａから読出信号ＲＤ−Ｂに、書込信号ＷＲ−Ａから書込信号ＷＲ−Ｂに、アドレス信号ＡＤＲＳ−Ａからアドレス信号ＡＤＲＳ−Ｂに、データ信号ＤＡＴＡ−Ａからデータ信号ＤＡＴＡ−Ｂにそれぞれ切替る。
【００３２】
同様にマイクロプロセッサ１ｂがアクセス中に、マイクロプロセッサ１ａのアクセス信号ＣＳ−Ａが入るとアクセス権判定手段５は、マイクロプロセッサ１ａにウエイト信号ＷＡＩＴ−Ａを返し、当該ウエイト信号ＷＡＩＴ−Ａにより、マイクロプロセッサ１ａは、アクセス待ち状態となる。
【００３３】
そして、マイクロプロセッサ１ｂのアクセスが連続し、ウエイトタイマ７ａのタイマ設定時間ｔａを超えるとタイマ信号ＴＩＭＥ−Ａがアクセス権判定手段５に出力される。
【００３４】
アクセス権判定手段５では、タイマ信号ＴＩＭＥ−Ａを検出すると、マイクロプロセッサ１ｂからの読出信号ＲＤ−Ｂ又は書込信号ＷＲ−Ｂが一旦終了した時点で、切替信号ＳＥＬをＢ側からＡ側に切替える。
【００３５】
切替手段６は、切替信号ＳＥＬがＢ側からＡ側に変化したことにより、読出信号ＲＤ、書込信号ＷＲ、アドレス信号ＡＤＲＳ、データ信号ＤＡＴＡを、各々読出信号ＲＤ−Ｂから読出信号ＲＤ−Ａに、書込信号ＷＲ−Ｂから書込信号ＷＲ−Ａに、アドレス信号ＡＤＲＳ−Ｂからアドレス信号ＡＤＲＳ−Ａに、データ信号ＤＡＴＡ−Ｂからデータ信号ＤＡＴＡ−Ａにそれぞれ切替る。
【００３６】
以上説明したような構成により、マイクロプロセッサ１ａ，１ｂのアクセス待ち状態が所定時間以上にならず、これらマイクロプロセッサ１ａ，１ｂの演算性能低下が抑制でき、また割込処理などの緊急処理についても所定時間以内に応答することができるようになる。
【００３７】
なお、ウエイトタイマのタイマ設定時間ｔａ、ｔｂをマイクロプロセッサ個別に設定することも可能であり、この場合にはウエイトタイマのタイマ設定時間ｔａ、ｔｂを予め優先度に応じて設定することができるため演算性能を向上させることが可能になる。
【００３８】
次に、本発明の第２の実施の形態を図を参照して説明する。なお、上述した実施の形態と同一構成に関しては同一符号を用い説明を適宜省略する。
【００３９】
図３は、本実施の形態の説明に適用されるマルチポートメモリの概略構成を示すブロック図で、基本的には図１に示す構成と略同じであるが、図１におけるウエイトタイマ７ｂを省略した点が大きく相違している。
【００４０】
即ち、調停回路２においてウエイト信号ＷＡＩＴ−Ａから所定時間以上アクセス待ち状態が継続したことを検出しタイマ信号ＴＩＭＥ−Ａを出力するウエイトタイマ７ａを有し、複数のマイクロプロセッサ１ａ，１ｂから同時にアクセスが発生してもマイクロプロセッサ１ａのアクセス待ち状態が所定時間以内となるようにしている。
【００４１】
図４は、このような構成のタイミングチャートで、マイクロプロセッサ１ｂのアクセスが連続した場合に、ウエイトタイマ７ａがタイマ設定時間ｔａを計時するとタイマ信号ＷＡＩＴ−Ａがアクセス権判定手段５に出力される。
【００４２】
アクセス権判定手段５では、タイマ信号ＷＡＩＴ−Ａを検出すると、マイクロプロセッサ１ｂからの読出信号ＲＤ−Ｂ又は書込信号ＷＲ−Ｂが一旦終了した時点で、切替信号ＳＥＬをＢ側からＡ側に切替える。
【００４３】
切替手段６は、切替信号ＳＥＬがＢ側からＡ側に変化したことにより、読出信号ＲＤ、書込信号ＷＲ、アドレス信号ＡＤＲＳ、データ信号ＤＡＴＡを、Ｂ側読出信号ＲＤ−ＢからＡ側読出信号ＲＤ−Ａに、Ｂ側書込信号ＷＲ−ＢからＡ側書込信号ＷＲ−Ａに、Ｂ側アドレス信号ＡＤＲＳ−ＢからＡ側アドレス信号ＡＤＲＳ−Ａに、Ｂ側データ信号ＤＡＴＡ−ＢからＡ側データ信号ＤＡＴＡ−Ａにそれぞれ切替る。
【００４４】
同様に、マイクロプロセッサ１ｂがアクセスを行うと、アクセス信号ＣＳ−Ｂがアクセス権判定手段５に出力される。
【００４５】
アクセス権判定手段５では、マイクロプロセッサ１ａからの読出信号ＲＤ−Ａ又は書込信号ＷＲ−Ａが一旦終了した時点で、切替信号ＳＥＬをＡ側からＢ側に切替える。
【００４６】
このように、マイクロプロセッサ１ｂのアクセスが連続した場合に、ウエイトタイマ７ａがタイマ設定時間ｔａ以上アクセスが継続したことを検出するとタイマ信号ＴＩＭＥ−Ａがアクセス権判定手段５に出力され、当該アクセス権判定手段５はアクセス権をＡ側に切替るため、マイクロプロセッサ１ａのアクセス待ち状態が所定時間以上にならないようにすることができる。
【００４７】
従って、マイクロプロセッサ１ａの演算性能が低下するのを抑制できると共に、割込処理などの緊急処理についても所定時間以内に応答することが可能になって演算性能の向上が図れる。
【００４８】
次に、本発明の第３の実施の形態を図を参照して説明する。なお、上述した実施の形態と同一構成に関しては同一符号を用い説明を適宜省略する。
【００４９】
図５は、本実施の形態の説明に適用されるマルチポートメモリの概略構成を示すブロック図で、基本的には図１に示す構成と略同じであるが、図１におけるウエイトタイマ７ａ，７ｂのタイマ設定時間ｔａ，ｔｂをマイクロプロセッサ１ａ，１ｂから設定できるようにしたものである。
【００５０】
即ち、調停回路２において、ウエイト信号ＷＡＩＴ−Ａ，ＷＡＩＴ−Ｂから所定時間以上アクセス待ち状態が継続したことを検出すると、タイマ信号ＴＩＭＥ−Ａ、ＴＩＭＥ−Ｂを出力するウエイトタイマ７ａ，７ｂにおけるタイマ設定時間ｔａ，ｔｂを個別に設定できるようにしている。
【００５１】
これにより、マイクロプロセッサ１ａ，１ｂの優先度に応じてタイマ設定時間ｔａ，ｔｂが当該マイクロプロセッサ１ａ，１ｂから設定でき、マイクロプロセッサ１ａ，１ｂの演算性能低下が抑制されると共に、割込処理などの緊急処理についても所定時間以内に応答することができるようになる。
【００５２】
次に、本発明の第４の実施の形態を図を参照して説明する。なお、上述した実施の形態と同一構成に関しては同一符号を用い説明を適宜省略する。
【００５３】
図６は、本実施の形態の説明に適用されるマルチポートメモリの概略構成を示すブロック図で、図１に示す調停回路２におけるウエイトタイマ７ａ，７ｂの代わりにウエイト信号ＷＡＩＴ−Ａ，ＷＡＩＴ−Ｂから一定回数以上の読出信号ＲＤ又は書込信号ＷＲ、即ちアクセス待ち状態での一定回数以上のアクセス回数があったことを検出しカウント信号ＣＮＴ−Ａ，ＣＮＴ−Ｂを出力する複数のウエイトカウンタ８ａ、８ｂを設けた点が異なっている。
【００５４】
これにより、複数のマイクロプロセッサ１ａ，１ｂから同時にアクセスが発生しても一定アクセス回数でアクセス権を切替ることが可能になる。
【００５５】
図７は、このような構成のタイミングチャートで、マイクロプロセッサ１ａがアクセス中にマイクロプロセッサ１ｂのアクセス信号ＣＳ−Ｂが入ると、アクセス権判定手段５はマイクロプロセッサ１ｂにＢ側のウエイト信号ＷＡＩＴ−Ｂを出力し、このウエイト信号ＷＡＩＴ−Ｂにより、マイクロプロセッサ１ｂはアクセス待ち状態となる。
【００５６】
そして、マイクロプロセッサ１ａのアクセスが連続し、Ｂ側ウエイトカウンタ８ｂのカウンタ設定回数ｎｂを超えるとＢ側のカウント信号ＣＮＴ−Ｂがアクセス権判定手段５に出力される。
【００５７】
アクセス権判定手段５は、Ｂ側のカウント信号ＣＮＴ−Ｂを検出すると、マイクロプロセッサ１ａからの読出信号ＲＤ−Ａ又は書込信号ＷＲ−Ａが一旦終了した時点で、切替信号ＳＥＬをＡ側からＢ側に変化させる。
【００５８】
切替手段６は、切替信号ＳＥＬがＡ側からＢ側に変化したことにより、読出信号ＲＤ、書込信号ＷＲ、アドレス信号ＡＤＲＳ、データ信号ＤＡＴＡを、読出信号ＲＤ−Ａから読出信号ＲＤ−Ｂに、書込信号ＷＲ−Ｂから書込信号ＷＲ−Ｂに、アドレス信号ＡＤＲＳ−Ａからアドレス信号ＡＤＲＳ−Ｂに、データ信号ＤＡＴＡ−Ａからデータ信号ＤＡＴＡ−Ｂにそれぞれ切替る。
【００５９】
同様にマイクロプロセッサ１ｂがアクセス中にマイクロプロセッサ１ａのアクセス信号ＣＳ−Ａが入るとアクセス権判定手段５は、マイクロプロセッサ１ａにウエイト信号ＷＡＩＴ−Ａを返す。
【００６０】
ウエイト信号ＷＡＩＴ−Ａが有効となると、マイクロプロセッサ１ａは、アクセス待ち状態となる。
【００６１】
そして、マイクロプロセッサ１ｂのアクセスが連続し、ウエイトカウンタ８ａのカウンタ設定回数ｎａを超えるとカウント信号ＣＮＴ−Ａがアクセス権判定手段５に出力される。
【００６２】
アクセス権判定手段５では、カウント信号ＣＮＴ−Ａを検出すると、マイクロプロセッサ１ｂからの読出信号ＲＤ−Ｂ又は書込信号ＷＲ−Ｂが一旦終了した時点で、切替信号ＳＥＬをＢ側からＡ側に変化させる。
【００６３】
切替手段６は、切替信号ＳＥＬがＢ側からＡ側に変化したことにより、読出信号ＲＤ、書込信号ＷＲ、アドレス信号ＡＤＲＳ、データ信号ＤＡＴＡを、読出信号ＲＤ−Ｂから読出信号ＲＤ−Ａに、書込信号ＷＲ−Ｂから書込信号ＷＲ−Ａに、アドレス信号ＡＤＲＳ−Ｂからアドレス信号ＡＤＲＳ−Ａに、データ信号ＤＡＴＡ−Ｂからデータ信号ＤＡＴＡ−Ａにそれぞれ切替る。
【００６４】
このように、マイクロプロセッサ１ａ又はマイクロプロセッサ１ｂのアクセスが連続した場合において、ウエイトカウンタ８ａ、８ｂが一定アクセス回数継続したことを検出し、カウント信号ＣＮＴ−Ａ、ＣＮＴ−Ｂをアクセス権判定手段５に出力し、アクセス権判定手段５において切替信号ＳＥＬをウエイト信号ＷＡＩＴ−Ａ，ＷＡＩＴ−Ｂの出ていた側に切替るため、マイクロプロセッサ１ａ，１ｂのアクセス待ち状態が所定時間以上にならないようになり、マイクロプロセッサ１ａ，１ｂの演算性能が低下することを抑制すること、割込処理などの緊急処理についても所定時間以内に応答することができるようになる。
【００６５】
また、ウエイトカウンタのカウント設定値ｎａ、ｎｂを予め優先度に応じて設定することができることにより演算性能を向上させることができるようになる。
【００６６】
なお、ウエイトカウンタのカウント設定ｎａ、ｎｂをマイクロプロセッサ１ａ，１ｂ毎に個別に設定することも可能である。
【００６７】
次に、本発明の第５の実施の形態を図を参照して説明する。なお、上述した実施の形態と同一構成に関しては同一符号を用い説明を適宜省略する。
【００６８】
図８は、本実施の形態の説明に適用されるマルチポートメモリの概略構成を示すブロック図で、図６に示す構成に対し、ウエイトカウンタ８ｂを省略した構成となっている。
【００６９】
これにより、ウエイト信号ＷＡＩＴ−Ａから所定時間以上アクセス待ち状態が継続したことを検出しカウント信号ＣＮＴ−Ａを出力するウエイトカウンタ８ａにより、複数のマイクロプロセッサ１ａ，１ｂから同時にアクセスが発生してもマイクロプロセッサ１ａのアクセス権が所定時間以内で取得可能な構成となっている。
【００７０】
図９は、このような構成のタイミングチャートで、マイクロプロセッサ１ｂのアクセスが連続した場合に、ウエイトカウンタ８ａのカウント設定値ｎａを超えるとカウント信号ＣＮＴ−Ａがアクセス権判定手段５に出力される。
【００７１】
アクセス権判定手段５は、カウント信号ＣＮＴ−Ａを検出すると、マイクロプロセッサ１ｂからの読出信号ＲＤ−Ｂ又は書込信号ＷＲ−Ｂが一旦終了した時点で、切替信号ＳＥＬをＢ側からＡ側に変化させる。
【００７２】
切替手段６は、切替信号ＳＥＬがＢ側からＡ側に変化したことにより、読出信号ＲＤ、書込信号ＷＲ、アドレス信号ＡＤＲＳ、データ信号ＤＡＴＡを、読出信号ＲＤ−Ｂから読出信号ＲＤ−Ａに、書込信号ＷＲ−Ｂから書込信号ＷＲ−Ａに、アドレス信号ＡＤＲＳ−ＢからＡ側のアドレス信号ＡＤＲＳ−Ａ、データ信号ＤＡＴＡ−Ｂからデータ信号ＤＡＴＡ−Ａにそれぞれ切替る。
【００７３】
同様に、マイクロプロセッサ１ｂがアクセスを行うと、アクセス信号ＣＳ−Ｂがアクセス権判定手段５に出力される。
【００７４】
アクセス権判定手段５では、マイクロプロセッサ１ａからの読出信号ＲＤ−Ａ又は書込信号ＷＲ−Ａが一旦終了した時点で、切替信号ＳＥＬをＡ側からＢ側に切替える。
【００７５】
このようにマイクロプロセッサ１ｂのアクセスが連続した場合に、ウエイトカウンタ８ａがカウント設定値ｎａ以上アクセスが継続したことを検出し、カウント信号ＣＮＴ−Ａをアクセス権判定手段５に出力し、アクセス権判定手段５がアクセス権をＡ側に切替るため、マイクロプロセッサ１ａのアクセス待ち状態が所定時間以上にならないようにすることが可能になる。
【００７６】
従って、マイクロプロセッサ１ａの演算性能が低下することを抑制すること、割込処理などの緊急処理についても所定時間以内に応答することにより演算性能を向上させることができる。
【００７７】
次に、本発明の第６の実施の形態を図を参照して説明する。なお、上述した実施の形態と同一構成に関しては同一符号を用い説明を適宜省略する。
【００７８】
図１０は、本実施の形態の説明に適用されるマルチポートメモリの概略構成を示すブロック図で、図６に示す調停回路２において、ウエイトカウンタ８ａ，８ｂのカウント設定値ｎａ，ｎｂを設定できるようにしたものである。
【００７９】
即ち、ウエイト信号ＷＡＩＴ−Ａ，ＷＡＩＴ−Ｂから一定回数以上継続してアクセスがあったことを検出しカウント信号ＣＮＴ−Ａ、ＣＮＴ−Ｂを出力するウエイトカウンタ８ａ，８ｂにおいて、カウント設定値ｎａ，ｎｂを可変できるようにし、マイクロプロセッサ１ａ，１ｂの優先度に応じて動的にカウント設定値ｎａ，ｎｂをマイクロプロセッサ１ａ，１ｂから設定することができるようになっている。
【００８０】
これにより、第４実施の形態と同様に、マイクロプロセッサ１ａ，１ｂのアクセス待ち状態が所定時間以上にならないようにすることが可能となり、ウエイトカウンタ８ａ、８ｂのカウント設定値ｎａ、ｎｂを個別に設定することも可能となって、演算性能を向上させることができる。
【００８１】
【発明の効果】
以上説明したように、本発明によれば、調停回路が、ウエイト信号から所定時間以上アクセス待ち状態が継続したことを検出するとタイマ信号又はカウント信号を出力するウエイトタイマ又はウエイトカウンタと、複数のマイクロプロセッサからのアクセス信号が競合した場合には、タイマ信号又はカウント信号に基づき一方のマイクロプロセッサがマルチポートメモリにアクセスできるように切替信号を出力すると共に他のマイクロプロセッサに対してはアクセス待ち示すウエイト信号を出力するアクセス権判定手段と、切替信号に基いて該当するマイクロプロセッサからの信号を切替えてシングルポートメモリに出力してアクセス可能にする切替手段とを設けたので、一方のマイクロプロセッサのアクセス待ち状態が所定時間以上にならないようにすることができ、当該マイクロプロセッサの演算性能が低下することが抑制できるようになる。
【図面の簡単な説明】
【図１】本発明の第１の形態を示すマルチポートメモリの構成図である。
【図２】本発明の第１の形態にかかるマルチポートメモリのタイミングチャートである。
【図３】本発明の第２の形態にかかるマルチポートメモリの構成図である。
【図４】本発明の第２の形態にかかるマルチポートメモリのタイミングチャートである。
【図５】本発明の第３の形態にかかるマルチポートメモリの構成図である。
【図６】本発明の第４の形態にかかるマルチポートメモリの構成図である。
【図７】本発明の第４の形態にかかるマルチポートメモリのタイミングチャートである。
【図８】本発明の第５の形態にかかるマルチポートメモリの構成図である。
【図９】本発明の第５の形態にかかるマルチポートメモリのタイミングチャートである。
【図１０】本発明の第６の形態にかかるマルチポートメモリの構成図である。
【図１１】従来のマルチポートメモリの構成図である。
【図１２】従来のマルチポートメモリのタイミングチャートである。
【符号の説明】
１ａ，１ｂ マイクロプロセッサ
２ 調停回路
３ シングルポートメモリ
４ マルチポートメモリ
５ アクセス権判定手段
６ 切替手段
７ａ，７ｂ ウエイトタイマ
８ａ、８ｂ ウエイトカウンタ
【発明の属する技術分野】
本発明は、複数のマイクロプロセッサによるアクセスを可能とするマルチポートメモリに関する。
【０００２】
【従来の技術】
今日、複数のマイクロプロセッサでメモリが共有される場合があり、この場合にはマルチポートメモリが用いられることがある。このマルチポートメモリには調停回路が設けられて、各マイクロプロセッサからのアクセスを調停回路が先着優先で調停してシングルポートメモリにアクセスできるようにしている（特許文献１参照）。
【０００３】
このようなマルチポートメモリの従来構成を図１１を参照して説明する。
【０００４】
当該マルチポートメモリ４は、複数のマイクロプロセッサ１ａ，１ｂ間のデータ受渡しを行う際の調停を行う調停回路２、データが格納されるシングルポートメモリ３を主要構成としている。
【０００５】
調停回路２は、アクセス権判定手段５と切替手段６とからなり、複数のマイクロプロセッサ１ａ，１ｂから同時にアクセスが発生しても先着優先でアクセスの競合を調停するようになっている。
【０００６】
アクセス権判定手段５は、マイクロプロセッサ１ａ，１ｂからのアクセス信号ＣＳ−Ａ，ＣＳ−Ｂに基づきアクセス権を判定して、アクセスを許可する一方のマイクロプロセッサ１ａ（１ｂ）を示す切替信号ＳＥＬを切替手段６に出力すると共に、アクセス待ちとなるマイクロプロセッサ１ｂ（１ａ）に対してはウエイト信号ＷＡＩＴ−Ｂ（ＷＡＩＴ−Ａ）を出力する。
【０００７】
切替手段６は、切替信号ＳＥＬに基いてマイクロプロセッサ１ａからの信号とマイクロプロセッサ１ｂからの信号とを切替えて、シングルポートメモリ３にアドレス信号ＡＤＲＳ、データ信号ＤＡＴＡ、書込信号ＷＲ、読出信号ＲＤとして出力する。
【０００８】
なお、マイクロプロセッサ１ａからの信号は、アドレス信号ＡＤＲＳ−Ａ、データ信号ＤＡＴＡ−Ａ、書込信号ＷＲ−Ａ、読出信号ＲＤ−Ａである。また、マイクロプロセッサ１ｂからの信号は、アドレス信号ＡＤＲＳ−Ｂ、データ信号ＤＡＴＡ−Ｂ、書込信号ＷＲ−Ｂ、読出信号ＲＤ−Ｂである。
【０００９】
図１２はこのようなマルチポートメモリ４のタイミングチャートを示す図で、マイクロプロセッサ１ａが先着でアクセスすると、アクセス権判定手段５は切替信号ＳＥＬをＡ側選択とし、マイクロプロセッサ１ｂにハイレベルのウエイト信号ＷＡＩＴ−Ｂを出力する。
【００１０】
【特許文献１】
特開２０００−５７７７５号公報
【００１１】
【発明が解決しようとする課題】
しかしながら、上記マルチポートメモリ４では、例えばマイクロプロセッサ１ａが連続してアクセスすると切替信号ＳＥＬがＡ側選択の状態を継続するので、マイクロプロセッサ１ｂにはウエイト信号ＷＡＩＴ−Ｂが出力されつづけてアクセス待ち状態を継続するようになるため以下のような問題が発生する。
【００１２】
即ち、例えばマイクロプロセッサ１ａがアクセスしている間は、マイクロプロセッサ１ｂがウエイト信号ＷＡＩＴ−Ｂにより演算を停止するので、当該マイクロプロセッサ１ｂの演算性能が低下してしまう問題がある。
【００１３】
また、マイクロプロセッサ１ａがアクセスを継続しマイクロプロセッサ１ｂがアクセス待ちを続けると、マイクロプロセッサ１ｂは割込処理などの緊急処理を実行することができないため、結果的に緊急処理に対する応答性能が低下してしまう問題がある。
【００１４】
さらに、マイクロプロセッサ１ａが負荷の低い処理を実施し、マイクロプロセッサ１ｂが負荷の高い処理を実施している場合でも、マイクロプロセッサ１ａがアクセスを継続すると、この間マイクロプロセッサ１ｂはアクセス待ち状態を継続するため、よりマイクロプロセッサ１ｂの負荷が大きくなり結果として性能が低下してしまう問題がある。
【００１５】
そこで、本発明は、マイクロプロセッサの演算性能低下を抑制すると共に、緊急時に対する応答時間を短くして効率的なメモリアクセスを可能にしたマルチポートメモリを提供することを目的とする。
【００１６】
【課題を解決するための手段】
上記課題を解決するため、本発明は、シングルポートメモリと、該シングルポートメモリに複数のマイクロプロセッサによるアクセスの競合が発生した際に、一方のマイクロプロセッサに対してはアクセスを許可し、他方のマイクロプロセッサに対してはウエイト信号を出力してアクセス待ちにすることでアクセスの調停を行う調停回路とを有するマルチポートメモリにおいて、調停回路が、他方のマイクロプロセッサに対するウエイト信号の出力継続時間を計時して、当該計時した時間が所定時間に達するとタイマ信号を出力するウエイトタイマと、タイマ信号を受信すると、一方のマイクロプロセッサのアクセスが一段落した後に、他方のマイクロプロセッサによるマルチポートメモリへのアクセスができるように切替信号を出力するアクセス権判定手段と、切替信号に基づいて、該当するマイクロプロセッサがシングルポートメモリにアクセスできるように切替える切替手段とを有することを特徴とする。
【００１７】
この構成によれば、１つのマイクロプロセッサのアクセスが連続した場合においては、ウエイトタイマが所定時間以上アクセス待ち状態が継続したことを検出し、タイマ信号をアクセス権判定手段に出力し、アクセス権判定手段においてアクセス権をウエイト信号の出ていた側に切替るため、他方のマイクロプロセッサのアクセス待ち状態が所定時間以上にならないようにすることができる。
【００１８】
これにより、マイクロプロセッサの演算性能が低下することを抑制し、割込処理などの緊急処理についても所定時間以内に応答することができる。
【００１９】
また、別の発明は、シングルポートメモリと、該シングルポートメモリに複数のマイクロプロセッサによるアクセスの競合が発生した際に、一方のマイクロプロセッサに対してはアクセスを許可し、他方のマイクロプロセッサに対してはウエイト信号を出力してアクセス待ちにすることでアクセスの調停を行う調停回路とを有するマルチポートメモリにおいて、調停回路が、他方のマイクロプロセッサに対するウエイト信号とマイクロプロセッサからの読出し信号又は書込み信号を検出して、当該検出回数が所定回数に達するとカウント信号を出力するウエイトカウンタと、カウント信号を受信すると、一方のマイクロプロセッサのアクセスが一段落した後に、他方のマイクロプロセッサによるマルチポートメモリへのアクセスができるように切替信号を出力するアクセス権判定手段と、切替信号に基づいて、該当するマイクロプロセッサがシングルポートメモリにアクセスできるように切替える切替手段とを有することを特徴とする。
【００２０】
この構成によれば、１つのマイクロプロセッサのアクセスが連続した場合においては、ウエイトカウンタが所定時間以上アクセス待ち状態が継続したことを検出し、カウント信号をアクセス権判定手段に出力し、アクセス権判定手段においてアクセス権をウエイト信号の出ていた側に切替るため、他方のプロセッサのアクセス待ち状態が一定アクセス回数以上にならないようにすることができる。また、ウエイトカウンタの設定をプロセッサ個別に設定することができる。
【００２１】
これにより、マイクロプロセッサの演算性能が低下することを抑制し、割込処理などの緊急処理についても所定時間以内に応答することができる。また、ウエイトカウンタにおけるアクセス回数を可変に設定できるようにしたので、マイクロプロセッサの優先度に応じて設定することにより演算性能を向上させることができる。
【００２２】
【発明の実施の形態】
本発明の実施の形態を図を参照して説明する。なお、従来と同一構成に関して、同一符号を付して説明を適宜省略する。
【００２３】
図１は、本実施の形態の説明に適用されるマルチポートメモリ４の概略構成を示すブロック図で、複数のマイクロプロセッサ１ａ，１ｂとの間のアクセスの競合を調停するために設けられた調停回路２、データが格納されるシングルポートメモリ３を主要構成として、調停回路２はマイクロプロセッサ１ａ，１ｂ及びシングルポートメモリ３と接続されている。
【００２４】
この調停回路２は、アクセス権判定手段５、切替手段６、ウエイトタイマ７ａ，７ｂを有して、複数のマイクロプロセッサ１ａ，１ｂから同時にアクセスが発生しても所定時間毎にアクセス権を切替るように構成されている。
【００２５】
アクセス権判定手段５は、マイクロプロセッサ１ａ，１ｂからのアクセス信号ＣＳ−Ａ，ＣＳ−Ｂに基づきアクセス権を判定し切替信号ＳＥＬ及びウエイト信号ＷＡＩＴ−Ａ，ＷＡＩＴ−Ｂを出力する。
【００２６】
切替手段６は、切替信号ＳＥＬに基いてマイクロプロセッサ１ａ，１ｂからのアドレス信号ＡＤＲＳ−Ａ，ＡＤＲＳ−Ｂ、データ信号ＤＡＴＡ−Ａ，ＤＡＴＡ−Ｂ、書込信号ＷＲ−Ａ，ＷＲ−Ｂ、読出信号ＲＤ−Ａ，ＲＤ−Ｂを切替えてシングルポートメモリ３にアドレス信号ＡＤＲＳ、データ信号ＤＡＴＡ、書込信号ＷＲ、読出信号ＲＤとして出力する。
【００２７】
ウエイトタイマ７ａ，７ｂは、ウエイト信号ＷＡＩＴ−Ａ，ＷＡＩＴ−Ｂから所定時間以上アクセス待ち状態が継続したことを検出（計時）するとタイマ信号ＴＩＭＥ−Ａ、ＴＩＭＥ−Ｂを出力する。
【００２８】
図２は、このような構成のタイミングチャートである。マイクロプロセッサ１ａが、アクセス中にマイクロプロセッサ１ｂのアクセス信号ＣＳ−Ｂが入るとアクセス権判定手段５は、マイクロプロセッサ１ｂにＢ側のウエイト信号ＷＡＩＴ−Ｂを返し、このウエイト信号ＷＡＩＴ−Ｂにより、マイクロプロセッサ１ｂは、アクセス待ち状態となる。
【００２９】
そして、マイクロプロセッサ１ａのアクセスが連続し、ウエイトタイマ７ｂがタイマ設定時間ｔｂを超えるとタイマ信号ＴＩＭＥ−Ｂがアクセス権判定手段５に出力される。
【００３０】
アクセス権判定手段５は、タイマ信号ＴＩＭＥ−Ｂを検出すると、マイクロプロセッサ１ａからの読出信号ＲＤ−Ａ又は書込信号ＷＲ−Ａが一旦終了した時点で、切替信号ＳＥＬをＡ側からＢ側に切替える。
【００３１】
切替手段６は、切替信号ＳＥＬがＡ側からＢ側に切替えられたことにより、読出信号ＲＤ、書込信号ＷＲ、アドレス信号ＡＤＲＳ、データ信号ＤＡＴＡを、読出信号ＲＤ−Ａから読出信号ＲＤ−Ｂに、書込信号ＷＲ−Ａから書込信号ＷＲ−Ｂに、アドレス信号ＡＤＲＳ−Ａからアドレス信号ＡＤＲＳ−Ｂに、データ信号ＤＡＴＡ−Ａからデータ信号ＤＡＴＡ−Ｂにそれぞれ切替る。
【００３２】
同様にマイクロプロセッサ１ｂがアクセス中に、マイクロプロセッサ１ａのアクセス信号ＣＳ−Ａが入るとアクセス権判定手段５は、マイクロプロセッサ１ａにウエイト信号ＷＡＩＴ−Ａを返し、当該ウエイト信号ＷＡＩＴ−Ａにより、マイクロプロセッサ１ａは、アクセス待ち状態となる。
【００３３】
そして、マイクロプロセッサ１ｂのアクセスが連続し、ウエイトタイマ７ａのタイマ設定時間ｔａを超えるとタイマ信号ＴＩＭＥ−Ａがアクセス権判定手段５に出力される。
【００３４】
アクセス権判定手段５では、タイマ信号ＴＩＭＥ−Ａを検出すると、マイクロプロセッサ１ｂからの読出信号ＲＤ−Ｂ又は書込信号ＷＲ−Ｂが一旦終了した時点で、切替信号ＳＥＬをＢ側からＡ側に切替える。
【００３５】
切替手段６は、切替信号ＳＥＬがＢ側からＡ側に変化したことにより、読出信号ＲＤ、書込信号ＷＲ、アドレス信号ＡＤＲＳ、データ信号ＤＡＴＡを、各々読出信号ＲＤ−Ｂから読出信号ＲＤ−Ａに、書込信号ＷＲ−Ｂから書込信号ＷＲ−Ａに、アドレス信号ＡＤＲＳ−Ｂからアドレス信号ＡＤＲＳ−Ａに、データ信号ＤＡＴＡ−Ｂからデータ信号ＤＡＴＡ−Ａにそれぞれ切替る。
【００３６】
以上説明したような構成により、マイクロプロセッサ１ａ，１ｂのアクセス待ち状態が所定時間以上にならず、これらマイクロプロセッサ１ａ，１ｂの演算性能低下が抑制でき、また割込処理などの緊急処理についても所定時間以内に応答することができるようになる。
【００３７】
なお、ウエイトタイマのタイマ設定時間ｔａ、ｔｂをマイクロプロセッサ個別に設定することも可能であり、この場合にはウエイトタイマのタイマ設定時間ｔａ、ｔｂを予め優先度に応じて設定することができるため演算性能を向上させることが可能になる。
【００３８】
次に、本発明の第２の実施の形態を図を参照して説明する。なお、上述した実施の形態と同一構成に関しては同一符号を用い説明を適宜省略する。
【００３９】
図３は、本実施の形態の説明に適用されるマルチポートメモリの概略構成を示すブロック図で、基本的には図１に示す構成と略同じであるが、図１におけるウエイトタイマ７ｂを省略した点が大きく相違している。
【００４０】
即ち、調停回路２においてウエイト信号ＷＡＩＴ−Ａから所定時間以上アクセス待ち状態が継続したことを検出しタイマ信号ＴＩＭＥ−Ａを出力するウエイトタイマ７ａを有し、複数のマイクロプロセッサ１ａ，１ｂから同時にアクセスが発生してもマイクロプロセッサ１ａのアクセス待ち状態が所定時間以内となるようにしている。
【００４１】
図４は、このような構成のタイミングチャートで、マイクロプロセッサ１ｂのアクセスが連続した場合に、ウエイトタイマ７ａがタイマ設定時間ｔａを計時するとタイマ信号ＷＡＩＴ−Ａがアクセス権判定手段５に出力される。
【００４２】
アクセス権判定手段５では、タイマ信号ＷＡＩＴ−Ａを検出すると、マイクロプロセッサ１ｂからの読出信号ＲＤ−Ｂ又は書込信号ＷＲ−Ｂが一旦終了した時点で、切替信号ＳＥＬをＢ側からＡ側に切替える。
【００４３】
切替手段６は、切替信号ＳＥＬがＢ側からＡ側に変化したことにより、読出信号ＲＤ、書込信号ＷＲ、アドレス信号ＡＤＲＳ、データ信号ＤＡＴＡを、Ｂ側読出信号ＲＤ−ＢからＡ側読出信号ＲＤ−Ａに、Ｂ側書込信号ＷＲ−ＢからＡ側書込信号ＷＲ−Ａに、Ｂ側アドレス信号ＡＤＲＳ−ＢからＡ側アドレス信号ＡＤＲＳ−Ａに、Ｂ側データ信号ＤＡＴＡ−ＢからＡ側データ信号ＤＡＴＡ−Ａにそれぞれ切替る。
【００４４】
同様に、マイクロプロセッサ１ｂがアクセスを行うと、アクセス信号ＣＳ−Ｂがアクセス権判定手段５に出力される。
【００４５】
アクセス権判定手段５では、マイクロプロセッサ１ａからの読出信号ＲＤ−Ａ又は書込信号ＷＲ−Ａが一旦終了した時点で、切替信号ＳＥＬをＡ側からＢ側に切替える。
【００４６】
このように、マイクロプロセッサ１ｂのアクセスが連続した場合に、ウエイトタイマ７ａがタイマ設定時間ｔａ以上アクセスが継続したことを検出するとタイマ信号ＴＩＭＥ−Ａがアクセス権判定手段５に出力され、当該アクセス権判定手段５はアクセス権をＡ側に切替るため、マイクロプロセッサ１ａのアクセス待ち状態が所定時間以上にならないようにすることができる。
【００４７】
従って、マイクロプロセッサ１ａの演算性能が低下するのを抑制できると共に、割込処理などの緊急処理についても所定時間以内に応答することが可能になって演算性能の向上が図れる。
【００４８】
次に、本発明の第３の実施の形態を図を参照して説明する。なお、上述した実施の形態と同一構成に関しては同一符号を用い説明を適宜省略する。
【００４９】
図５は、本実施の形態の説明に適用されるマルチポートメモリの概略構成を示すブロック図で、基本的には図１に示す構成と略同じであるが、図１におけるウエイトタイマ７ａ，７ｂのタイマ設定時間ｔａ，ｔｂをマイクロプロセッサ１ａ，１ｂから設定できるようにしたものである。
【００５０】
即ち、調停回路２において、ウエイト信号ＷＡＩＴ−Ａ，ＷＡＩＴ−Ｂから所定時間以上アクセス待ち状態が継続したことを検出すると、タイマ信号ＴＩＭＥ−Ａ、ＴＩＭＥ−Ｂを出力するウエイトタイマ７ａ，７ｂにおけるタイマ設定時間ｔａ，ｔｂを個別に設定できるようにしている。
【００５１】
これにより、マイクロプロセッサ１ａ，１ｂの優先度に応じてタイマ設定時間ｔａ，ｔｂが当該マイクロプロセッサ１ａ，１ｂから設定でき、マイクロプロセッサ１ａ，１ｂの演算性能低下が抑制されると共に、割込処理などの緊急処理についても所定時間以内に応答することができるようになる。
【００５２】
次に、本発明の第４の実施の形態を図を参照して説明する。なお、上述した実施の形態と同一構成に関しては同一符号を用い説明を適宜省略する。
【００５３】
図６は、本実施の形態の説明に適用されるマルチポートメモリの概略構成を示すブロック図で、図１に示す調停回路２におけるウエイトタイマ７ａ，７ｂの代わりにウエイト信号ＷＡＩＴ−Ａ，ＷＡＩＴ−Ｂから一定回数以上の読出信号ＲＤ又は書込信号ＷＲ、即ちアクセス待ち状態での一定回数以上のアクセス回数があったことを検出しカウント信号ＣＮＴ−Ａ，ＣＮＴ−Ｂを出力する複数のウエイトカウンタ８ａ、８ｂを設けた点が異なっている。
【００５４】
これにより、複数のマイクロプロセッサ１ａ，１ｂから同時にアクセスが発生しても一定アクセス回数でアクセス権を切替ることが可能になる。
【００５５】
図７は、このような構成のタイミングチャートで、マイクロプロセッサ１ａがアクセス中にマイクロプロセッサ１ｂのアクセス信号ＣＳ−Ｂが入ると、アクセス権判定手段５はマイクロプロセッサ１ｂにＢ側のウエイト信号ＷＡＩＴ−Ｂを出力し、このウエイト信号ＷＡＩＴ−Ｂにより、マイクロプロセッサ１ｂはアクセス待ち状態となる。
【００５６】
そして、マイクロプロセッサ１ａのアクセスが連続し、Ｂ側ウエイトカウンタ８ｂのカウンタ設定回数ｎｂを超えるとＢ側のカウント信号ＣＮＴ−Ｂがアクセス権判定手段５に出力される。
【００５７】
アクセス権判定手段５は、Ｂ側のカウント信号ＣＮＴ−Ｂを検出すると、マイクロプロセッサ１ａからの読出信号ＲＤ−Ａ又は書込信号ＷＲ−Ａが一旦終了した時点で、切替信号ＳＥＬをＡ側からＢ側に変化させる。
【００５８】
切替手段６は、切替信号ＳＥＬがＡ側からＢ側に変化したことにより、読出信号ＲＤ、書込信号ＷＲ、アドレス信号ＡＤＲＳ、データ信号ＤＡＴＡを、読出信号ＲＤ−Ａから読出信号ＲＤ−Ｂに、書込信号ＷＲ−Ｂから書込信号ＷＲ−Ｂに、アドレス信号ＡＤＲＳ−Ａからアドレス信号ＡＤＲＳ−Ｂに、データ信号ＤＡＴＡ−Ａからデータ信号ＤＡＴＡ−Ｂにそれぞれ切替る。
【００５９】
同様にマイクロプロセッサ１ｂがアクセス中にマイクロプロセッサ１ａのアクセス信号ＣＳ−Ａが入るとアクセス権判定手段５は、マイクロプロセッサ１ａにウエイト信号ＷＡＩＴ−Ａを返す。
【００６０】
ウエイト信号ＷＡＩＴ−Ａが有効となると、マイクロプロセッサ１ａは、アクセス待ち状態となる。
【００６１】
そして、マイクロプロセッサ１ｂのアクセスが連続し、ウエイトカウンタ８ａのカウンタ設定回数ｎａを超えるとカウント信号ＣＮＴ−Ａがアクセス権判定手段５に出力される。
【００６２】
アクセス権判定手段５では、カウント信号ＣＮＴ−Ａを検出すると、マイクロプロセッサ１ｂからの読出信号ＲＤ−Ｂ又は書込信号ＷＲ−Ｂが一旦終了した時点で、切替信号ＳＥＬをＢ側からＡ側に変化させる。
【００６３】
切替手段６は、切替信号ＳＥＬがＢ側からＡ側に変化したことにより、読出信号ＲＤ、書込信号ＷＲ、アドレス信号ＡＤＲＳ、データ信号ＤＡＴＡを、読出信号ＲＤ−Ｂから読出信号ＲＤ−Ａに、書込信号ＷＲ−Ｂから書込信号ＷＲ−Ａに、アドレス信号ＡＤＲＳ−Ｂからアドレス信号ＡＤＲＳ−Ａに、データ信号ＤＡＴＡ−Ｂからデータ信号ＤＡＴＡ−Ａにそれぞれ切替る。
【００６４】
このように、マイクロプロセッサ１ａ又はマイクロプロセッサ１ｂのアクセスが連続した場合において、ウエイトカウンタ８ａ、８ｂが一定アクセス回数継続したことを検出し、カウント信号ＣＮＴ−Ａ、ＣＮＴ−Ｂをアクセス権判定手段５に出力し、アクセス権判定手段５において切替信号ＳＥＬをウエイト信号ＷＡＩＴ−Ａ，ＷＡＩＴ−Ｂの出ていた側に切替るため、マイクロプロセッサ１ａ，１ｂのアクセス待ち状態が所定時間以上にならないようになり、マイクロプロセッサ１ａ，１ｂの演算性能が低下することを抑制すること、割込処理などの緊急処理についても所定時間以内に応答することができるようになる。
【００６５】
また、ウエイトカウンタのカウント設定値ｎａ、ｎｂを予め優先度に応じて設定することができることにより演算性能を向上させることができるようになる。
【００６６】
なお、ウエイトカウンタのカウント設定ｎａ、ｎｂをマイクロプロセッサ１ａ，１ｂ毎に個別に設定することも可能である。
【００６７】
次に、本発明の第５の実施の形態を図を参照して説明する。なお、上述した実施の形態と同一構成に関しては同一符号を用い説明を適宜省略する。
【００６８】
図８は、本実施の形態の説明に適用されるマルチポートメモリの概略構成を示すブロック図で、図６に示す構成に対し、ウエイトカウンタ８ｂを省略した構成となっている。
【００６９】
これにより、ウエイト信号ＷＡＩＴ−Ａから所定時間以上アクセス待ち状態が継続したことを検出しカウント信号ＣＮＴ−Ａを出力するウエイトカウンタ８ａにより、複数のマイクロプロセッサ１ａ，１ｂから同時にアクセスが発生してもマイクロプロセッサ１ａのアクセス権が所定時間以内で取得可能な構成となっている。
【００７０】
図９は、このような構成のタイミングチャートで、マイクロプロセッサ１ｂのアクセスが連続した場合に、ウエイトカウンタ８ａのカウント設定値ｎａを超えるとカウント信号ＣＮＴ−Ａがアクセス権判定手段５に出力される。
【００７１】
アクセス権判定手段５は、カウント信号ＣＮＴ−Ａを検出すると、マイクロプロセッサ１ｂからの読出信号ＲＤ−Ｂ又は書込信号ＷＲ−Ｂが一旦終了した時点で、切替信号ＳＥＬをＢ側からＡ側に変化させる。
【００７２】
切替手段６は、切替信号ＳＥＬがＢ側からＡ側に変化したことにより、読出信号ＲＤ、書込信号ＷＲ、アドレス信号ＡＤＲＳ、データ信号ＤＡＴＡを、読出信号ＲＤ−Ｂから読出信号ＲＤ−Ａに、書込信号ＷＲ−Ｂから書込信号ＷＲ−Ａに、アドレス信号ＡＤＲＳ−ＢからＡ側のアドレス信号ＡＤＲＳ−Ａ、データ信号ＤＡＴＡ−Ｂからデータ信号ＤＡＴＡ−Ａにそれぞれ切替る。
【００７３】
同様に、マイクロプロセッサ１ｂがアクセスを行うと、アクセス信号ＣＳ−Ｂがアクセス権判定手段５に出力される。
【００７４】
アクセス権判定手段５では、マイクロプロセッサ１ａからの読出信号ＲＤ−Ａ又は書込信号ＷＲ−Ａが一旦終了した時点で、切替信号ＳＥＬをＡ側からＢ側に切替える。
【００７５】
このようにマイクロプロセッサ１ｂのアクセスが連続した場合に、ウエイトカウンタ８ａがカウント設定値ｎａ以上アクセスが継続したことを検出し、カウント信号ＣＮＴ−Ａをアクセス権判定手段５に出力し、アクセス権判定手段５がアクセス権をＡ側に切替るため、マイクロプロセッサ１ａのアクセス待ち状態が所定時間以上にならないようにすることが可能になる。
【００７６】
従って、マイクロプロセッサ１ａの演算性能が低下することを抑制すること、割込処理などの緊急処理についても所定時間以内に応答することにより演算性能を向上させることができる。
【００７７】
次に、本発明の第６の実施の形態を図を参照して説明する。なお、上述した実施の形態と同一構成に関しては同一符号を用い説明を適宜省略する。
【００７８】
図１０は、本実施の形態の説明に適用されるマルチポートメモリの概略構成を示すブロック図で、図６に示す調停回路２において、ウエイトカウンタ８ａ，８ｂのカウント設定値ｎａ，ｎｂを設定できるようにしたものである。
【００７９】
即ち、ウエイト信号ＷＡＩＴ−Ａ，ＷＡＩＴ−Ｂから一定回数以上継続してアクセスがあったことを検出しカウント信号ＣＮＴ−Ａ、ＣＮＴ−Ｂを出力するウエイトカウンタ８ａ，８ｂにおいて、カウント設定値ｎａ，ｎｂを可変できるようにし、マイクロプロセッサ１ａ，１ｂの優先度に応じて動的にカウント設定値ｎａ，ｎｂをマイクロプロセッサ１ａ，１ｂから設定することができるようになっている。
【００８０】
これにより、第４実施の形態と同様に、マイクロプロセッサ１ａ，１ｂのアクセス待ち状態が所定時間以上にならないようにすることが可能となり、ウエイトカウンタ８ａ、８ｂのカウント設定値ｎａ、ｎｂを個別に設定することも可能となって、演算性能を向上させることができる。
【００８１】
【発明の効果】
以上説明したように、本発明によれば、調停回路が、ウエイト信号から所定時間以上アクセス待ち状態が継続したことを検出するとタイマ信号又はカウント信号を出力するウエイトタイマ又はウエイトカウンタと、複数のマイクロプロセッサからのアクセス信号が競合した場合には、タイマ信号又はカウント信号に基づき一方のマイクロプロセッサがマルチポートメモリにアクセスできるように切替信号を出力すると共に他のマイクロプロセッサに対してはアクセス待ち示すウエイト信号を出力するアクセス権判定手段と、切替信号に基いて該当するマイクロプロセッサからの信号を切替えてシングルポートメモリに出力してアクセス可能にする切替手段とを設けたので、一方のマイクロプロセッサのアクセス待ち状態が所定時間以上にならないようにすることができ、当該マイクロプロセッサの演算性能が低下することが抑制できるようになる。
【図面の簡単な説明】
【図１】本発明の第１の形態を示すマルチポートメモリの構成図である。
【図２】本発明の第１の形態にかかるマルチポートメモリのタイミングチャートである。
【図３】本発明の第２の形態にかかるマルチポートメモリの構成図である。
【図４】本発明の第２の形態にかかるマルチポートメモリのタイミングチャートである。
【図５】本発明の第３の形態にかかるマルチポートメモリの構成図である。
【図６】本発明の第４の形態にかかるマルチポートメモリの構成図である。
【図７】本発明の第４の形態にかかるマルチポートメモリのタイミングチャートである。
【図８】本発明の第５の形態にかかるマルチポートメモリの構成図である。
【図９】本発明の第５の形態にかかるマルチポートメモリのタイミングチャートである。
【図１０】本発明の第６の形態にかかるマルチポートメモリの構成図である。
【図１１】従来のマルチポートメモリの構成図である。
【図１２】従来のマルチポートメモリのタイミングチャートである。
【符号の説明】
１ａ，１ｂ マイクロプロセッサ
２ 調停回路
３ シングルポートメモリ
４ マルチポートメモリ
５ アクセス権判定手段
６ 切替手段
７ａ，７ｂ ウエイトタイマ
８ａ、８ｂ ウエイトカウンタ
Claims (6)
- シングルポートメモリと、該シングルポートメモリに複数のマイクロプロセッサによるアクセスの競合が発生した際に、アクセスの調停を行う調停回路とを有するマルチポートメモリにおいて、
前記調停回路が、他方の前記マイクロプロセッサに対する前記ウエイト信号の出力継続時間を計時して、当該計時した時間が所定時間に達するとタイマ信号を出力するウエイトタイマと、
前記タイマ信号を受信すると、一方の前記マイクロプロセッサのアクセスが一段落した後に、他方の前記マイクロプロセッサによる前記マルチポートメモリへのアクセスができるように切替信号を出力するアクセス権判定手段と、
前記切替信号に基づいて、該当する前記マイクロプロセッサが前記シングルポートメモリにアクセスできるように切替える切替手段とを有することを特徴とするマルチポートメモリ。 - 前記ウエイトタイマを、１のみ設けたことを特徴とする請求項１記載のマルチポートメモリ。
- 前記ウエイトタイマにおけるウエイト時間を可変に設定できるようしたことを特徴とする請求項１又は２記載のマルチポートメモリ。
- シングルポートメモリと、該シングルポートメモリに複数のマイクロプロセッサによるアクセスの競合が発生した際に、一方の前記マイクロプロセッサに対してはアクセスを許可し、他方の前記マイクロプロセッサに対してはウエイト信号を出力してアクセス待ちにすることでアクセスの調停を行う調停回路とを有するマルチポートメモリにおいて、
前記調停回路が、他方の前記マイクロプロセッサに対する前記ウエイト信号と前記マイクロプロセッサからの読出し信号又は書込み信号を検出して、当該検出回数が所定回数に達するとカウント信号を出力するウエイトカウンタと、
前記カウント信号を受信すると、一方の前記マイクロプロセッサのアクセスが一段落した後に、他方の前記マイクロプロセッサによる前記マルチポートメモリへのアクセスができるように切替信号を出力するアクセス権判定手段と、
前記切替信号に基づいて、該当する前記マイクロプロセッサが前記シングルポートメモリにアクセスできるように切替える切替手段とを有することを特徴とするマルチポートメモリ。 - 前記ウエイトカウンタを、１のみ設けたことを特徴とする請求項４記載のマルチポートメモリ。
- 前記ウエイトカウンタにおける所定値を可変に設定できるようにしたことを特徴とする請求項４又は５記載のマルチポートメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003126229A JP4413524B2 (ja) | 2003-05-01 | 2003-05-01 | マルチポートメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003126229A JP4413524B2 (ja) | 2003-05-01 | 2003-05-01 | マルチポートメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004334361A true JP2004334361A (ja) | 2004-11-25 |
| JP4413524B2 JP4413524B2 (ja) | 2010-02-10 |
Family
ID=33503222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003126229A Expired - Lifetime JP4413524B2 (ja) | 2003-05-01 | 2003-05-01 | マルチポートメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4413524B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007004338A (ja) * | 2005-06-22 | 2007-01-11 | Renesas Technology Corp | データ処理装置 |
| WO2008038372A1 (fr) * | 2006-09-28 | 2008-04-03 | Fujitsu Microelectronics Limited | Circuit de mémoire partagée et procédé de contrôle d'accès |
| WO2009147744A1 (ja) * | 2008-06-06 | 2009-12-10 | 三菱電機株式会社 | バス調停装置 |
| US7765250B2 (en) | 2004-11-15 | 2010-07-27 | Renesas Technology Corp. | Data processor with internal memory structure for processing stream data |
| JP2014533861A (ja) * | 2011-11-16 | 2014-12-15 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 多重バンクへの同時に起こる読出し／書込みアクセスを提供するように構成されたメモリ |
-
2003
- 2003-05-01 JP JP2003126229A patent/JP4413524B2/ja not_active Expired - Lifetime
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7765250B2 (en) | 2004-11-15 | 2010-07-27 | Renesas Technology Corp. | Data processor with internal memory structure for processing stream data |
| JP2007004338A (ja) * | 2005-06-22 | 2007-01-11 | Renesas Technology Corp | データ処理装置 |
| WO2008038372A1 (fr) * | 2006-09-28 | 2008-04-03 | Fujitsu Microelectronics Limited | Circuit de mémoire partagée et procédé de contrôle d'accès |
| WO2009147744A1 (ja) * | 2008-06-06 | 2009-12-10 | 三菱電機株式会社 | バス調停装置 |
| JP5106630B2 (ja) * | 2008-06-06 | 2012-12-26 | 三菱電機株式会社 | バス調停装置 |
| JP2014533861A (ja) * | 2011-11-16 | 2014-12-15 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 多重バンクへの同時に起こる読出し／書込みアクセスを提供するように構成されたメモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4413524B2 (ja) | 2010-02-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0382469B1 (en) | Arbitration of bus access in digital computers | |
| US8046505B2 (en) | Systems for implementing SDRAM controllers, and buses adapted to include advanced high performance bus features | |
| US7650453B2 (en) | Information processing apparatus having multiple processing units sharing multiple resources | |
| US7539806B2 (en) | Arbitrator and its arbitration method | |
| WO2019020028A1 (zh) | 共享资源分配方法及装置 | |
| WO2007107070A1 (fr) | Dispositif d'arbitrage de bus | |
| JP2008021298A (ja) | 待ち時間の少ない拡張性を持つ割込みコレクションを提供する方法及びシステム | |
| JP2004334361A (ja) | マルチポートメモリ | |
| JPH08328684A (ja) | コンピュータシステム | |
| JP2000298652A (ja) | マルチプロセッサ | |
| JP6036806B2 (ja) | バスアクセス調停回路およびバスアクセス調停方法 | |
| JPH06161873A (ja) | 主記憶に対する複数のアクセスポイントのハングアップ処理方式 | |
| JPH07253915A (ja) | 性能測定機能を有するアクセス制御装置 | |
| JPS5927938B2 (ja) | 多重処理装置 | |
| JP2000250853A (ja) | バス調整制御装置 | |
| JPH0330175B2 (ja) | ||
| US6167478A (en) | Pipelined arbitration system and method | |
| JPH04141757A (ja) | バス制御方式 | |
| JPH0581042A (ja) | プライオリテイ制御回路 | |
| JP2004199374A (ja) | マルチプロセッサシステム及びバス調停方法 | |
| JPH04308955A (ja) | マルチプロセッサ装置 | |
| JPH0512197A (ja) | バス制御方式及びそのシステム | |
| JP2000259548A (ja) | Ｄｍａバス転送方式 | |
| JP2002091903A (ja) | バスシステム | |
| JP4190629B2 (ja) | マルチプロセッサシステム |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20050314 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20050325 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060222 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080425 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080513 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080711 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080909 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081110 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20091027 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20091118 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121127 Year of fee payment: 3 |
|
| R151 | Written notification of patent or utility model registration |
Ref document number: 4413524 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131127 Year of fee payment: 4 |
|
| EXPY | Cancellation because of completion of term |