JPH07253915A

JPH07253915A - 性能測定機能を有するアクセス制御装置

Info

Publication number: JPH07253915A
Application number: JP6043539A
Authority: JP
Inventors: Tetsuya Mochida; 哲也持田; Shiro Oishi; 志郎大石; Suketaka Ishikawa; 佐孝石川; Masahiro Kitano; 昌宏北野
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1994-03-15
Filing date: 1994-03-15
Publication date: 1995-10-03

Abstract

(57)【要約】【目的】バスが使用されていないときの状況、特にアク
セス制御装置内の転送の停留の状況や、内部状態として
のバッファのビジーによる転送の停滞と、転送要求自体
が発生していないアイドル状態とを区別して分析できる
ようにし、アクセス制御装置の構成や、Ｉ／Ｏ装置の接
続数、種類、アクセスの起動頻度などのシステムの構成
の妥当性に関する情報を得られるようにする。【構成】アクセス制御装置の外部との前記転送および内
部の転送の実行を観測し、アクセス制御装置の外部およ
び内部から発生する前記転送に関する信号群を観測する
転送観測手段と、前記アクセス制御装置内部の転送の実
行状態を検出する転送実行状態検出手段と、前記状態毎
のサイクル数をカウントする手段と、該カウント手段の
カウントを起動、停止およびクリアする手段と、該カウ
ント手段のカウント値を読みだす手段とをアクセス制御
装置に設けた。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、計算機システムのプロ
セッサ、主記憶、Ｉ／Ｏ装置等の構成要素間の転送を制
御するアクセス制御装置に係わり、特にアクセス制御装
置の外部との転送およびアクセス制御装置内部の転送に
関する性能測定機能を有するアクセス制御装置に関す
る。

【０００２】

【従来の技術】計算機システムのバス性能やバスアクセ
ス制御装置の性能を測定するには、バスが使用されてい
るか否かを逐次観測し、理論上のバスピーク性能を上限
としてシステム動作中にバスで実際に転送を実行した時
間的割合からバス使用率を分析する方法や、転送処理に
実際にかかる時間を測定して転送性能を分析する方法な
どが用いられてきた。

【０００３】前者の例として、例えば特開平４−３５８
２４４号公報記載のバス使用率測定方式は、バスが動作
しているサイクルすなわち転送を実行しているサイクル
をカウントする技術の一例である。後者の例として、例
えば特開平５−１２２０３号公報記載のバス性能測定シ
ステムは、アクセス制御装置と処理装置との間の処理要
求時間及び転送時間とを直接観測してバス性能を分析す
るものである。

【０００４】一方、特開平４−２８０３２７号公報に
は、プロセッサ内のキャッシュメモリへのアクセス等の
ように、測定に必要な信号が外部信号として出力されな
い場合に、これらの動作に関する情報を素子の外部に参
照信号として出力する技術が記載されている。

【０００５】

【発明が解決しようとする課題】バス使用率を観測する
ような技術やバスの転送所要時間を測定するような技術
では、転送が実行されているサイクルや期間だけに注目
しているため、バスが使用されていないときの状況、特
にアクセス制御装置内の転送の停留の状況を分析し、ア
クセス制御装置自体の構成の妥当性を評価することは非
常に困難である。

【０００６】バスに現われない内部の転送の実行を外部
に信号として出力する技術と組み合わせて、内部バスま
たは、内部パスで転送が行なわれているか否かを観測デ
ータとして抽出しても、内部状態としてのバッファのビ
ジーいわゆる詰まり込みの発生による転送の停滞と、転
送要求自体が発生していない、いわゆるアイドルの状況
とを区別して分析することはできない。

【０００７】本発明の目的は、バスが使用されていない
ときの状況、特にアクセス制御装置内の転送の停留の状
況や、内部状態としてのバッファのビジーいわゆる詰ま
り込みの発生による転送の停滞と、転送要求自体が発生
していない、いわゆるアイドル状態とを区別して分析で
きるようにし、アクセス制御装置の構成や、Ｉ／Ｏ装置
の接続数、種類、アクセスの起動頻度などのシステムの
構成の妥当性に関する情報を得ることにある。

【０００８】

【課題を解決するための手段】上記課題を解決するため
に、アクセス制御装置の外部との転送および内部バッフ
ァ間の転送の実行を観測し、アクセス制御装置の外部お
よび内部から発生する転送に関する信号群を観測する転
送観測手段と、アクセス制御装置内部の転送の実行状態
を検出する転送実行状態検出手段と、各状態毎のサイク
ル数をカウントする手段と、カウントを起動、停止およ
びクリアする手段と、カウント値を読みだす手段とをア
クセス制御装置内に設けた。

【０００９】そして、前記転送観測手段は、アクセス制
御装置の外部および内部から転送を要求するための転送
要求信号、転送要求に対して転送を許可するための転送
許可信号、および転送実行を示すための転送有効信号を
観測するようにした。

【００１０】また、前記転送観測手段は、プロセッサバ
ス、主記憶バス、およびシステムバスの各バス毎に、こ
れらのバスとアクセス制御装置の内部との間の転送に関
する信号群を観測するようにした。

【００１１】さらに、前記の転送実行状態検出手段は、
転送が実行されている転送ビジー状態、転送要求信号が
出力されているが転送許可信号の与えられていない転送
許可ウエイト状態と、転送許可信号が出力されているが
転送が実行されていないトランスファーウエイト状態、
および転送要求信号および転送許可信号がともに全く出
力されていないアイドル状態を検出するようにした。

【００１２】また、アクセス制御装置内部の動作につい
て性能測定するためには、アクセス制御装置の内部バッ
ファの間の転送の実行を観測する手段と、内部バッファ
間転送が行なわれている内部転送ビジー状態、内部バッ
ファ間転送の要求があるが転送先バッファフルにより転
送が実行されない内部ウエイト状態、および内部バッフ
ァ間転送の要求がなく内部バッファ間転送が実行されて
いない内部転送アイドル状態の各状態を検出する転送実
行状態検出手段と、これらの状態毎のサイクル数をカウ
ントする手段と、カウントを起動、停止およびクリアす
る手段と、カウント値を読みだす手段とをアクセス制御
装置内に設けた。

【００１３】

【作用】アクセス制御装置内部の転送の実行状態を検出
し、各状態毎のサイクル数をカウントするので、アクセ
ス制御装置内の転送の停留の状況等の内部状態を分析す
ることができる。すなわち、性能に関する分析対象のプ
ログラムや処理を計算機システムにおいて実行させ、一
定時間前記カウントを行なうことにより、アクセス制御
装置内部の転送実行状態について、各状態毎のサイクル
数が得られる。その際、アクセス制御装置の内部の転送
実行状態として、転送が実行されている転送ビジー状
態、転送要求信号が出力されているが転送許可信号の与
えられていない転送許可ウエイト状態と、転送許可信号
が出力されているが転送が実行されていないトランスフ
ァーウエイト状態、および転送要求信号および転送許可
信号がともに全く出力されていないアイドル状態を検出
する。また、プロセッサバス、主記憶バス、およびシス
テムバスの各バス毎に、これらの各状態のサイクル数を
カウントする。

【００１４】

【実施例】以下、本発明の実施例を図面を用いて説明す
る。図１は、本発明による性能評価方式を用いたアクセ
ス制御装置の一例であり、太線はデータおよびアドレス
の転送経路を示す。アクセス制御装置１０１は、プロセ
ッサ１０２が接続されたプロセッサバス１０３、Ｉ／Ｏ
装置１１９が接続されたシステムバス１１８、および主
記憶１１３との間の転送を司るものである。

【００１５】プロセッサバス１０３との転送のため、出
力バッファ１０６および入力バッファ１０７が設けら
れ、システムバス１１８に対しては出力バッファ１１５
及び入力バッファ１１６が設けられている。そして、主
記憶１１３とのアクセスに関して、アドレスバッファ１
１０、データ出力バッファ１１１およびデータ入力バッ
ファ１１２が設けられ、主記憶バスを介して主記憶１１
３と接続されている。

【００１６】出力すべきデータがプロセッサバス出力バ
ッファ１０６に蓄えられると、プロセッサバスアービト
レータ１０５に対してプロセッサバスリクエスト１２２
が出力される。一方、プロセッサ１０２からはプロセッ
サバスアービトレータ１０５に対してプロセッサバス１
０３の信号としてプロセッサバスリクエスト１２０が出
力される。プロセッサバスアービトレータ１０５はこれ
らを調停し、内部からのデータ出力に対しては、内部バ
スグラント１２３を出力し、プロセッサにバス使用権を
与えるときは、プロセッサごとに対応した外部バスグラ
ント信号１２１を出力する。内部からのバスリクエスト
１２２、外部からのバスリクエスト１２０、内部へのバ
スグラント１２３、および外部へのバスグラント１２１
は、プロセッサバス性能評価カウンタ１０４に入力され
る。

【００１７】プロセッサバス性能評価カウンタ１０４に
は、さらにプロセッサバスアドレスバリッド、プロセッ
サバスデータバリッド、およびプロセッサバスアクセス
ラストの制御信号１３２が入力される。

【００１８】システムバス側も同様に、出力すべきデー
タがシステムバス出力バッファ１１５に蓄えられると、
システムバスアービトレータ１１４に対してシステムバ
スリクエスト１２８が出力される。一方、Ｉ／Ｏ装置１
１９からはシステムバスアービトレータ１１４に対し、
システムバス１１８の信号としてシステムバスリクエス
ト１２７が出力される。システムバスアービトレータ１
１４はこれらのバスリクエストを調停し、内部からのデ
ータ出力に対しては、内部バスグラント１２９を出力
し、Ｉ／Ｏ装置１１９にバス使用権を与えるときは、Ｉ
／Ｏ装置ごとに対応した外部バスグラント信号１２６を
出力する。内部からのバスリクエスト１２８、内部への
バスグラント１２９、外部からのバスリクエスト１２
７、および外部へのバスグラント１２６は、システムバ
ス性能評価カウンタ１１７に入力される。

【００１９】システムバス性能評価カウンタ１１７に
は、さらにシステムバスアドレスバリッド、システムバ
スデータバリッド、およびシステムバスアクセスラスト
の制御信号１３３が入力される。

【００２０】主記憶１１３へのリードまたはライトのア
クセスに関しては、アドレスバッファ１１０にアクセス
アドレスが蓄えられると主記憶アクセスリクエスト１２
４が出力される。また、主記憶データ入力バッファ１１
２にデータが蓄えられ、プロセッサバス出力バッファ１
０６またはシステムバス出力バッファ１１５への転送待
ち状態であるとき、バッファフル信号１２５が出力され
る。これらは、主記憶転送制御部１０９に入力され、主
記憶アクセスが調停される。すなわち、主記憶アクセス
リクエスト１２４が出力されているときでも、それがリ
ードアクセスであり、データバッファ１１２にデータが
蓄積されていてバッファフル信号１２５が出力されてい
るときは、主記憶アクセスを行なわない。アクセスが可
能であれば、主記憶アクセスグラント信号１４０が出力
される。

【００２１】主記憶アクセスリクエスト１２４、主記憶
アクセスグラント信号１４０、および主記憶アクセスの
実行を示すアクセスバリッド信号１３４が、主記憶バス
性能評価カウンタ１０８に入力される。

【００２２】各々の性能評価カウンタは、バスの状態を
アクセスが実行されているビジー状態、何らかの原因で
アクセス許可が与えられない、またはアクセス許可があ
っても転送が実行されないウエイト状態、リクエストも
グラントも出力されていないアイドル状態とに各サイク
ルを分類し、カウントする。なお、ウエイト状態は後述
するようにさらに細かく分類される。

【００２３】図２はシステムバス１１８のプロトコルの
一例を示すものである。リクエスト信号ＲＥＱ０は内部
からのリクエスト１２８であり、ＲＥＱ１およびＲＥＱ
２はＩ／Ｏ装置１１９からのバスリクエスト１２７であ
る。グラント信号ＧＮＴ０、ＧＮＴ１、およびＧＮＴ２
は各々のリクエストに対応したグラント信号１２６であ
る。

【００２４】バスはアドレス・データマルチプレクスで
あり、アドレスバリッド（ＡＶ）１３３、データバリッ
ド（ＤＶ）１３３が出力されているとき、各々アドレ
ス、データの転送が行なわれる。

【００２５】転送の終結を行なうために、最終サイクル
でバスマスタが信号ＬＡＳＴを出力する。これによりバ
スアービタは、バスグラント信号ＧＮＴをネゲートす
る。

【００２６】サイクル１はアイドルサイクルである。サ
イクル２でリクエストＲＥＱ０およびＲＥＱ１が同時に
出力され、アービトレートの結果、内部からのリクエス
トＲＥＱ０に対するグラントＧＮＴ０がサイクル３から
出力される。サイクル２およびサイクル３はアービトレ
ートオーバヘッドサイクルであり、ウエイトサイクルに
分類される。サイクル４でアドレス出力が行なわれ、サ
イクル５から８でデータ出力が行なわれる。サイクル４
からサイクル８はビジーサイクルである。サイクル９で
はグラントをＲＥＱ１側に切り替えて出力し、バス権を
Ｉ／Ｏ装置１１９―１に与えており、このサイクルはア
ービトレートオーバヘッドサイクルである。サイクル１
０はアドレス転送サイクルであり、また、最終サイクル
である。これはいわゆるスプリット転送のリード要求サ
イクルにあたる。このサイクルはビジーサイクルであ
る。サイクル１１および１２はリクエストがあるがグラ
ントが行なわれないサイクルであり、アクセス制御装置
内のシステムバス入力バッファ１１６のフルなどが原因
となりうる。これはアービトレートウエイトとしてウエ
イトサイクルに分類される。サイクル１３ではＲＥＱ２
に対するグラントを出力して、バス権をＩ／Ｏ装置１１
９―２に与えており、サイクル１４、１５でアドレス、
データが出力される。サイクル１３はアービトレートオ
ーバヘッドであり、サイクル１４および１５はビジーサ
イクルである。サイクル１６は再びアイドルサイクルで
あり、サイクル１７および１８でアービトレートオーバ
ヘッドが入る。通常、サイクル１９は転送サイクルにな
るが、ここではアドレスバリッドおよびデータバリッド
ともに出力されていない。これは例えば、転送データの
エラー訂正などの例外的処理が考えられる。このサイク
ルは、トランスファーウエイトサイクルとしてカウント
する。サイクル２０はデータ転送のビジーサイクルであ
り、サイクル２１はアイドルサイクルである。

【００２７】以上に説明したようなバスで、次のように
アクセスサイクルを分類する。すなわち、アドレスバリ
ッドまたはデータバリッドが出力されているサイクルを
ビジーサイクル、リクエストもグラントも全く出力され
ていないサイクルをアイドルサイクル、それ以外は、何
らかのオーバヘッドまたはアクセス抑止要因が働いてい
るウエイトサイクルと定義する。ウエイトサイクルは、
更に詳細には次の３種に分類できる。第１は、前のサイ
クルでリクエストが出力されているが、当該サイクルで
グラントが出力されていないアービトレートウエイトサ
イクルであり、これはアクセス制御装置内のバッファフ
ル等によるウエイト状態のサイクルである。第２は、グ
ラントが出力されているがアドレスバリッド、データバ
リッドがともに出力されず、転送が実行されないサイク
ルのうち、次に述べるアービトレートオーバヘッドサイ
クルを除くトランスファーウエイトサイクルである。第
３は、アービトレートプロトコル自体が原因となったア
ービトレートオーバヘッドのサイクルである。これは、
前のサイクルがアイドルかつ当該サイクルでリクエスト
が出力されたとき（図２のサイクル２、１７）か、リク
エストに対応したグラントが出力された最初のサイクル
（図２のサイクル３、９、１３、１８）である。

【００２８】各サイクルを整理して論理式で示す。ここ
で添字ｐは当該サイクルの前のサイクルであることを意
味する。

【００２９】ビジーサイクルＢ＝ＡＶ＋ＤＶアイドルサイクルＩ＝ｎｏｔ（Ｒ）・ｎｏｔ（Ｇ）アービトレートウエイトＡＷ＝Ｒｐ・ｎｏｔ（Ｇ）トランスファーウエイトＴＷ＝Ｇｐ・ｎｏｔ（ＡＶ）
・ｎｏｔ（ＤＶ）アービトレートオーバヘッドＡＯ＝Ｉｐ・Ｒ＋Ｒ・Ｇ
（同一チャネル）ウエイトＷ＝ＡＷ＋ＴＷ＋ＡＯただし、Ｒはリクエスト、Ｇはグラント、ＡＶはアドレ
スバリッド、ＤＶはデータバリッドを示す。

【００３０】図３は、前述の各ステータスをカウントす
るシステムバス性能評価カウンタ１１７の構成例であ
る。

【００３１】オアゲート３０１はバスリクエスト３２１
全てをオアするものであり、オアゲート３０２はバスグ
ラント３２２全てをオアするものである。フリップフロ
ップ３２３は、前述のＲｐすなわち前のサイクルがリク
エストの発行されているサイクルであることを保持する
ためのものである。フリップフロップ３２４は、前述の
Ｇｐすなわち前のサイクルがグラントの発行されている
サイクルであることを保持するためのものである。

【００３２】ゲート３０５、３０６、３０７、３０８は
各々前述の式に従いアイドルサイクル３０９、ビジーサ
イクル３１０、アービトレートウエイトサイクル３１
１、トランスファーウエイトサイクル３１２を検出する
ものである。

【００３３】カウントイネーブルポートアクセス検出回
路３１３の働きにより、カウント時にはフリップフロッ
プ３１４がセットされ、それぞれのサイクルごとにアン
ドゲート３１５を介してカウンタ３１６にカウントデー
タが入力される。カウント値は、読み出し回路３１７に
よりリードアウトされる。クリアレジスタアクセスが行
なわれたとき、クリアレジスタアクセス検出回路３１８
によりクリアパルスがカウンタ３１６のリセット回路に
入力される。

【００３４】全サイクル数をカウントするために、カウ
ンタ３１６−５はカウントイネーブル期間を通じて毎サ
イクルカウントアップを行なう。

【００３５】本構成例では、アクセスオーバヘッドサイ
クルは、全サイクル数から他のサイクルすなわちアイド
ル、ビジー、アービトレートウエイト、およびトランス
ファーウエイトの各サイクル数を差し引いた値で算出さ
れる。

【００３６】システムでターゲットのプログラム、また
はターゲットの処理を実行し、一定時間カウンタを動作
させ、カウント値をリードアウトすることで、前記サイ
クルの発生回数を知ることができる。

【００３７】プロセッサバス性能評価カウンタ１０４お
よび主記憶バス性能評価カウンタ１０８についても、シ
ステムバス性能評価カウンタ１１７と同様にして構成す
ることができる。また、本実施例では図１に示したよう
に３つのカウンタを別々に設けたが、これらのカウンタ
を統合した１つのカウンタとしてもよい。

【００３８】本実施例によれば、バスピーク転送能力に
対する実際の転送量の割合、すなわちバス使用効率を知
るとともに、両者の差分を転送要求自体の空き、すなわ
ちバス空きと、転送の競合や停留によるバスネックと、
アービトレーションによるものとに分類して分析できる
ので、バス周辺のシステム仕様の分析に有効なデータを
得ることができる。

【００３９】次に本発明の別の実施例である、内部バッ
ファ間のデータ転送の状況をモニタし、制御情報をカウ
ントするカウンタを説明する。

【００４０】図４は図１に示した計算機システムと同様
のシステムであり、内部のバッファ間データ転送を内部
転送制御部４０６が司っている。内部転送制御部４０６
は、プロセッサバス出力バッファ１０６のバッファフル
信号４０２、プロセッサバス入力バッファ１０７の転送
リクエスト信号４０３、主記憶１１３へのアドレスバッ
ファ１１０のバッファフル信号４０７、主記憶１１３か
らのデータ入力バッファ１１２の転送リクエスト信号４
０８、システムバス出力バッファ１１５のバッファフル
信号４０４、システムバス入力バファ１１６の転送リク
エスト４０５を参照信号としており、これらの信号は、
性能評価カウンタ４０１へ入力されている。また、内部
転送の実行を指示する一連の転送アクノリッジ信号４０
９が性能評価カウンタ４０１に入力される。

【００４１】図５はこれら内部データ転送制御に関する
信号のタイムチャートを示すものであり、プロセッサバ
ス１０３からのデータを主記憶１１３に送るプロセッサ
バス入力バッファ１０７と、主記憶アドレスバッファ１
１０との間の転送を例にとっている。上からプロセッサ
バス入力バッファ１０７の転送リクエスト４０３、主記
憶アドレスバッファ１１０のバッファフル信号４０７、
それに前者から後者への転送アクノリッジ信号４０９で
ある。リクエスト４０３に対し、転送が実行されるとき
は、リクエスト発行の同一サイクルで転送アクノリッジ
４０９が出力される。サイクル１はアイドルサイクル、
サイクル２は転送が実行されているビジーサイクル、サ
イクル５、６、および７はリクエストが存在するものの
アドレスバッファフルによる転送の抑止が働いてウエイ
トサイクルとなっている。サイクル１４および１５でア
クノリッジが２サイクル連続しているのは、バッファ内
に２段分のデータが転送待ちになっていたことによる。
図中に各サイクルのアイドル（Ｉ）、ビジー（Ｂ）、ウ
エイト（Ｗ）のステータスを示す。これらのステータス
は論理式で次のように定義される。

【００４２】アイドルサイクルＩ＝ｎｏｔ（ＲＱ）ビジーサイクルＢ＝ＡＣウエイトサイクルＷ＝ＲＱ・ｎｏｔ（ＡＣ）ただし、ＲＱはプロセッサバス入力バッファの転送リク
エスト４０３、ＡＣは転送アクノリッジ信号４０７であ
る。

【００４３】図６にプロセッサバス入力バッファ１０７
と主記憶アドレスバッファ１１０との間の転送を評価カ
ウントするバッファ転送性能評価カウンタ４０１の一構
成例を示す。アイドルサイクル６０３を検出するため
に、プロセッサバス入力バッファ１０７からの転送要求
のインバート論理６０１、トランスファーウエイトサイ
クル６０４を検出するためにアンドゲート６０２を設け
る。

【００４４】カウントイネーブルポートアクセス検出回
路３１３、読み出し回路３１７、クリアレジスタアクセ
ス検出回路３１８等は、最初の実施例と同様である。

【００４５】システムでターゲットのプログラム、また
はターゲットの処理を実行し、一定時間カウンタを動作
させ、カウント値をリードアウトすることで、前記サイ
クルの発生回数を知ることができる。

【００４６】本実施例によれば、アクセス制御装置の外
部には現われない内部バッファの転送状況を観測でき
る。特に転送ウエイトの割合を観測することで、バッフ
ァ構成すなわち段数やウェイ数などの妥当性を分析する
うえで、有効なデータを得ることができる。

【００４７】次に、本発明の別の実施例である、エラー
情報ロギングレジスタと性能評価カウンタさらに複数の
種類の情報を対象とした性能評価カウンタとを共用する
方式を説明する。

【００４８】図７に示すように、通常はエラーアドレス
７１０をロギングするエラーログレジスタのフリップフ
ロップ群７０１を、性能評価カウント値を保持するフリ
ップフロップとしても使えるようにする。フリップフロ
ップ群７０１とインクリメンタ７０２とによりカウンタ
３１６が構成される。レジスタ７０８は性能評価カウン
タとしての機能をイネーブル設定するモードレジスタで
あり、プロセッサからのアクセスによりカウンタイネー
ブルモード書き込み回路７１１で設定する。レジスタ７
０８に‘１’を設定すると、セレクタ７０７とインバー
タ７０９との機能により性能評価カウンタとしての動作
を行なう。

【００４９】以上のように、エラー情報ロギングレジス
タと性能評価カウンタを共用することで、少ないハード
ウエア量で性能評価情報を得る機能が実現できる。

【００５０】セレクタ７０６は様々な性能評価データか
らいずれをカウントするかを選択するものであり、図３
または図６に示した性能評価タイミングを出力するアン
ドゲート３１５の出力を接続する。いずれの評価データ
をカウントするかは、プロセッサからのライトによっ
て、評価データ選択レジスタ書き込み回路７０３を通じ
てレジスタ７０４に設定される。評価データ選択レジス
タ７０４の値はデコーダ７０５により展開され、セレク
タ７０６に入力される。

【００５１】以上のように複数種類の性能評価データカ
ウンタを共用することで、少ないハードウエア量でいろ
いろな種類の性能評価データを抽出する機能を実現でき
る。

【００５２】図８は２台のフリップフロップ群７０１―
１および７０１―２に対し、２種類の別々の性能評価デ
ータを同時に採取できるように、評価データ選択レジス
タ書き込み回路７０３、評価データ選択レジスタ７０
４、デコーダ７０５、評価データセレクタ７０６、それ
にエラー情報／性能評価データセレクタ７０７を２台個
別に設けた実施例である。エラーアドレスログのビット
数が、性能評価データに必要なビット数の２倍以上にあ
たる場合、本実施例のように構成することでハードウエ
アを有効に活用できる。なお、フリップフロップ７０１
や、評価データ選択レジスタ書き込み回路７０３、評価
データ選択レジスタ７０４、デコーダ７０５、評価デー
タセレクタ７０６、およびエラー情報／性能評価データ
セレクタ７０７を性能評価データを３台以上設ければ、
その台数分の種類の性能評価データをカウントできるこ
とはいうまでもない。

【００５３】本実施例では同時に複数種類の性能評価デ
ータを少ないハードウエア量でカウントできるので、例
えば、ビジー／ウエイト比、アイドル／ビジー比などの
比較データを抽出する機能を小規模のアクセス制御装置
内に実現できる。

【００５４】

【発明の効果】本発明によれば、バスピーク転送能力に
対する実際の転送量の割合、すなわちバス使用効率を知
るとともに、両者の差分を転送要求自体の空き、すなわ
ちバス空きと、転送の競合や停留によるバスネックと、
アービトレーションによるものとに分類し、分析できる
ので、バス周辺のシステム仕様の分析に有効なデータを
得ることができる。

【００５５】さらに、アクセス制御装置の外部には現わ
れない内部バッファの転送状況を観測でき、特に転送ウ
エイトの割合を観測することで、バッファ構成すなわち
段数やウェイ数などの妥当性を分析するうえで、有効な
データを得ることができる。

【００５６】

【図面の簡単な説明】

【図１】本発明を適用した性能評価カウンタを内蔵する
アクセス制御装置を用いたシステムの構成図

【図２】システムバスのプロトコルを説明するタイムチ
ャート

【図３】本発明を適用したシステムバス性能評価カウン
タの構成

【図４】本発明を適用した性能評価カウンタを内蔵する
アクセス制御装置を用いたシステムの構成図

【図５】バッファ間転送を説明するタイムチャート

【図６】本発明を適用したバッファ間性能評価カウンタ
の構成

【図７】エラー情報ロギングレジスタと共用した性能評
価カウンタの構成

【図８】エラー情報ロギングレジスタと共用し、２種類
の性能評価データを同時に採取可能とした性能評価カウ
ンタの構成

【符号の説明】

１０１…アクセス制御装置１０２…プロセッサ１０３…プロセッサバス１１３…主記憶１１９…Ｉ／Ｏ装置１１８…システムバス１０４…プロセッサバス性能評価カウンタ１１４…システムバス性能評価カウンタ１０８…主記憶バス性能評価カウンタ４０１…バッファ間転送性能評価カウンタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者北野昌宏神奈川県海老名市下今泉810番地株式会社日立製作所オフィスシステム事業部内

Claims

【特許請求の範囲】

【請求項１】１個以上のプロセッサと主記憶と１個以上
のＩ／Ｏ装置とを有する計算機システムの構成要素間、
および該構成要素が接続されたバスの間の転送を制御す
るアクセス制御装置であって、該アクセス制御装置の外
部との前記転送および内部の転送の実行を観測し、該ア
クセス制御装置の外部および内部から発生する前記転送
に関する信号群を観測する転送観測手段と、前記アクセ
ス制御装置内部の前記転送の実行状態を検出する転送実
行状態検出手段と、前記状態毎のサイクル数をカウント
する手段と、該カウント手段のカウントを起動、停止お
よびクリアする手段と、該カウント手段のカウント値を
読みだす手段とを有することを特徴とする性能測定機能
を有するアクセス制御装置。
【請求項２】前記転送観測手段が観測する前記信号群と
して、前記アクセス制御装置の外部および内部から前記
転送を要求するための転送要求信号と、該転送要求に対
して前記転送を許可するための転送許可信号と、前記転
送の実行を示すための転送有効信号とを含むことを特徴
とする請求項１記載の性能測定機能を有するアクセス制
御装置。
【請求項３】前記転送実行状態検出手段が検出する状態
として、前記転送が実行されている転送ビジー状態と、
前記転送要求信号が出力されているが前記転送許可信号
の与えられていない転送許可ウエイト状態と、前記転送
許可信号が出力されているが前記転送が実行されていな
いトランスファーウエイト状態と、前記転送要求信号お
よび前記転送許可信号がともに全く出力されていないア
イドル状態と含むことを特徴とする請求項２記載の性能
測定機能を有するアクセス制御装置。
【請求項４】前記転送実行状態検出手段は、前記転送ビ
ジー状態を検出するために全ての前記転送有効信号の論
理和をとる手段と、前記転送許可ウエイト状態を検出す
るために前記転送要求信号を１サイクル保持し、該保持
した値と前記転送許可信号の否定論理との論理積をとる
手段と、前記トランスファーウエイト状態を検出するた
めに前記転送許可信号を１サイクル保持し、該保持した
値と前記転送有効信号の否定論理との論理積をとる手段
と、前記アイドル状態を検出するために全ての前記転送
要求信号および前記転送許可信号との否定論理和をとる
手段とを具備することを特徴とする請求項３記載の性能
測定機能を有するアクセス制御装置。
【請求項５】前記転送観測手段は、前記プロセッサが接
続されたプロセッサバスと前記アクセス制御装置の内部
との間の転送に関する信号群を観測するプロセッサバス
転送観測手段を具備することを特徴とする請求項１に記
載の性能測定機能を有するアクセス制御装置。
【請求項６】前記転送観測手段は、前記主記憶が接続さ
れた主記憶バスと前記アクセス制御装置の内部との間の
転送に関する信号群を観測する主記憶バス転送観測手段
を具備することを特徴とする請求項１に記載の性能測定
機能を有するアクセス制御装置。
【請求項７】前記転送観測手段は、前記Ｉ／Ｏ装置が接
続されたシステムバスと前記アクセス制御装置の内部と
の間の転送に関する信号群を観測するシステムバス転送
観測手段を具備することを特徴とする請求項１に記載の
性能測定機能を有するアクセス制御装置。
【請求項８】１個以上のプロセッサと主記憶と１個以上
のＩ／Ｏ装置の各装置と、前記プロセッサが接続された
プロセッサバスと、前記主記憶が接続された主記憶バス
と、前記Ｉ／Ｏ装置が接続されたシステムバスとを有す
る計算機システムにおける、前記各バスを介する前記各
装置間の転送を制御するアクセス制御装置であって、前
記プロセッサバスを介して前記プロセッサとの間の転送
を行なうためのプロセッサバス入力バッファおよびプロ
セッサバス出力バッファ並びに前記プロセッサバスに対
する要求を調停するプロセッサバスアービトレータと、
前記主記憶との間の転送を行なうための主記憶アドレス
バッファ、主記憶データ入力バッファおよび主記憶デー
タ出力バッファ、並びに前記主記憶バスを介しての前記
主記憶との間の転送を制御する主記憶転送制御部と、前
記システムバスを介して前記Ｉ／Ｏ装置との間の転送を
行なうためのシステムバス入力バッファおよびシステム
バス出力バッファ並びに前記システムバスに対する要求
を調停するシステムバスアービトレータと、前記アクセ
ス制御装置の内部の前記バッファと前記各バスの間の前
記転送および前記バッファ間の転送の実行を観測し、前
記アクセス制御装置の外部および内部から前記転送を要
求するための転送要求信号、該転送要求に対する前記転
送を許可するための転送許可信号、並びに前記転送の実
行を示すための転送有効信号を観測する転送観測手段
と、前記アクセス制御装置内部の前記転送の実行状態を
検出する転送実行状態検出手段と、前記各状態のサイク
ル数をカウントする手段と、該カウント手段のカウント
を起動、停止およびクリアする手段と、該カウント手段
のカウント値を読みだす手段とを有することを特徴とす
る性能測定機能を有するアクセス制御装置。
【請求項９】前記転送実行状態検出手段が検出する状態
として、前記転送が実行されている転送ビジー状態と、
前記転送要求信号が出力されているが前記転送許可信号
の与えられていない転送許可ウエイト状態と、前記転送
許可信号が出力されているが前記転送が実行されていな
いトランスファーウエイト状態と、前記転送要求信号お
よび前記転送許可信号がともに全く出力されていないア
イドル状態と含むことを特徴とする請求項８記載の性能
測定機能を有するアクセス制御装置。
【請求項１０】前記転送実行状態検出手段は前記各バス
毎に前記各状態を検出し、前記カウント手段は前記各バ
ス毎に前記各状態のサイクル数をカウントすることを特
徴とする請求項９記載の性能測定機能を有するアクセス
制御装置。
【請求項１１】前記転送観測手段は、前記転送要求信号
として前記プロセッサバス出力バッファから前記プロセ
ッサバスへのデータ転送を要求する信号および前記プロ
セッサからの前記プロセッサバスの使用を要求する信
号、前記転送許可信号として前記データ転送要求信号に
対して前記プロセッサバスの使用を許可する信号および
前記プロセッサバス使用要求信号に対して前記プロセッ
サバスの使用を許可する信号、並びに前記転送有効信号
として前記プロセッサバス出力バッファから前記プロセ
ッサバスに対する前記データ転送の実行および前記プロ
セッサによる前記プロセッサバスから前記プロセッサバ
ス入力バッファへのデータ転送の実行を示す信号を観測
するプロセッサバス転送観測手段を具備することを特徴
とする請求項８に記載の性能測定機能を有するアクセス
制御装置。
【請求項１２】前記転送観測手段は、前記転送要求信号
として前記主記憶データ出力バッファから前記主記憶バ
スへのデータ転送を要求する信号および前記主記憶から
前記主記憶データ入力バッファへのデータ転送を要求す
る信号、前記転送許可信号として前記データ転送要求信
号に対して前記主記憶バスの使用を許可する信号、並び
に前記転送有効信号として前記主記憶転送制御部が出力
する前記データ転送の実行を示す信号を観測する主記憶
バス転送観測手段を具備することを特徴とする請求項８
に記載の性能測定機能を有するアクセス制御装置。
【請求項１３】前記転送観測手段は、前記転送要求信号
として前記システムバス出力バッファから前記システム
バスへのデータ転送を要求する信号および前記Ｉ／Ｏ装
置から前記システムバスの使用を要求する信号、前記転
送許可信号として前記データ転送要求信号に対して前記
システムバスの使用を許可する信号および前記システム
バス使用要求信号に対して前記システムバスの使用を許
可する信号、並びに前記転送有効信号として前記システ
ムバス出力バッファから前記システムバスに対する前記
データ転送の実行および前記Ｉ／Ｏ装置による前記シス
テムバスから前記システムバス入力バッファへのデータ
転送の実行を示す信号を観測するシステムバス転送観測
手段を具備することを特徴とする請求項８に記載の性能
測定機能を有するアクセス制御装置。
【請求項１４】１個以上のプロセッサと主記憶と１個以
上のＩ／Ｏ装置の各装置と接続されて前記各装置の間の
転送を制御するアクセス制御装置であって、該アクセス
制御装置の内部バッファの間の転送の実行を観測する手
段と、前記内部バッファ間転送が行なわれている内部転
送ビジー状態、前記内部バッファ間転送の要求があるが
転送先バッファフルにより前記転送が実行されない内部
ウエイト状態、および前記内部バッファ間転送の要求が
なく前記内部バッファ間転送が実行されていない内部転
送アイドル状態の各状態を検出する転送実行状態検出手
段と、前記状態毎のサイクル数をカウントする手段と、
該カウント手段のカウントを起動、停止およびクリアす
る手段と、該カウント手段のカウント値を読みだす手段
とを有することを特徴とする性能測定機能を有するアク
セス制御装置。
【請求項１５】前記状態検出手段は、前記内部転送ビジ
ー状態を検出するために、前記内部バッファ間転送の実
行を示す転送実行アクノリッジ信号を参照する手段と、
前記内部転送ウエイト状態を検出するために転送元バッ
ファの前記内部バッファ間転送要求を示す信号および前
記転送実行アクノリッジ信号の否定論理の論理積をとる
手段と、前記内部転送アイドル状態を検出するために転
送元バッファの前記内部バッファ間転送要求信号の否定
論理をとる手段とを具備することを特徴とする請求項１
４に記載の性能測定機能を有するアクセス制御装置。
【請求項１６】１個以上のプロセッサと、主記憶と、１
個以上のＩ／Ｏ装置と、前記プロセッサが接続されたプ
ロセッサバスと、前記主記憶が接続された主記憶バス
と、前記Ｉ／Ｏ装置が接続されたシステムバスと、前記
プロセッサと前記主記憶と前記Ｉ／Ｏ装置の各装置間お
よび前記各バスの間の転送を制御するアクセス制御装置
とを有する計算機システムであって、前記アクセス制御
装置は内部バッファと前記バスとの間の転送および該内
部バッファ間の転送の実行を観測し、該アクセス制御装
置の外部および内部から発生する前記転送に関する信号
群を観測する転送観測手段と、前記アクセス制御装置内
部の前記転送の実行状態を検出する転送実行状態検出手
段と、前記状態毎のサイクル数をカウントする手段と、
該カウント手段のカウントを起動、停止およびクリアす
る手段と、カウント値を読みだす手段とを具備すること
を特徴とする計算機システム。
【請求項１７】前記転送実行状態検出手段が検出する状
態として、前記転送が実行されている転送ビジー状態
と、前記転送要求があるが転送許可の与えられていない
転送許可ウエイト状態と、転送許可が与えられているが
前記転送が実行されていないトランスファーウエイト状
態と、前記転送要求および前記転送許可がともに全く出
ていないアイドル状態と含むことを特徴とする請求項１
６記載の計算機システム。