WO2009101900A1 - 性能最適化システム、方法及びプログラム - Google Patents

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WO2009101900A1
WO2009101900A1 PCT/JP2009/052041 JP2009052041W WO2009101900A1 WO 2009101900 A1 WO2009101900 A1 WO 2009101900A1 JP 2009052041 W JP2009052041 W JP 2009052041W WO 2009101900 A1 WO2009101900 A1 WO 2009101900A1
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access
bus
required period
period
observation target
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Application number
PCT/JP2009/052041
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Inventor
Noriaki Suzuki
Sunao Torii
Junji Sakai
Original Assignee
Nec Corporation
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    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
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    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
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    • G06F2201/88—Monitoring involving counting
    • G—PHYSICS
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2201/00—Indexing scheme relating to error detection, to error correction, and to monitoring
    • G06F2201/885—Monitoring specific for caches

Definitions

  • the present invention relates to a performance optimization system, method, and program, and more particularly to a performance optimization system and method that can collect and analyze duration information such as a penalty caused by a cache miss or the like.
  • a cache memory used in a processor such as a micro processing unit (MPU) is composed of a set of memory of tag memory and data memory (called “cache line”), and data of the cache line is a part of address ( (See, for example, Patent Document 1). Therefore, when a memory access to a certain address occurs from the processor, the index of the address determines a specific cache line of the cache memory, and data is read from the corresponding tag memory and data memory. The read tag memory data is compared with the data of the upper bits in the address of the memory access.
  • the memory access address and cache miss information can be acquired, it can be known in which part of the program a cache miss has occurred, and if the program in that part is optimized, the processor performance can be improved.
  • Patent Document 1 discloses a cache observation device, a processor analysis method, and a cache memory which can acquire data effective for program optimization by adding a relatively small circuit. It is disclosed. The configuration is shown in FIG.
  • the performance optimization system described in Patent Document 1 includes a cache miss determination unit e1, an entry area determination unit e2, and a cache miss frequency counting unit e10.
  • the performance optimization system having such a configuration operates as follows. That is, the cache miss determination unit e1 determines whether or not a cache miss has occurred when an access to the cache memory e3 has occurred.
  • the entry area determination means e2 determines which cache entry area of the cache memory e3 the cache miss access is to use, using a part of the index which is a part of the address specifying the cache line of the cache memory e3.
  • the cache miss number counting means e10 counts the number of cache miss accesses for each cache entry area specified by the entry area determination means e2.
  • the first problem is that although the number of cache misses is small, it can not be identified when the performance impact is large. The reason is that it is not possible to measure the size of the required period such as access delay and waiting time.
  • the second problem is that correction can not be made around the cache memory, for example, when using a processor such as an MPU (central processing unit, data processing unit, etc.) comprising an MPU core and cache memory, etc. provided from outside the company.
  • MPU central processing unit, data processing unit, etc.
  • the reason is that you can not make a cache miss observation.
  • the reason is that a cache miss access is determined when accessing a cache memory, and it is necessary to observe signals around the cache memory.
  • the third problem is that it is not possible to grasp the influence on performance due to competition with other bus masters. The reason is that it is not possible to distinguish between latency due to bus arbitration and pure access delay.
  • An object of the present invention is to solve the above problems and to provide a performance optimization system capable of identifying when the number of cache misses is small but the influence on the performance is large.
  • a first performance optimization system comprises a required period counting means for counting a required period related to access to an observation target, and a memory area for each classification based on the access to the observation target.
  • Required period table holding means for holding a required period table for storing the counted value of the required period consisting of a plurality of table entries for storing the counted value of the required period for each divided classification area.
  • Table entry selection means for selecting which table entry of the plurality of table entries for each of the classification areas that constitute the required period table stores the count value of the required period based on the access of
  • cache miss observing means for detecting the occurrence of a cache miss accompanying the access of the object That.
  • a second performance optimization system comprises a required period counting means for counting a required period related to access to an observation target, and a memory area divided for each classification based on the access to the observation target, and the divided classification Required period table holding means for holding a required period table consisting of a plurality of table entries for storing count values of the required period for each region, and the classification region constituting the required period table based on the access of the observation target Table entry selecting means for selecting which table entry of a plurality of table entries for each time period stores the count value of the required period, and bus access observing means for detecting occurrence of bus access accompanying access to the observation target It is characterized by having.
  • the first performance optimization method detects occurrence of cache miss access accompanying access to an observation target, starts counting of a required period related to the access, and for each classification based on access to the observation target
  • a table entry is selected from a required period table consisting of a plurality of table entries for dividing the memory area and storing the counted value of the required period for each divided classification area, detecting the end of the cache miss access, and the access
  • the selected table entry of the plurality of table entries constituting the required period table is finished by counting the required period related to the time interval from the occurrence to the end of the cache miss access. It is characterized by updating.
  • a second performance optimization method detects occurrence of bus access accompanying access to observation target, starts counting of a required period related to the access, and stores memory for each classification based on access to the observation target
  • the table entry is selected from a required period table consisting of a plurality of table entries storing the counted value of the required period for each divided classification region, the end of the bus access is detected, and the access is concerned Ending the counting of the required period, and updating the selected table entry among the plurality of table entries constituting the required period table with the counted value of the required time between the occurrence of the bus access and the end It is characterized by
  • a first performance optimization program comprises, in a computer, processing of detecting occurrence of cache miss access accompanying access to observation target, processing of starting counting of a required period related to the access, and observation target Processing of selecting a table entry from a required period table consisting of a plurality of table entries for storing the count value of the required period for each divided classification area, dividing the memory area for each classification based on the access of A plurality of processing of detecting the end of access, processing of ending counting of the required period related to the access, and a plurality of the required period table by counting values of the required time from generation to end of the cache miss access And the process of updating the selected table entry within the table entry of Characterized in that to the row.
  • a second performance optimization program comprises, in a computer, processing of detecting occurrence of bus access accompanying access to observation target, processing of starting counting of a required period related to the access, and processing of the observation target
  • FIG. 1 is a block diagram showing the configuration of a performance optimization system disclosed in Patent Document 1;
  • the performance optimization system includes required period counting means, table entry selecting means, required period table holding means, and cache miss observation means.
  • the cache miss observing means detects the occurrence of a cache miss.
  • the required period counting means counts a required period such as an access delay or waiting time due to a cache miss.
  • the table entry selecting means selects cache miss access for each classification area based on the access such as the address value of the access to be observed, and corresponds to the selected classification area according to the count value of the required period by the required period counting means.
  • the corresponding table entry of the required period table holding means is updated.
  • a performance optimization system comprises required period counting means, table entry selecting means, required period table holding means, and bus access observing means.
  • the bus access observing means detects bus access.
  • the required period counting means counts a required period such as an access delay or waiting time due to a cache miss.
  • the table entry selecting means classifies the cache miss access and other accesses by sorting for each classification area based on access such as access type, and the sorted area sorted according to the count value of the required period by the required period counting means The corresponding table entry of the required period table holding means corresponding to is updated.
  • a performance optimization system comprises a required period counting unit, a table entry selecting unit, a required period table holding unit, a bus access observing unit, a bus arbitration observing unit, and a bus arbitration
  • a period counting unit and a bus arbitration period table holding unit are provided. Each of these means operates as follows.
  • the bus access observing means detects bus access.
  • the required period counting means counts required periods such as access delay and waiting time.
  • the bus arbitration observing means detects bus arbitration.
  • the bus arbitration period counting means counts a required period such as a waiting time due to the bus arbitration.
  • the table entry selecting means sorts the bus access into classification areas based on access such as the address value of the access to be observed, and the requirement period counting means corresponds to the sorted classification area according to the count value of the required period.
  • the corresponding table entry of the period table holding unit is updated, and the corresponding table entry of the bus arbitration period table holding unit corresponding to the classified classification area is updated according to the count value of the required period by the bus arbitration period counting unit.
  • Adopting such a configuration by observing both the required period of access delay and latency and the bus arbitration period occupied by the bus arbitration among the required period, the number of cache misses is small, but It is possible to provide a performance optimization system capable of identifying the case where the influence is large, and also grasping the influence on the performance due to the competition with other bus masters.
  • the first effect is that it is possible to identify the case where the number of cache misses is small but the influence on performance is large.
  • the reason is that the required period counting means and the required period table holding means can measure the influence of the required period such as the number of waiting cycles due to each cache miss, and can identify the case where the number of cache misses is small but the influence on performance is large. It is in.
  • the second effect is that cache misses can be observed even when corrections can not be made, such as MPU cores and cache memories provided from outside the company.
  • cache miss accesses flowing on an externally located bus such as an MPU core and a cache memory can be observed separately from other accesses by the bus access observing means and table entry selecting means.
  • the third effect is that the influence with other bus masters can be grasped.
  • the reason is that the bus arbitration observing means, the bus arbitration period counting means, and the bus arbitration period table holding means can distinguish the waiting time and other waiting times by the arbitration of the bus.
  • the performance optimization system is an MPU (including a central processing unit or processor or data processing unit) 110 having an MPU core 111 and a cache memory 112. , And includes a required period counting unit 202, a table entry selecting unit 203, a required period table holding unit 301, and a cache miss observing unit 201.
  • the cache miss observation unit 201 includes a cache miss access occurrence notification unit 211 and a cache miss access end notification unit 212. Each of these means operates roughly as follows.
  • the required period counting means 202 counts required periods such as access delay and waiting time.
  • the table entry selection unit 203 uses one of an address value of an access to be observed, an access type such as write / read distinction, a length of burst access, an access ID (identifier), or a plurality of combinations thereof. It selects which table entry of the required period table held by the required period table holding means 301 stores the counting result (count value) of the required period.
  • the required period table holding means 301 holds a required period table consisting of a plurality of table entries storing the required period values for each area classified by the table entry selection means 203.
  • the cache miss observing means 201 has a function of detecting that a cache miss has occurred, a function of notifying the occurrence of a cache miss access by means of an internal cache miss access occurrence notifying means 211, and a cache miss on a bus that occurs due to a cache miss. It has a function of detecting the end of access and a function of notifying the end of cache miss access by the internal cache miss access end notifying means 212.
  • the cache miss observation unit 201 continues observation of access to the cache memory 112 in the MPU 100 (step S11: No).
  • the cache miss observing unit 201 accesses the required period counting unit 202 and the table entry selecting unit 203 by the cache miss access occurrence notifying unit 211 therein. Report occurrences.
  • the required period counting unit 202 starts counting of the required period upon receiving the access occurrence notification from the cache miss observation unit 201 (step S12).
  • the table entry selection means 203 uses the address value of the notified access information to obtain the result of It is selected whether to update the value) (step S13).
  • the cache miss observing means 201 continues monitoring the end of the cache miss access to the bus which occurs due to a cache miss (step S14: No).
  • the cache miss observation unit 201 notifies the required period counting unit 202 of the access termination by the cache miss access end notification unit 212 therein.
  • the required period counting unit 202 ends the counting of the required period (step S15).
  • the required period counting unit 202 updates the table entry of the required period table holding unit 301 (step S16).
  • the table entry to be updated is one selected by the table entry selection unit 203.
  • the table entry selection in step S13 can be executed without being limited to the order of description, as long as it is a period from the access detection in step S11 to the required period table update in step S16.
  • the required period counting means 202 and the required period table holding means 301 are configured to be able to measure the influence of the required period such as the number of waiting cycles due to each cache miss, so the number of cache misses is small. It is possible to identify when the impact on performance is large.
  • the table entry selecting unit 203 and the required period table holding unit 301 can hold the value of the required period for each area classified based on the access such as the address range and the content of the access. As a result, it is possible to identify in which area an access having a large impact on performance occurs.
  • the original memory area is divided and a table is divided for each divided area. Since the entries are configured and measured, there is also an advantage that, when accesses occur in a plurality of areas of the memory, it becomes easy to separate cases where the penalty caused by a cache miss or the like differs greatly depending on the areas.
  • the performance optimization system is connected to the bus master 100 and the peripheral circuit 120 located outside the MPU core and cache memory etc. It has selection means 203, required period table holding means 301, and bus access observation means 204.
  • the bus access observing means 204 includes a bus access occurrence notifying means 221 and a bus access end notifying means 222. Each of these means operates roughly as follows.
  • the required period counting means 202 counts required periods such as access delay and waiting time.
  • the table entry selection unit 203 uses the address value of the access to be observed, the type of access such as write / read distinction, the length of burst access, access ID, etc., or a plurality of combinations thereof, and the required period table Select which table entry of to store the counting result of the required period.
  • the required period table holding means 301 holds a required period table consisting of a plurality of table entries storing the required period values for each area classified by the table entry selection means 203.
  • the bus access observing means 204 has a function of detecting that an access to a bus has occurred, a function of notifying an access detected by the internal bus access occurrence notifying means 221, a function of detecting the end of bus access, and And the function of notifying the end of the bus access by the bus access end notifying means 222 of FIG.
  • the bus access observing means 204 continues observing the occurrence of access to the bus (step S21: No). As a result, when the access is detected (step S21: Yes), the bus access observing means 204 notifies the required period counting means 202 and the table entry selecting means 203 of the access occurrence by the bus access occurrence notifying means 221 inside thereof.
  • the required period counting unit 202 starts counting the required period upon receiving the access generation notification from the bus access observing unit 204 (step S22).
  • the table entry selection means 203 similarly receives an access occurrence notification from the bus access observation means 204, the address value of the notified access information, the type of access such as write / read distinction, burst access length, etc. Using one of the access ID and the like or a plurality of combinations thereof, it is selected which table entry result of the required period table holding means 301 is to be updated (step S23).
  • step S24: No the bus access observing means 204 continues monitoring the end of the bus access.
  • step S24: Yes the bus access observing unit 204 notifies the required period counting unit 202 of the access termination by the bus access termination notifying unit 222 therein.
  • the required period counting unit 202 ends the counting of the required period (step S25).
  • the required period counting unit 202 updates the table entry of the required period table holding unit 301 (step S26).
  • the table entry to be updated is one selected by the table entry selection unit 203.
  • the table entry selection in step S23 can be executed without being limited to the order of description, as long as it is a period from the access detection in step S21 to the update of the required period table in step S26.
  • cache miss access takes a characteristic form different from other accesses.
  • accesses flowing through the bus which are located outside the MPU core, cache memory, etc., are observed by the bus access observing means 204, and cache miss access and other accesses are separated by the table entry selecting means 203.
  • the bus access observing means 204 By taking the form of storing data, it is possible to observe a cache miss even when no correction can be made, such as an MPU comprising an MPU core and a cache memory provided from outside the company.
  • bus access observing means 204 is provided instead of the cache miss observing means 201 and is configured to be able to measure a required period other than a cache miss, a DMA (Direct Memory Access) controller or It is possible to observe a required period of a bus master other than the MPU having a cache, such as other functional blocks.
  • DMA Direct Memory Access
  • bus masters other than MPUs that use a plurality of access types the influence on performance can be separately observed for each access type.
  • the performance optimization system is connected to the bus master 100 and the peripheral circuit 120 located outside of the MPU core and the cache memory etc.
  • a selection unit 203, a required period table holding unit 301, a bus access observation unit 204, a bus arbitration observation unit 205, a bus arbitration period counting unit 206, and a bus arbitration period table holding unit 303 are provided.
  • the bus access observing means 204 includes bus access occurrence notifying means (not shown) and bus access end notifying means (not shown). Each of these means operates roughly as follows.
  • the required period counting means 202 counts required periods such as access delay and waiting time.
  • the table entry selection means 203 uses any one of the address value of the access to be observed, the access type such as write / read distinction, the length of burst access, access ID etc. Select whether to save the counting result of the required period in the table entry.
  • the required period table holding means 301 holds a required period table consisting of a plurality of table entries storing the required period values for each area classified by the table entry selection means 203.
  • the bus access observing means 204 detects the occurrence of the access to the bus, the function of notifying the access detected by the internal bus access occurrence notifying means (not shown), and the end of the bus access. A function and a function of notifying the end of bus access by means of internal bus access end notifying means (not shown) are provided.
  • the bus arbitration observing unit 205 detects that the arbitration wait due to the competition of the plurality of bus masters 100 is occurring.
  • the bus arbitration period counting means 206 counts a period during which arbitration wait is occurring due to the contention of the plurality of bus masters 100.
  • the bus contention time measured here is for the bus master 100 to which the controller of the bus performing the arbitration of the bus access right does not give the access right when a plurality of bus masters 100 make access requests to the bus. Corresponds to the number of cycles waiting for access.
  • the bus arbitration period table holding unit 303 holds a bus arbitration period table made up of a plurality of table entries for storing the bus arbitration period value for each area classified by the table entry selection unit 203.
  • the bus access observing means 204 continues observing the occurrence of access to the bus (step S31: No). As a result, when the access to the bus is detected (step S31: Yes), the bus access observing unit 204 counts the required period counting unit 202 and the table entry selecting unit 203 by the bus access occurrence notifying unit (not shown) therein. , And notifies the bus arbitration observing means 205 of the access occurrence.
  • the required period counting unit 202 starts counting the required period upon receiving an access generation notification from the bus access observing unit 204 (step S32).
  • the table entry selection means 203 similarly receives an access occurrence notification from the bus access observation means 204, the access value of the notified bus access information, access type such as write / read distinction, burst access length, etc. It selects which table entry result of the required period table holding means 301 is to be updated using any one of the access ID and the like or a plurality of combinations thereof (step S33).
  • the bus arbitration observing unit 205 similarly receives an access generation notification from the bus access observing unit 204, but when the arbitration wait due to the bus contention is not generated in the access of the observation target (step S34: No), Then, the process proceeds to step S38. On the other hand, if arbitration wait due to bus contention occurs in the access to be observed (step S34: Yes), the bus arbitration observing unit 205 notifies the bus arbitration period counting unit 206 that the bus arbitration waiting has occurred, and the bus arbitration period The counting means 206 starts counting of the bus arbitration period (step S35).
  • step S36: No the bus arbitration observing unit 205 continues the observation of the bus arbitration.
  • step S36: Yes the bus arbitration observing unit 205 notifies the bus arbitration period counting unit 206 of the bus arbitration waiting end, and the bus arbitration period counting unit 206 The counting of the bus arbitration period is ended (step S37).
  • the bus access observing means 204 continues monitoring the end of the bus access (step S38: No). As a result, when the bus access is completed (step S38: Yes), the bus access observing unit 204 notifies the required period counting unit 202 of the access termination by the bus access termination notifying unit 222 therein.
  • the required period counting unit 202 ends the counting of the required period upon receiving the access end notification from the bus access observing unit 204 (step S39).
  • the required period counting unit 202 updates the table entry of the required period table holding unit 301
  • the bus arbitration period counting unit 206 updates the table entry of the bus arbitration period table holding unit 303 (steps S310 and S311).
  • the table entry to be updated is one selected by the table entry selection unit 203.
  • the table entry selection in step S33 can be executed without being limited to the order of description, as long as it is a period from the access detection in step S31 to the update of the required period table in step S310.
  • bus arbitration period table update in step S310 can be executed after the completion of the bus arbitration period counting in step S37 without being limited to the order of description, as long as the table entry is selected.
  • the bus arbitration observation means, the bus arbitration period counting means, and the bus arbitration period table holding means make it possible to distinguish between waiting time and other waiting time by arbitration of the bus, and to grasp the influence with other bus masters. .
  • the performance optimization system is connected to the bus master 100 and the peripheral circuit 120 located outside the MPU core and cache memory etc. It has selection means 203, required period table holding means 301, and bus access observation means 208.
  • the bus access observing means 208 includes a bus access occurrence notifying means 221, a bus access end notifying means 222, and an access type judging means 223. Each of these means operates roughly as follows.
  • the required period counting means 202 counts required periods such as access delay and waiting time.
  • the table entry selection unit 203 uses the address value of the access to be observed, the type of access such as write / read distinction, the length of burst access, access ID, etc., or a plurality of combinations thereof, and the required period table Select which table entry of to store the counting result of the required period.
  • the required period table holding means 301 holds a required period table consisting of a plurality of table entries storing the required period values for each area classified by the table entry selection means 203.
  • the bus access observing means 208 has a function of detecting that an access to the bus has been generated, an address value among the detected bus access information by the internal access type judging means 223, another value for writing / reading, and a burst access.
  • the bus access observing means 208 continues observing the occurrence of access to the bus (step S41: No). As a result, when the occurrence of access to the bus is detected (step S41: Yes), the bus access observation means 208 activates the access type determination means 223 therein.
  • the access type determination unit 223 detects a bus access detected using information such as an address value, an access type such as write / read distinction or burst access length, and an access ID among the detected bus access information. It is judged whether or not it conforms to any specified condition. As a result, when the condition is not met (step S42: No), the process returns to step S41, and the next bus access detection is performed. On the other hand, if the condition is met (step S42: Yes), the bus access observing unit 208 takes the required period counting unit 202 as the access occurrence notification that the access conformed by the bus access occurrence notifying unit 221 therein is generated. The table entry selection means 203 is notified.
  • the required period counting unit 202 starts counting the required period upon receiving an access generation notification from the bus access observing unit 208 (step S43).
  • the table entry selection means 203 similarly receives an access generation notification from the bus access observation means 208, the address value of the notified access information, the type of access such as write / read distinction, burst access length, etc. It is selected which table entry result of the required period table holding means 301 is to be updated using one of the access ID and the like or a plurality of combinations thereof (step S44).
  • the bus access observing means 208 continues monitoring the end of the bus access (step S45: No). As a result, when the access to the bus is completed (step S45: Yes), the bus access observing unit 208 notifies the required period counting unit 202 of the access termination by the bus access termination notifying unit 222 therein.
  • the required period counting unit 202 ends the counting of the required period (step S46).
  • the required period counting unit 202 updates the table entry of the required period table holding unit 301 (step S47).
  • the table entry to be updated is one selected by the table entry selection unit 203.
  • the table entry selection in step S44 can be executed without being limited to the order of description as long as it is a period from the access detection in step S41 to the required period table update in step S47.
  • the access type determination means is provided in the bus access observation means and configured to be able to observe while limiting the target access to be observed, it is possible to eliminate the access which does not need to be observed, or The capacity of the period table holding means can be reduced.
  • the performance optimization system is connected to an MPU 110 having an MPU core 111 and a cache memory 112, and includes a required period counting unit 202, a table entry selecting unit 203, and a required period.
  • a table holding unit 301, a cache miss observing unit 207, and an access number table holding unit 302 are included. Each of these means operates roughly as follows.
  • the required period counting means 202 counts required periods such as access delay and waiting time.
  • the table entry selection unit 203 uses the address value of the access to be observed, the type of access such as write / read distinction, the length of burst access, access ID, etc. Select which table entry is to store the counting result of the required period.
  • the required period table holding means 301 holds a required period table consisting of a plurality of table entries storing the required period values for each area classified by the table entry selection means 203.
  • the cache miss observing unit 207 has a function of detecting that a cache miss has occurred, a function of notifying the occurrence of a cache miss access by the internal cache miss access occurrence notifying unit 211, and a cache miss on a bus that occurs due to a cache miss.
  • the access number table holding means 302 holds an access number table consisting of a plurality of entries for storing the access number for each area classified by the table entry selection means 203.
  • the cache miss observing means 207 continues observing the access to the cache memory 112 (step S51: No). As a result, when it is detected that a cache miss has occurred (step S51: Yes), the cache miss observing unit 207 accesses the required period counting unit 202 and the table entry selecting unit 203 by the cache miss access occurrence notifying unit 211 therein. Report occurrences.
  • the required period counting unit 202 starts counting the required period upon receiving the access occurrence notification from the cache miss observing unit 207 (step S52).
  • the table entry selection means 203 receives an access occurrence notification from the cache miss observation means 207, which table entry of the required period table holding means 301 is to be updated using the notified address value of the access information Is selected (step S53).
  • the cache miss observing means 207 continues to monitor the end of the cache miss access to the bus generated due to the cache miss (step S54: No). As a result, when the cache miss access to the bus is completed (step S54: Yes), the cache miss observing unit 207 notifies the required period counting unit 202 of the access termination by the cache miss access end notifying unit 212 therein.
  • the required period counting unit 202 ends the counting of the required period (step S55).
  • the required period counting unit 202 is a table entry of the required period table holding unit 301
  • the cache miss observing unit 207 is a table entry of the access number table holding unit 302 by the access number table updating unit 213 therein. It updates (steps S56 and S57). The entry to be updated is selected by the table entry selection unit 203.
  • step S53 can be executed without being limited to the order of description, as long as it is a period from the access detection in step S51 to the required period table update in step S56.
  • the access number table update in step S57 can be executed after the access detection in step S51 without being limited to the order of description as long as the table entry is selected.
  • the access number table holding unit 302 is configured to be able to hold the access number for each classification area, and therefore, in combination with the required period information for each area held by the required period table holding unit 301, The average duration of access for each classification area can be identified.
  • the performance optimization system of this embodiment shown in FIG. 11 is connected to the bus master 100 and the peripheral circuit 120 located outside the MPU core and cache memory etc., and includes an access delay cycle measurement counter 401 and bus arbitration cycle measurement. It has a counter 402, an address generator 403, a setting register 404, an entry updater 405, an AND circuit 406, a table memory 410, and a bus access observer 420.
  • the table memory 410 holds a table composed of a plurality of entries (table entries) 411 including an access number holding unit 412, an access delay holding unit 413, and a bus arbitration cycle number holding unit 414.
  • the bus access observer 420 includes an access filter 421 that narrows down the target access.
  • the bus access observer 420 receives the signal from the observation point of the bus and the signal of the setting content from the setting register 404, and observes based on the signal from the observation point of the bus according to the setting content notified from the setting register 404. I do. At this time, if the setting of the setting register 404 is set to narrow the observation target, the narrowing is performed by the access filter 421.
  • the bus access observer 420 notifies the access delay cycle measurement counter 401, the bus arbitration cycle measurement counter 402, the entry updater 405, and the AND circuit 406 of the observation target access detection notification and the observation target access end notification. Therefore, the observation target access detection / end notification signal is set to H level while the observation target access is occurring, the detection notification changes from L level to H level, and the end notification changes from H level to L level. Done by the change of When a bus access to be observed is detected, the address generator 403 is notified of an address value of the access to be observed, an access type such as write / read distinction, a length of burst access, an access ID and the like.
  • busses that adopt a method in which a plurality of accesses overlap.
  • the bus access observer 420 needs to be able to cope with the case where multiple bus accesses overlap.
  • the configuration can be easily expanded to a configuration in which a plurality of bus masters are to be observed, and it is desirable to be a target.
  • the access delay cycle measurement counter 401 receives, from the bus access observer 420, notification of start and end of the target bus access to be observed.
  • the bus access observer 420 is configured to output the H level to the observation target access detection / end notification signal during the generation of the observation target access
  • the access delay cycle measurement counter 401 is a bus access observer The number of cycles during the period when the signal from 420 is at H level is counted.
  • the counting is finished and the measured value is notified to the entry updater 405.
  • the access delay cycle measurement counter 401 needs to have a plurality of counters so that it can cope with the case where a plurality of bus accesses overlap.
  • the bus arbitration cycle measurement counter 402 receives a bus arbitration detection notification and an end notification from the AND circuit 406.
  • the AND circuit 406 is configured to output the H level when the observation target bus master 100 waits for arbitration while the observation target access is occurring.
  • the bus arbitration cycle measurement counter 402 counts the number of cycles during the period when the signal from the AND circuit 406 is at the H level, and when the signal from the AND circuit 406 changes from the H level to the L level, counting is completed and measurement is performed. The value is notified to the entry updater 405.
  • bus arbitration cycle measurement counter 402 needs to have a plurality of counters so that it can cope with the case where a plurality of bus accesses overlap.
  • the address generator 403 receives from the bus access observer 420 the address value of the access to be observed, the type of access such as write / read distinction, the length of the burst access, the access ID and the like. The address generator 403 uses these pieces of information to calculate the address of the table memory 410 in which the entry for storing the measurement result is stored, and notifies the entry updater of the address.
  • the setting register 404 holds the setting of the observation target of the bus access observer 420, the setting of the operation, the setting of the operation of the address generator 403, etc., and notifies the bus access observer 420 and the address generator 403, respectively.
  • the entry updater 405 is a detection / end notification of the access to be observed from the bus access observer 420, notification of measurement values from the access delay cycle measurement counter 401 and the bus arbitration cycle measurement counter 402, and a table from the address generator 403. The notification of the address of the memory 410 is received.
  • the entry updater 405 has a function of updating the entry 411 on the table memory 410.
  • the update is started when the end of the observation target access is notified, but this notification detects that the observation target access detection / end notification signal from the bus access observer 420 has changed from the H level to the L level. To be done.
  • the entry updater 405 reads the value of the update target entry 411 on the table memory 410 based on the address notified from the address generator 403.
  • the entry 411 includes an access number holding unit 412, an access delay holding unit 413, and a bus arbitration cycle number holding unit 414, but the entry updater 405 adds 1 to the value of the access number holding unit 412.
  • the measured value notified from the access delay cycle measurement counter 401 is added to the value of the access delay holding unit 413, and the measured value notified from the bus arbitration cycle measurement counter 402 is added to the value of the bus arbitration cycle number holding unit 414.
  • write-back is performed on the update target entry 411 on the table memory 410.
  • the AND circuit 406 receives an observation target access detection / end notification signal from the bus access observer 420 and an arbitration wait signal of the observation target bus master 100 from the bus arbiter 130.
  • the bus arbiter 130 is configured to output the H level when the observation target bus master 100 is waiting for arbitration.
  • H is at H level during observation target access occurrence and H level at arbitration wait of observation target bus master, and bus arbitration cycle when observation target bus master 100 becomes arbitration wait during observation target access occurrence.
  • the bus access observation unit 420 continues observation of the occurrence of access to the bus (step S61: No), and when access is detected (step S61: Yes), sorting by the internal access filter 421 is started.
  • the access filter 421 uses the setting register 404 for the detected bus access using information such as address value, access type such as write / read distinction, burst access length, and access ID. Determines if any specified conditions are met.
  • the condition is not met (step S62: No)
  • the process returns to the next bus access detection.
  • the bus access observing device 420 updates the access delay cycle measurement counter 401, the address generator 403, and the entry as an access occurrence notification that the matched access has occurred.
  • the unit 405 and the AND circuit 406 are notified (the notification to the entry updater 405 has no meaning here).
  • the notification is performed by changing the observation target access detection / end notification signal from L level to H level. At this time, notification of the address value of the observation target access to the address generator 403, the type of write / read distinction, the access type such as the length of the burst access, the access ID, etc. is simultaneously performed.
  • Step S63 since the access delay cycle measurement counter 401 is configured to count the number of cycles when the observation target access detection / end notification signal is at the H level, counting is started by the access occurrence notification from the bus access observer 420. (Step S63).
  • the address generator 403 receives the notification of the occurrence of an access from the bus access observing unit 420, simultaneously accesses the address value of the bus access information notified, the type of access such as write / read distinction, the length of burst access, etc.
  • the address of the table memory 410 in which the entry for storing the measurement result is stored is calculated using any one of ID and the like or a plurality of combinations thereof, and notified to the entry updater 405 (step S64).
  • the H level is input to one of the inputs of the AND circuit 406 as the observation target access detection / end notification signal.
  • the bus arbiter 130 Since the bus arbiter 130 is configured to output the H level when the observation target bus master 100 is in the arbitration wait state, the input of the AND circuit 406 is performed when the arbitration wait due to the bus contention does not occur in the access of the observation target. One of them is at the L level, and outputs the L level to the bus arbitration cycle measurement counter 402.
  • step S65: No the bus arbitration cycle measurement counter 402 does nothing (step S65: No), and the process proceeds to step S69.
  • step S65: Yes the two inputs of the AND circuit 406 become H level.
  • the bus arbitration cycle measurement counter 402 starts counting the bus arbitration period when the H level is input (step S66).
  • the bus arbitration cycle measurement counter 402 continues counting while the input from the AND circuit 406 is at H level (step S67: No), and when the bus arbitration waiting for the access to be observed is finished, the bus arbiter 130 to the AND circuit 406 Signal becomes L level, and the AND circuit 406 outputs L level (step S67: Yes).
  • the bus arbitration cycle measurement counter 402 ends the counting (step S67: Yes), and notifies the entry updater 405 of the count value (step S68).
  • the bus access observer 420 continues monitoring the end of the bus access (step S69: No).
  • the bus access observing unit 420 observes the access delay cycle measuring counter 401, the address generator 403, the entry updating unit 405, and the AND circuit 406 as observation objects.
  • the end of the access is notified by setting the access detection / end notification signal to L level (notice of notification to the address generator 403 and the AND circuit 406 here).
  • the access delay cycle measurement counter 401 ends counting of the required period (step S69: Yes), and notifies the entry updater 405 of the count value. (Step S610).
  • entry updater 405 receives the address notified from address generator 403.
  • the value of the update target entry 411 on the table memory 410 is read based on the above (step S611).
  • the update target entry 411 includes an access number holding unit 412, an access delay holding unit 413, and a bus arbitration cycle number holding unit 414.
  • the entry update unit 405 adds 1 to the value of the access number holding unit 412 with respect to the update target entry 411, and adds the count value notified from the access delay cycle measurement counter 401 to the value of the access delay holding unit 413.
  • the count value notified from the bus arbitration cycle measurement counter 402 is added to the value of the bus arbitration cycle number holding unit 414 (step S612).
  • the entry updater 405 writes back the update target entry 411 on the table memory 410 (step S613).
  • a cache miss access from a processor causes a characteristic bus access called "WRAP burst" on the bus.
  • WRAP burst when transferring n pieces of continuous data, transfer is started from the m-th arbitrary data in which 1 ⁇ m ⁇ n, and after the n-th data transfer, the 1st returns to the m ⁇ 1th
  • the procedure for transferring up to the data in (1) it is a transfer method which permits transfer of n pieces of data.
  • the length of the burst access is characterized in that it can transfer the number of data that satisfy the cache line.
  • the access generator 403 causes the WRAP burst to update different entries depending on the burst access length, or the access filter 421 in the bus access observer 420 according to the setting of the setting register 404.
  • Cache miss access can be separated and observed by a method of narrowing down and observing the corresponding access.
  • the performance optimization system can realize each process (function) of the components described above, the physical configuration of the system, hardware (circuit) inside the system, and
  • the software (program) configuration is not particularly limited.
  • the present invention can be applied to any form such as individually configuring individual circuits or units or program parts (program modules etc.), or integrally configuring in one circuit or unit. These forms can be appropriately selected according to the circumstances such as the function and application of the system actually used.
  • each function of the components described above may be realized by software processing by a computer such as a processor having a central processing unit (CPU).
  • a program performance optimization program for causing a computer to function is included in the scope of the present invention.
  • the program is not limited to a program of a format directly executable by the CPU, but includes various programs such as a program of a source format, a compressed program, an encrypted program, and the like.
  • this program operates in cooperation with a control program such as an OS (Operating System) or firmware that controls the entire system, or is incorporated in a part thereof to configure an application program that operates integrally. It can be provided in any form such as a software component (software module).
  • this program when installed and used in a system having a communication function of communicating with an external device via a wireless or wired line, it is downloaded from an external node such as a server connected on the line and It can also be installed and used on recording media of These forms can be appropriately selected according to the circumstances such as the function and application of the system actually used.
  • a computer readable recording medium recording the above computer program is also included in the scope of the present invention.
  • the recording medium can be applied in any form, such as a memory such as a ROM (Read Only Memory), which is fixedly used in the system, or a portable type which can be carried by the user. is there.
  • the present invention can be applied to an application of observing cache misses and collecting information for performance optimization.
  • the present invention can be applied to an application of observing information of a plurality of bus masters and performing performance optimization.

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Abstract

　キャッシュミス回数が少ないが、性能に与える影響が大きい場合の特定ができる性能最適化システムを提供する。性能最適化システムは、観測対象のアクセスに関わる所要期間を計数する所要期間計数手段と、観測対象のアクセスに基づく分類ごとにメモリの領域を区切り、その区切った分類領域ごとに所要期間の計数値を保存する複数のテーブルエントリからなる所要期間の計数値を保存する所要期間テーブルを保持する所要期間テーブル保持手段と、観測対象のアクセスに基づいて、所要期間テーブルを構成する分類領域ごとの複数のテーブルエントリの内のどのテーブルエントリに所要期間の計数値を保存するかを選択するテーブルエントリ選択手段と、観測対象のアクセスに伴うキャッシュミスの発生を検出するキャッシュミス観測手段とを備える。

Description

性能最適化システム、方法及びプログラム
　本発明は、性能最適化システム、方法及びプログラムに関し、特にキャッシュミスなどによって生じるペナルティなどの所要期間情報を収集し、分析できる性能最適化システムおよび性能最適化方法に関する。
　ＭＰＵ（Micro Processing Unit）等のプロセッサで用いられるキャッシュメモリは、タグメモリとデータメモリとのメモリの組（「キャッシュライン」と呼ばれる。）で構成され、そのキャッシュラインのデータは、アドレスの一部分（「インデックス」と呼ばれる。）を用いて選択される（例えば、特許文献１参照）。このため、プロセッサから、あるアドレスへのメモリアクセスが発生すると、そのアドレスのインデックスによってキャッシュメモリの特定のキャッシュラインが決まり、それに該当するタグメモリとデータメモリとからデータが読み出される。読み出されたタグメモリのデータは、そのメモリアクセスのアドレスにおける上位ビットのデータと比較される。その結果、両データが一致すれば、該当するキャッシュラインのデータが有効とされ（「キャッシュヒット」と呼ばれる。）、そのデータメモリのデータがプロセッサに渡される一方、両データが異なれば、該当するキャッシュラインのデータは無効とされる（「キャッシュミス」と呼ばれる）。
　ここで、メモリアクセスのアドレスとキャッシュミス情報を取得できれば、プログラムのどの部分でキャッシュミスが発生しているかが分かり、その部分のプログラムを最適化すれば、プロセッサの性能向上を図ることができる。
　このような性能最適化システムの一例として、特許文献１には、比較的小規模な回路追加でプログラムの最適化に有効なデータを取得できる、キャッシュ観測装置、プロセッサの解析方法、及びキャッシュメモリが開示されている。図１３にその構成を示す。
　図１３に示すように、特許文献１に記載されている性能最適化システムは、キャッシュミス判定手段ｅ１と、エントリ領域判定手段ｅ２と、キャッシュミス回数計数手段ｅ１０とから構成されている。
　このような構成を有する性能最適化システムは、次のように動作する。すなわち、キャッシュミス判定手段ｅ１は、キャッシュメモリｅ３へのアクセス発生時に、キャッシュミスが発生したか否かを判定する。エントリ領域判定手段ｅ２は、キャッシュメモリｅ３のキャッシュラインを指定するアドレスの一部分であるインデックスの一部を用いて、キャッシュミスアクセスがキャッシュメモリｅ３のどのキャッシュエントリ領域へのアクセスであったかを判定する。キャッシュミス回数計数手段ｅ１０は、エントリ領域判定手段ｅ２で指定されるキャッシュエントリ領域ごとに、キャッシュミスアクセスの回数を計数する。
　これによれば、分割されたキャッシュエントリ領域のどの領域でどれだけのキャッシュミスが発生したかを測定することができ、インデックスの分布を利用することで比較的小規模な回路追加によりプログラムの最適化に有効なデータを効率よく取得することができる、とされている。
特開２００７－２０６８０６号公報
　しかし、特許文献１に記載の性能最適化システムには、次のような問題があった。
　第１の問題点は、キャッシュミス回数が少ないが、性能に与える影響が大きい場合の特定ができないことである。その理由は、アクセス遅延、待ち時間などの所要期間の大きさを測定できないことによる。
　第２の問題点は、社外から提供されたＭＰＵコア及びキャッシュメモリ等からなるＭＰＵ等のプロセッサ（中央処理装置、データ処理装置等）を用いた場合など、キャッシュメモリ周辺に修正を加えられない場合には、キャッシュミス観測を行えないことである。その理由は、キャッシュメモリに対するアクセス時にキャッシュミスアクセスを判定する手法を用いており、キャッシュメモリ周辺の信号を観測する必要があることによる。
　第３の問題点は、他のバスマスタとの競合による性能への影響を把握できないことである。その理由は、バスの調停による待ち時間と純粋なアクセス遅延の切り分けができないためである。
　さらに、特許文献１に記載の性能最適化システムでは、キャッシュエントリ領域毎にテーブルエントリを構成しているため、キャッシュエントリにはメモリの複数の箇所のデータが入ることから、それら複数の領域にアクセスが発生した場合にその箇所によってキャッシュミスなどによって生じるペナルティが大きく異なる場合の切り分けが難しいといった問題もあった。
　本発明の目的は、上記を解決し、キャッシュミス回数が少ないが、性能に与える影響が大きい場合の特定ができる性能最適化システムを提供することにある。
　上記目的を達成するため、本発明に係る第１の性能最適化システムは、観測対象のアクセスに関わる所要期間を計数する所要期間計数手段と、前記観測対象のアクセスに基づく分類ごとにメモリの領域を区切り、その区切った分類領域ごとに前記所要期間の計数値を保存する複数のテーブルエントリからなる前記所要期間の計数値を保存する所要期間テーブルを保持する所要期間テーブル保持手段と、前記観測対象のアクセスに基づいて、前記所要期間テーブルを構成する前記分類領域ごとの複数のテーブルエントリの内のどのテーブルエントリに前記所要期間の計数値を保存するかを選択するテーブルエントリ選択手段と、前記観測対象のアクセスに伴うキャッシュミスの発生を検出するキャッシュミス観測手段とを備えたことを特徴とする。
　本発明に係る第２の性能最適化システムは、観測対象のアクセスに関わる所要期間を計数する所要期間計数手段と、前記観測対象のアクセスに基づく分類ごとにメモリの領域を区切り、その区切った分類領域ごとに前記所要期間の計数値を保存する複数のテーブルエントリからなる所要期間テーブルを保持する所要期間テーブル保持手段と、前記観測対象のアクセスに基づいて、前記所要期間テーブルを構成する前記分類領域ごとの複数のテーブルエントリの内のどのテーブルエントリに所要期間の計数値を保存するかを選択するテーブルエントリ選択手段と、前記観測対象のアクセスに伴うバスアクセスの発生を検出するバスアクセス観測手段とを備えたことを特徴とする。
　本発明に係る第１の性能最適化方法は、観測対象のアクセスに伴うキャッシュミスアクセスの発生を検出し、前記アクセスに関わる所要期間の計数を開始し、前記観測対象のアクセスに基づく分類ごとにメモリの領域を区切り、その区切った分類領域ごとに前記所要期間の計数値を保存する複数のテーブルエントリからなる所要期間テーブルからテーブルエントリを選択し、前記キャッシュミスアクセスの終了を検出し、前記アクセスに関わる所要期間の計数を終了し、前記キャッシュミスアクセスの発生から終了までの間の前記所要時間の計数値により、前記所要期間テーブルを構成する複数のテーブルエントリの内の選択されたテーブルエントリを更新することを特徴とする。
　本発明に係る第２の性能最適化方法は、観測対象のアクセスに伴うバスアクセスの発生を検出し、前記アクセスに関わる所要期間の計数を開始し、前記観測対象のアクセスに基づく分類ごとにメモリの領域を区切り、その区切った分類領域ごとに前記所要期間の計数値を保存する複数のテーブルエントリからなる所要期間テーブルからテーブルエントリを選択し、前記バスアクセスの終了を検出し、前記アクセスに関わる所要期間の計数を終了し、前記バスアクセスの発生から終了までの間の前記所要時間の計数値により、前記所要期間テーブルを構成する複数のテーブルエントリの内の選択されたテーブルエントリを更新することを特徴とする。
　本発明に係る第１の性能最適化プログラムは、コンピュータに、観測対象のアクセスに伴うキャッシュミスアクセスの発生を検出する処理と、前記アクセスに関わる所要期間の計数を開始する処理と、前記観測対象のアクセスに基づく分類ごとにメモリの領域を区切り、その区切った分類領域ごとに前記所要期間の計数値を保存する複数のテーブルエントリからなる所要期間テーブルからテーブルエントリを選択する処理と、前記キャッシュミスアクセスの終了を検出する処理と、前記アクセスに関わる所要期間の計数を終了する処理と、前記キャッシュミスアクセスの発生から終了までの間の前記所要時間の計数値により前記所要期間テーブルを構成する複数のテーブルエントリの内の選択されたテーブルエントリを更新する処理と、を実行させることを特徴とする。
　本発明に係る第２の性能最適化プログラムは、コンピュータに、観測対象のアクセスに伴うバスアクセスの発生を検出する処理と、前記アクセスに関わる所要期間の計数を開始する処理と、前記観測対象のアクセスに基づく分類ごとにメモリの領域を区切り、その区切った分類領域ごとに前記所要期間の計数値を保存する複数のテーブルエントリからなる所要期間テーブルからテーブルエントリを選択する処理と、前記バスアクセスの終了を検出する処理と、前記アクセスに関わる所要期間の計数を終了する処理と、前記バスアクセスの発生から終了までの間の前記所要時間の計数値により、前記所要期間テーブルを構成する複数のテーブルエントリの内の選択されたテーブルエントリを更新する処理と、を実行させることを特徴とする。
　本発明によれば、キャッシュミス回数が少ないが、性能に与える影響が大きい場合の特定ができる性能最適化システムを提供することができる。
本発明の第１の実施例に係る性能最適化システムの構成を示すブロック図である。 第１の実施例に係る性能最適化システムの動作を示す流れ図である。 本発明の第２の実施例に係る性能最適化システムの構成を示すブロック図である。 第２の実施例に係る性能最適化システムの動作を示す流れ図である。 本発明の第３の実施例に係る性能最適化システムの構成を示すブロック図である。 第３の実施例に係る性能最適化システムの動作を示す流れ図である。 本発明の第４の実施例に係る性能最適化システムの構成を示すブロック図である。 第４の実施例に係る性能最適化システムの動作を示す流れ図である。 本発明の第５の実施例に係る性能最適化システムの構成を示すブロック図である。 第５の実施例に係る性能最適化システムの動作を示す流れ図である。 本発明の第６の実施例に係る性能最適化システムの構成を示すブロック図である。 第６の実施例に係る性能最適化システムの動作を示す流れ図である。 特許文献１に開示された性能最適化システムの構成を示すブロック図である。
符号の説明
１００　バスマスタ
１１０　ＭＰＵ（中央処理装置；プロセッサ；データ処理装置）
１１１　ＭＰＵコア
１１２　キャッシュメモリ
１２０　周辺回路
１３０　バスアービタ
２０１　キャッシュミス観測手段
２０２　所要期間計数手段
２０３　テーブルエントリ選択手段
２０４　バスアクセス観測手段
２０５　バス調停観測手段
２０６　バス調停期間計数手段
２０７　キャッシュミス観測手段
２１１　キャッシュミスアクセス発生通知手段
２１２　キャッシュミスアクセス終了通知手段
２１３　アクセス回数テーブル更新手段
２２１　バスアクセス発生通知手段
２２２　バスアクセス終了通知手段
２２３　アクセス種別判定手段
３０１　所要期間テーブル保持手段
３０２　アクセス回数テーブル保持手段
３０３　バス調停期間テーブル保持手段
４０１　アクセス遅延サイクル測定カウンタ
４０２　バス調停サイクル測定カウンタ
４０３　アドレス発生器
４０４　設定レジスタ
４０５　エントリ更新器
４０６　ＡＮＤ回路
４１０　テーブル用メモリ
４２０　バスアクセス観測器
４１１　エントリ（テーブルエントリ）
４１２　アクセス数保持部
４１３　アクセス遅延保持部
４１４　バス調停サイクル数保持部
４２１　アクセスフィルタ
　次に、本発明に係る性能最適化システム、方法及びプログラムを実施するための形態について、図面を参照して詳細に説明する。
　［第１の実施の形態］
　本発明の第１の実施の形態に係る性能最適化システムは、所要期間計数手段と、テーブルエントリ選択手段と、所要期間テーブル保持手段と、キャッシュミス観測手段とを備える。これらの各手段は、次のように動作する。キャッシュミス観測手段は、キャッシュミス発生を検出する。所要期間計数手段は、キャッシュミスによるアクセス遅延や待ち時間などの所要期間を計数する。テーブルエントリ選択手段は、キャッシュミスアクセスを観測対象のアクセスのアドレス値等のアクセスに基づく分類領域ごとに選別し、所要期間計数手段による所要期間の計数値により、その選別された分類領域に該当する所要期間テーブル保持手段の該当テーブルエントリを更新する。
　このような構成を採用し、性能に与える影響の大きさを計測することにより、キャッシュミス回数が少ないが、性能に与える影響が大きい場合の特定ができる性能最適化システムを提供することができる。
　［第２の実施の形態］
　本発明の第２の実施の形態に係る性能最適化システムは、所要期間計数手段と、テーブルエントリ選択手段と、所要期間テーブル保持手段と、バスアクセス観測手段とを備える。これらの各手段は、次のように動作する。バスアクセス観測手段は、バスアクセスを検出する。所要期間計数手段は、キャッシュミスによるアクセス遅延や待ち時間などの所要期間を計数する。テーブルエントリ選択手段は、アクセス種別等のアクセスに基づく分類領域ごとに選別することでキャッシュミスアクセスとその他のアクセスを分類し、所要期間計数手段による所要期間の計数値により、その選別された分類領域に該当する所要期間テーブル保持手段の該当テーブルエントリを更新する。
　このような構成を採用し、ＭＰＵコア及びキャッシュメモリ等からなるＭＰＵ等のプロセッサ（中央処理装置、データ処理装置等）の外部から観測することにより、キャッシュミス回数が少ないが、性能に与える影響が大きい場合の特定ができると共に、さらに社外から提供されたＭＰＵコア及びキャッシュメモリ等、修正を加えられない場合でも、キャッシュミス観測を行うことができる性能最適化システムを提供することができる。
　［第３の実施の形態］
　本発明の第２の実施の形態に係る性能最適化システムは、所要期間計数手段と、テーブルエントリ選択手段と、所要期間テーブル保持手段と、バスアクセス観測手段と、バス調停観測手段と、バス調停期間計数手段と、バス調停期間テーブル保持手段とを備える。これらの各手段は、次のように動作する。バスアクセス観測手段は、バスアクセスを検出する。所要期間計数手段は、アクセス遅延や待ち時間などの所要期間を計数する。バス調停観測手段は、バス調停を検出する。バス調停期間計数手段は、バス調停による待ち時間などの所要期間を計数する。テーブルエントリ選択手段は、バスアクセスを観測対象のアクセスのアドレス値等のアクセスに基づく分類領域ごとに選別し、所要期間計数手段による所要期間の計数値により、その選別された分類領域に該当する所要期間テーブル保持手段の該当テーブルエントリを更新すると共に、バス調停期間計数手段による所要期間の計数値により、上記の選別された分類領域に該当するバス調停期間テーブル保持手段の該当テーブルエントリを更新する。
　このような構成を採用し、アクセス遅延や待ち時間の所要期間と、所要期間のうちバス調停による待ち時間などが占めるバス調停期間の双方を観測することにより、キャッシュミス回数が少ないが、性能に与える影響が大きい場合の特定ができると共に、さらに他のバスマスタとの競合による性能への影響を把握できる性能最適化システムを提供することができる。
　上記第１～第３の実施の形態によれば、次のような効果が得られる。
　第１の効果は、キャッシュミス回数が少ないが、性能に与える影響が大きい場合の特定ができることである。その理由は、所要期間計数手段および所要期間テーブル保持手段により各キャッシュミスによる待ちサイクル数などの所要期間の影響が測定可能となり、キャッシュミス回数が少ないが性能に与える影響が大きい場合の特定ができることにある。
　第２の効果は、社外から提供されたＭＰＵコア及びキャッシュメモリ等、修正を加えられない場合でも、キャッシュミスを観測できることにある。その理由は、本手法ではＭＰＵコア及びキャッシュメモリ等の外部に位置するバスを流れるキャッシュミスアクセスを、バスアクセス観測手段およびテーブルエントリ選択手段によってその他のアクセスと区別して観測可能なためである。
　第３の効果は、他のバスマスタとの影響を把握できることである。その理由は、バス調停観測手段、バス調停期間計数手段およびバス調停期間テーブル保持手段により、バスの調停による待ち時間とその他の待ち時間の切り分けが可能なためである。
　以下、本発明の各実施例について、図面を参照して詳細に説明する。
　図１を参照すると、本発明の第１の実施例に係る性能最適化システムは、ＭＰＵコア１１１及びキャッシュメモリ１１２を有するＭＰＵ（中央処理装置、又はプロセッサ、或いはデータ処理装置等を含む。）１１０に接続されるもので、所要期間計数手段２０２と、テーブルエントリ選択手段２０３と、所要期間テーブル保持手段３０１と、キャッシュミス観測手段２０１とを有している。ここで、キャッシュミス観測手段２０１は、キャッシュミスアクセス発生通知手段２１１及びキャッシュミスアクセス終了通知手段２１２を含む。これらの手段は、それぞれ概略つぎのように動作する。
　所要期間計数手段２０２は、アクセス遅延や待ち時間などの所要期間を計数する。
　テーブルエントリ選択手段２０３は、観測対象のアクセスのアドレス値、書き込み・読み込みの別やバーストアクセスの長さなどのアクセス種別、アクセスＩＤ（identifier）などのいずれか、もしくはこれら複数の組み合わせを用いて、所要期間テーブル保持手段３０１により保持される所要期間テーブルのどのテーブルエントリに所要期間の計数結果（計数値）を保存するかを選択する。
　所要期間テーブル保持手段３０１は、テーブルエントリ選択手段２０３によって分類された領域ごとの所要期間値を保存する複数のテーブルエントリからなる所要期間テーブルを保持する。
　キャッシュミス観測手段２０１は、キャッシュミスが発生したことを検出する機能と、内部のキャッシュミスアクセス発生通知手段２１１によってキャッシュミスアクセスの発生を通知する機能と、キャッシュミスによって発生するバスへのキャッシュミスアクセスの終了を検出する機能と、内部のキャッシュミスアクセス終了通知手段２１２によってキャッシュミスアクセスの終了を通知する機能とを備える。
　次に、図２のフローチャートを参照して、本実施例の全体の動作について詳細に説明する。
　まず、キャッシュミス観測手段２０１は、ＭＰＵ１００内のキャッシュメモリ１１２へのアクセスの観測を続ける（ステップＳ１１：Ｎｏ）。その結果、キャッシュミスが発生したことを検出すると（ステップＳ１１：Ｙｅｓ）、キャッシュミス観測手段２０１は、その内部のキャッシュミスアクセス発生通知手段２１１によって所要期間計数手段２０２及びテーブルエントリ選択手段２０３にアクセス発生を通知する。
　次に、所要期間計数手段２０２は、キャッシュミス観測手段２０１からのアクセス発生通知を受けると、所要期間の計数を開始する（ステップＳ１２）。
　さらに、テーブルエントリ選択手段２０３は、キャッシュミス観測手段２０１からのアクセス発生通知を受けると、通知されたアクセス情報のアドレス値を用いて、所要期間テーブル保持手段３０１のどのテーブルエントリの結果（所要期間値）を更新するかを選択する（ステップＳ１３）。
　この間、キャッシュミス観測手段２０１は、キャッシュミスによって発生するバスへのキャッシュミスアクセスの終了の監視を続ける（ステップＳ１４：Ｎｏ）。その結果、キャッシュミスアクセスが終了すると（ステップＳ１４：Ｙｅｓ）、キャッシュミス観測手段２０１は、その内部のキャッシュミスアクセス終了通知手段２１２によって所要期間計数手段２０２にアクセスの終了を通知する。
　ここで、所要期間計数手段２０２は、キャッシュミスアクセス観測手段２０１からのアクセス終了通知を受けると、所要期間の計数を終了する（ステップＳ１５）。
　最後に、所要期間計数手段２０２は、所要期間テーブル保持手段３０１のテーブルエントリを更新する（ステップＳ１６）。更新するテーブルエントリは、テーブルエントリ選択手段２０３によって選択されたものとなる。
　なお、ステップＳ１３のテーブルエントリ選択については、ステップＳ１１のアクセス検出後からステップＳ１６の所要期間テーブル更新までの期間であれば、表記の順序に限らず実行可能である。
　次に、本実施例の効果について説明する。
　本実施例では、所要期間計数手段２０２および所要期間テーブル保持手段３０１により各キャッシュミスによる待ちサイクル数などの所要期間の影響が測定可能なように構成されているため、キャッシュミス回数が少ないが、性能に与える影響が大きい場合の特定ができる。
　また、本実施例では、さらに、テーブルエントリ選択手段２０３および所要期間テーブル保持手段３０１によって、アドレス範囲やアクセスの内容等のアクセスに基づいて分類した領域ごとに所要期間の値を保持できるように構成されているため、性能に与える影響が大きいアクセスがどのような領域で発生しているかを特定することができる。
　また、本実施例では、例えば前述した特許文献１に記載の性能最適化システムのようにキャッシュエントリ領域ごとのテーブルエントリを構成するのではなく、元のメモリ領域を区切りその区切った領域ごとにテーブルエントリを構成して測定しているため、メモリの複数の領域にアクセスが発生した場合に、その領域によってキャッシュミスなどによって生じるペナルティが大きく異なる場合の切り分けも容易になる等の利点もある。
　次に、本発明の第２の実施例について図面を参照して詳細に説明する。
　図３を参照すると、本実施例に係る性能最適化システムは、ＭＰＵコア及びキャッシュメモリ等の外部に位置するバスマスタ１００及び周辺回路１２０に接続されるもので、所要期間計数手段２０２と、テーブルエントリ選択手段２０３と、所要期間テーブル保持手段３０１と、バスアクセス観測手段２０４とを有している。ここで、バスアクセス観測手段２０４は、バスアクセス発生通知手段２２１及びバスアクセス終了通知手段２２２を含む。これらの手段は、それぞれ概略つぎのように動作する。
　所要期間計数手段２０２は、アクセス遅延や待ち時間などの所要期間を計数する。
　テーブルエントリ選択手段２０３は、観測対象のアクセスのアドレス値、書き込み・読み込みの別やバーストアクセスの長さなどのアクセス種別、アクセスＩＤなどのいずれか、もしくはこれら複数の組み合わせを用いて、所要期間テーブルのどのテーブルエントリに所要期間の計数結果を保存するかを選択する。
　所要期間テーブル保持手段３０１は、テーブルエントリ選択手段２０３によって分類された領域ごとの所要期間値を保存する複数のテーブルエントリからなる所要期間テーブルを保持する。
　バスアクセス観測手段２０４は、バスへのアクセスが発生したことを検出する機能と、内部のバスアクセス発生通知手段２２１によって検出したアクセスを通知する機能と、バスアクセスの終了を検出する機能と、内部のバスアクセス終了通知手段２２２によってバスアクセスの終了を通知する機能とを備える。
　次に、図４のフローチャートを参照して、本実施例の全体の動作について詳細に説明する。
　まず、バスアクセス観測手段２０４は、バスへのアクセス発生の観測を続ける（ステップＳ２１：Ｎｏ）。その結果、アクセスを検出すると（ステップＳ２１：Ｙｅｓ）、バスアクセス観測手段２０４は、その内部のバスアクセス発生通知手段２２１によって所要期間計数手段２０２及びテーブルエントリ選択手段２０３にアクセス発生を通知する。
　次に、所要期間計数手段２０２は、バスアクセス観測手段２０４からのアクセス発生通知を受けると、所要期間の計数を開始する（ステップＳ２２）。
　さらに、テーブルエントリ選択手段２０３は、同様にバスアクセス観測手段２０４からのアクセス発生通知を受けると、通知されたアクセス情報のアドレス値、書き込み・読み込みの別やバーストアクセスの長さなどのアクセス種別、アクセスＩＤなどのいずれか、もしくはこれら複数の組み合わせを用いて、所要期間テーブル保持手段３０１のどのテーブルエントリの結果を更新するかを選択する（ステップＳ２３）。
　この間、バスアクセス観測手段２０４は、バスアクセスの終了の監視を続ける（ステップＳ２４：Ｎｏ）。その結果、バスアクセスが終了すると（ステップＳ２４：Ｙｅｓ）、バスアクセス観測手段２０４は、その内部のバスアクセス終了通知手段２２２によって所要期間計数手段２０２にアクセスの終了を通知する。
　ここで、所要期間計数手段２０２は、バスアクセス観測手段２０４からのアクセス終了通知を受けると、所要期間の計数を終了する（ステップＳ２５）。
　最後に、所要期間計数手段２０２は、所要期間テーブル保持手段３０１のテーブルエントリを更新する（ステップＳ２６）。更新するテーブルエントリは、テーブルエントリ選択手段２０３によって選択されたものとなる。
　なお、ステップＳ２３のテーブルエントリ選択については、ステップＳ２１のアクセス検出後からステップＳ２６の所要期間テーブル更新までの期間であれば、表記の順序に限らず実行可能である。
　次に、本実施例の効果について説明する。
　ある種のＭＰＵやバスを利用した場合において、キャッシュミスアクセスはその他のアクセスと異なる特徴的な形態が取られている。ここで、本実施例では、ＭＰＵコア及びキャッシュメモリ等の外部に位置する、バスを流れるアクセスをバスアクセス観測手段２０４によって観測し、テーブルエントリ選択手段２０３によってキャッシュミスアクセスとその他のアクセスを分離して格納する形態を取ることで、社外から提供されたＭＰＵコア及びキャッシュメモリ等からなるＭＰＵなど、修正を加えられない場合でもキャッシュミスを観測できる。
　また、本実施例では、キャッシュミス観測手段２０１に代えてバスアクセス観測手段２０４を備え、キャッシュミスに限らない所要期間を測定可能なように構成されているため、ＤＭＡ（Direct Memory Access）コントローラやその他の機能ブロックなど、キャッシュを備えるＭＰＵ以外のバスマスタの所要期間を観測できる。
　更に、本実施例では、複数のアクセス種別を使い分けるＭＰＵ以外のバスマスタについて、性能への影響をアクセス種別毎に切り分けて観測することもできる。
　次に、本発明の第３の実施例について図面を参照して詳細に説明する。
　図５を参照すると、本実施例に係る性能最適化システムは、ＭＰＵコア及びキャッシュメモリ等の外部に位置するバスマスタ１００及び周辺回路１２０に接続されるもので、所要期間計数手段２０２と、テーブルエントリ選択手段２０３と、所要期間テーブル保持手段３０１と、バスアクセス観測手段２０４と、バス調停観測手段２０５と、バス調停期間計数手段２０６と、バス調停期間テーブル保持手段３０３とを有している。ここで、バスアクセス観測手段２０４は、バスアクセス発生通知手段(図示せず)及びバスアクセス終了通知手段(図示せず)を含む。これらの手段は、それぞれ概略つぎのように動作する。
　所要期間計数手段２０２は、アクセス遅延や待ち時間などの所要期間を計数する。
　テーブルエントリ選択手段２０３は、観測対象のアクセスのアドレス値、書き込み・読み込みの別やバーストアクセスの長さなどのアクセス種別、アクセスＩＤなどのいずれかもしくはこれら複数の組み合わせを用いて所要期間テーブルのどのテーブルエントリに所要期間の計数結果を保存するかを選択する。
　所要期間テーブル保持手段３０１は、テーブルエントリ選択手段２０３によって分類された領域ごとの所要期間値を保存する複数のテーブルエントリからなる所要期間テーブルを保持する。
　バスアクセス観測手段２０４は、バスへのアクセスが発生したことを検出する機能と、内部のバスアクセス発生通知手段(図示せず)によって検出したアクセスを通知する機能と、バスアクセスの終了を検出する機能と、内部のバスアクセス終了通知手段(図示せず)によってバスアクセスの終了を通知する機能とを備える。
　バス調停観測手段２０５は、複数のバスマスタ１００の競合による調停待ちが発生していることを検出する。
　バス調停期間計数手段２０６は、複数のバスマスタ１００の競合による調停待ちが発生している期間を計数する。ここで測定されるバス競合時間は、複数のバスマスタ１００がバスに対してアクセス要求を行った際に、バスのアクセス権の調停を行うバスのコントローラが、アクセス権を与えていないバスマスタ１００に対してアクセスを待たせているサイクル数に対応する。
　バス調停期間テーブル保持手段３０３は、テーブルエントリ選択手段２０３によって分類された領域ごとのバス調停期間値を保存する複数のテーブルエントリからなるバス調停期間テーブルを保持する。
　次に、図６のフローチャートを参照して、本実施例の全体の動作について詳細に説明する。
　まず、バスアクセス観測手段２０４は、バスへのアクセス発生の観測を続ける（ステップＳ３１：Ｎｏ）。その結果、バスへのアクセス発生を検出すると（ステップＳ３１：Ｙｅｓ）、バスアクセス観測手段２０４は、その内部のバスアクセス発生通知手段(図示せず)によって所要期間計数手段２０２、テーブルエントリ選択手段２０３、及びバス調停観測手段２０５にアクセス発生を通知する。
　次に、所要期間計数手段２０２は、バスアクセス観測手段２０４からのアクセス発生通知を受けると、所要期間の計数を開始する（ステップＳ３２）。
　さらに、テーブルエントリ選択手段２０３は、同様にバスアクセス観測手段２０４からのアクセス発生通知を受けると、通知されたバスアクセス情報のアドレス値、書き込み・読み込みの別やバーストアクセスの長さなどのアクセス種別、アクセスＩＤなどのいずれか、もしくはこれら複数の組み合わせを用いて所要期間テーブル保持手段３０１のどのテーブルエントリの結果を更新するかを選択する（ステップＳ３３）。
　ここで、バス調停観測手段２０５は、同様にバスアクセス観測手段２０４からのアクセス発生通知を受けるが、観測対象のアクセスにバス競合による調停待ちが発生していない場合（ステップＳ３４：Ｎｏ）、何もせずにステップＳ３８に進む。一方、観測対象のアクセスにバス競合による調停待ちが発生している場合（ステップＳ３４：Ｙｅｓ）、バス調停観測手段２０５は、バス調停期間計数手段２０６にバス調停待ち発生を通知し、バス調停期間計数手段２０６は、バス調停期間の計数を開始する（ステップＳ３５）。
　その後、バス調停観測手段２０５は、バス調停の観測を続ける（ステップＳ３６：Ｎｏ）。その結果、観測対象アクセスのバス調停待ち終了を検出すると（ステップＳ３６：Ｙｅｓ）、バス調停観測手段２０５は、バス調停期間計数手段２０６にバス調停待ち終了を通知し、バス調停期間計数手段２０６は、バス調停期間の計数を終了する（ステップＳ３７）。
　ここで、バスアクセス観測手段２０４は、バスアクセスの終了の監視を続ける（ステップＳ３８：Ｎｏ）。その結果、バスアクセスが終了すると（ステップＳ３８：Ｙｅｓ）、バスアクセス観測手段２０４は、その内部のバスアクセス終了通知手段２２２によって所要期間計数手段２０２にアクセスの終了を通知する。
　所要期間計数手段２０２は、バスアクセス観測手段２０４からのアクセス終了通知を受けると、所要期間の計数を終了する（ステップＳ３９）。
　最後に、所要期間計数手段２０２は、所要期間テーブル保持手段３０１のテーブルエントリを、バス調停期間計数手段２０６は、バス調停期間テーブル保持手段３０３のテーブルエントリを、それぞれ更新する（ステップＳ３１０、Ｓ３１１）。更新するテーブルエントリは、テーブルエントリ選択手段２０３によって選択されたものとなる。
　なお、ステップＳ３３のテーブルエントリ選択については、ステップＳ３１のアクセス検出後からステップＳ３１０の所要期間テーブル更新までの期間であれば、表記の順序に限らず実行可能である。
　また、ステップＳ３１０のバス調停期間テーブル更新については、テーブルエントリ選択後であれば、ステップＳ３７のバス調停期間計数終了以降、表記の順序に限らず、実行可能である。
　次に、本実施例の効果について説明する。
　本実施例では、バス調停観測手段、バス調停期間計数手段およびバス調停期間テーブル保持手段により、バスの調停による待ち時間とその他の待ち時間の切り分けが可能となり、他のバスマスタとの影響を把握できる。
　次に、本発明の第４の実施例について図面を参照して詳細に説明する。
　図７を参照すると、本実施例に係る性能最適化システムは、ＭＰＵコア及びキャッシュメモリ等の外部に位置するバスマスタ１００及び周辺回路１２０に接続されるもので、所要期間計数手段２０２と、テーブルエントリ選択手段２０３と、所要期間テーブル保持手段３０１と、バスアクセス観測手段２０８とを有している。ここで、バスアクセス観測手段２０８は、バスアクセス発生通知手段２２１、バスアクセス終了通知手段２２２及びアクセス種別判定手段２２３を含む。これらの手段は、それぞれ概略つぎのように動作する。
　所要期間計数手段２０２は、アクセス遅延や待ち時間などの所要期間を計数する。
　テーブルエントリ選択手段２０３は、観測対象のアクセスのアドレス値、書き込み・読み込みの別やバーストアクセスの長さなどのアクセス種別、アクセスＩＤなどのいずれか、もしくはこれら複数の組み合わせを用いて、所要期間テーブルのどのテーブルエントリに所要期間の計数結果を保存するかを選択する。
　所要期間テーブル保持手段３０１は、テーブルエントリ選択手段２０３によって分類された領域ごとの所要期間値を保存する複数のテーブルエントリからなる所要期間テーブルを保持する。
　バスアクセス観測手段２０８は、バスへのアクセスが発生したことを検出する機能と、内部のアクセス種別判定手段２２３によって、検出したバスアクセス情報のうち、アドレス値、書き込み・読み込みの別やバーストアクセスの長さなどのアクセスの種別、アクセスＩＤなど情報を用いて、指定された任意の条件に適合するアクセスを選別する機能と、内部のバスアクセス発生通知手段２２１によって検出したアクセスを通知する機能と、バスアクセスの終了を検出する機能と、内部のバスアクセス終了通知手段２２２によってバスアクセスの終了を通知する機能を備える。
　次に、図８のフローチャートを参照して、本実施例の全体の動作について詳細に説明する。
　まず、バスアクセス観測手段２０８は、バスへのアクセス発生の観測を続ける（ステップＳ４１：Ｎｏ）。その結果、バスへのアクセス発生を検出すると（ステップＳ４１：Ｙｅｓ）、バスアクセス観測手段２０８は、その内部のアクセス種別判定手段２２３を起動する。
　次に、アクセス種別判定手段２２３は、検出したバスアクセス情報のうち、アドレス値、書き込み・読み込みの別やバーストアクセスの長さなどのアクセス種別、アクセスＩＤなどの情報を用いて、検出したバスアクセスが指定された任意の条件に適合するか判定を行う。その結果、条件に適合しない場合（ステップＳ４２：Ｎｏ）は、ステップＳ４１に戻り、次のバスアクセスの検出を行う。一方、条件に適合する場合（ステップＳ４２：Ｙｅｓ）、バスアクセス観測手段２０８は、その内部のバスアクセス発生通知手段２２１によって適合したアクセスが発生したことをアクセス発生通知として、所要期間計数手段２０２及びテーブルエントリ選択手段２０３に通知する。
　次に、所要期間計数手段２０２は、バスアクセス観測手段２０８からのアクセス発生通知を受けると、所要期間の計数を開始する（ステップＳ４３）。
　さらに、テーブルエントリ選択手段２０３は、同様にバスアクセス観測手段２０８からのアクセス発生通知を受けると、通知されたアクセス情報のアドレス値、書き込み・読み込みの別やバーストアクセスの長さなどのアクセス種別、アクセスＩＤなどのいずれか、もしくはこれら複数の組み合わせを用いて所要期間テーブル保持手段３０１のどのテーブルエントリの結果を更新するかを選択する（ステップＳ４４）。
　この間、バスアクセス観測手段２０８は、バスアクセスの終了の監視を続ける（ステップＳ４５：Ｎｏ）。その結果、バスへのアクセスが終了すると（ステップＳ４５：Ｙｅｓ）、バスアクセス観測手段２０８は、その内部のバスアクセス終了通知手段２２２によって所要期間計数手段２０２にアクセスの終了を通知する。
　ここで、所要期間計数手段２０２は、バスアクセス観測手段２０８からのアクセス終了通知を受けると、所要期間の計数を終了する（ステップＳ４６）。
　最後に、所要期間計数手段２０２は、所要期間テーブル保持手段３０１のテーブルエントリを更新する（ステップＳ４７）。更新するテーブルエントリは、テーブルエントリ選択手段２０３によって選択されたものとなる。
　なお、ステップＳ４４のテーブルエントリ選択については、ステップＳ４１のアクセス検出後からステップＳ４７の所要期間テーブル更新までの期間であれば、表記の順序に限らず実行可能である。
　次に、本実施例の効果について説明する。
　本実施例では、バスアクセス観測手段内にアクセス種別判定手段を設け、観測する対象アクセスを限定して観測可能なように構成されているため、観測する必要がないアクセスを排除することや、所要期間テーブル保持手段の容量を削減することができる。
　次に、本発明の第５の実施例について図面を参照して詳細に説明する。
　図９を参照すると、本実施例に係る性能最適化システムは、ＭＰＵコア１１１及びキャッシュメモリ１１２を有するＭＰＵ１１０に接続されるもので、所要期間計数手段２０２と、テーブルエントリ選択手段２０３と、所要期間テーブル保持手段３０１と、キャッシュミス観測手段２０７と、アクセス回数テーブル保持手段３０２とを有している。これらの手段は、それぞれ概略つぎのように動作する。
　所要期間計数手段２０２は、アクセス遅延や待ち時間などの所要期間を計数する。
　テーブルエントリ選択手段２０３は、観測対象のアクセスのアドレス値、書き込み・読み込みの別やバーストアクセスの長さなどのアクセス種別、アクセスＩＤなどのいずれか、もしくはこれら複数の組み合わせを用いて所要期間テーブルのどのテーブルエントリに所要期間の計数結果を保存するかを選択する。
　所要期間テーブル保持手段３０１は、テーブルエントリ選択手段２０３によって分類された領域ごとの所要期間値を保存する複数のテーブルエントリからなる所要期間テーブルを保持する。
　キャッシュミス観測手段２０７は、キャッシュミスが発生したことを検出する機能と、内部のキャッシュミスアクセス発生通知手段２１１によってキャッシュミスアクセスの発生を通知する機能と、キャッシュミスによって発生するバスへのキャッシュミスアクセスの終了を検出する機能と、内部のキャッシュミスアクセス終了通知手段２１２によってキャッシュミスアクセスの終了を通知する機能と、内部のアクセス回数テーブル更新手段２１３によってアクセス回数テーブル保持手段３０２によって保持されるアクセス回数テーブルを更新する機能とを備える。
　アクセス回数テーブル保持手段３０２は、テーブルエントリ選択手段２０３によって分類された領域ごとのアクセス回数を保存する複数のエントリからなるアクセス回数テーブルを保持する。
　次に、図１０のフローチャートを参照して、本実施例の全体の動作について詳細に説明する。
　まず、キャッシュミス観測手段２０７は、キャッシュメモリ１１２へのアクセスの観測を続ける（ステップＳ５１：Ｎｏ）。その結果、キャッシュミスが発生したことを検出すると（ステップＳ５１：Ｙｅｓ）、キャッシュミス観測手段２０７は、その内部のキャッシュミスアクセス発生通知手段２１１によって所要期間計数手段２０２及びテーブルエントリ選択手段２０３にアクセス発生を通知する。
　次に、所要期間計数手段２０２は、キャッシュミス観測手段２０７からのアクセス発生通知を受けると、所要期間の計数を開始する（ステップＳ５２）。
　さらに、テーブルエントリ選択手段２０３は、キャッシュミス観測手段２０７からのアクセス発生通知を受けると、通知されたアクセス情報のアドレス値を用いて所要期間テーブル保持手段３０１のどのテーブルエントリの結果を更新するかを選択する（ステップＳ５３）。
　この間、キャッシュミス観測手段２０７は、キャッシュミスによって発生するバスへのキャッシュミスアクセスの終了の監視を続ける（ステップＳ５４：Ｎｏ）。その結果、バスへのキャッシュミスアクセスが終了すると（ステップＳ５４：Ｙｅｓ）、キャッシュミス観測手段２０７は、その内部のキャッシュミスアクセス終了通知手段２１２によって所要期間計数手段２０２にアクセスの終了を通知する。
　ここで、所要期間計数手段２０２は、キャッシュミス観測手段２０７からのアクセス終了通知を受けると、所要期間の計数を終了する（ステップＳ５５）。
　最後に、所要期間計数手段２０２は、所要期間テーブル保持手段３０１のテーブルエントリを、キャッシュミス観測手段２０７は、その内部のアクセス回数テーブル更新手段２１３によってアクセス回数テーブル保持手段３０２のテーブルエントリを、それぞれ更新する（ステップＳ５６、Ｓ５７）。更新するエントリは、テーブルエントリ選択手段２０３によって選択されたものとなる。
　なお、ステップＳ５３のテーブルエントリ選択については、ステップＳ５１のアクセス検出後からステップＳ５６の所要期間テーブル更新までの期間であれば、表記の順序に限らず実行可能である。
　また、ステップＳ５７のアクセス回数テーブル更新については、テーブルエントリ選択後であれば、ステップＳ５１のアクセス検出以降表記の順序に限らず実行可能である。
　次に、本実施例の効果について説明する。
　本実施例では、アクセス回数テーブル保持手段３０２により分類領域ごとのアクセス回数を保持できるように構成されているため、所要期間テーブル保持手段３０１によって保持されている領域ごとの所要期間情報と組み合わせて、分類領域ごとのアクセスの平均所要期間を特定することができる。
　次に、本発明の第６の実施例について詳細に説明する。
　図１１に示す本実施例の性能最適化システムは、ＭＰＵコア及びキャッシュメモリ等の外部に位置するバスマスタ１００及び周辺回路１２０に接続されるもので、アクセス遅延サイクル測定カウンタ４０１と、バス調停サイクル測定カウンタ４０２と、アドレス発生器４０３と、設定レジスタ４０４と、エントリ更新器４０５と、ＡＮＤ回路４０６と、テーブル用メモリ４１０と、バスアクセス観測器４２０とを有している。
　テーブル用メモリ４１０は、アクセス数保持部４１２、アクセス遅延保持部４１３、バス調停サイクル数保持部４１４から構成される複数のエントリ（テーブルエントリ）４１１から構成されるテーブルを保持している。
　バスアクセス観測器４２０は、対象アクセスの絞込みを行うアクセスフィルタ４２１を含む。バスアクセス観測器４２０は、バスの観測点からの信号と、設定レジスタ４０４からの設定内容の信号を受け取り、設定レジスタ４０４から通知された設定内容に従って、バスの観測点からの信号を元に観測を行う。この時、設定レジスタ４０４の設定において観測対象の絞込みを行うよう設定されていた場合、アクセスフィルタ４２１によって絞込みを行う。
　バスアクセス観測器４２０は、観測対象アクセス検出通知と観測対象アクセス終了通知をアクセス遅延サイクル測定カウンタ４０１、バス調停サイクル測定カウンタ４０２、エントリ更新器４０５及びＡＮＤ回路４０６に通知する。このために観測対象アクセスが発生中に観測対象アクセス検出・終了通知信号がＨレベルとなるよう構成し、検出通知は信号がＬレベルからＨレベルへの変化、終了通知はＨレベルからＬレベルへの変化によって行われる。また、観測対象のバスアクセスを検出した際、観測対象アクセスのアドレス値、書き込み・読み込みの別やバーストアクセスの長さなどのアクセス種別、アクセスＩＤなどを、アドレス発生器４０３に対して通知する。
　ここで、バスには複数のアクセスがオーバーラップする方式を採用するものが存在する。このようなバスを観測対象とする場合、バスアクセス観測器４２０は、複数のバスアクセスがオーバーラップするケースに対応できる必要がある。
　なお、本実施例においては、簡単のため単一のバスマスタ１００における例を記載しているが、複数のバスマスタを観測対象とする構成に容易に拡張可能であり、対象とすることが望ましい。
　アクセス遅延サイクル測定カウンタ４０１は、バスアクセス観測器４２０から観測対象バスアクセスの開始通知と終了通知を受け取る。本実施例では、バスアクセス観測器４２０は、観測対象アクセス発生中に観測対象アクセス検出・終了通知信号にＨレベルを出力するよう構成されており、アクセス遅延サイクル測定カウンタ４０１は、バスアクセス観測器４２０からの信号がＨレベルである期間のサイクル数のカウントを行う。バスアクセス観測器４２０からの信号がＨレベルからＬレベルに変化すると、カウントを終了すると共に測定値をエントリ更新器４０５に通知する。
　ここで、バスには、複数のアクセスがオーバーラップする方式を採用するものが存在する。このようなバスを観測対象とする場合、アクセス遅延サイクル測定カウンタ４０１は、複数のバスアクセスがオーバーラップするケースに対応できるよう、複数のカウンタを備える必要がある。
　バス調停サイクル測定カウンタ４０２は、ＡＮＤ回路４０６からバス調停検出通知と終了通知を受け取る。本実施例では、ＡＮＤ回路４０６は、観測対象アクセス発生中に観測対象バスマスタ１００が調停待ちとなった場合にＨレベルを出力するよう構成されている。バス調停サイクル測定カウンタ４０２は、ＡＮＤ回路４０６からの信号がＨレベルである期間のサイクル数のカウントを行い、ＡＮＤ回路４０６からの信号がＨレベルからＬレベルに変化すると、カウントを終了すると共に測定値をエントリ更新器４０５に通知する。
　ここで、バスには、複数のアクセスがオーバーラップする方式を採用するものが存在する。このようなバスを観測対象とする場合、バス調停サイクル測定カウンタ４０２は、複数のバスアクセスがオーバーラップするケースに対応できるよう、複数のカウンタを備える必要がある。
　アドレス発生器４０３は、バスアクセス観測器４２０から観測対象アクセスのアドレス値、書き込み・読み込みの別やバーストアクセスの長さなどのアクセス種別、アクセスＩＤなどを受け取る。アドレス発生器４０３は、これらの情報を用いて、測定結果を保存するエントリが格納されている、テーブル用メモリ４１０のアドレスを算出し、エントリ更新器に通知する。
　設定レジスタ４０４は、バスアクセス観測器４２０の観測対象の設定、動作の設定等や、アドレス発生器４０３の動作の設定等を保持し、それぞれバスアクセス観測器４２０及びアドレス発生器４０３に通知する。
　エントリ更新器４０５は、バスアクセス観測器４２０からの観測対象アクセスの検出・終了通知、アクセス遅延サイクル測定カウンタ４０１及びバス調停サイクル測定カウンタ４０２からの測定値の通知、アドレス発生器４０３からのテーブル用メモリ４１０のアドレスの通知を受ける。
　また、エントリ更新器４０５は、テーブル用メモリ４１０上のエントリ４１１を更新する機能を備える。更新は、観測対象アクセスの終了が通知された時点で開始されるが、この通知は、バスアクセス観測器４２０からの観測対象アクセス検出・終了通知信号がＨレベルからＬレベルに変化したことを検知して行われる。アクセスの終了が通知されると、エントリ更新器４０５は、アドレス発生器４０３から通知されたアドレスを元にテーブル用メモリ４１０上の更新対象エントリ４１１の値を読み込む。
　ここで、エントリ４１１は、アクセス数保持部４１２、アクセス遅延保持部４１３、バス調停サイクル数保持部４１４から構成されるが、エントリ更新器４０５は、アクセス数保持部４１２の値を１加算し、アクセス遅延保持部４１３の値にアクセス遅延サイクル測定カウンタ４０１から通知された測定値を加算し、バス調停サイクル数保持部４１４の値にバス調停サイクル測定カウンタ４０２から通知された測定値を加算する。加算後、テーブル用メモリ４１０上の更新対象エントリ４１１に対して書き戻しを行う。
　ＡＮＤ回路４０６は、バスアクセス観測器４２０からの観測対象アクセス検出・終了通知信号と、バスアービタ１３０からの観測対象バスマスタ１００の調停待ち信号を受け取る。ここで、バスアービタ１３０は、観測対象バスマスタ１００が調停待ちである場合にＨレベルを出力するよう構成する。本実施例では、観測対象アクセス発生中がＨレベル、観測対象バスマスタの調停待ち時にＨレベルとして構成されており、観測対象アクセス発生中に観測対象バスマスタ１００が調停待ちとなった場合にバス調停サイクル測定カウンタにＨレベルを出力する。
　次に、図１２のフローチャートを用いて、本実施例における動作を説明する。なお、本フローチャートは、代表的な動作順序を抜粋したものであるが、実際には本実施例における性能最適化システムの各要素が前記のとおり独立して動作する。このため、必ずしも本フローチャートの手順に従うものではなく、異なる順序となることがある。
　まず、バスアクセス観測器４２０は、バスへのアクセス発生の観測を続け（ステップＳ６１：Ｎｏ）、アクセスを検出すると（ステップＳ６１：Ｙｅｓ）、内部のアクセスフィルタ４２１による選別を開始する。
　アクセスフィルタ４２１は、検出したバスアクセス情報のうち、アドレス値、書き込み・読み込みの別やバーストアクセスの長さなどのアクセス種別、アクセスＩＤなどの情報を用いて、検出したバスアクセスが設定レジスタ４０４によって指定された任意の条件に適合するか判定を行う。ここで、条件に適合しない場合（ステップＳ６２：Ｎｏ）は、次のバスアクセスの検出に戻る。一方、条件に適合する場合（ステップＳ６２：Ｙｅｓ）、バスアクセス観測器４２０は、適合したアクセスが発生したことをアクセス発生通知として、アクセス遅延サイクル測定カウンタ４０１と、アドレス発生器４０３と、エントリ更新器４０５と、ＡＮＤ回路４０６とに通知する（エントリ更新器４０５への通知は、ここでは意味を持たない）。
　通知は、観測対象アクセス検出・終了通知信号をＬレベルからＨレベルに変化させることで行われる。この時、アドレス発生器４０３への観測対象アクセスのアドレス値、書き込み・読み込みの別やバーストアクセスの長さなどのアクセス種別、アクセスＩＤなどの通知も同時に行われる。
　次に、アクセス遅延サイクル測定カウンタ４０１は、観測対象アクセス検出・終了通知信号がＨレベルの時にサイクル数をカウントするよう構成されているため、バスアクセス観測器４２０からのアクセス発生通知によって計数を開始する（ステップＳ６３）。
　さらに、アドレス発生器４０３は、バスアクセス観測器４２０からのアクセス発生通知を受けると、同時に通知されたバスアクセス情報のアドレス値、書き込み・読み込みの別やバーストアクセスの長さなどのアクセス種別、アクセスＩＤなどのいずれか、もしくはこれら複数の組み合わせを用いて、測定結果を保存するエントリが格納されている、テーブル用メモリ４１０のアドレスを算出し、エントリ更新器４０５に通知する（ステップＳ６４）。
　また、この時、ＡＮＤ回路４０６の入力の片方に観測対象アクセス検出・終了通知信号としてＨレベルが入力される。
　バスアービタ１３０は、観測対象バスマスタ１００が調停待ちである場合にＨレベルを出力するよう構成されているため、観測対象のアクセスにバス競合による調停待ちが発生していない場合は、ＡＮＤ回路４０６の入力の片方がＬレベルであり、バス調停サイクル測定カウンタ４０２へはＬレベルを出力する。
　この場合、バス調停サイクル測定カウンタ４０２は、何もせずに（ステップＳ６５：Ｎｏ）、ステップＳ６９に進む。観測対象のアクセスにバス競合による調停待ちが発生している場合は（ステップＳ６５：Ｙｅｓ）、ＡＮＤ回路４０６の２つの入力がＨレベルとなる。そうすると、バス調停サイクル測定カウンタ４０２は、Ｈレベルが入力されることにより、バス調停期間の計数を開始する（ステップＳ６６）。
　その後、バス調停サイクル測定カウンタ４０２は、ＡＮＤ回路４０６からの入力がＨレベルの間、計数を続け（ステップＳ６７：Ｎｏ）、観測対象アクセスのバス調停待ちが終了すると、バスアービタ１３０からＡＮＤ回路４０６への信号がＬレベルとなり、ＡＮＤ回路４０６がＬレベルを出力する（ステップＳ６７：Ｙｅｓ）。バス調停サイクル測定カウンタ４０２は、ＡＮＤ回路４０６からの信号がＬレベルになると、計数を終了し（ステップＳ６７：Ｙｅｓ）、エントリ更新器４０５に計数値を通知する（ステップＳ６８）。
　ここで、バスアクセス観測器４２０は、バスアクセスの終了の監視を続ける（ステップＳ６９：Ｎｏ）。その結果、バスアクセスが終了すると（ステップＳ６９：Ｙｅｓ）、バスアクセス観測器４２０は、アクセス遅延サイクル測定カウンタ４０１と、アドレス発生器４０３と、エントリ更新器４０５と、ＡＮＤ回路４０６とに、観測対象アクセス検出・終了通知信号をＬレベルとすることで、アクセスの終了を通知する（アドレス発生器４０３、ＡＮＤ回路４０６への通知は、ここでは意味を持たない）。
　アクセス遅延サイクル測定カウンタ４０１は、アクセスが終了し観測対象アクセス検出・終了通知信号がＬレベルとなると、所要期間の計数を終了し（ステップＳ６９：Ｙｅｓ）、エントリ更新器４０５に計数値を通知する（ステップＳ６１０）。
　ここで、エントリ更新器４０５は、バスアクセス観測器４２０からのアクセス検出・終了通知信号がＨレベルからＬレベルになることでアクセスの終了が通知されると、アドレス発生器４０３から通知されたアドレスを元にテーブル用メモリ４１０上の更新対象エントリ４１１の値を読み込む（ステップＳ６１１）。
　ここで、更新対象エントリ４１１は、アクセス数保持部４１２、アクセス遅延保持部４１３、バス調停サイクル数保持部４１４から構成される。この更新対象エントリ４１１に対し、エントリ更新器４０５は、アクセス数保持部４１２の値を１加算し、アクセス遅延保持部４１３の値にアクセス遅延サイクル測定カウンタ４０１から通知された計数値を加算し、バス調停サイクル数保持部４１４の値にバス調停サイクル測定カウンタ４０２から通知された計数値を加算する（ステップＳ６１２）。加算後、エントリ更新器４０５は、テーブル用メモリ４１０上の更新対象エントリ４１１に対して書き戻しを行う（ステップＳ６１３）。
　次に、本実施例における観測方法の応用例を説明する。
　特定のプロセッサとバスの組み合わせにおいて、プロセッサからのキャッシュミスアクセスでは、バス上を「ＷＲＡＰバースト」と呼ばれる特徴的なバスアクセスが発生する。ＷＲＡＰバーストでは、連続するｎ個のデータを転送する時、1≦ｍ≦ｎであるｍ番目の任意のデータから転送をスタートし、ｎ番目のデータ転送後、１番目に戻ってｍ－１番目のデータまで転送する手順にて、ｎ個のデータを転送することを許可する転送方式となっている。また、バーストアクセスの長さは、キャッシュラインを満たすデータ数の転送が行える長さとなっている特長がある。
　このため、設定レジスタ４０４の設定によって、アドレス発生器４０３にＷＲＡＰバーストはバーストアクセス長によって異なるエントリを更新させる方法や、同様に設定レジスタ４０４の設定によって、バスアクセス観測器４２０内のアクセスフィルタ４２１によって該当アクセスに絞り込んで観測する方法などにより、キャッシュミスアクセスを分離して観測することができる。
　なお、上記各実施例に係る性能最適化システムは、上述した構成要素の各処理（機能）を実現可能なものであれば、そのシステムの物理的構成、そのシステム内部のハードウェア（回路）及びソフトウェア（プログラム）構成については、特に限定されるものではない。例えば、独立して個別の回路やユニット或いはプログラム部品（プログラムモジュール等）を構成したり、１つの回路やユニット内に一体的に構成したりする等、いずれの形態でも適用可能である。これらの形態は、実際に使用するシステムの機能や用途等の事情に応じて適宜選択可能である。
　また、上述した構成要素の各機能に対応して、これらと同様の処理を行う各処理ステップを有する性能最適化方法も、本発明の範疇に含まれる。
　さらに、上述した構成要素の各機能の内の少なくとも一部の処理は、ＣＰＵ（Central Processing Unit）を有するプロセッサ等のコンピュータによるソフトウェア処理で実現してもよい。この場合、コンピュータを機能させるためのプログラム（性能最適化プログラム）は、本発明の範疇に含まれる。このプログラムは、ＣＰＵにより直接実行可能な形式のプログラムに限らず、ソース形式のプログラムや、圧縮処理されたプログラム、暗号化されたプログラム等、種々形態のプログラムを含む。また、このプログラムは、システム全体の制御を行うＯＳ（Operating System）やファームウェア等の制御プログラムと連携して動作し、或いはその一部に組み込まれて一体的に動作するアプリケーションプログラムやそれを構成するソフトウェア部品（ソフトウェアモジュール）等、いずれの形態でも提供可能である。さらに、このプログラムは、無線又は有線回線を介して外部装置と通信する通信機能を有するシステムに実装して使用する場合、例えば回線上に接続されたサーバ等の外部ノードからダウンロードして自システム内の記録媒体にインストールして使用することもできる。これらの形態は、実際に使用するシステムの機能や用途等の事情に応じて適宜選択可能である。
　また、上記のコンピュータプログラムを記録したコンピュータ読み取り可能な記録媒体も、本発明の範疇に含まれる。この場合、記録媒体は、ＲＯＭ（Read Only Memory）等のメモリ等、システム内に固定して使用されるものや、利用者により持ち運びが可能な可搬型のもの等、いずれの形態でも適用可能である。
　以上、実施形態を参照して本願発明を説明したが、本願発明は上記実施の形態に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
　この出願は、２００８年２月１３日に出願された日本出願特願２００８－０３１７２８号を基礎とする優先権を主張し、その開示の全てをここに取り込む。
　本発明によれば、キャッシュミスを観測して性能最適化を行う情報を収集する用途に適用できる。また、複数のバスマスタの競合を観測して性能最適化を行う情報を収集する用途にも適用可能である。

Claims (17)

  1. 　観測対象のアクセスに関わる所要期間を計数する所要期間計数手段と、
    　前記観測対象のアクセスに基づく分類ごとにメモリの領域を区切り、その区切った分類領域ごとに前記所要期間の計数値を保存する複数のテーブルエントリからなる前記所要期間の計数値を保存する所要期間テーブルを保持する所要期間テーブル保持手段と、
    　前記観測対象のアクセスに基づいて、前記所要期間テーブルを構成する前記分類領域ごとの複数のテーブルエントリの内のどのテーブルエントリに前記所要期間の計数値を保存するかを選択するテーブルエントリ選択手段と、
    　前記観測対象のアクセスに伴うキャッシュミスの発生を検出するキャッシュミス観測手段とを備えたことを特徴とする性能最適化システム。
  2. 　前記キャッシュミス観測手段は、
    　前記キャッシュミスの発生を通知するキャッシュミス発生通知手段と、
    　前記キャッシュミスによって発生するバスへのキャッシュミスアクセスの終了を通知するキャッシュミスアクセス終了通知手段とを含むことを特徴とする請求項１記載の性能最適化システム。
  3. 　観測対象のアクセスに関わる所要期間を計数する所要期間計数手段と、
    　前記観測対象のアクセスに基づく分類ごとにメモリの領域を区切り、その区切った分類領域ごとに前記所要期間の計数値を保存する複数のテーブルエントリからなる所要期間テーブルを保持する所要期間テーブル保持手段と、
    　前記観測対象のアクセスに基づいて、前記所要期間テーブルを構成する前記分類領域ごとの複数のテーブルエントリの内のどのテーブルエントリに所要期間の計数値を保存するかを選択するテーブルエントリ選択手段と、
    　前記観測対象のアクセスに伴うバスアクセスの発生を検出するバスアクセス観測手段とを備えたことを特徴とする性能最適化システム。
  4. 　前記バスアクセス観測手段は、
    　前記バスアクセスの発生を通知するバスアクセス発生通知手段と、
    　前記バスアクセスの終了を通知するバスアクセス終了通知手段とを含むことを特徴とする請求項３記載の性能最適化システム。
  5. 　前記観測対象のアクセスの種別を判定し、特定のアクセスを選択して検出するアクセス種別判定手段をさらに備えたことを特徴とする請求項１から４のいずれか１項に記載の性能最適化システム。
  6. 　前記観測対象以外のバスマスタとのアクセス競合の調停によりアクセスが待たされていることを検出するバス調停観測手段と、
    　バス調停による期間を計数するバス調停期間計数手段と、
    　前記観測対象のアクセスに基づく分類ごとにメモリの領域を区切り、その区切った分類領域ごとに前記バス調停による期間の計数値を保存する複数のテーブルエントリからなるバス調停期間テーブルを保存するバス調停期間テーブル保持手段とをさらに備えたことを特徴とする請求項１から５のいずれか１項に記載の性能最適化システム。
  7. 　前記観測対象のアクセスに基づく分類ごとにメモリの領域を区切り、その区切った分類領域ごとに前記観測対象のアクセス回数を保存する複数のテーブルエントリからなるアクセス回数テーブルを保存するアクセス回数テーブル保持手段をさらに備えたことを特徴とする請求項１から６のいずれか１項に記載の性能最適化システム。
  8. 　観測対象のアクセスに伴うキャッシュミスアクセスの発生を検出し、
    　前記アクセスに関わる所要期間の計数を開始し、
    　前記観測対象のアクセスに基づく分類ごとにメモリの領域を区切り、その区切った分類領域ごとに前記所要期間の計数値を保存する複数のテーブルエントリからなる所要期間テーブルからテーブルエントリを選択し、
    　前記キャッシュミスアクセスの終了を検出し、
    　前記アクセスに関わる所要期間の計数を終了し、
    　前記キャッシュミスアクセスの発生から終了までの間の前記所要時間の計数値により、前記所要期間テーブルを構成する複数のテーブルエントリの内の選択されたテーブルエントリを更新することを特徴とする性能最適化方法。
  9. 　観測対象のアクセスに伴うバスアクセスの発生を検出し、
    　前記アクセスに関わる所要期間の計数を開始し、
    　前記観測対象のアクセスに基づく分類ごとにメモリの領域を区切り、その区切った分類領域ごとに前記所要期間の計数値を保存する複数のテーブルエントリからなる所要期間テーブルからテーブルエントリを選択し、
    　前記バスアクセスの終了を検出し、
    　前記アクセスに関わる所要期間の計数を終了し、
    　前記バスアクセスの発生から終了までの間の前記所要時間の計数値により、前記所要期間テーブルを構成する複数のテーブルエントリの内の選択されたテーブルエントリを更新することを特徴とする性能最適化方法。
  10. 　さらに、バス競合の発生を検出し、
    　バス調停期間の計数を開始し、
    　前記観測対象のアクセスに基づく分類ごとにメモリの領域を区切り、その区切った分類領域ごとに前記バス調停期間の計数値を保存する複数のエントリからなるバス調停期間テーブルからテーブルエントリを選択し、
    　前記バス競合の終了を検出し、
    　前記バス調停期間の計数を終了し、
    　前記バス競合の発生から終了までの間の前記バス調停期間の計数値により前記バス調停期間テーブルを構成する複数のテーブルエントリの内の選択されたテーブルエントリを更新することを特徴とする請求項８または９記載の性能最適化方法。
  11. 　さらに、検出したアクセスが指定された任意の条件に適合するか判定を行うことを特徴とする請求項８から１０のいずれか１項に記載の性能最適化方法。
  12. 　さらに、前記観測対象のアクセスに基づく分類ごとにメモリの領域を区切り、その区切った分類領域ごとに前記観測対象のアクセス回数を保存する複数のテーブルエントリからなるアクセス回数テーブルを更新することを特徴とする請求項８から１１のいずれか１項に記載の性能最適化方法。
  13. 　コンピュータに、
    　観測対象のアクセスに伴うキャッシュミスアクセスの発生を検出する処理と、
    　前記アクセスに関わる所要期間の計数を開始する処理と、
    　前記観測対象のアクセスに基づく分類ごとにメモリの領域を区切り、その区切った分類領域ごとに前記所要期間の計数値を保存する複数のテーブルエントリからなる所要期間テーブルからテーブルエントリを選択する処理と、
    　前記キャッシュミスアクセスの終了を検出する処理と、
    　前記アクセスに関わる所要期間の計数を終了する処理と、
    　前記キャッシュミスアクセスの発生から終了までの間の前記所要時間の計数値により前記所要期間テーブルを構成する複数のテーブルエントリの内の選択されたテーブルエントリを更新する処理と、
    を実行させることを特徴とする性能最適化プログラム。
  14. 　コンピュータに、
    　観測対象のアクセスに伴うバスアクセスの発生を検出する処理と、
    　前記アクセスに関わる所要期間の計数を開始する処理と、
    　前記観測対象のアクセスに基づく分類ごとにメモリの領域を区切り、その区切った分類領域ごとに前記所要期間の計数値を保存する複数のテーブルエントリからなる所要期間テーブルからテーブルエントリを選択する処理と、
    　前記バスアクセスの終了を検出する処理と、
    　前記アクセスに関わる所要期間の計数を終了する処理と、
    　前記バスアクセスの発生から終了までの間の前記所要時間の計数値により、前記所要期間テーブルを構成する複数のテーブルエントリの内の選択されたテーブルエントリを更新する処理と、
    を実行させることを特徴とする性能最適化プログラム。
  15. 　前記コンピュータに、
    　バス競合の発生を検出する処理と、
    　バス調停期間の計数を開始する処理と、
    　前記観測対象のアクセスに基づく分類ごとにメモリの領域を区切り、その区切った分類領域ごとに前記バス調停期間の計数値を保存する複数のテーブルエントリからなるバス調停期間テーブルからテーブルエントリを選択する処理と、
    　前記バス競合の終了を検出する処理と、
    　前記バス調停期間の計数を終了する処理と、
    　前記バス競合の発生から終了までの間の前記バス調停期間の計数値により、前記バス調停期間テーブルを構成する複数のテーブルエントリの内の選択されたテーブルエントリを更新する処理と、
    をさらに実行させることを特徴とする請求項１３または１４記載の性能最適化プログラム。
  16. 　前記コンピュータに、
    　検出したアクセスが指定された任意の条件に適合するか判定を行う処理をさらに実行させることを特徴とする請求項１３から１５のいずれか１項に記載の性能最適化プログラム。
  17. 　前記コンピュータに、
    　前記観測対象のアクセスに基づく分類ごとにメモリの領域を区切り、その区切った分類領域ごとに前記観測対象のアクセス回数を保存する複数のテーブルエントリからなるアクセス回数テーブルを更新する処理をさらに実行させることを特徴とする請求項１３から１６のいずれか１項に記載の性能最適化プログラム。
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