CN102859504A - 有效分区存储缓存 - Google Patents

有效分区存储缓存 Download PDF

Info

Publication number
CN102859504A
CN102859504A CN2010800661165A CN201080066116A CN102859504A CN 102859504 A CN102859504 A CN 102859504A CN 2010800661165 A CN2010800661165 A CN 2010800661165A CN 201080066116 A CN201080066116 A CN 201080066116A CN 102859504 A CN102859504 A CN 102859504A
Authority
CN
China
Prior art keywords
data
sector
processor
array
copy
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2010800661165A
Other languages
English (en)
Other versions
CN102859504B (zh
Inventor
扬·索利希恩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Empire Technology Development LLC
Original Assignee
Empire Technology Development LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Empire Technology Development LLC filed Critical Empire Technology Development LLC
Publication of CN102859504A publication Critical patent/CN102859504A/zh
Application granted granted Critical
Publication of CN102859504B publication Critical patent/CN102859504B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0864—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches using pseudo-associative means, e.g. set-associative or hashing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0893—Caches characterised by their organisation or structure
    • G06F12/0895—Caches characterised by their organisation or structure of parts of caches, e.g. directory or tag array
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0866—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches for peripheral storage systems, e.g. disk cache
    • G06F12/0871—Allocation or management of cache space
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/60—Details of cache memory
    • G06F2212/608—Details relating to cache mapping
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Abstract

一般性地描述了这样的技术：用于将特定块的特定扇区中的特定数据从存储器复制到缓存中的系统。在一些示例中，缓存包括标签阵列和数据阵列。在一些示例中，处理器可以适用于将特定扇区中的数据从存储器复制到数据阵列的路径中，数据在所述路径中的复制从起始扇区处开始。在一些示例中，处理器可以适用于更新标签阵列以标识特定扇区。在一些示例中，处理器可以适用于更新标签阵列以标识数据阵列中的路径。在一些示例中，处理器可以适用于更新标签阵列以标识起始扇区。

Description

有效分区存储缓存
背景技术
除非另有声明，这一部分中描述的材料并非是针对该申请中权利要求的现有技术，并且并不承认包括在这一部分中就是现有技术。
缓存(cache)可以用于存储供一个或多个处理器或处理器内核访问的数据。数据可以是较大存储器中存储的数据的副本，所述较大存储器典型地位于具有缓存的芯片外部。在缓存中，可以将数据的副本按照数据阵列(data array)进行存储。标签阵列(tag array)可以维持数据阵列中存储的数据的索引。处理器可以通过识别地址来请求缓存中存储的特定数据。将地址与标签阵列中的地址进行比较，以确定该特定数据的副本是否存储在缓存的数据阵列中。
发明内容
在一个示例中，描述了一种用于将特定块的特定扇区中的特定数据从存储器复制到缓存中的方法。在一些示例中，缓存可以包括标签阵列和数据阵列。在一些示例中，该方法可以包括通过处理器将特定扇区中的特定数据从起始扇区处开始从存储器复制到数据阵列的路径中。在一些示例中，该方法还可以包括通过处理器更新标签阵列以标识特定扇区。在一些示例中，该方法还可以包括通过处理器更新标签阵列以标识数据阵列中的路径。在一些示例中，该方法还可以包括通过处理器更新标签阵列以标识起始扇区。
在另一个示例中，描述了一种用于复制特定块的特定扇区中的特定数据的系统。在一些示例中，该系统包括缓存，缓存包括标签阵列和数据阵列。在一些示例中，该系统还包括存储器和处理器，处理器配置为与缓存和存储器通信。在一些示例中，处理器可以配置为将特定扇区中的特定数据从起始扇区处开始从存储器复制到数据阵列的路径中。在一些示例中，处理器可以进一步配置为更新标签阵列以标识特定扇区。在一些示例中，处理器可以进一步配置为更新标签阵列以标识数据阵列的路径。在一些示例中，处理器可以进一步配置为更新标签阵列以标识起始扇区。
在又一示例中，描述了一种基于地址来获得缓存中存储的特定扇区中的特定数据的副本的方法。在一些示例中，地址包括标签字段、集合索引字段和扇区索引字段。在一些示例中，缓存包括标签阵列和数据阵列。在一些示例中，该方法包括通过处理器在集合索引字段中所标识的集合中将标签字段中的第一标签数据与标签阵列中的另一标签字段中的第二标签数据进行比较，以产生匹配标签。在一些示例中，匹配标签处于标签结构中。在一些示例中，标签结构包括扇区位向量字段、路径字段和起始扇区字段。在一些示例中，该方法还包括：通过处理器将标签结构的扇区位向量字段中的扇区位向量数据与地址的扇区索引字段中的数据进行比较，以确定特定扇区中的特定数据的副本存储在缓存中。在一些示例中，该方法还包括：通过处理器分析路径字段中的数据，以确定特定扇区中的特定数据的副本所存储于的数据阵列中的路径。在一些示例中，该方法还包括：通过处理器分析起始扇区字段中的数据，以确定特定扇区中的特定数据的副本所存储于的数据阵列中的起始扇区。在一些示例中，该方法还包括通过处理器按照数据阵列的路径、集合和起始扇区来获得特定数据的副本。
以上概述只是说明性的，绝非要进行任何限制。除了上述说明性的方面、实施例和特征之外，通过参考附图和以下详细描述，其他方面、实施例和特征将变得清楚明白。
附图说明
图1示出了可以用于实现有效分区存储缓存的示例系统；
图2示出了可以用于实现有效分区存储缓存的示例系统；
图3描述了用于实现有效分区存储缓存的示例处理的流程图；
图4示出了用于实现有效分区存储缓存的计算机程序产品的示例；以及
图5是示出了配置用于实现有效分区存储缓存的示例计算设备的方框图；
所有这些都根据这里展示的至少一些实施例来设置。
具体实施方式
在以下详细说明中，参考了作为详细说明的一部分的附图。在附图中，类似符号通常表示类似部件，除非上下文另行指明。具体实施方式部分、附图和权利要求书中记载的示例性实施例并不是限制性的。在不脱离在此所呈现主题的精神或范围的情况下，可以利用其他实施例，且可以进行其他改变。应当理解，在此一般性记载以及附图中图示的本公开的各方案可以按照在此明确和隐含公开的多种不同配置来设置、替换、组合、分割和设计。
该公开一般地涉及实现有效分区存储缓存(storage efficientsectored cache)的方法、设备、系统、装置和计算机程序产品。
简要来说，一般性地描述了这样的技术：用于将特定块(block)的特定扇区(sector)中的特定数据从存储器复制到缓存中的系统。在一些示例中，缓存包括标签阵列和数据阵列。在一些示例中，处理器可以适用于将特定扇区中的数据从存储器复制到数据阵列的路径(way)中，数据在该路径中的复制从起始扇区处开始。在一些示例中，处理器可以适用于更新标签阵列以标识特定扇区。在一些示例中，处理器可以适用于更新标签阵列以标识数据阵列中的路径。在一些示例中，处理器可以适用于更新标签阵列以标识起始扇区。
图1示出了可以用于实现根据这里展示的至少一些实施例设置的有效分区存储缓存的示例系统。示例系统100可以包括处理器102，处理器102配置为与缓存112和存储器154通信。缓存112可以包括标签阵列106和数据阵列104。在一些示例中，数据阵列104可以使用DRAM(动态随机存取存储器)实现，而标签阵列106可以使用SRAM(静态随机存取存储器)或者DRAM实现。
标签阵列106可以配置为包括按多个路径(way)或列(column)108以及多个集合(set)或行(row)110排列的多个标签结构116。在一些示例中，数据阵列104可以配置为包括按照相同数目的集合110和不同数目的路径114排列的多个缓存线(缓存线路)(cache line)118。例如，如图所示，标签阵列106和数据阵列104均可以包括N个集合。在所示示例中，标签阵列106包括8个路径，而数据阵列104包括4个路径。
如下面更加详细解释的那样，标签结构116可以配置为对扇区120、122包括数据阵列104中存储的数据的位置进行映射或者索引(如映射箭头124所示)。扇区120、122可以包括来自存储器154中不同数据块的数据的副本。处理器102可以适用于将数据存储在数据阵列104的缓存线118中，并且将标签结构116存储在标签阵列106中。在示例中，当将来自不同数据块的数据存储在单个缓存线中时，标签结构116可以适用于指示数据存储在数据阵列104中的集合、路径(列)和起始扇区的位置。类似地，处理器102可以配置为通过产生地址并且将地址与标签阵列106中的标签结构116相比较来产生对于在数据阵列104中存储的数据的请求。除了其他优点之外，通过在相同缓存线中存储和索引来自多个不同块的数据的副本，可以实现高效的缓存存储。
图2示出了可以用于实现根据这里展示的至少一些实施例设置的有效分区存储缓存的示例系统。图2实质上与系统100类似，但具有附加的细节。为了清楚的目的，将不再描述图2中与图1部件标记相同的那些部件。
如图2所示，处理器102可以配置为产生地址126，地址126标识可能存储在缓存112中的数据的位置。地址126可以包括诸如标签128、集合索引130、扇区索引132和扇区偏移134之类的字段。标签阵列中的每一个标签结构116可以配置为包括诸如标签136、状态138、扇区位向量(bitvector)140、路径142、起始扇区144和/或长度145之类的字段。下面将解释这些字段的一些用途。数据阵列104中的每一个缓存线118可以配置为包括如在146、148、150和152处所示的M个扇区。在一些示例中，可以在缓存线118中使用64个扇区。
在处理器102请求特定块的特定扇区中的特定数据的示例中，处理器102可以配置为产生针对该特定数据的地址126。地址126的集合索引130可以表示处理器102可能在标签阵列106中读取到标签字段128中所标识标签的集合或行。在所示示例中，在地址126中标识集合S2。在该示例中，一旦识别了该集合，处理器102可以配置为对针对标签字段128中标识的标签，对集合S2中的路径(列)中的标签进行比较。如果标签字段128中的数据与集合S2任一路径中的标签字段136中的数据之间不存在匹配，则处理器102可以配置为确定存在块未命中(miss)。然后可以从存储器154中获得所请求数据的扇区中的数据，并且将其存储在缓存112中由替代策略(replacement policy)定义的位置中。例如，可以利用所请求数据的副本覆盖具有最老时间标签的数据、在限定的时间段内没有访问的数据、或者近来最少使用的数据。
在处理器102确定标签字段128中的数据与标签字段136之一中的数据匹配的示例中，处理器102可以配置为读取状态字段138中的数据。状态字段138中的数据可以根据缓存相关性协议(cache cohererceprotocol)表示数据的状态是否是有效的。如果状态不是有效的，则处理器102可以配置为确定发生了缓存未命中。如果状态是有效的，则处理器102可以配置为将扇区索引字段132中的数据与扇区位向量字段140中的数据进行比较，以确定是否将特定扇区中的数据的副本存储到数据阵列104中。例如，扇区位向量140中的比特可以表示是否将特定扇区中数据的副本存储到数据阵列104中，如果扇区位向量140中的数据表示没有将特定扇区中的数据的副本存储到数据阵列104中，则处理器102可以配置为确定存在扇区未命中。响应于扇区未命中，处理器102可以配置为从存储器154获得特定扇区中的数据，并且基于(这里所讨论的)替代策略来将其复制到缓存112中。
在确定特定扇区中的数据的副本存在于缓存112中的示例中，处理器102可以配置为读取路径字段142中的数据。路径字段142可以表示数据阵列104中存储特定扇区中数据的副本的路径或者列。可以将具有不同标签线路(tag line)的多个不同块的扇区中的数据在标签阵列106中映射到数据阵列104中的相同路径114以及缓存线路118。处理器102可以配置为读取起始扇区字段144中的数据，以确定缓存线118中存储特定扇区中数据的副本的起始扇区。处理器102可以配置为读取长度字段145中的数据，以确定特定数据可能占用和/或预留多少扇区。例如，特定数据可以占用数据阵列104中的两个扇区，并且可以为相关数据预留总共四个扇区。可以在长度字段145中标识占用和预留的扇区。在该示例中，如果处理器102访问相同块的两个新扇区，则可以使用在长度字段145中定义的已有预留而不是引起不同块的数据的逐出来存储这两个新扇区中的数据。在从起始扇区字段144确定了起始扇区之后，处理器102可以配置为定位地址126的扇区偏移字段134中的字节(byte)/字(word)。
可以将来自存储器154的数据有效地存储在缓存112中。在处理器102确定块或者扇区未命中(如上所述)的示例中，或者当首次用数据填充缓存112时，可以通过处理器102将数据从存储器154复制到数据阵列114中。不必将数据的整个块复制到数据阵列114中，因为可以复制所请求的特定扇区本身。在可以将包括来自多个不同块的数据的扇区适合到单独的缓存线路的示例中，可以将具有数据的那些扇区存储在相同的缓存线路中。例如，当通过处理器102访问特定扇区时，可以复制该扇区或者下一个连续的扇区或接下来的几个扇区。在另一示例中，处理器102可以配置为使用扇区预取。扇区预取可以配置为检测针对扇区中数据的连续访问，并且预取特定扇区和接下来的几个扇区。接下来的几个扇区可以是连续的，或者可以是分开一定的步长(stride)。在一些示例中，基于历史数据，预取也可以配置为使用长度字段145确定应该在数据阵列104中预留多少扇区。在另一示例中，处理器102可以配置为监测块中数据的过去使用，例如针对该块过去访问了多少扇区。基于该信息，处理器102可以配置为针对该块预留与过去访问相同数目的扇区。
在一些示例中，可以基于预测算法对除了特定扇区之外的具有数据的扇区进行预留或者从存储器154复制到缓存112中。在这些示例中，处理器102可以配置为保持从存储器154复制的扇区和块中的数据的历史信息。例如，在历史上，包括数据的一些扇区(例如连续的扇区)典型地可以从存储器154一起复制到缓存112中，或者具有数据的一个扇区的复制可以暗示也应该复制相关的扇区。利用这种历史信息，针对这些相关扇区之一的扇区未命中可以指示处理器102应该配置为复制具有数据的相关扇区。例如，处理器102可以配置为使用预测结构，所述预测结构可以跟踪比缓存112能够保存的块更多的块的使用。在示例中，预测结构可以包括以块地址和计数值为索引的表，当块从缓存逐出时，所述计数值用于记录所述块的扇区位向量140中的“1”的数目。当处理器102确定存在块未命中时，处理器102可以配置为检查上述表。可以通过处理器102使用计数值来确定要为该块预留的扇区数目。
在示例中，存储器154可以包括块156和162中的数据，在处理器102请求时可以将所述数据复制到缓存112的数据阵列114中。在该示例中，块156具有标签“456”，并且包括四个扇区158(X1、X2、X3和X4)。在该示例中，数据存储在扇区X1和X3中(如数据位向量160的比特1010所示)。在该示例中，块162具有标签“789”，并且包括四个扇区162(Y1、Y2、Y3和Y4)。在该示例中，数据存储在扇区Y3和Y4中(如数据位向量166中的比特0011所示)。复制和存储块156和162的所有扇区将导致在数据阵列114中分配和使用总共8个扇区和多个缓存线路118。即使当前没有数据存储在扇区X2、X4、Y1和Y2中这也成立。
处理器102可以适用于将这些扇区158、164中当前存储有数据的扇区中的数据从存储器154存储到数据阵列114中。在该示例中，将块156的扇区X1和X3中的数据复制到数据线路118a。数据线路118a包括具有四个缓存扇区编号164(编号为00、01、10、11)的四个扇区。因为只将块158的两个扇区(X1和X3)中的数据从存储器154复制到数据阵列114，所以数据线路118a具有供两个其他扇区中的数据用的空间。也可以将块162中的扇区Y3和Y4中的数据复制到数据线路118a中。在一些示例中，处理器102可以配置为预留块可能需要的预定数目的连续扇区。例如，如果缓存线路118中存在64个扇区，并且标签阵列106可以保持数据阵列104两倍的线路，那么处理器102可以缺省地为每一个新的块预留32个扇区。在另一示例中，如上所述，可以使用记录有块的过去使用的预测表。在该示例中，处理器102可以配置为预留过去为该块所使用的扇区数目，将该数目取舍为可以预留的最小数目扇区。例如，最小数目可以是16或32的倍数。
在示例中，处理器102可以配置为更新标签阵列108以反映块156和162的复制。如该示例中所示，第一标签结构116a可以用于对块156进行索引。在示例中，处理器102可以配置为将标签“456”存储在标签字段136中，并且将有效状态(例如“1”)存储在状态字段138中。在示例中，处理器102可以配置为更新扇区位向量140中的数据，以包括位向量“1010”，表示块156的哪个(些)扇区包括在数据阵列104中存储的数据。
在示例中，将块156映射到数据阵列104的路径w2。因为可以将来自多个不同块的扇区中的数据映射到相同的缓存线路和路径，所以标签结构116a也包括起始扇区字段144。在该示例中，具有标签“456”的块156在值为00的缓存线路扇区标号164处开始，并且因此处理器102可以配置为将“00”存储在起始扇区字段144中。在块156的两个扇区中存在数据，并且因此处理器102可以配置为将“10”存储在长度字段145中。
类似地，在示例中，第二标签结构116b可以用于对块162进行索引。标签结构116b可以存储在不同的标签条目中作为标签结构116a。处理器102可以配置为将标签“789”存储在标签字段136中，并且将有效状态(例如“1”)存储在状态字段138中。在示例中，处理器102可以配置为更新扇区位向量140中的数据以包括位向量“0011”，表示块162的哪个(些)扇区包括在数据阵列104中存储的数据。
在示例中，将块162映射到路径w2。因为可以将来自多个不同块的扇区中的数据映射到相同的缓存线路和路径，所以标签结构116b也包括起始扇区字段144。在该示例中，具有标签“789”的块162在值为10的缓存线路扇区编号164处开始，并且因此处理器102可以配置为将“10”存储在起始扇区144中。在块162的两个扇区中存在数据，因此处理器102可以配置为将“10”存储在长度字段145中。
在该示例中，如果数据存储在块156的扇区X2中，那么块156和162不能够适合相同的缓存线路118a。在这种示例中，另一条缓存线路可以用于存储块156、162。例如，处理器102可以配置为读取标签阵列106，并且查找具有所需数目扇区的牺牲块中的数据，以存储来自块156、162的数据。处理器102可以选择将牺牲块的数据从缓存112中逐出。在逐出牺牲块的数据之后，处理器102可以配置为从块156和/或162复制数据，以占据在数据阵列104中由牺牲块的数据释放的空间。在另一示例中，处理器102可以配置为读取标签阵列106，以了解是否在与块156、162中的数据连续地存储在相同的缓存线路中的另一块的数据。可以逐出这种数据，并且处理器102可以配置为将块156、162的存储扩展至连续的扇区。在其他示例中，基于处理器102使用的替代策略，可以逐出缓存线路118a中存储的旧数据以允许新数据的存储。处理器102可以配置为限制在单独的缓存线路118中能够存储的不同数据块的数目。例如，为了简化标签阵列106，处理器102可以配置为限制在单独的缓存线路中能够存储的不同块的数目(例如，2或4块)。在这种示例中，可以基于缓存线路中允许的块的数目，利用较少的比特对起始扇区字段144中的数据进行编码，所述比特标识允许的起始扇区之一。起始扇区字段144中的数据可以表示特定块是使用了1/4、1/2、还是整个缓存线路。
除了其他可能的益处之外，在系统100中，缓存112允许将来自多个不同块的数据存储在单独的缓存线路中。单独块的数据的存储不必要求在数据阵列104中分配整个缓存线路。在数据阵列中可以为存储有数据的扇区分配空间，而非为块中的所有扇区分配空间(无论这些扇区中是否存在数据)。除了标签结构116和缓存线路118之间的一对一映射之外，在一些示例中，系统100允许标签结构116和缓存线路118之间的多(或者N)对一映射。例如，标签阵列108中的路径w2和路径w5中的标签结构116可以基于路径字段142中的数据，都映射到数据阵列104的路径w2中的缓存线路118。因为多个不同块的数据可以共享数据阵列104中的相同缓存线路，所以可以在标签阵列108中使用比在数据阵列104中使用的更多路径/列。在一些示例中，通过复制存储有数据的扇区，即使在具有相对较大缓存尺寸的缓存中，也可以限制缓存中的存储碎片(fragmentation)。在一些示例中，系统100避免了部分地填充数据阵列104中的缓存线路。除其他益处之外，上述措施可以导致更高的性能和更好的能量效率，如下所述。
因此，至少部分地由于限制了存储碎片，缓存可以保持更多的数据块。通过增加有效缓存容量，可以减小缓存未命中率，因为更多的块可以在缓存中找到而不是从另一存储器中获得。可以减小数据通信量，允许在不影响具有缓存的芯片的带宽包络的情况下实现更多的内核。因为来自不同块的数据可以共享单独的缓存线路，所以可能更加频繁地访问缓存线路。如果不进行刷新，DRAM缓存线路可能会丢失其电荷。对于缓存线路的多次访问可能意味着可以使用较少的DRAM刷新。
作为使用系统100增加效率的示例，在具有4KB线路和8个路径组合规则(associativity)的32MB分区缓存中，可以与128KB的标签阵列(64KB用于标签，而64KB用于扇区位向量)一起使用8192条缓存线路。如果每一个4KB线路是半填充的，则有效缓存容量只是16MB。标签结构116包括路径字段(在一些示例中可以是3比特)，表示缓存线路所处的位置。标签结构116可以包括起始扇区字段(在一些示例中可以是1比特)，表示起始扇区。标签结构116可以包括长度字段(在一些示例中可以是1比特)，表示可以允许块占用的扇区的最大数目。在该示例中，标签结构116中的额外字段总计为5个额外比特，在标签阵列中合计为5KB的额外标签存储(增加了4％)，但导致32MB的有效缓存容量(增加了100％)。
图3描述了用于实现根据这里展示的至少一些实施例设置的有效分区存储缓存的示例处理的流程图。在一些示例中，可以使用上述系统100实现图3中的处理。示例处理可以包括由方框200、202、204、206、208、210、212、214和/或216中的一个或多个所示的一个或多个操作、动作或功能。尽管图示为分离的方框，可以依赖于所需的实现将各种方框划分为附加的方框、组合成更少的方框或者取消。处理可以在方框200处开始。
在方框200处，处理器可以配置为从缓存请求特定块中的特定扇区中的数据。处理可以从方框200继续进行至方框202。
在方框202处，处理器可以配置为确定该特定块的数据的副本是否存储在缓存中。在一些示例中，这可以通过对标签阵列中的标签和/或状态字段进行分析来执行。如果该块不存在于缓存中(“否”)，则处理器可以配置为确定已经发生了缓存未命中，并且处理可以从方框202继续进行至方框210。
如果在方框202处，处理器确定该块存在于缓存中(“是”)，则处理可以从方框202继续进行至方框204。在方框204处，处理器可以配置为确定特定扇区中的数据的副本是否存储在缓存中。在一些示例中，这可以通过对扇区位向量进行分析来执行。如果该特定扇区的数据没有存储在缓存中(“否”)，则处理器可以配置为确定已经发生了扇区缓存未命中，并且处理可以从方框204继续进行至方框210。
如果在方框204处，处理器确定该特定扇区中的数据的副本存在于缓存中(“是”)，则处理可以从方框204继续进行至方框206。在方框206处，处理器可以配置为确定该特定扇区中的数据的副本存储在缓存的数据阵列中的路径和起始扇区。在一些示例中，这可以通过对路径和起始扇区字段中的数据进行分析来执行。处理可以从方框206继续进行至方框208。在方框208处，处理器可以配置为通过参考扇区位向量，来获得在适当扇区处数据阵列的路径和起始扇区中存储的该特定扇区的数据的副本。
在方框210，在方框202的块未命中之后或者在方框204的扇区未命中之后，处理器可以配置为将该特定扇区中存储的数据从另一存储器复制到缓存的数据阵列的缓存线路中。可以将该特定扇区中存储的数据复制到包括来自其他不同块的数据的缓存线路中。处理可以从方框210继续进行至方框212。
在方框212，处理器可以配置为更新缓存的标签阵列，以标识包括在数据阵列中存储的数据的该特定扇区。在一些示例中，这可以通过更新扇区位向量字段来执行。处理可以从方框212继续进行至方框214。
在方框214，处理器可以配置为更新缓存的标签阵列，以标识包括数据的该特定扇区存储在数据阵列中的路径。在一些示例中，这可以通过更新路径字段来执行。处理可以从方框214继续进行至方框216。
在方框216，处理器可以配置为更新缓存的标签阵列，以标识缓存线路中包括数据的该特定扇区存储在数据阵列中的起始扇区。在一些示例中，这可以通过更新起始扇区字段来执行。
图4示出了根据这里展示的至少一些实施例设置的示例计算机程序产品300。程序产品300可以包括信号承载介质302。信号承载介质302可以包括一个或多个指令304，当通过例如处理器执行时，所述指令可以提供以上针对图1-3描述的功能。因此例如参考系统100，处理器102可以响应于通过介质302转达给系统100的指令来进行图4所示的一个或多个模块。
在一些实现中，信号承载介质302可以涵盖计算机可读介质306，例如但不局限于硬盘驱动器、光盘(CD)、数字化视频盘(DVD)、数字磁带、存储器等。在一些实现中，信号承载介质302可以涵盖可记录介质308，例如但不局限于存储器、读/写(R/W)CD、R/W DVD等。在一些实现中，信号承载介质302可以涵盖通信介质310，例如但不局限于数字和/或模拟通信介质(例如光缆、波导、有线通信链路、无线通信链路等)。因此例如，程序产品300可以通过RF信号承载介质302向系统100的一个或多个模块转达，其中通过无线通信介质310(例如符合IEEE 802.11标准的无线通信介质)转达信号承载介质302。
图5是示出了示例计算设备400的方框图，该计算设备400设置用于实现根据这里展示的至少一些实施例的有效分区存储缓存。在非常基本的配置402中，计算设备400典型地包括一个或多个处理器404和系统存储器406。存储器总线408可用于在处理器404和系统存储器406之间进行通信。
根据所期望的配置，处理器404可以是任意类型的，包括但不限于微处理器(μP)、微控制器(μC)、数字信号处理器(DSP)或其任意组合。处理器404可以包括一级或多级缓存(例如，一级高速缓存410和二级高速缓存412)、处理器核414、以及寄存器416。示例处理器核414可以包括算术逻辑单元(ALU)、浮点单元(FPU)、数字信号处理核(DSP核)或其任意组合。示例存储器控制器418也可以与处理器404一起使用，或者在一些实施方式中，存储器控制器418可以是处理器404的内部部件。
根据所期望的配置，系统存储器406可以是任意类型的，包括但不限于易失性存储器(如RAM)、非易失性存储器(如ROM、闪存等)或其任意组合。系统存储器406可以包括操作系统420、一个或多个应用程序422和程序数据424。应用程序422可以包括有效分区存储缓存算法426，其设置用于执行在此所述的功能，包括针对图2的系统100描述的功能。程序数据424可以包括有效分区存储缓存数据428，如上所述，其可以对于有效分区存储缓存算法是有用的。在一些实施例中，应用程序422可以设置用于在操作系统420上利用程序数据424来操作，使得可以提供有效分区存储缓存算法。这里所描述的基本配置402在图5中由虚线内的部件来图示。
计算设备400可以具有额外特征或功能以及额外接口，以有助于基本配置402与任意所需设备和接口之间进行通信。例如，总线/接口控制器430可以有助于基本配置402与一个或多个数据存储设备432之间经由存储接口总线434进行通信。数据存储设备432可以是可拆除存储设备436、不可拆除存储设备438或其组合。可拆除存储设备和不可拆除存储设备的示例包括磁盘设备(如软盘驱动器和硬盘驱动器(HDD))、光盘驱动器(如紧致盘(CD)驱动器或数字通用盘(DVD)驱动器)、固态驱动器(SSD)以及磁带驱动器，这仅仅是极多例子中的一小部分。示例计算机存储介质可以包括以任意信息存储方法或技术实现的易失性和非易失性、可拆除和不可拆除介质，如计算机可读指令、数据结构、程序模块或其他数据。
系统存储器406、可拆除存储设备436和不可拆除存储设备438均是计算机存储介质的示例。计算机存储介质包括但不限于RAM、ROM、EEPROM、闪存或其他存储器技术，CD-ROM、数字多功能盘(DVD)或其他光存储设备，磁盒、磁带、磁盘存储设备或其他磁存储设备，或可以用于存储所需信息并可以由计算设备400访问的任意其他介质。任何这种计算机存储介质可以是设备400的一部分。
计算设备400还可以包括接口总线440，以有助于各种接口设备(例如，输出设备442、外围设备接口444和通信设备116)经由总线/接口控制器430与基本配置402进行通信。示例输出设备442包括图形处理单元448和音频处理单元450，其可被配置为经由一个或多个A/V端口452与多种外部设备(如显示器或扬声器)进行通信。示例外围设备接口444包括串行接口控制器454或并行接口控制器456，它们可被配置为经由一个或多个I/0端口458与外部设备(如输入设备(例如，键盘、鼠标、笔、语音输入设备、触摸输入设备等))或其他外围设备(例如，打印机、扫描仪等)进行通信。示例通信设备446包括网络控制器460，其可以被设置为经由一个或多个通信端口464与一个或多个其他计算设备462通过网络通信链路进行通信。
网络通信链路可以是通信介质的一个示例。通信介质典型地可以由调制数据信号(如载波或其他传输机制)中的计算机可读指令、数据结构、程序模块或其他数据来体现，并可以包括任意信息传送介质。“调制数据信号”可以是通过设置或改变一个或多个特性而在该信号中实现信息编码的信号。例如，但并非限制性地，通信介质可以包括有线介质(如有线网络或直接布线连接)、以及无线介质(例如声、射频(RF)、微波、红外(IR)和其他无线介质)。这里所使用的术语计算机可读介质可以包括存储介质和通信介质。
计算设备400可以实现为小体积便携式(或移动)电子设备的一部分，如蜂窝电话、个人数据助理(PDA)、个人媒体播放设备、无线web浏览设备、个人耳机设备、专用设备或包括任意上述功能的混合设备。计算设备400也可以实现为个人计算机，包括膝上型计算机和非膝上型计算机配置。
本公开不限于在本申请中描述的具体示例，这些具体示例意在说明不同方案。本领域技术人员清楚，不脱离本公开的精神和范围，可以做出许多修改和变型。本领域技术人员根据之前的描述，除了在此所列举的方法和装置之外，还可以想到本公开范围内功能上等价的其他方法和装置。这种修改和变型应落在所附权利要求的范围内。本公开应当由所附权利要求的术语及其等价描述的整个范围来限定。应当理解，本公开不限于具体方法、试剂、化合物组成或生物系统，这些都是可以改变的。还应理解，这里所使用的术语仅用于描述具体示例的目的，而不应被认为是限制性的。
至于本文中任何关于多数和/或单数术语的使用，本领域技术人员可以从多数形式转换为单数形式，和/或从单数形式转换为多数形式，以适合具体环境和应用。为清楚起见，在此明确声明单数形式/多数形式可互换。
本领域技术人员应当理解，一般而言，所使用的术语，特别是所附权利要求中(例如，在所附权利要求的主体部分中)使用的术语，一般地应理解为“开放”术语(例如，术语“包括”应解释为“包括但不限于”，术语“具有”应解释为“至少具有”等)。本领域技术人员还应理解，如果意在所引入的权利要求中标明具体数目，则这种意图将在该权利要求中明确指出，而在没有这种明确标明的情况下，则不存在这种意图。例如，为帮助理解，所附权利要求可能使用了引导短语“至少一个”和“一个或多个”来引入权利要求中的特征。然而，这种短语的使用不应被解释为暗示着由不定冠词“一”或“一个”引入的权利要求特征将包含该特征的任意特定权利要求限制为仅包含一个该特征的实施例，即便是该权利要求既包括引导短语“一个或多个”或“至少一个”又包括不定冠词如“一”或“一个”(例如，“一”和/或“一个”应当被解释为意指“至少一个”或“一个或多个”)；在使用定冠词来引入权利要求中的特征时，同样如此。另外，即使明确指出了所引入权利要求特征的具体数目，本领域技术人员应认识到，这种列举应解释为意指至少是所列数目(例如，不存在其他修饰语的短语“两个特征”意指至少两个该特征，或者两个或更多该特征)。另外，在使用类似于“A、B和C等中至少一个”这样的表述的情况下，一般来说应该按照本领域技术人员通常理解该表述的含义来予以解释(例如，“具有A、B和C中至少一个的系统”应包括但不限于单独具有A、单独具有B、单独具有C、具有A和B、具有A和C、具有B和C、和/或具有A、B、C的系统等)。在使用类似于“A、B或C等中至少一个”这样的表述的情况下，一般来说应该按照本领域技术人员通常理解该表述的含义来予以解释(例如，“具有A、B或C中至少一个的系统”应包括但不限于单独具有A、单独具有B、单独具有C、具有A和B、具有A和C、具有B和C、和/或具有A、B、C的系统等)。本领域技术人员还应理解，实质上任意表示两个或更多可选项目的转折连词和/或短语，无论是在说明书、权利要求书还是附图中，都应被理解为给出了包括这些项目之一、这些项目任一方、或两个项目的可能性。例如，短语“A或B”应当被理解为包括“A”或“B”、或“A和B”的可能性。
另外，在以马库什组描述本公开的特征或方案的情况下，本领域技术人员应认识到，本公开由此也是以该马库什组中的任意单独成员或成员子组来描述的。
本领域技术人员应当理解，出于任意和所有目的，例如为了提供书面说明，这里公开的所有范围也包含任意及全部可能的子范围及其子范围的组合。任意列出的范围可以被容易地看作充分描述且实现了将该范围至少进行二等分、三等分、四等分、五等分、十等分等。作为非限制性示例，在此所讨论的每一范围可以容易地分成下三分之一、中三分之一和上三分之一等。本领域技术人员应当理解，所有诸如“直至”、“至少”、“大于”、“小于”之类的语言包括所列数字，并且指代了随后可以如上所述被分成子范围的范围。最后，本领域技术人员应当理解，范围包括每一单独数字。因此，例如具有1～3个单元的组是指具有1、2或3个单元的组。类似地，具有1～5个单元的组是指具有1、2、3、4或5个单元的组，以此类推。
尽管已经在此公开了多个方案和实施例，但是本领域技术人员应当明白其他方案和实施例。这里所公开的多个方案和实施例是出于说明性的目的，而不是限制性的，本公开的真实范围和精神由所附权利要求表征

Claims (20)

1.一种用于将特定块的特定扇区中的特定数据从存储器复制到缓存中的方法，所述缓存包括标签阵列和数据阵列，所述方法包括：
通过处理器将特定扇区中的特定数据从存储器复制到数据阵列的路径中，所述特定数据在所述路径中的复制从起始扇区处开始；
通过处理器更新标签阵列以标识所述特定扇区；
通过处理器更新标签阵列以标识数据阵列中的所述路径；以及
通过处理器更新标签阵列以标识所述起始扇区。
2.根据权利要求1所述的方法，还包括：在复制之前，通过处理器确定所述特定块中的数据的副本没有存储在缓存中。
3.根据权利要求2所述的方法，其中通过处理器确定所述特定块中的数据的副本没有存储在缓存中包括将针对特定数据的请求的标签字段与标签阵列中的标签字段进行比较。
4.根据权利要求3所述的方法，还包括：在复制之前，通过处理器确定所述特定扇区中的特定数据的副本没有存储在缓存中。
5.根据权利要求4所述的方法，其中通过处理器确定所述特定扇区中的特定数据的副本没有存储在缓存中包括将所述请求的扇区索引字段与标签阵列中的扇区位向量字段进行比较。
6.根据权利要求5所述的方法，其中标签阵列中的扇区位向量字段表示在数据阵列中存储的特定块的扇区的副本。
7.根据权利要求1所述的方法，其中：
所述特定数据是第一特定数据，并且所述第一特定数据在存储器中存储在第一块中；
所述特定扇区是第一特定扇区；
所述路径是第一路径；
所述起始扇区是第一起始扇区，并且所述方法还包括：
通过处理器将第二特定扇区中的特定数据从存储器复制到数据阵列的第二路径中，所述第二特定扇区中的特定数据在所述第二路径中的复制从第二起始扇区处开始，其中所述第二特定扇区在存储器中存储在第二块中，并且其中所述第二块与所述第一块不同；
通过处理器更新标签阵列以标识所述第二特定扇区；
通过处理器更新标签阵列以标识数据阵列中的所述第二路径；以及
通过处理器更新标签阵列以标识所述第二起始扇区。
8.根据权利要求7所述的方法，其中所述第一和第二路径不同。
9.根据权利要求1所述的方法，其中复制包括：分析所述特定块，对存储器中存储数据的所述特定块的所述特定扇区中的数据进行复制，并且对存储器中没有存储数据的所述特定块的另一扇区不分配数据阵列中的空间。
10.根据权利要求7所述的方法，其中：
通过处理器复制第一特定扇区中的数据包括：分析第一特定块，对存储器中存储数据的第一特定块的第一特定扇区中的数据进行复制，对存储器中没有存储数据的第一特定块的另一扇区不分配数据阵列中的空间；以及
通过处理器复制第二特定扇区中的数据包括：分析第二特定块，对存储器中存储数据的第二特定块的第二特定扇区中的数据进行复制，对存储器中没有存储数据的第二特定块的另一扇区不分配数据阵列中的空间。
11.根据权利要求1所述的方法，其中复制包括对所述特定扇区和相关扇区中的数据进行复制。
12.根据权利要求1所述的方法，还包括：通过处理器更新标签阵列以指示在数据阵列中为所述特定数据所预留的扇区的数目。
13.根据权利要求1所述的方法，还包括：通过处理器基于替代策略来选择所述路径和起始扇区。
14.一种用于复制特定块的特定扇区中的特定数据的系统，所述系统包括：
缓存，包括标签阵列和数据阵列；
存储器；以及
处理器，所述处理器配置为与所述缓存和存储器通信，其中
所述处理器配置为：
将特定扇区中的特定数据从存储器复制到数据阵列的路径中，
所述特定数据在所述路径中的复制从起始扇区处开始；
更新标签阵列以标识所述特定扇区；
更新标签阵列以标识数据阵列中的所述路径；以及
更新标签阵列以标识所述起始扇区。
15.根据权利要求14所述的系统，其中：
所述特定数据是第一特定数据，并且所述第一特定数据在存储器中存储在第一块中；
所述特定扇区是第一特定扇区；
所述路径是第一路径；
所述起始扇区是第一起始扇区，以及所述处理器还配置为：
将第二特定扇区中的数据从存储器复制到数据阵列的第二路径中，所述第二特定扇区中的数据在所述第二路径中的复制从第二起始扇区处开始，其中所述第二特定数据在存储器中存储在第二块中，并且其中所述第二块与所述第一块不同；
更新标签阵列以标识所述第二特定扇区；
更新标签阵列以标识数据阵列中的所述第二路径；以及
更新标签阵列以标识所述第二起始扇区。
16.根据权利要求15所述的系统，其中所述第一和第二路径不同。
17.根据权利要求15所述的系统，其中：
所述处理器配置为通过如下操作复制第一特定扇区中的数据：分析第一特定块，对存储器中存储数据的第一特定块的第一特定扇区中的数据进行复制，对存储器中没有存储数据的第一特定块的另一扇区不分配数据阵列中的空间；以及
所述处理器配置为通过如下操作复制第二特定扇区中的数据：分析第二特定块，对存储器中存储数据的第二特定块的第二特定扇区中的数据进行复制，对存储器中没有存储数据的第二特定块的另一扇区不分配数据阵列中的空间。
18.根据权利要求14所述的系统，其中使用DRAM实现数据阵列，并且使用SRAM或DRAM实现标签阵列。
19.一种基于地址来获得缓存中存储的特定扇区中的特定数据的副本的方法，其中所述地址包括标签字段、集合索引字段和扇区索引字段，所述缓存包括标签阵列和数据阵列，所述方法包括：
通过处理器在所述集合索引字段中所标识的集合中，将所述标签字段中的第一标签数据与标签阵列中的另一标签字段中的第二标签数据进行比较，以产生匹配标签，其中所述匹配标签具有标签结构，并且其中所述标签结构包括扇区位向量字段、路径字段和起始扇区字段；
通过处理器将在所述标签结构的扇区位向量字段中的扇区位向量数据与所述地址的扇区索引字段中的数据进行比较，以确定所述特定扇区中的特定数据的副本存储在所述缓存中；
通过处理器分析所述路径字段中的数据，以确定所述特定扇区中的特定数据的副本所存储于的数据阵列中的路径；
通过处理器分析所述起始扇区字段中的数据，以确定所述特定扇区中的特定数据的副本所存储于的数据阵列中的起始扇区；以及
通过处理器按照数据阵列的所述路径、集合和起始扇区来获得所述特定数据的副本。
20.根据权利要求19所述的方法，其中所述地址还包括扇区偏移字段，并且所述方法还包括：使用所述扇区偏移字段中的数据来获得所述特定扇区的特定数据的副本。
CN201080066116.5A 2010-04-21 2010-04-21 复制数据的方法和系统以及获得数据副本的方法 Expired - Fee Related CN102859504B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2010/031878 WO2011133146A2 (en) 2010-04-21 2010-04-21 Storage efficient sectored cache

Publications (2)

Publication Number Publication Date
CN102859504A true CN102859504A (zh) 2013-01-02
CN102859504B CN102859504B (zh) 2015-11-25

Family

ID=44834713

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201080066116.5A Expired - Fee Related CN102859504B (zh) 2010-04-21 2010-04-21 复制数据的方法和系统以及获得数据副本的方法

Country Status (5)

Country Link
US (1) US8874849B2 (zh)
JP (1) JP5597306B2 (zh)
KR (1) KR101414035B1 (zh)
CN (1) CN102859504B (zh)
WO (1) WO2011133146A2 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109165172A (zh) * 2018-08-23 2019-01-08 郑州云海信息技术有限公司 缓存数据处理方法及相关设备

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150009883A (ko) * 2013-07-17 2015-01-27 삼성전자주식회사 캐시 메모리 시스템 및 그 동작방법
GB2521227B (en) * 2013-12-16 2020-11-25 Advanced Risc Mach Ltd Invalidation of index items for a temporary data store
KR102317248B1 (ko) * 2014-03-17 2021-10-26 한국전자통신연구원 캐시의 부분연관 재구성을 이용한 캐시 제어 장치 및 캐시 관리 방법
US10013352B2 (en) * 2014-09-26 2018-07-03 Intel Corporation Partner-aware virtual microsectoring for sectored cache architectures
US20170091099A1 (en) * 2015-09-25 2017-03-30 Zvika Greenfield Memory controller for multi-level system memory having sectored cache
GR20170100067A (el) * 2017-02-16 2018-10-31 Arm Limited Προβλεψη χρησης τομεων κρυφης μνημης
CN107704527B (zh) * 2017-09-18 2020-05-08 华为技术有限公司 数据存储方法、装置及存储介质
WO2020190841A1 (en) 2019-03-18 2020-09-24 Rambus Inc. System application of dram component with cache mode

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6678790B1 (en) * 1997-06-09 2004-01-13 Hewlett-Packard Development Company, L.P. Microprocessor chip having a memory that is reconfigurable to function as on-chip main memory or an on-chip cache
US6766431B1 (en) * 2000-06-16 2004-07-20 Freescale Semiconductor, Inc. Data processing system and method for a sector cache
US7526610B1 (en) * 2008-03-20 2009-04-28 International Business Machines Corporation Sectored cache memory
US20090172289A1 (en) * 2007-12-28 2009-07-02 Fujitsu Limited Cache memory having sector function

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4493026A (en) * 1982-05-26 1985-01-08 International Business Machines Corporation Set associative sector cache
JPH02171944A (ja) * 1988-12-26 1990-07-03 Hitachi Ltd バッファ記憶装置
US5202969A (en) 1988-11-01 1993-04-13 Hitachi, Ltd. Single-chip-cache-buffer for selectively writing write-back and exclusively writing data-block portions to main-memory based upon indication of bits and bit-strings respectively
JPH05149675A (ja) * 1991-11-27 1993-06-15 Matsushita Refrig Co Ltd 冷蔵庫
JPH05314008A (ja) * 1992-05-13 1993-11-26 Toshiba Corp 情報処理装置
JPH06149675A (ja) * 1992-11-11 1994-05-31 Kofu Nippon Denki Kk キャッシュメモリ装置
US6643743B1 (en) * 2000-03-31 2003-11-04 Intel Corporation Stream-down prefetching cache
US6571322B2 (en) * 2000-12-28 2003-05-27 International Business Machines Corporation Multiprocessor computer system with sectored cache line mechanism for cache intervention
WO2009037912A1 (ja) * 2007-09-20 2009-03-26 Nec Corporation キャッシュメモリシステムおよびキャッシュメモリ制御方法
JP5413001B2 (ja) * 2009-07-09 2014-02-12 富士通株式会社 キャッシュメモリ

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6678790B1 (en) * 1997-06-09 2004-01-13 Hewlett-Packard Development Company, L.P. Microprocessor chip having a memory that is reconfigurable to function as on-chip main memory or an on-chip cache
US6766431B1 (en) * 2000-06-16 2004-07-20 Freescale Semiconductor, Inc. Data processing system and method for a sector cache
US20090172289A1 (en) * 2007-12-28 2009-07-02 Fujitsu Limited Cache memory having sector function
US7526610B1 (en) * 2008-03-20 2009-04-28 International Business Machines Corporation Sectored cache memory

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109165172A (zh) * 2018-08-23 2019-01-08 郑州云海信息技术有限公司 缓存数据处理方法及相关设备
CN109165172B (zh) * 2018-08-23 2021-10-29 郑州云海信息技术有限公司 缓存数据处理方法及相关设备

Also Published As

Publication number Publication date
JP5597306B2 (ja) 2014-10-01
KR101414035B1 (ko) 2014-07-01
WO2011133146A3 (en) 2012-01-26
CN102859504B (zh) 2015-11-25
US8874849B2 (en) 2014-10-28
US20120317361A1 (en) 2012-12-13
JP2013524379A (ja) 2013-06-17
KR20130018412A (ko) 2013-02-21
WO2011133146A2 (en) 2011-10-27

Similar Documents

Publication Publication Date Title
CN102859504B (zh) 复制数据的方法和系统以及获得数据副本的方法
KR102510384B1 (ko) 압축된 데이터 백그라운드를 캐싱하는 장치, 시스템 및 방법
US20160098353A1 (en) Methods and systems for memory de-duplication
US20130205089A1 (en) Cache Device and Methods Thereof
US9697111B2 (en) Method of managing dynamic memory reallocation and device performing the method
JP5347019B2 (ja) キャッシュメモリ装置、キャッシュメモリ制御方法、プログラムおよび集積回路
KR20060049710A (ko) 칩 멀티-프로세서의 공유 캐시를 분할하기 위한 장치 및방법
JP2012108999A (ja) シリアルインターフェースメモリの同時読み出し及び書き込みメモリ動作
US8112589B2 (en) System for caching data from a main memory with a plurality of cache states
US8904114B2 (en) Shared upper level cache architecture
KR20110121594A (ko) 메모리 디바이스에 대한 인덱스된 레지스터 액세스
US20130219105A1 (en) Method, device and system for caching for non-volatile memory device
CN107430885A (zh) 用于刷新储存元件的系统和方法
US20140201479A1 (en) Integrated circuit device, memory interface module, data processing system and method for providing data access control
EP2524314B1 (en) System and method to access a portion of a level two memory and a level one memory
CN117389914B (zh) 缓存系统、缓存写回方法、片上系统及电子设备
US6973540B2 (en) Method and apparatus for selecting cache ways available for replacement
US20190034342A1 (en) Cache design technique based on access distance
US9760488B2 (en) Cache controlling method for memory system and cache system thereof
CN105474181A (zh) 内容可寻址存储器设备
KR20190029270A (ko) 다중 캐시 메모리를 구비한 지능형 반도체 장치 및 지능형 반도체 장치에서의 메모리 접근 방법
US9811469B2 (en) Sequential access of cache data
CN114691541A (zh) 一种基于动态访问的dram-nvm混合内存预测器
CN117971728A (zh) 缓存器及缓存控制方法、集成电路系统、电子组件及设备
JP2013097637A (ja) キャッシュ装置、メモリシステム及びデータ転送方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20151125