JP2010146495A - メモリシステムおよびコンピュータシステム - Google Patents
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Abstract
【解決手段】本発明に係るメモリシステムは、ユーザ情報を記憶するために設けられ、互いに重複しない第1物理アドレスが個々に割り当てられる複数の第1ブロック42と、複数の第1ブロック42のうちの初期欠陥ブロックの第1物理アドレスを個々に記憶するために設けられる複数の第2ブロック52baと、複数の第1ブロック42のうちの後発欠陥ブロックの第1物理アドレスを個々に記憶するために設けられる複数の第3ブロック52bbとを備えている。さらに、論理アドレスと、第2ブロック52baに格納される情報と、第3ブロック52bbに格納される情報とに基づいて、論理アドレスに対応する第1物理アドレスを求める演算装置50を、備えている。
【選択図】図13
Description
図9は、本実施の形態に係るメモリ4の構成を示す図である。
ここで、図11(A)の例では、先頭代替論理アドレス(図11(A)における代替領域の先頭アドレス)は「LBA20」であり、コンピュータ2およびメモリカード3には、予めこの値が設定されている。また、代替論理オフセットは、ステップS101で求めた第1物理アドレスが格納されている第3ブロック52bbの第2管理領域52Aにおける物理アドレス(第3物理アドレス)から、一義的定まる(第3物理アドレスの連番の数値より一義的に決まる)。
さて、メモリ4の所定の第1ブロック42に対する消去または書き込みに関するアクセス要求が、コンピュータ2からメモリカード3に送信される。当該アクセス要求には所定の論理アドレスが含まれており、演算装置50では実施の形態1で説明した入力されてきた所定の論理アドレスに対する第1物理アドレスを算出する。そして、メモリコントローラ5は、当該算出後の第1物理アドレスにアクセスする。当該アクセスのときに、上記所定の第1ブロック42が後発欠陥ブロックとなることもある。
さて、実施の形態1,2において、算出された代替物理アドレスで特定される第1ブロック42が、後発欠陥ブロックとなることも十分に想定される。本実施の形態は、当該状況に鑑みて創作されたものである。実施の形態2では、論理アドレスLBA13に対応する第1物理アドレスとして「PBA29」を決定した。本実施の形態では、当該「PBA29」で特定される第1物理アドレスで、後発欠陥が発生した場合を例にとって説明を行う。なお、本実施の形態に係る論物変換処理の動作を、図18に示すフローチャートを用いて説明する。
2 コンピュータ
3 メモリカード
4 メモリ
40 ユーザ情報記憶領域
41 予備記憶領域
41A (メモリにおける)第1管理領域
41B (メモリにおける)第2管理領域
43A 第1予備ブロック
43B 第2予備ブロック
42 第1ブロック
43 予備ブロック
44 冗長情報
50 演算装置
52 コントローラメモリ
52I 第1管理領域
52A 第2管理領域
52ba 第2ブロック
52bb 第3ブロック
55 参照情報
Claims (15)
- ユーザ情報を記憶するために設けられ、互いに重複しない第1物理アドレスが個々に割り当てられる複数の第1ブロックと、
前記複数の第1ブロックのうちの初期欠陥ブロックの前記第1物理アドレスを個々に記憶するために設けられる複数の第2ブロックと、
前記複数の第1ブロックのうちの後発欠陥ブロックの前記第1物理アドレスを個々に記憶するために設けられる複数の第3ブロックと、
論理アドレスと、前記第2ブロックに格納される情報と、前記第3ブロックに格納される情報とに基づいて、前記論理アドレスに対応する前記第1物理アドレスを求める演算装置とを、備えている、
ことを特徴とするメモリシステム。 - 前記第3ブロックには、
互いに重複しない第3物理アドレスが個々に割り当てられており、
前記第3ブロックに記憶される前記後発欠陥ブロックの前記第1物理アドレスは、
後発欠陥が発生した順に従って、前記第3物理アドレスの順で、前記第3ブロックに格納される、
ことを特徴とする請求項1に記載のメモリシステム。 - 前記第2ブロックには、
互いに重複しない第2物理アドレスが個々に割り当てられており、
前記第2ブロックに記憶される前記初期欠陥ブロックの前記第1物理アドレスは、
前記第1物理アドレスの順に従って、前記第2物理アドレスの順に、前記第2ブロックに格納される、
ことを特徴とする請求項2に記載のメモリシステム。 - 前記演算装置は、
(A)前記論理アドレスと前記第2ブロックに格納される情報とに基づいて、前記論理アドレスに対応する前記第1物理アドレスを求め、
(B)前記(A)で求めた前記第1物理アドレスが、前記第3ブロックに格納されている情報と一致するか否かを判断する、
ことを特徴とする請求項3に記載のメモリシステム。 - 前記(B)において一致すると判断したときには、前記演算装置は、
(C)前記(A)で求めた前記第1物理アドレスを格納している前記第3ブロックの前記第3物理アドレスと、予め用意されている先頭代替論理アドレスとに基づいて、代替論理アドレスを求め、
(D)前記代替論理アドレスと、前記第2ブロックに格納される情報とに基づいて、前記論理アドレスに対応する前記第1物理アドレスを求める、
ことを特徴とする請求項4に記載のメモリシステム。 - 前記複数の第1ブロックのうちの前記初期欠陥ブロックの前記第1物理アドレスを記憶する第1予備ブロックと、
前記複数の第1ブロックのうちの前記後発欠陥ブロックの前記第1物理アドレスを記憶する第2予備ブロックと、
前記第1予備ブロックに記憶されている情報を、前記第2ブロックに転送し、前記第2予備ブロックに記憶されている情報を、前記第3ブロックに転送する転送部とを、さらに備えている、
ことを特徴とする請求項5記載のメモリシステム。 - 前記演算装置は、
(E)前記論理アドレスと前記第2ブロックに格納される情報とに基づいて、前記論理アドレスに対応する前記第1物理アドレスを求め、
(F)前記(E)で求めた前記第1物理アドレスで特定される前記第1ブロックにアクセスした結果、当該第1ブロックが前記後発欠陥ブロックであるか否かを判断し、
(G)前記(F)において前記後発欠陥ブロックであると判断したときには、前記第1物理アドレスの情報を格納していない先頭の前記第3ブロックに、前記(E)で求めた前記第1物理アドレスを記録する、
ことを特徴とする請求項3に記載のメモリシステム。 - 前記演算装置は、
(H)前記(G)後に、前記第3ブロックにおける前記第3物理アドレスと、予め用意されている先頭代替論理アドレスとに基づいて、代替論理アドレスを求め、
(I)前記代替論理アドレスと、前記第2ブロックに格納される情報とに基づいて、前記論理アドレスに対応する前記第1物理アドレスを求める、
ことを特徴とする請求項7に記載のメモリシステム。 - 前記演算装置は、
(J)前記(D)または前記(I)で求めた前記第1物理アドレスで特定される第1ブロックが、欠陥を有するか否かを判断する、
ことを特徴とする請求項5または請求項8に記載のメモリシステム。 - 前記(J)において欠陥を有すると判断したときには、前記演算装置は、
(K)前記(D)または前記(I)で求めた前記第1物理アドレスを、前記第1物理アドレスの情報を格納していない先頭の前記第2ブロックに記録する、
ことを特徴とする請求項9に記載のメモリシステム。 - 前記演算装置は、
(L)前記(C)または前記(H)で求めた前記代替論理アドレスと、前記(K)後の前記第2ブロックに格納される情報とに基づいて、前記論理アドレスに対応する前記第1物理アドレスを求める、
ことを特徴とする請求項10に記載のメモリシステム。 - 前記第2ブロックの情報を前記第1ブロックの一部で構成された第1管理領域に転送し、前記第3ブロックの情報を前記第1ブロックの他の一部で構成されたる第2管理領域に転送する、転送部とを、さらに備えている、
ことを特徴とする請求項7または請求項11に記載のメモリシステム。 - 前記転送部は、
前記演算装置における前記論理アドレスに対応する前記第1物理アドレスの導出前に、前記第1管理領域の情報を前記第2ブロックに転送し、前記第2管理領域の情報を前記第3ブロックに転送する、
ことを特徴とする請求項12記載のメモリシステム。 - 前記第2ブロックおよび前記第3ブロックは、
揮発性メモリに保持される、
ことを特徴とする請求項1に記載のメモリシステム。 - 論理アドレスを生成するコンピュータと、
ユーザ情報を記憶するために設けられ、互いに重複しない第1物理アドレスが個々に割り当てられる複数の第1ブロックを有するメモリと、
前記複数の第1ブロックのうちの初期欠陥ブロックの前記第1物理アドレスを個々に記憶するために設けられ、互いに重複しない第2物理アドレスが個々に割り当てられる複数の第2ブロックと、前記複数の第1ブロックのうちの後発欠陥ブロックの前記第1物理アドレスを個々に記憶するために設けられ、互いに重複しない第3物理アドレスが個々に割り当てられる複数の第3ブロックとを、有するコントローラメモリと、
前記コンピュータから受信した前記論理アドレスと、前記第2ブロックに格納される情報と、前記第3ブロックに格納される情報とに基づいて、前記論理アドレスに対応する前記第1物理アドレスを求める演算装置とを、備えている、
ことを特徴とするコンピュータシステム。
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