JP3196734B2 - タイミング解析装置、方法及び記録媒体 - Google Patents
タイミング解析装置、方法及び記録媒体Info
- Publication number
- JP3196734B2 JP3196734B2 JP22692498A JP22692498A JP3196734B2 JP 3196734 B2 JP3196734 B2 JP 3196734B2 JP 22692498 A JP22692498 A JP 22692498A JP 22692498 A JP22692498 A JP 22692498A JP 3196734 B2 JP3196734 B2 JP 3196734B2
- Authority
- JP
- Japan
- Prior art keywords
- bus
- time
- circuit
- floating
- information
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、バスネットを含む
論理回路の静的タイミングを解析するタイミング解析装
置、方法及びこの方法を記録した記録媒体に関する。
論理回路の静的タイミングを解析するタイミング解析装
置、方法及びこの方法を記録した記録媒体に関する。
【０００２】
【従来の技術】従来、バスネットを含む論理回路におけ
るバス競合及びバスフローティングの時間を検証するた
めに、イベントドリブンシミュレータが用いられてき
た。イベントドリブンシミュレータは、入力された回路
接続情報、素子の論理情報、遅延時間及びテストパター
ンを元に、バスネットにおけるバス競合及びバスフロー
ティングの時間を計算し、その情報を出力していた。
るバス競合及びバスフローティングの時間を検証するた
めに、イベントドリブンシミュレータが用いられてき
た。イベントドリブンシミュレータは、入力された回路
接続情報、素子の論理情報、遅延時間及びテストパター
ンを元に、バスネットにおけるバス競合及びバスフロー
ティングの時間を計算し、その情報を出力していた。
【０００３】
【発明が解決しようとする課題】しかしながら、上記の
イベントドリブンシミュレータを使用した方法では、バ
スネットの部分のみを検証するわけでなく、これ以外の
部分も動作させてバス競合及びバスフローティングの時
間を検証するため、検証時間がかかるという問題があっ
た。
イベントドリブンシミュレータを使用した方法では、バ
スネットの部分のみを検証するわけでなく、これ以外の
部分も動作させてバス競合及びバスフローティングの時
間を検証するため、検証時間がかかるという問題があっ
た。
【０００４】また、上記のイベントドリブンシミュレー
タを使用した方法では、テストパターンを使用している
ために、必ずしもすべての条件で検証を行ったことにな
らなず、検証結果の善し悪しは、入力されたテストパタ
ーンの質に依存してしまう。このため、イベントドリブ
ンシミュレータのテストによって問題を発見することが
できず、実動作の段階となって問題が発見されることが
あり、信頼性が低いという問題点があった。
タを使用した方法では、テストパターンを使用している
ために、必ずしもすべての条件で検証を行ったことにな
らなず、検証結果の善し悪しは、入力されたテストパタ
ーンの質に依存してしまう。このため、イベントドリブ
ンシミュレータのテストによって問題を発見することが
できず、実動作の段階となって問題が発見されることが
あり、信頼性が低いという問題点があった。
【０００５】なお、本願に関連する技術として、特開平
３−１４４７６７号公報に開示されている遅延時間解析
装置がある。しかし、この遅延時間解析装置は、バス接
続部分（バスネット）にダミー素子を挿入して各論理素
子までの信号の伝播時間を計算するものであり、回路全
体が検証の対象となり、上記のイベントドリブンシミュ
レータのようにバス競合或いはバスフローティングの時
間を検証するものではない。
３−１４４７６７号公報に開示されている遅延時間解析
装置がある。しかし、この遅延時間解析装置は、バス接
続部分（バスネット）にダミー素子を挿入して各論理素
子までの信号の伝播時間を計算するものであり、回路全
体が検証の対象となり、上記のイベントドリブンシミュ
レータのようにバス競合或いはバスフローティングの時
間を検証するものではない。
【０００６】本発明は、上記従来技術の問題点を解消す
るためになされたものであり、バス競合或いはバスフロ
ーティングの時間の検証を、高速かつ高信頼性で実現し
うる静的タイミング解析装置、方法及びこの方法を実行
するためのプログラムを記録したコンピュータ読み取り
可能な記録媒体を提供することを目的とする。
るためになされたものであり、バス競合或いはバスフロ
ーティングの時間の検証を、高速かつ高信頼性で実現し
うる静的タイミング解析装置、方法及びこの方法を実行
するためのプログラムを記録したコンピュータ読み取り
可能な記録媒体を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、本発明の第１の観点にかかるタイミング解析装置
は、タイミング解析の対象となる回路に関する、回路接
続情報、前記回路へ信号を入力する入力端子における入
力遅延情報、及び該回路内の論理素子における遅延情報
を含む回路情報を入力する回路情報入力手段と、前記入
力端子から前記回路内のバスネットまでの各経路におけ
るそれぞれの遅延時間を、前記回路接続情報、前記入力
遅延情報及び前記遅延情報に基づいて算出する遅延時間
算出手段と、前記遅延時間算出手段が算出した遅延時間
に基づいて、バス競合時間及び／またはバスフローティ
ング時間を算出するバス競合／バスフローティング時間
算出手段とを備えることを特徴とする。
め、本発明の第１の観点にかかるタイミング解析装置
は、タイミング解析の対象となる回路に関する、回路接
続情報、前記回路へ信号を入力する入力端子における入
力遅延情報、及び該回路内の論理素子における遅延情報
を含む回路情報を入力する回路情報入力手段と、前記入
力端子から前記回路内のバスネットまでの各経路におけ
るそれぞれの遅延時間を、前記回路接続情報、前記入力
遅延情報及び前記遅延情報に基づいて算出する遅延時間
算出手段と、前記遅延時間算出手段が算出した遅延時間
に基づいて、バス競合時間及び／またはバスフローティ
ング時間を算出するバス競合／バスフローティング時間
算出手段とを備えることを特徴とする。
【０００８】上記タイミング解析装置では、入力端子か
らバスネットに至るまでの経路にある回路以外は考慮し
なくても、バス競合時間及び／またはバスフローティン
グ時間を算出することができる。このため、これらの時
間の検証を高速に実行することが可能となる。また、入
力端子からバスネットに至るまでの経路における遅延時
間を求め、これからバス競合時間及び／またはバスフロ
ーティング時間を算出するので、テストケースなどの情
報に依存することがなく、算出されたバス競合時間及び
／またはバスフローティング時間の信頼性が高いものと
なる。
らバスネットに至るまでの経路にある回路以外は考慮し
なくても、バス競合時間及び／またはバスフローティン
グ時間を算出することができる。このため、これらの時
間の検証を高速に実行することが可能となる。また、入
力端子からバスネットに至るまでの経路における遅延時
間を求め、これからバス競合時間及び／またはバスフロ
ーティング時間を算出するので、テストケースなどの情
報に依存することがなく、算出されたバス競合時間及び
／またはバスフローティング時間の信頼性が高いものと
なる。
【０００９】上記タイミング解析装置は、前記回路情報
入力手段からトライステート端子を探索し、該トライス
テート端子に接続されているネットをバスネットとして
検索するバスネット検索手段と、前記バスネット検索手
段によってバスネットが検索されたかどうかを判別する
バスネット判別手段とをさらに備えてもよい。この場
合、前記遅延時間算出手段は、前記バスネット判別手段
によってバスネットが検索されたと判別されたとき、該
バスネットまでの前記入力端子からのそれぞれの遅延時
間を算出するものとすることができる。
入力手段からトライステート端子を探索し、該トライス
テート端子に接続されているネットをバスネットとして
検索するバスネット検索手段と、前記バスネット検索手
段によってバスネットが検索されたかどうかを判別する
バスネット判別手段とをさらに備えてもよい。この場
合、前記遅延時間算出手段は、前記バスネット判別手段
によってバスネットが検索されたと判別されたとき、該
バスネットまでの前記入力端子からのそれぞれの遅延時
間を算出するものとすることができる。
【００１０】上記タイミング解析装置において、前記遅
延時間算出手段は、例えば、前記入力端子のそれぞれか
ら前記バスネットに接続されている各トライステート端
子までの経路における、前記入力端子に信号が入力され
てから前記各トライステート端子が“１”状態になるま
での遅延時間と、前記入力端子に信号が入力されてから
前記各トライステート端子が“０”状態になるまでの遅
延時間と、前記入力端子に信号が入力されてから前記各
トライステート端子が“Ｚ”状態になるまでの遅延時間
とをそれぞれ算出するものとすることができる。この場
合、前記バス競合／バスフローティング時間算出手段
は、前記トライステート端子が“Ｚ”状態になるまでの
最大値と前記トライステート端子が“１”状態或いは
“０”状態になるまでの最小値との差によって前記バス
競合時間を算出し、前記トライステート端子が“Ｚ”状
態になるまでの最小値と前記トライステート端子が
“１”状態或いは“０”状態になるまでの最大値との差
によって前記バス競合時間を算出するものとすることが
できる。
延時間算出手段は、例えば、前記入力端子のそれぞれか
ら前記バスネットに接続されている各トライステート端
子までの経路における、前記入力端子に信号が入力され
てから前記各トライステート端子が“１”状態になるま
での遅延時間と、前記入力端子に信号が入力されてから
前記各トライステート端子が“０”状態になるまでの遅
延時間と、前記入力端子に信号が入力されてから前記各
トライステート端子が“Ｚ”状態になるまでの遅延時間
とをそれぞれ算出するものとすることができる。この場
合、前記バス競合／バスフローティング時間算出手段
は、前記トライステート端子が“Ｚ”状態になるまでの
最大値と前記トライステート端子が“１”状態或いは
“０”状態になるまでの最小値との差によって前記バス
競合時間を算出し、前記トライステート端子が“Ｚ”状
態になるまでの最小値と前記トライステート端子が
“１”状態或いは“０”状態になるまでの最大値との差
によって前記バス競合時間を算出するものとすることが
できる。
【００１１】上記タイミング解析装置において、前記回
路情報は、バス競合時間及び／またはバスフローティン
グ時間の制限値となるバス競合制限値及び／またはバス
フローティング制限値をさらに含むものとしてもよい。
この場合、上記タイミング解析装置は、前記バス競合／
バスフローティング時間算出手段が算出したバス競合時
間及び／またはバスフローティング時間と、前記回路情
報に含まれるバス競合時間及び／またはバスフローティ
ング制限値とを比較するバス競合／バスフローティング
比較手段と、前記バス競合／バスフローティング比較手
段による比較結果に応じたメッセージを出力するメッセ
ージ出力手段とをさらに備えるものとすることができ
る。
路情報は、バス競合時間及び／またはバスフローティン
グ時間の制限値となるバス競合制限値及び／またはバス
フローティング制限値をさらに含むものとしてもよい。
この場合、上記タイミング解析装置は、前記バス競合／
バスフローティング時間算出手段が算出したバス競合時
間及び／またはバスフローティング時間と、前記回路情
報に含まれるバス競合時間及び／またはバスフローティ
ング制限値とを比較するバス競合／バスフローティング
比較手段と、前記バス競合／バスフローティング比較手
段による比較結果に応じたメッセージを出力するメッセ
ージ出力手段とをさらに備えるものとすることができ
る。
【００１２】この場合、前記メッセージ出力手段は、前
記バス競合時間と前記バスフローティング時間との少な
くとも一方が対応する制限値を越えるときに、所定のエ
ラーメッセージを出力するものとすることができる。
記バス競合時間と前記バスフローティング時間との少な
くとも一方が対応する制限値を越えるときに、所定のエ
ラーメッセージを出力するものとすることができる。
【００１３】上記目的を達成するため、本発明の第２の
観点にかかるタイミング解析方法は、タイミング解析の
対象となる回路に関する、回路接続情報、前記回路へ信
号を入力する入力端子における入力遅延情報、並びに該
回路内の論理素子における遅延情報及び経路情報を含む
回路情報を、コンピュータ装置を構成する処理装置が入
力する回路情報入力ステップと、前記入力端子から前記
回路内のバスネットまでの各経路のそれぞれの遅延時間
を、前記回路接続情報、前記入力遅延情報及び前記遅延
情報に基づいて、前記処理装置が算出する遅延時間算出
ステップと、前記遅延時間算出ステップで算出した遅延
時間に基づいて、バス競合時間及び／またはバスフロー
ティング時間を、前記処理装置が算出するバス競合／バ
スフローティング時間算出ステップとを含むことを特徴
とする。
観点にかかるタイミング解析方法は、タイミング解析の
対象となる回路に関する、回路接続情報、前記回路へ信
号を入力する入力端子における入力遅延情報、並びに該
回路内の論理素子における遅延情報及び経路情報を含む
回路情報を、コンピュータ装置を構成する処理装置が入
力する回路情報入力ステップと、前記入力端子から前記
回路内のバスネットまでの各経路のそれぞれの遅延時間
を、前記回路接続情報、前記入力遅延情報及び前記遅延
情報に基づいて、前記処理装置が算出する遅延時間算出
ステップと、前記遅延時間算出ステップで算出した遅延
時間に基づいて、バス競合時間及び／またはバスフロー
ティング時間を、前記処理装置が算出するバス競合／バ
スフローティング時間算出ステップとを含むことを特徴
とする。
【００１４】上記タイミング解析方法において、前記回
路情報は、バス競合時間及び／またはバスフローティン
グ時間の制限値となるバス競合制限値及び／またはバス
フローティング制限値をさらに含み、前記バス競合／バ
スフローティング時間算出ステップで算出したバス競合
時間及び／またはバスフローティング時間と、前記回路
情報に含まれるバス競合時間及び／またはバスフローテ
ィング制限値とを、前記処理装置が比較するバス競合／
バスフローティング比較ステップと、前記バス競合／バ
スフローティング比較ステップでの比較結果に応じたメ
ッセージを出力装置が出力するメッセージ出力ステップ
とをさらに含むものとすることができる。
路情報は、バス競合時間及び／またはバスフローティン
グ時間の制限値となるバス競合制限値及び／またはバス
フローティング制限値をさらに含み、前記バス競合／バ
スフローティング時間算出ステップで算出したバス競合
時間及び／またはバスフローティング時間と、前記回路
情報に含まれるバス競合時間及び／またはバスフローテ
ィング制限値とを、前記処理装置が比較するバス競合／
バスフローティング比較ステップと、前記バス競合／バ
スフローティング比較ステップでの比較結果に応じたメ
ッセージを出力装置が出力するメッセージ出力ステップ
とをさらに含むものとすることができる。
【００１５】上記目的を達成するため、本発明の第３の
観点にかかるコンピュータ読み取り可能な記録媒体は、
タイミング解析の対象となる回路に関する、回路接続情
報、前記回路へ信号を入力する入力端子における入力遅
延情報、及び該回路内の論理素子における遅延情報を含
む回路情報を入力する回路情報入力ステップと、前記入
力端子から前記回路内のバスネットまでの各経路のそれ
ぞれの遅延時間を、前記回路接続情報、前記入力遅延情
報及び前記遅延情報に基づいて算出する遅延時間算出ス
テップと、前記遅延時間算出ステップで算出した遅延時
間に基づいて、バス競合時間及び／またはバスフローテ
ィング時間を算出するバス競合／バスフローティング時
間算出ステップとをコンピュータ装置に実行させるため
のプログラムを記録することを特徴とする。
観点にかかるコンピュータ読み取り可能な記録媒体は、
タイミング解析の対象となる回路に関する、回路接続情
報、前記回路へ信号を入力する入力端子における入力遅
延情報、及び該回路内の論理素子における遅延情報を含
む回路情報を入力する回路情報入力ステップと、前記入
力端子から前記回路内のバスネットまでの各経路のそれ
ぞれの遅延時間を、前記回路接続情報、前記入力遅延情
報及び前記遅延情報に基づいて算出する遅延時間算出ス
テップと、前記遅延時間算出ステップで算出した遅延時
間に基づいて、バス競合時間及び／またはバスフローテ
ィング時間を算出するバス競合／バスフローティング時
間算出ステップとをコンピュータ装置に実行させるため
のプログラムを記録することを特徴とする。
【００１６】前記回路情報入力ステップで入力される前
記回路情報は、バス競合時間及び／またはバスフローテ
ィング時間の制限値となるバス競合制限値及び／または
バスフローティング制限値をさらに含むものとしてもよ
い。この場合、上記コンピュータ読み取り可能な記録媒
体は、前記バス競合／バスフローティング時間算出手段
が算出したバス競合時間及び／またはバスフローティン
グ時間と、前記回路情報に含まれるバス競合時間及び／
またはバスフローティング制限値とを比較するバス競合
／バスフローティング比較ステップと、前記バス競合／
バスフローティング比較ステップでの比較結果に応じた
メッセージを出力するメッセージ出力ステップとを前記
コンピュータ装置に実行させるためのプログラムをさら
に記録するものとすることができる。
記回路情報は、バス競合時間及び／またはバスフローテ
ィング時間の制限値となるバス競合制限値及び／または
バスフローティング制限値をさらに含むものとしてもよ
い。この場合、上記コンピュータ読み取り可能な記録媒
体は、前記バス競合／バスフローティング時間算出手段
が算出したバス競合時間及び／またはバスフローティン
グ時間と、前記回路情報に含まれるバス競合時間及び／
またはバスフローティング制限値とを比較するバス競合
／バスフローティング比較ステップと、前記バス競合／
バスフローティング比較ステップでの比較結果に応じた
メッセージを出力するメッセージ出力ステップとを前記
コンピュータ装置に実行させるためのプログラムをさら
に記録するものとすることができる。
【００１７】
【発明の実施の形態】以下、添付図面を参照して、本発
明の実施の形態について説明する。
明の実施の形態について説明する。
【００１８】図１は、この実施の形態に適用されるコン
ピュータ装置の構成を示すブロック図である。このコン
ピュータ装置は、パーソナルコンピュータやエンジニア
リングワークステーションなどからなり、ＣＰＵ（Cent
ral Processing Unit：中央処理装置）１−１と、主記
憶装置１−２と、入力装置１−３と、出力装置１−４
と、データベース１−５とを備える。
ピュータ装置の構成を示すブロック図である。このコン
ピュータ装置は、パーソナルコンピュータやエンジニア
リングワークステーションなどからなり、ＣＰＵ（Cent
ral Processing Unit：中央処理装置）１−１と、主記
憶装置１−２と、入力装置１−３と、出力装置１−４
と、データベース１−５とを備える。
【００１９】ＣＰＵ１−１は、主記憶装置１−２に格納
された後述するフローチャートに示すプログラムを実行
し、論理回路の静的タイミングを解析するための演算を
行う。主記憶装置１−２は、ＣＰＵ１−１が実行するプ
ログラムを格納すると共に、ＣＰＵ１−１によるプログ
ラム実行時のワークエリアとして使用される。
された後述するフローチャートに示すプログラムを実行
し、論理回路の静的タイミングを解析するための演算を
行う。主記憶装置１−２は、ＣＰＵ１−１が実行するプ
ログラムを格納すると共に、ＣＰＵ１−１によるプログ
ラム実行時のワークエリアとして使用される。
【００２０】入力装置１−３は、キーボードなどによっ
て構成され、オペレータの操作によりタイミング解析の
対象となる回路の選択して処理の開始を指示する。出力
装置１−４は、ＣＲＴ（Cathode Ray Tube）などのディ
スプレイ装置によって構成され、ＣＰＵ１−１によるタ
イミング解析の結果を表示する。データベース１−５
は、タイミング解析の対象となる回路に関する情報を蓄
積している。データベース１−５に蓄積されている回路
に関する情報としては、回路接続情報、外部入力／双方
向端子の変化時刻、遅延情報、及びバス競合／バスフロ
ーティング制限値がある。
て構成され、オペレータの操作によりタイミング解析の
対象となる回路の選択して処理の開始を指示する。出力
装置１−４は、ＣＲＴ（Cathode Ray Tube）などのディ
スプレイ装置によって構成され、ＣＰＵ１−１によるタ
イミング解析の結果を表示する。データベース１−５
は、タイミング解析の対象となる回路に関する情報を蓄
積している。データベース１−５に蓄積されている回路
に関する情報としては、回路接続情報、外部入力／双方
向端子の変化時刻、遅延情報、及びバス競合／バスフロ
ーティング制限値がある。
【００２１】以下、この実施の形態において、バスネッ
トにおけるバス競合及びバスフローティングの時間を検
証するための処理について説明する。ここで、バスネッ
トとは、複数のセルが１つのネットに直接接続されてい
るネットを指す。バス競合とは、バスネットに接続され
る２つ以上のセルの出力が、同時に“Ｚ”以外の値をと
ることを指す。また、バスフローティングとは、バスネ
ットに接続されるすべてのセルの出力が“Ｚ”の値（出
力の遮断状態）をとることを指す。
トにおけるバス競合及びバスフローティングの時間を検
証するための処理について説明する。ここで、バスネッ
トとは、複数のセルが１つのネットに直接接続されてい
るネットを指す。バス競合とは、バスネットに接続され
る２つ以上のセルの出力が、同時に“Ｚ”以外の値をと
ることを指す。また、バスフローティングとは、バスネ
ットに接続されるすべてのセルの出力が“Ｚ”の値（出
力の遮断状態）をとることを指す。
【００２２】図２は、この実施の形態において、バスネ
ットにおけるバス競合及びバスフローティングの時間を
検証するための処理を示すフローチャートである。この
フローチャートの処理は、オペレータが入力装置１−３
を操作して、データベース１−５に蓄積されている回路
から所望の回路を選択、決定することによって開始す
る。
ットにおけるバス競合及びバスフローティングの時間を
検証するための処理を示すフローチャートである。この
フローチャートの処理は、オペレータが入力装置１−３
を操作して、データベース１−５に蓄積されている回路
から所望の回路を選択、決定することによって開始す
る。
【００２３】処理が開始すると、ＣＰＵ１−１は、デー
タベース１−５から選択した回路の回路接続情報、外部
入力／双方向端子の変化時刻、遅延情報、バス競合／バ
スフローティング制限値を順次読み込む（ステップＳ１
〜Ｓ４）。データベース１−５から読み込んだこれらの
情報は、主記憶装置１−２のワークエリアに一時記憶さ
れる。
タベース１−５から選択した回路の回路接続情報、外部
入力／双方向端子の変化時刻、遅延情報、バス競合／バ
スフローティング制限値を順次読み込む（ステップＳ１
〜Ｓ４）。データベース１−５から読み込んだこれらの
情報は、主記憶装置１−２のワークエリアに一時記憶さ
れる。
【００２４】次に、ＣＰＵ１−１は、読み込んだ回路接
続情報からトライステート端子を探索し、探索されたト
ライステート端子に接続されているネットをバスネット
とすることで、バスネットの検索を行う（ステップＳ
５）。そして、ＣＰＵ１−１は、ステップＳ５でバスネ
ットが検索されたかどうかを判別する（ステップＳ
６）。
続情報からトライステート端子を探索し、探索されたト
ライステート端子に接続されているネットをバスネット
とすることで、バスネットの検索を行う（ステップＳ
５）。そして、ＣＰＵ１−１は、ステップＳ５でバスネ
ットが検索されたかどうかを判別する（ステップＳ
６）。
【００２５】バスネットがないと判別した時は、バス競
合エラー、バスフローティングエラーは生じ得ないの
で、ＣＰＵ１−１は、出力装置１−４から解析対象とな
る回路が正常動作可能である旨のメッセージを出力し
（ステップＳ１１）、ステップＳ１２の処理に進む。
合エラー、バスフローティングエラーは生じ得ないの
で、ＣＰＵ１−１は、出力装置１−４から解析対象とな
る回路が正常動作可能である旨のメッセージを出力し
（ステップＳ１１）、ステップＳ１２の処理に進む。
【００２６】一方、バスネットが検索されたと判別した
ときは、ＣＰＵ１−１は、各外部入力／双方向端子を始
点とし、検索されたバスネットのいずれかに接続される
各トライステート端子を終点とするすべてのパスの静的
タイミングを計算する（ステップＳ７）。この静的タイ
ミングの解析では、次の情報が求められる。
ときは、ＣＰＵ１−１は、各外部入力／双方向端子を始
点とし、検索されたバスネットのいずれかに接続される
各トライステート端子を終点とするすべてのパスの静的
タイミングを計算する（ステップＳ７）。この静的タイ
ミングの解析では、次の情報が求められる。
【００２７】 トライステート端子の状態が“Ｚ”に
変化するまでの最大遅延時間 トライステート端子の状態が“Ｚ”に変化するまで
の最小遅延時間 トライステート端子の状態が“１”に変化するまで
の最大遅延時間 トライステート端子の状態が“１”に変化するまで
の最小遅延時間 トライステート端子の状態が“０”に変化するまで
の最大遅延時間 トライステート端子の状態が“０”に変化するまで
の最小遅延時間
変化するまでの最大遅延時間 トライステート端子の状態が“Ｚ”に変化するまで
の最小遅延時間 トライステート端子の状態が“１”に変化するまで
の最大遅延時間 トライステート端子の状態が“１”に変化するまで
の最小遅延時間 トライステート端子の状態が“０”に変化するまで
の最大遅延時間 トライステート端子の状態が“０”に変化するまで
の最小遅延時間
【００２８】さらに、ＣＰＵ１−１は、上記のと、
及びの大きい方との時間の差を求めることによってバ
ス競合時間を、上記のと、及びの小さい方との時
間の差を求めることによってバスフローティング時間
を、それぞれ求める（ステップＳ８）。
及びの大きい方との時間の差を求めることによってバ
ス競合時間を、上記のと、及びの小さい方との時
間の差を求めることによってバスフローティング時間
を、それぞれ求める（ステップＳ８）。
【００２９】そして、ＣＰＵ１−１は、ステップＳ８で
求めたバス競合時間及びバスフローティング時間を、そ
れぞれステップＳ４で読み込まれたバス競合制限値及び
バスフローティング制限値と比較し、それぞれ制限値内
で収まっているかどうかを判別する（ステップＳ９）。
求めたバス競合時間及びバスフローティング時間を、そ
れぞれステップＳ４で読み込まれたバス競合制限値及び
バスフローティング制限値と比較し、それぞれ制限値内
で収まっているかどうかを判別する（ステップＳ９）。
【００３０】ステップＳ９でバス競合時間とバスフロー
ティング時間とのいずれか一方でも対応する制限時間内
で収まっていないと判定したときは、ＣＰＵ１−１は、
比較結果に応じたエラーメッセージを出力装置１−４か
ら出力し（ステップＳ１０）、ステップＳ１２の処理に
進む。
ティング時間とのいずれか一方でも対応する制限時間内
で収まっていないと判定したときは、ＣＰＵ１−１は、
比較結果に応じたエラーメッセージを出力装置１−４か
ら出力し（ステップＳ１０）、ステップＳ１２の処理に
進む。
【００３１】一方、ステップＳ９でバス競合時間とバス
フローティング時間とのいずれもが対応する制限時間内
で収まっていると判定したときは、ＣＰＵ１−１は、選
択された解析対象の回路は当該バスネットの部分におい
て正常に動作する旨のメッセージを出力装置１−４から
出力し（ステップＳ１１）、ステップＳ１２の処理に進
む。
フローティング時間とのいずれもが対応する制限時間内
で収まっていると判定したときは、ＣＰＵ１−１は、選
択された解析対象の回路は当該バスネットの部分におい
て正常に動作する旨のメッセージを出力装置１−４から
出力し（ステップＳ１１）、ステップＳ１２の処理に進
む。
【００３２】ステップＳ１２では、ＣＰＵ１−１は、選
択された解析対象の回路にバスネットがさらに含まれて
いるかどうかを判別することで、バス競合及びバスフロ
ーティングの検証が終了となるかどうかを判別する。さ
らにバスネットが含まれている場合には検証終了となら
ず、ステップＳ７に戻って、他のバスネットに関して同
様の処理を行う。さらにバスネットが含まれている場合
には検証終了となり、このフローチャートの処理を終了
する。
択された解析対象の回路にバスネットがさらに含まれて
いるかどうかを判別することで、バス競合及びバスフロ
ーティングの検証が終了となるかどうかを判別する。さ
らにバスネットが含まれている場合には検証終了となら
ず、ステップＳ７に戻って、他のバスネットに関して同
様の処理を行う。さらにバスネットが含まれている場合
には検証終了となり、このフローチャートの処理を終了
する。
【００３３】以下、この実施の形態におけるバスネット
におけるバス競合及びバスフローティングの時間の検証
を、具体例をもって詳細に説明する。
におけるバス競合及びバスフローティングの時間の検証
を、具体例をもって詳細に説明する。
【００３４】図３は、この例においてバス競合及びバス
フローティング時間の検証対象となる回路を示す図であ
る。この図において、参照符号２−１、２−４、２−７
は、外部入力端子或いは双方向端子（以下、入力端子と
いう）を示す。参照符号２−２、２−５、２−８は、Ａ
ＮＤゲート、ＯＲゲート、ＮＯＴゲートなどの論理素子
で構成された内部回路を示す。参照符号２−３、２−
６、２−９は、トライステート端子を示す。参照符号２
−１０は、バスネットを示す。
フローティング時間の検証対象となる回路を示す図であ
る。この図において、参照符号２−１、２−４、２−７
は、外部入力端子或いは双方向端子（以下、入力端子と
いう）を示す。参照符号２−２、２−５、２−８は、Ａ
ＮＤゲート、ＯＲゲート、ＮＯＴゲートなどの論理素子
で構成された内部回路を示す。参照符号２−３、２−
６、２−９は、トライステート端子を示す。参照符号２
−１０は、バスネットを示す。
【００３５】この回路では、入力端子２−１、２−４、
２−７からの入力信号は、それぞれ内部回路２−２、２
−５、２−８に入力され、内部回路２−２、２−５、２
−８の出力信号は、それぞれトライステート端子２−
３、２−６、２−９の制御入力に入力される。トライス
テート端子２−３、２−６、２−９は、その状態に従っ
て信号をバスネット２−１０に出力、非出力する。
２−７からの入力信号は、それぞれ内部回路２−２、２
−５、２−８に入力され、内部回路２−２、２−５、２
−８の出力信号は、それぞれトライステート端子２−
３、２−６、２−９の制御入力に入力される。トライス
テート端子２−３、２−６、２−９は、その状態に従っ
て信号をバスネット２−１０に出力、非出力する。
【００３６】図３に示すように、入力端子２−１におけ
る入力信号の変化時刻、すなわち入力遅延時間は、１(n
s)である。入力端子２−４における入力遅延時間は、２
(ns)である。入力端子２−７における入力遅延時間は、
３(ns)である。
る入力信号の変化時刻、すなわち入力遅延時間は、１(n
s)である。入力端子２−４における入力遅延時間は、２
(ns)である。入力端子２−７における入力遅延時間は、
３(ns)である。
【００３７】また、トライステート端子２−３の状態が
“１”、“０”、“Ｚ”のそれぞれに変化する時間、す
なわち、内部回路２−２における１遅延時間、０遅延時
間、Ｚ遅延時間は、それぞれ３(ns)、６(ns)、１(ns)で
ある。トライステート端子２−６の状態が“１”、
“０”、“Ｚ”のそれぞれに変化する時間、すなわち、
内部回路２−５における１遅延時間、０遅延時間、Ｚ遅
延時間は、それぞれ４(ns)、７(ns)、２(ns)である。ト
ライステート端子２−９の状態が“１”、“０”、
“Ｚ”のそれぞれに変化する時間、すなわち、内部回路
２−８における１遅延時間、０遅延時間、Ｚ遅延時間
は、それぞれ５(ns)、８(ns)、５(ns)である。
“１”、“０”、“Ｚ”のそれぞれに変化する時間、す
なわち、内部回路２−２における１遅延時間、０遅延時
間、Ｚ遅延時間は、それぞれ３(ns)、６(ns)、１(ns)で
ある。トライステート端子２−６の状態が“１”、
“０”、“Ｚ”のそれぞれに変化する時間、すなわち、
内部回路２−５における１遅延時間、０遅延時間、Ｚ遅
延時間は、それぞれ４(ns)、７(ns)、２(ns)である。ト
ライステート端子２−９の状態が“１”、“０”、
“Ｚ”のそれぞれに変化する時間、すなわち、内部回路
２−８における１遅延時間、０遅延時間、Ｚ遅延時間
は、それぞれ５(ns)、８(ns)、５(ns)である。
【００３８】図３に示す回路に関する情報が読み込まれ
ると（ステップＳ１〜Ｓ４）、この回路にはトライステ
ート端子２−３、２−６、２−９があるので、バスネッ
ト２−１０が検索される（ステップＳ５、Ｓ６）。次
に、入力端子２−１、２−４、２−７から信号が入力さ
れてからトライステート端子２−３、２−６、２−９の
状態が“１”、“０”、“Ｚ”のそれぞれに変化するま
での時間（以下、それぞれ１−時間、０−時間、Ｚ−時
間という）の最小と最大値が、以下に示すように求めら
れる（ステップＳ７）。
ると（ステップＳ１〜Ｓ４）、この回路にはトライステ
ート端子２−３、２−６、２−９があるので、バスネッ
ト２−１０が検索される（ステップＳ５、Ｓ６）。次
に、入力端子２−１、２−４、２−７から信号が入力さ
れてからトライステート端子２−３、２−６、２−９の
状態が“１”、“０”、“Ｚ”のそれぞれに変化するま
での時間（以下、それぞれ１−時間、０−時間、Ｚ−時
間という）の最小と最大値が、以下に示すように求めら
れる（ステップＳ７）。
【００３９】１−時間の最小値・・・４(ns)、１−時間
の最大値・・・８(ns) ０−時間の最小値・・・７(ns)、０−時間の最大値・・
・１１(ns) Ｚ−時間の最小値・・・２(ns)、Ｚ−時間の最大値・・
・８(ns) この計算結果によると、１−時間の最小値と０−時間の
最小値との小さい方は、４(ns)である。また、１−時間
の最大値と０−時間の最大値との大きい方は、１１(ns)
である。なお、このタイミング図を図４に示す。
の最大値・・・８(ns) ０−時間の最小値・・・７(ns)、０−時間の最大値・・
・１１(ns) Ｚ−時間の最小値・・・２(ns)、Ｚ−時間の最大値・・
・８(ns) この計算結果によると、１−時間の最小値と０−時間の
最小値との小さい方は、４(ns)である。また、１−時間
の最大値と０−時間の最大値との大きい方は、１１(ns)
である。なお、このタイミング図を図４に示す。
【００４０】これにより、図４からもわかるとおり、バ
ス競合時間は、８−４＝４(ns)と求められる。一方、バ
スフローティング時間は、１１−２＝９(ns)と求められ
る（ステップＳ８）。
ス競合時間は、８−４＝４(ns)と求められる。一方、バ
スフローティング時間は、１１−２＝９(ns)と求められ
る（ステップＳ８）。
【００４１】ここで、読み込まれた回路に関する情報に
含まれるバス競合制限値が４(ns)未満にに設定されてい
た場合には、バス競合時間がバス競合制限値を越えるこ
ととなるので（ステップＳ９）、バス競合エラーを示す
メッセージが出力装置１−４から出力される（ステップ
Ｓ１０）。
含まれるバス競合制限値が４(ns)未満にに設定されてい
た場合には、バス競合時間がバス競合制限値を越えるこ
ととなるので（ステップＳ９）、バス競合エラーを示す
メッセージが出力装置１−４から出力される（ステップ
Ｓ１０）。
【００４２】また、読み込まれた回路に関する情報に含
まれるバスフローティング制限値が１１(ns)未満に設定
されていた場合には、バスフローティング時間がバスフ
ローティング制限値を越えることとなるので（ステップ
Ｓ９）、バスフローティングエラーを示すメッセージが
出力装置１−４から出力される（ステップＳ１０）。
まれるバスフローティング制限値が１１(ns)未満に設定
されていた場合には、バスフローティング時間がバスフ
ローティング制限値を越えることとなるので（ステップ
Ｓ９）、バスフローティングエラーを示すメッセージが
出力装置１−４から出力される（ステップＳ１０）。
【００４３】一方、これ以外の場合、すなわちバス競合
制限値が 以上に設定され、かつバスフローティング制
限値が 以上に設定されていた場合には、バス競合時間
とバスフローティング時間とのいずれもそれぞれに対応
する制限値を越えないこととなり（ステップＳ９）、し
かも、他にバスネットもなく（ステップＳ１２）、バス
競合時間とバスフローティング時間とのいずれもが制限
値内に収まり、この回路が正常動作可能な旨のメッセー
ジが出力装置１−４から出力される（ステップＳ１
１）。
制限値が 以上に設定され、かつバスフローティング制
限値が 以上に設定されていた場合には、バス競合時間
とバスフローティング時間とのいずれもそれぞれに対応
する制限値を越えないこととなり（ステップＳ９）、し
かも、他にバスネットもなく（ステップＳ１２）、バス
競合時間とバスフローティング時間とのいずれもが制限
値内に収まり、この回路が正常動作可能な旨のメッセー
ジが出力装置１−４から出力される（ステップＳ１
１）。
【００４４】以上説明したように、この実施の形態で
は、外部入力／双方向端子からバスネットに至るまでの
経路にある回路以外は考慮しなくても、バスネットにお
けるバス競合時間及びバスフローティング時間を算出す
ることができ、算出したバス競合時間及びバスフローテ
ィング時間を対応する制限値との比較によって検証する
ことができる。このように不要な部分の回路を考慮する
必要がないので、バス競合及びバスフローティングの検
証を高速に行うことができる。
は、外部入力／双方向端子からバスネットに至るまでの
経路にある回路以外は考慮しなくても、バスネットにお
けるバス競合時間及びバスフローティング時間を算出す
ることができ、算出したバス競合時間及びバスフローテ
ィング時間を対応する制限値との比較によって検証する
ことができる。このように不要な部分の回路を考慮する
必要がないので、バス競合及びバスフローティングの検
証を高速に行うことができる。
【００４５】また、この実施の形態では、外部入力／双
方向端子からバスネットに至るまでの経路における遅延
時間を求め、これからバス競合時間及びバスフローティ
ング時間を算出している。このため、テストケースなど
の限定された情報に依存することがなく、算出されたバ
ス競合時間及びバスフローティング時間は、信頼性が高
いものとなる。
方向端子からバスネットに至るまでの経路における遅延
時間を求め、これからバス競合時間及びバスフローティ
ング時間を算出している。このため、テストケースなど
の限定された情報に依存することがなく、算出されたバ
ス競合時間及びバスフローティング時間は、信頼性が高
いものとなる。
【００４６】本発明は、上記の実施の形態に限られず、
種々の変形、応用が可能である。以下、本発明に適用可
能な上記の実施の形態の変形態様について説明する。
種々の変形、応用が可能である。以下、本発明に適用可
能な上記の実施の形態の変形態様について説明する。
【００４７】上記の実施の形態では、バスネットの検索
は、回路接続情報からトライステート端子を探索し、そ
れに接続されているネットをバスネットとすることによ
って行っていた。しかしながら、本発明では、回路接続
情報にバスネットの位置を含ませておいたり、或いは表
示された回路図からオペレータが指定するなどしてもよ
い。
は、回路接続情報からトライステート端子を探索し、そ
れに接続されているネットをバスネットとすることによ
って行っていた。しかしながら、本発明では、回路接続
情報にバスネットの位置を含ませておいたり、或いは表
示された回路図からオペレータが指定するなどしてもよ
い。
【００４８】上記の実施の形態では、バスネットにおけ
るバス競合或及びバスフローティングの時間を検証のみ
を対象としており、図１のコンピュータ装置上では、こ
のための機能のみが実現されているものとしていた。し
かしながら、上記のようなバス競合及びバスフローティ
ングを検証するための機能は、ｓｅｔｕｐ／ｈｏｌｄ制
約等の検証も行う静的タイミング検証ツールの機能の一
部として組み込んでもよい。
るバス競合或及びバスフローティングの時間を検証のみ
を対象としており、図１のコンピュータ装置上では、こ
のための機能のみが実現されているものとしていた。し
かしながら、上記のようなバス競合及びバスフローティ
ングを検証するための機能は、ｓｅｔｕｐ／ｈｏｌｄ制
約等の検証も行う静的タイミング検証ツールの機能の一
部として組み込んでもよい。
【００４９】上記の実施の形態では、図２のフローチャ
ートに示すプログラム、すなわち本発明を実現するため
のプログラムは、主記憶装置１−２に記憶されており、
ＣＰＵ１−１がここから読み出して実行するものとして
いた。しかしながら、このような本発明を実現するため
のプログラムは、ＣＤ−ＲＯＭやフロッピーディスクな
どのコンピュータ読み取り可能な記録媒体に格納して配
布してもよい。
ートに示すプログラム、すなわち本発明を実現するため
のプログラムは、主記憶装置１−２に記憶されており、
ＣＰＵ１−１がここから読み出して実行するものとして
いた。しかしながら、このような本発明を実現するため
のプログラムは、ＣＤ−ＲＯＭやフロッピーディスクな
どのコンピュータ読み取り可能な記録媒体に格納して配
布してもよい。
【００５０】
【発明の効果】以上説明したように、本発明のよれば、
バス競合或いはバスフローティングの時間の検証を、高
速かつ高信頼性で実現することができる。
バス競合或いはバスフローティングの時間の検証を、高
速かつ高信頼性で実現することができる。
【図１】本発明の実施の形態に適用されるコンピュータ
装置の構成を示すブロック図である。
装置の構成を示すブロック図である。
【図２】本発明の実施の形態におけるバスネットにおけ
るバス競合及びバスフローティングの時間を検証するた
めの処理を示すフローチャートである。
るバス競合及びバスフローティングの時間を検証するた
めの処理を示すフローチャートである。
【図３】本発明の実施の形態において、バス競合及びバ
スフローティングの時間の検証対象となるバスネットを
含む回路の例を示す図である。
スフローティングの時間の検証対象となるバスネットを
含む回路の例を示す図である。
【図４】図３の回路における遅延時間のタイミング図で
ある。
ある。
【符号の説明】 １−１ ＣＰＵ １−２ 主記憶装置 １−３ 入力装置 １−４ 出力装置 １−５ データベース ２−１、２−４、２−７ 外部入力端子 ２−２、２−５、２−８ 論理回路 ２−３、２−６、２−９ トライステート端子 ２−１０ バスネット
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 17/50 664 G06F 17/50 668 ＪＩＣＳＴファイル（ＪＯＩＳ)
Claims (9)
- 【請求項１】タイミング解析の対象となる回路に関す
る、回路接続情報、前記回路へ信号を入力する入力端子
における入力遅延情報、及び該回路内の論理素子におけ
る遅延情報を含む回路情報を入力する回路情報入力手段
と、 前記入力端子から前記回路内のバスネットまでの各経路
におけるそれぞれの遅延時間を、前記回路接続情報、前
記入力遅延情報及び前記遅延情報に基づいて算出する遅
延時間算出手段と、 前記遅延時間算出手段が算出した遅延時間に基づいて、
バス競合時間及び／またはバスフローティング時間を算
出するバス競合／バスフローティング時間算出手段とを
備えることを特徴とするタイミング解析装置。 - 【請求項２】前記回路情報入力手段からトライステート
端子を探索し、該トライステート端子に接続されている
ネットをバスネットとして検索するバスネット検索手段
と、 前記バスネット検索手段によってバスネットが検索され
たかどうかを判別するバスネット判別手段とをさらに備
え、 前記遅延時間算出手段は、前記バスネット判別手段によ
ってバスネットが検索されたと判別されたとき、該バス
ネットまでの前記入力端子からのそれぞれの遅延時間を
算出することを特徴とする請求項１に記載のタイミング
解析装置。 - 【請求項３】前記遅延時間は、前記入力端子のそれぞれ
から前記バスネットに接続されている各トライステート
端子までの経路における、前記入力端子に信号が入力さ
れてから前記各トライステート端子が“１”状態になる
までの遅延時間と、前記入力端子に信号が入力されてか
ら前記各トライステート端子が“０”状態になるまでの
遅延時間と、前記入力端子に信号が入力されてから前記
各トライステート端子が“Ｚ”状態になるまでの遅延時
間とをそれぞれ算出し、 前記バス競合／バスフローティング時間算出手段は、前
記トライステート端子が“Ｚ”状態になるまでの最大値
と前記トライステート端子が“１”状態或いは“０”状
態になるまでの最小値との差によって前記バス競合時間
を算出し、前記トライステート端子が“Ｚ”状態になる
までの最小値と前記トライステート端子が“１”状態或
いは“０”状態になるまでの最大値との差によって前記
バス競合時間を算出することを特徴とする請求項１また
は２に記載のタイミング解析装置。 - 【請求項４】前記回路情報は、バス競合時間及び／また
はバスフローティング時間の制限値となるバス競合制限
値及び／またはバスフローティング制限値をさらに含
み、 前記バス競合／バスフローティング時間算出手段が算出
したバス競合時間及び／またはバスフローティング時間
と、前記回路情報に含まれるバス競合時間及び／または
バスフローティング制限値とを比較するバス競合／バス
フローティング比較手段と、 前記バス競合／バスフローティング比較手段による比較
結果に応じたメッセージを出力するメッセージ出力手段
とをさらに備えることを特徴とする請求項１乃至３のい
ずれか１項に記載のタイミング解析装置。 - 【請求項５】前記メッセージ出力手段は、前記バス競合
時間と前記バスフローティング時間との少なくとも一方
が対応する制限値を越えるときに、所定のエラーメッセ
ージを出力することを特徴とする請求項４に記載のタイ
ミング解析装置。 - 【請求項６】タイミング解析の対象となる回路に関す
る、回路接続情報、前記回路へ信号を入力する入力端子
における入力遅延情報、並びに該回路内の論理素子にお
ける遅延情報及び経路情報を含む回路情報を、コンピュ
ータ装置を構成する処理装置が入力する回路情報入力ス
テップと、 前記入力端子から前記回路内のバスネットまでの各経路
のそれぞれの遅延時間を、前記回路接続情報、前記入力
遅延情報及び前記遅延情報に基づいて、前記処理装置が
算出する遅延時間算出ステップと、 前記遅延時間算出ステップで算出した遅延時間に基づい
て、バス競合時間及び／またはバスフローティング時間
を、前記処理装置が算出するバス競合／バスフローティ
ング時間算出ステップとを含むことを特徴とするタイミ
ング解析方法。 - 【請求項７】前記回路情報は、バス競合時間及び／また
はバスフローティング時間の制限値となるバス競合制限
値及び／またはバスフローティング制限値をさらに含
み、 前記バス競合／バスフローティング時間算出ステップで
算出したバス競合時間及び／またはバスフローティング
時間と、前記回路情報に含まれるバス競合時間及び／ま
たはバスフローティング制限値とを、前記処理装置が比
較するバス競合／バスフローティング比較ステップと、 前記バス競合／バスフローティング比較ステップでの比
較結果に応じたメッセージを出力装置が出力するメッセ
ージ出力ステップとをさらに含むことを特徴とする請求
項６に記載のタイミング解析方法。 - 【請求項８】タイミング解析の対象となる回路に関す
る、回路接続情報、前記回路へ信号を入力する入力端子
における入力遅延情報、及び該回路内の論理素子におけ
る遅延情報を含む回路情報を入力する回路情報入力ステ
ップと、 前記入力端子から前記回路内のバスネットまでの各経路
のそれぞれの遅延時間を、前記回路接続情報、前記入力
遅延情報及び前記遅延情報に基づいて算出する遅延時間
算出ステップと、 前記遅延時間算出ステップで算出した遅延時間に基づい
て、バス競合時間及び／またはバスフローティング時間
を算出するバス競合／バスフローティング時間算出ステ
ップとをコンピュータ装置に実行させるためのプログラ
ムを記録することを特徴とするコンピュータ読み取り可
能な記録媒体。 - 【請求項９】前記回路情報は、バス競合時間及び／また
はバスフローティング時間の制限値となるバス競合制限
値及び／またはバスフローティング制限値をさらに含
み、 前記バス競合／バスフローティング時間算出ステップで
算出したバス競合時間及び／またはバスフローティング
時間と、前記回路情報に含まれるバス競合時間及び／ま
たはバスフローティング制限値とを比較するバス競合／
バスフローティング比較ステップと、 前記バス競合／バスフローティング比較ステップでの比
較結果に応じたメッセージを出力するメッセージ出力ス
テップとを前記コンピュータ装置に実行させるためのプ
ログラムをさらに記録することを特徴とする請求項８に
記載のコンピュータ読み取り可能な記録媒体。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22692498A JP3196734B2 (ja) | 1998-08-11 | 1998-08-11 | タイミング解析装置、方法及び記録媒体 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22692498A JP3196734B2 (ja) | 1998-08-11 | 1998-08-11 | タイミング解析装置、方法及び記録媒体 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000057189A JP2000057189A (ja) | 2000-02-25 |
| JP3196734B2 true JP3196734B2 (ja) | 2001-08-06 |
Family
ID=16852745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22692498A Expired - Fee Related JP3196734B2 (ja) | 1998-08-11 | 1998-08-11 | タイミング解析装置、方法及び記録媒体 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3196734B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009101900A1 (ja) | 2008-02-13 | 2009-08-20 | Nec Corporation | 性能最適化システム、方法及びプログラム |
| JP5658077B2 (ja) * | 2011-04-20 | 2015-01-21 | ルネサスエレクトロニクス株式会社 | 半導体集積回路の遅延解析方法、遅延解析プログラム、遅延解析装置 |
-
1998
- 1998-08-11 JP JP22692498A patent/JP3196734B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000057189A (ja) | 2000-02-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2563663B2 (ja) | 論理設計処理装置およびタイミング調整方法 | |
| JPH07200642A (ja) | 半導体集積回路の遅延時間計算装置 | |
| US7148135B2 (en) | Method of designing low-power semiconductor integrated circuit | |
| JP2976888B2 (ja) | 回路シミュレーション方法 | |
| JP3196734B2 (ja) | タイミング解析装置、方法及び記録媒体 | |
| US6141631A (en) | Pulse rejection circuit model program and technique in VHDL | |
| US6317861B1 (en) | Delay verification device for logic circuit and delay verification method therefor | |
| JP2845478B2 (ja) | 論理回路の遅延時間解析装置 | |
| JP2937139B2 (ja) | 論理回路の遅延検証方法 | |
| JPH052620A (ja) | 回路故障擬似試験装置及び回路故障擬似試験方法 | |
| JP3052263B2 (ja) | 論理検証充分性評価方法およびそのためのシステム | |
| JP2624135B2 (ja) | タイミング解析方法 | |
| JPH09305649A (ja) | 論理シミュレーション装置 | |
| JP3930622B2 (ja) | スタティックタイミング検証用遅延値導出方法 | |
| JP2913678B2 (ja) | 遅延シミュレーション装置 | |
| JPH06243190A (ja) | 論理シミュレータ | |
| JP2830579B2 (ja) | 論理シミュレーション装置 | |
| JP3037787B2 (ja) | 論理シミュレーション方法及び論理シミュレーション装置 | |
| JP3033288B2 (ja) | 回路解析方式 | |
| JPH05334390A (ja) | ハードウェアモデルのクリティカルパス検出装置およびクリティカルパス検出方法 | |
| JP2996153B2 (ja) | Ａｓｉｃ検証方法 | |
| JP3132655B2 (ja) | 半導体集積回路におけるクロックネットのレイアウト方法およびレイアウト装置 | |
| JP3087319B2 (ja) | タイミング検証システム | |
| JPH11110431A (ja) | 論理回路の信号伝播遅延時間計算方法 | |
| JPH05266123A (ja) | 論理シミュレーション方法及び論理シミュレータ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010508 |
|
| LAPS | Cancellation because of no payment of annual fees |