KR20030023295A - 프로그램이 가능한 인터페이스 신호 조정회로 - Google Patents

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    • H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
    • H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle

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Abstract

프로그램이 가능한 인터페이스 신호 조정회로가 개시된다. 상기 인터페이스 신호 조정회로는, 인터페이스 신호의 듀티 또는 인애이블 타임을 제어할 수 있도록 고안되었다. 본 발명에 따른 인터페이스 신호 조정회로는, 외부에서 데이터를 입력할 수 있는 레지스터 및 지연기(delay cell)를 이용하여 인터페이스 신호의 듀티를 조정하거나, 인터페이스 신호의 인애이블 타임을 원하는 시간으로 셋팅할 수 있다. 따라서, 사용자는 MPU와 외부 메모리 사이의 회로 및 보드 레이아웃에 의한 셋업/홀드 마진의 줄어듦을 보상할 수 있는 장점이 있다. 본 발명에 따른 인터페이스 신호 조정회로는, 동일한 PCB(Printed Circuit Board) 상에서 동일한 핀 배치를 갖는 다른 메모리들 사이에 사용할 수 있으며, SDRAM 외에도 다른 외부 메모리 인터페이스에도 사용할 수 있다.

Description

프로그램이 가능한 인터페이스 신호 조정회로{Programmable interface signal adjustment circuits}
본 발명은 인터페이스 신호처리에 관한 것으로, 특히 인터페이스 신호의 듀티 또는 인애이블 타임을 제어할 수 있는 회로에 관한 것이다.
MPU(Main Processing Unit)의 처리속도가 고속화됨과 동시에 외부 메모리 및 디바이스 인터페이스의 데이터 전송 속도 또한 고속화되고 있다. 예를 들면, DRAM의 경우, 표준 DRAM, EDO-DRAM, Sync DRAM의 순서로 발전해 왔으며 최근에는 Rambus DRAM으로 까지 발전해 왔다. 이들은 고속의 동작을 보장하기 위하여 클럭 신호를 조절한다든가 하는 다양한 방법을 이용하였다. 버스의 폭(width) 또한 8비트에서 16비트 및 32비트로 변화해 왔다.
그러나, MPU 및 외부메모리의 동작을 결정하는 제어신호가, MPU와 외부메모리 사이의 회로 및 보드 레이아웃(board layout)에 의하여 원하는 셋업/홀드 마진(set up/hold margin)을 지키지 못해 오동작하는 경우가 발생한다.
따라서 본 발명이 이루고자 하는 제1 기술적 과제는, 외부의 프로그램으로 인터페이스 신호의 듀티 사이클을 조절할 수 있는 인터페이스 신호 조정회로를 제공하는데 있다.
본 발명이 이루고자 하는 제2 기술적 과제는, 외부의 프로그램으로 인터페이스 신호의 인애이블 타임을 선택할 수 있는 인터페이스 신호 조정회로를 제공하는데 있다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명에 따른 인터페이스 신호 조정회로의 일 실시 예를 나타내는 블록다이어그램이다.
도 2는 도 1에 도시된 인터페이스 신호 조정회로의 신호 파형도이다.
도 3은 본 발명에 따른 인터페이스 신호 조정회로의 다른 일 실시 예를 나타내는 블록다이어그램이다.
도 4는 도 3에 도시된 인터페이스 신호 조정회로의 신호 파형도이다.
상기 제1 기술적 과제를 달성하기 위한 본 발명의 실시 예에 따르면, 상기 인터페이스 신호 조정회로는, 듀티 제어부, 복수 개의 지연회로들, 스위칭 수단 및 논리부를 구비한다.
상기 듀티 제어부는 복수 개의 제어신호를 출력한다. 상기 복수 개의 지연회로들은, 서로 직렬 연결되어있고, 상기 듀티 제어부의 해당 제어신호에 따라 클럭신호를 순차적으로 소정의 시간만큼 지연시킨 지연된 클럭신호를 각각 출력한다. 상기 스위칭수단은, 상기 직렬 연결된 복수 개의 지연회로의 마지막 지연회로의 출력신호를 상기 듀티 제어부의 해당 제어신호에 따라 스위칭한다. 상기 논리부는, 상기 복수 개의 지연회로의 출력신호 및 상기 스위칭수단의 신호를 수신하고, 상기 수신된 신호들 간의 로직 레벨에 대한 논리 연산을 수행한다.
상기 논리부의 출력신호는, 상기 클럭신호와 주기는 같고 듀티는 다른 출력신호인 것이 바람직하다.
상기 제2 기술적 과제를 달성하기 위한 본 발명의 실시 예에 따르면, 상기 인터페이스 신호 조정회로는, 클럭신호 지연부, 지연신호 제어부 및 멀티플렉서를 구비한다.
상기 클럭신호 지연부는, 직렬 연결되어있고, 클럭신호를 수신하여 소정의 시간씩 각각 지연시키는 복수 개의 지연기를 구비한다. 상기 지연신호 제어부는 복수 개의 제어신호를 출력한다. 상기 멀티플렉서는, 상기 클럭신호 지연부의 복수 개의 신호를 수신하고, 상기 지연신호 제어부의 복수 개의 지연신호에 응답하여 수신된 상기 복수 개의 신호들 중에서 임의의 하나의 신호를 선택하여 출력한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다.
도 1은 본 발명에 따른 인터페이스 신호 조정회로의 일 실시 예를 나타내는 블록다이어그램이다.
도 1을 참조하면, 상기 인터페이스 신호 조정회로는, 듀티 제어부(100), 복수 개의 지연회로들(120, 130 및 140), 스위칭 수단(150) 및 논리부(160)를 구비한다.
듀티 제어부(100)는 복수 개의 레지스터(11, 13, 15 및 17)를 구비하며, 레지스터는 각각 복수 개의 제어신호(C11, C12, C1n 및 C1(n+1))를 출력한다.
제1지연회로(120)는, 제1제어신호(C11)에 응답하여 제1클럭신호(Clk1)를 스위칭하는 제1트라이스테이트 버퍼(121) 및 제1트라이스테이트 버퍼(121)의 출력신호를 소정의 시간 지연시킨 신호(S11)를 출력하는 제1지연기(123)를 구비한다. 제2지연회로(130)는, 제2제어신호(C12)에 응답하여 제1지연회로(120)의 출력신호(S11)를 스위칭하는 제2트라이스테이트 버퍼(131) 및 제2트라이스테이트 버퍼(131)의 출력신호를 소정의 시간 지연시킨 신호(S12)를 출력하는 제2지연기(133)를 구비한다. 제n지연회로(140)는, 제n제어신호(C1n)에 응답하여 제(n-1)지연기(미도시)의 출력신호(S1(n-1))를 스위칭하는 제n트라이스테이트 버퍼(141) 및 제n트라이스테이트 버퍼(141)의 출력신호를 소정의 시간 지연시킨 신호(S1n)를 출력하는 제n지연기(143)를 구비한다. 복수 개의 지연기(123, 133 및 143)는 D형 플립플롭인 것이 바람직하다.
스위칭수단(150)은, 직렬 연결된 복수 개의 지연회로의 마지막 지연회로(140)의 출력신호(S1n)를 듀티 제어부(100)의 제어신호(C1(n+1))에 따라 스위칭하여 신호(S1(n+1))를 출력한다.
논리부(160)는, 복수 개의 지연회로의 출력신호(S11, S12 및 S1n)) 및 스위칭수단의 출력신호(S1(n+1))를 수신하고, 수신된 신호들 간의 로직 레벨에 대한 논리 연산을 수행한 신호(OClk1)를 출력한다. 논리부의 출력신호(OClk1)는, 클럭신호(Clk1)와 주기는 같고 듀티(duty)는 다른 출력신호인 것이 바람직하다.
도 2는 도 1에 도시된 인터페이스 신호 조정회로의 신호 파형도이다.
도 2를 참조하면, 입력되는 제1클럭신호(Clk1)는 복수 개의 직렬 연결된 지연회로 및 트라이스테이트 버퍼(150)를 거치면서, 각각 소정의 시간 지연된 복수 개의 지연신호들(S11, S12 및 S1n)을 생성해내는 소스 신호이며, 논리부(160)는 상기 복수 개의 지연신호들을 연산 처리한 신호(OClk1)를 출력함을 알 수 있다. 또한, 논리부의 출력신호(OClk1)는, 클럭신호(Clk1)와 주기는 같고 듀티(duty)는 다른 출력신호인 것을 알 수 있다.
도 3은 본 발명에 따른 인터페이스 신호 조정회로의 다른 일 실시 예를 나타내는 블록다이어그램이다.
도 3을 참조하면, 상기 인터페이스 신호 조정회로는, 클럭신호 지연부(300), 지연신호 제어부(310) 및 멀티플렉서(330)를 구비한다.
클럭신호 지연부(300)는, 직렬 연결된 복수 개의 지연기(301, 303 및 305)를 구비한다.
제1지연기(301)는 제2클럭신호(Clk2)를 소정의 시간 지연시킨 신호(S21)를 출력한다. 제2지연기(303)는 제1지연기(301)의 출력신호(S21)를 지연시킨 신호(S22, 미도시)다. 제n지연기(305)는 제(n-1)지연기(미도시)의 출력신호(S2(n-1))를 지연시킨 신호(S2n)를 출력한다. 제1지연기(301) 내지 제n지연기(305)는 D형플립플롭인 것이 바람직하다.
지연신호 제어부(310)는 복수 개의 레지스터(미도시)를 구비하며, 상기 복수 개의 레지스터로부터 복수 개의 제어신호(C2)를 출력한다.
멀티플렉서(330)는, 지연신호 제어부(310)의 복수 개의 지연신호(C2)에 응답하여 제2클럭신호(Clk2) 및 클럭신호 지연부(300)의 복수 개의 신호(S21, S2(n-1)) 및 S2n)들 중에서 임의의 하나의 신호를 선택하여 출력(OClk2)한다.
도 4는 도 3에 도시된 인터페이스 신호 조정회로의 신호 파형도이다.
도 4를 참조하면, 입력되는 제2클럭신호(Clk2)는 복수 개의 직렬 연결된 지연기(301, 303 및 305)를 거치면서, 각각 소정의 시간 지연된 복수 개의 지연신호들(S21, S2(n-1) 및 S2n)을 생성해내는 소스 신호이며, 멀티플렉서(330)는 지연신호 제어부(310)의 지연신호(C2)에 응답하여 복수 개의 지연신호들 중에서 해당되는 하나의 신호(OClk2)를 출력함을 알 수 있다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시 예에 따른 인터페이스 신호 조정회로는, 복수 개의 레지스터(11 내지 17)의 데이터를 외부에서 입력할 수 있으므로, 사용자는 입력되는 신호(Clk1)의 듀티를 원하는 값으로 조정할 수 있음을 알 수 있다.
도 3 및 도 4를 참조하면, 본 발명의 다른 일 실시 예에 따른 인터페이스 신호 조정회로는, 복수 개의 레지스터를 구비하는 지연신호 제어부(310)의 레지스터의 데이터를 사용자가 임의로 입력할 수 있으므로, 사용자는 입력신호를 원하는 시간만큼 지연시킨 신호를 선택하여 사용할 수 있게 된다.
상술한 바와 같이 본 발명에 따른 인터페이스 신호 조정회로는, 사용자가 임의로 입력하는 데이터에 따라 인터페이스 신호의 듀티 사이클을 조절할 수 있으며, 입력되는 인터페이스 신호의 인애이블 타임을 선택하여 사용할 수 있는 장점이 있다.

Claims (8)

  1. 복수 개의 제어신호를 출력하는 듀티 제어부;
    서로 직렬 연결되어있고, 상기 듀티 제어부의 해당 제어신호에 따라 클럭신호를 순차적으로 소정의 시간만큼 지연시킨 지연된 클럭신호를 각각 출력하는 지연회로들;
    상기 직렬 연결된 복수 개의 지연회로의 마지막 지연회로의 출력신호를 상기 듀티 제어부의 해당 제어신호에 따라 스위칭하는 스위칭수단; 및
    상기 복수 개의 지연회로의 출력신호 및 상기 스위칭수단의 신호를 수신하고, 상기 수신된 신호들 간의 로직 레벨에 대한 논리 연산을 수행하는 논리부를 구비하며,
    상기 논리부의 출력신호는,
    상기 클럭신호와 주기는 같고 듀티는 다른 출력신호인 것을 특징으로 하는 인터페이스 신호 조정회로.
  2. 제1항에 있어서, 상기 듀티 제어부는,
    외부에서 임의의 데이터를 입력시킬 수 있는 레지스터를 복수 개 구비하며, 각각의 레지스터는 하나의 제어신호를 출력하는 것을 특징으로 하는 인터페이스 신호 조정회로.
  3. 제1항에 있어서, 상기 지연회로의 각각은,
    상기 듀티 제어부의 해당 일 신호에 따라 입력신호를 스위칭하는 트라이스테이트 버퍼; 및
    상기 트라이스테이트 버퍼의 출력을 소정의 시간 지연시키는 지연기를 구비하는 것을 특징으로 하는 인터페이스 신호 조정회로.
  4. 제3항에 있어서, 상기 지연기는,
    D-형 플립플롭인 것을 특징으로 하는 인터페이스 신호 조정회로.
  5. 제1항에 있어서, 상기 스위칭 수단은,
    트라이스테이트 버퍼인 것을 특징으로 하는 인터페이스 신호 조정회로.
  6. 직렬 연결되어있고, 클럭신호를 수신하여 소정의 시간씩 각각 지연시키는 복수 개의 지연기를 구비하는 클럭신호 지연부;
    복수 개의 제어신호를 출력하는 지연신호 제어부; 및
    상기 클럭신호 지연부의 복수 개의 신호를 수신하고, 상기 지연신호 제어부의 복수 개의 지연신호에 응답하여 수신된 상기 복수 개의 신호들 중에서 임의의 하나의 신호를 선택하여 출력하는 멀티플렉서를 구비하는 것을 특징으로 하는 인터페이스 신호 조정회로.
  7. 제6항에 있어서, 상기 지연기는,
    D형 플립플롭인 것을 특징으로 하는 인터페이스 신호 조정회로.
  8. 제6항에 있어서, 상기 지연신호 제어부는,
    외부에서 임의의 데이터를 입력시킬 수 있는 레지스터를 복수 개 구비하며, 각각의 레지스터는 하나의 제어신호를 출력하는 것을 특징으로 하는 인터페이스 신호 조정회로.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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