JPH06242863A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH06242863A JPH06242863A JP2768693A JP2768693A JPH06242863A JP H06242863 A JPH06242863 A JP H06242863A JP 2768693 A JP2768693 A JP 2768693A JP 2768693 A JP2768693 A JP 2768693A JP H06242863 A JPH06242863 A JP H06242863A
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- JP
- Japan
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- tri
- bus
- semiconductor integrated
- integrated circuit
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- Bus Control (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】
【目的】トライステートドライバのビット間での出力活
性化タイミングのずれを小さくしてバスの半占有期間を
短くし、とくに高速動作でのシステムの信頼性および処
理効率を高める。 【構成】外部バスに接続される複数のトライステートド
ライバのそれぞれにラッチ回路を内蔵させ、上記トライ
ステートドライバの出力活性化制御を行なうために内部
論理回路網から発せられるイネーブル信号を、均等なタ
イミングで分配されるクロックに同期して上記ラッチ回
路に保持させ、この保持されたイネーブル信号によって
上記トライステートドライバの出力活性化制御を行なわ
せる。 【効果】トライステートドライバ間での出力活性化タイ
ミングをクロックによって一定タイミングに揃えること
ができる。
性化タイミングのずれを小さくしてバスの半占有期間を
短くし、とくに高速動作でのシステムの信頼性および処
理効率を高める。 【構成】外部バスに接続される複数のトライステートド
ライバのそれぞれにラッチ回路を内蔵させ、上記トライ
ステートドライバの出力活性化制御を行なうために内部
論理回路網から発せられるイネーブル信号を、均等なタ
イミングで分配されるクロックに同期して上記ラッチ回
路に保持させ、この保持されたイネーブル信号によって
上記トライステートドライバの出力活性化制御を行なわ
せる。 【効果】トライステートドライバ間での出力活性化タイ
ミングをクロックによって一定タイミングに揃えること
ができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置、
さらにはバスに接続されて動作する高速の論理用半導体
集積回路装置に適用して有効な技術に関するものであっ
て、たとえばマイクロプロセッサや各種の機能ＬＳＩ
（大規模半導体集積回路装置）に利用して有効な技術に
関するものである。
さらにはバスに接続されて動作する高速の論理用半導体
集積回路装置に適用して有効な技術に関するものであっ
て、たとえばマイクロプロセッサや各種の機能ＬＳＩ
（大規模半導体集積回路装置）に利用して有効な技術に
関するものである。
【０００２】
【従来の技術】たとえば、マイクロプロセッサなどの半
導体集積回路装置では、図４に示すように、内部論理回
路網３にて生成された多ビットの出力データ（ｄ１〜ｄ
ｎ）を複数のトライステートドライバ２（２−１〜２−
ｎ）を介して外部バス１へ出力するとともに、上記内部
論理回路網３側から発せられるイネーブル信号（Ｅ１〜
Ｅｎ）によって各トライステートドライバ２の出力活性
化制御を行なうことにより、データ（ｄ１〜ｄｎ）の出
力時だけバス１を占有し、それ以外のときはバス１を明
け渡すようにしている。
導体集積回路装置では、図４に示すように、内部論理回
路網３にて生成された多ビットの出力データ（ｄ１〜ｄ
ｎ）を複数のトライステートドライバ２（２−１〜２−
ｎ）を介して外部バス１へ出力するとともに、上記内部
論理回路網３側から発せられるイネーブル信号（Ｅ１〜
Ｅｎ）によって各トライステートドライバ２の出力活性
化制御を行なうことにより、データ（ｄ１〜ｄｎ）の出
力時だけバス１を占有し、それ以外のときはバス１を明
け渡すようにしている。
【０００３】内部論理回路網３は均等なタイミングで分
配されるクロックＣＫの同期下で動作し、外部のバス１
に対してデータを出力する際は、イネーブル信号（Ｅ１
〜Ｅｎ）を発して各トライステートドライバ２（２−１
〜２−ｎ）の出力をそれぞれに活性化させる。
配されるクロックＣＫの同期下で動作し、外部のバス１
に対してデータを出力する際は、イネーブル信号（Ｅ１
〜Ｅｎ）を発して各トライステートドライバ２（２−１
〜２−ｎ）の出力をそれぞれに活性化させる。
【０００４】イネーブル信号（Ｅ１〜Ｅｎ）を受けたト
ライステートドライバ２（２−１〜２−ｎ）の出力は、
バス１に干渉しないハイインピーダンス状態から、その
バス１をＨ（高レベル）またはＬ（低レベル）のいずれ
かに駆動する活性状態に切り替わって、内部論理回路網
３からのデータ（ｄ１〜ｄｎ）をバス１へ出力する。
ライステートドライバ２（２−１〜２−ｎ）の出力は、
バス１に干渉しないハイインピーダンス状態から、その
バス１をＨ（高レベル）またはＬ（低レベル）のいずれ
かに駆動する活性状態に切り替わって、内部論理回路網
３からのデータ（ｄ１〜ｄｎ）をバス１へ出力する。
【０００５】以上のようにして、この種の半導体集積回
路装置では、データ出力時だけバス１を占有し、それ以
外のときはバス１を明け渡すようになっている。
路装置では、データ出力時だけバス１を占有し、それ以
外のときはバス１を明け渡すようになっている。
【０００６】なお、トライステートドライバについて
は、たとえば日経ＢＰ社刊行「日経エレクトロニクス１
９８８年４月１８日号 ｎｏ．４４５」２２７〜２４１
ページなどに概要が紹介されている（論文「Ｂｉ−ＣＭ
ＯＳの開発：米国でも熱気を帯びる」）。
は、たとえば日経ＢＰ社刊行「日経エレクトロニクス１
９８８年４月１８日号 ｎｏ．４４５」２２７〜２４１
ページなどに概要が紹介されている（論文「Ｂｉ−ＣＭ
ＯＳの開発：米国でも熱気を帯びる」）。
【０００７】
【発明が解決しようとする課題】しかしながら、上述し
た技術には、次のような問題のあることが本発明者らに
よってあきらかとされた。
た技術には、次のような問題のあることが本発明者らに
よってあきらかとされた。
【０００８】すなわち、従来の半導体集積回路装置で
は、図５に示すように、データ出力のためにトライステ
ートドライバの出力を活性化するに際し、その出力活性
化のタイミングがビット間で揃わないことによってバス
１の半占有期間（ｔｐｄ）が長くなるという問題が生じ
る。
は、図５に示すように、データ出力のためにトライステ
ートドライバの出力を活性化するに際し、その出力活性
化のタイミングがビット間で揃わないことによってバス
１の半占有期間（ｔｐｄ）が長くなるという問題が生じ
る。
【０００９】このバス１の半占有期間（ｔｐｄ）はバス
１が有効に利用されない損失期間であり、この期間（ｔ
ｐｄ）が長くなると、バス１の利用効率が悪くなってシ
ステム全体としての処理効率が低下するとともに、同じ
バス１に接続された他の装置がバス１の使用状態の判断
を誤まることによるデータの衝突あるいは多重アクセス
といった問題も生じやすくなる。
１が有効に利用されない損失期間であり、この期間（ｔ
ｐｄ）が長くなると、バス１の利用効率が悪くなってシ
ステム全体としての処理効率が低下するとともに、同じ
バス１に接続された他の装置がバス１の使用状態の判断
を誤まることによるデータの衝突あるいは多重アクセス
といった問題も生じやすくなる。
【００１０】上述した問題は、内部論理回路網３から各
トライステートドライバ（２−１〜２−ｎ）に発せられ
るイネーブル信号（Ｅ１〜Ｅｎ）の伝達パス（経路）長
などのバラツキよって生じ、とくに高速型の半導体集積
回路装置において顕在化することが、本発明者らによっ
てあきらかとされた。
トライステートドライバ（２−１〜２−ｎ）に発せられ
るイネーブル信号（Ｅ１〜Ｅｎ）の伝達パス（経路）長
などのバラツキよって生じ、とくに高速型の半導体集積
回路装置において顕在化することが、本発明者らによっ
てあきらかとされた。
【００１１】しかし、各トライステートドライバ（２−
１〜２−ｎ）は一定の間隔をおいて配置しなければなら
ないため、上述したイネーブル信号（Ｅ１〜Ｅｎ）の伝
達パス長のバラツキをなくすことは困難である。
１〜２−ｎ）は一定の間隔をおいて配置しなければなら
ないため、上述したイネーブル信号（Ｅ１〜Ｅｎ）の伝
達パス長のバラツキをなくすことは困難である。
【００１２】本発明の目的は、トライステートドライバ
のビット間での出力活性化タイミングのずれを小さくし
てバスの半占有期間を短くし、とくに高速動作でのシス
テムの信頼性および処理効率を高める、という技術を提
供することにある。
のビット間での出力活性化タイミングのずれを小さくし
てバスの半占有期間を短くし、とくに高速動作でのシス
テムの信頼性および処理効率を高める、という技術を提
供することにある。
【００１３】本発明の前記ならびにそのほかの目的と特
徴は、本明細書の記述および添付図面からあきらかにな
るであろう。
徴は、本明細書の記述および添付図面からあきらかにな
るであろう。
【００１４】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【００１５】すなわち、外部バスに接続される複数のト
ライステートドライバのそれぞれにラッチ回路を内蔵さ
せ、上記トライステートドライバの出力活性化制御を行
なうために内部論理回路網から発せられるトライステー
トドライバごとのイネーブル信号を、均等なタイミング
で分配されるクロックに同期してトライステートドライ
バごとに上記ラッチ回路に保持させ、このラッチ回路に
よって保持されたイネーブル信号によって上記トライス
テートドライバの出力活性化制御を行なわせる、という
ものである。
ライステートドライバのそれぞれにラッチ回路を内蔵さ
せ、上記トライステートドライバの出力活性化制御を行
なうために内部論理回路網から発せられるトライステー
トドライバごとのイネーブル信号を、均等なタイミング
で分配されるクロックに同期してトライステートドライ
バごとに上記ラッチ回路に保持させ、このラッチ回路に
よって保持されたイネーブル信号によって上記トライス
テートドライバの出力活性化制御を行なわせる、という
ものである。
【００１６】
【作用】上述した手段によれば、トライステートドライ
バ間での出力活性化タイミングをクロックによって一定
タイミングに揃えることができる。
バ間での出力活性化タイミングをクロックによって一定
タイミングに揃えることができる。
【００１７】これにより、トライステートドライバのビ
ット間での出力活性化タイミングのずれを小さくしてバ
スの半占有期間を短くし、とくに高速動作でのシステム
の信頼性および処理効率を高める、という目的が達成さ
れる。
ット間での出力活性化タイミングのずれを小さくしてバ
スの半占有期間を短くし、とくに高速動作でのシステム
の信頼性および処理効率を高める、という目的が達成さ
れる。
【００１８】
【実施例】以下、本発明の好適な実施例を図面を参照し
ながら説明する。
ながら説明する。
【００１９】なお、図において、同一符号は同一あるい
は相当部分を示すものとする。
は相当部分を示すものとする。
【００２０】図１は本発明の技術が適用された半導体集
積回路装置の一実施例を示したものであって、１は複数
の装置あるいシステムによって共有される外部バス、２
（２−１〜２−ｎ）は上記バス１に接続されたトライス
テートドライバ、３は内部論理回路網、４は上記トライ
ステートドライバ２（２−１〜２−ｎ）に内蔵されたラ
ッチ回路である。
積回路装置の一実施例を示したものであって、１は複数
の装置あるいシステムによって共有される外部バス、２
（２−１〜２−ｎ）は上記バス１に接続されたトライス
テートドライバ、３は内部論理回路網、４は上記トライ
ステートドライバ２（２−１〜２−ｎ）に内蔵されたラ
ッチ回路である。
【００２１】トライステートドライバ２（２−１〜２−
ｎ）は、イネーブル信号によって、バス１に干渉しない
ハイインピーダンス状態、またはそのバス１をＨ（高レ
ベル）またはＬ（低レベル）のいずれかに駆動する活性
状態をとる。
ｎ）は、イネーブル信号によって、バス１に干渉しない
ハイインピーダンス状態、またはそのバス１をＨ（高レ
ベル）またはＬ（低レベル）のいずれかに駆動する活性
状態をとる。
【００２２】内部論理回路網３は均等なタイミングで分
配されるクロックＣＫの同期下で動作し、バス１に対し
てデータを出力する際は、データ（ｄ１〜ｄｎ）ととも
に、イネーブル信号（Ｅ１〜Ｅｎ）を発してトライステ
ートドライバ２（２−１〜２−ｎ）の出力活性化制御を
行なう。
配されるクロックＣＫの同期下で動作し、バス１に対し
てデータを出力する際は、データ（ｄ１〜ｄｎ）ととも
に、イネーブル信号（Ｅ１〜Ｅｎ）を発してトライステ
ートドライバ２（２−１〜２−ｎ）の出力活性化制御を
行なう。
【００２３】ラッチ回路４は各トライステートドライバ
２（２−１〜２−ｎ）にそれぞれに内蔵され、半導体集
積回路装置内を均等なタイミングで分配されるクロック
ＣＫに同期して、内部論理回路網３側から発せられるイ
ネーブル信号（Ｅ１〜Ｅｎ）を保持し、この保持したイ
ネーブル信号によってトライステートドライバの出力活
性化制御を行なう。
２（２−１〜２−ｎ）にそれぞれに内蔵され、半導体集
積回路装置内を均等なタイミングで分配されるクロック
ＣＫに同期して、内部論理回路網３側から発せられるイ
ネーブル信号（Ｅ１〜Ｅｎ）を保持し、この保持したイ
ネーブル信号によってトライステートドライバの出力活
性化制御を行なう。
【００２４】次に、動作について説明する。
【００２５】バス１へのデータ出力に際しては、内部論
理回路網３側から各トライステートドライバに対してそ
れぞれにイネーブル信号（Ｅ１〜Ｅｎ）が発られる。
理回路網３側から各トライステートドライバに対してそ
れぞれにイネーブル信号（Ｅ１〜Ｅｎ）が発られる。
【００２６】この場合、図２に示すように、内部論理回
路網２側から発せられて各トライステートドライバ２
（２−１〜２−ｎ）に達する時点での各イネーブル信号
（Ｅ１〜Ｅｎ）のタイミングは、内部論理回路網２から
各トライステートドライバ２（２−１〜２−ｎ）までの
伝達パス長の違い等により、トライステートドライバご
とにバラツキがある。
路網２側から発せられて各トライステートドライバ２
（２−１〜２−ｎ）に達する時点での各イネーブル信号
（Ｅ１〜Ｅｎ）のタイミングは、内部論理回路網２から
各トライステートドライバ２（２−１〜２−ｎ）までの
伝達パス長の違い等により、トライステートドライバご
とにバラツキがある。
【００２７】しかし、それぞれの遅延タイミングにて各
トライステートドライバ２（２−１〜２−ｎ）に達した
イネーブル信号（Ｅ１〜Ｅｎ）は、トライステートドラ
イバごとに設けたラッチ回路４にて、均等なテタイミン
グで分配されるクロックＣＫに同期して保持された後
に、各トライステートドライバ２（２−１〜２−ｎ）に
出力活性化制御信号として一斉に供給される。
トライステートドライバ２（２−１〜２−ｎ）に達した
イネーブル信号（Ｅ１〜Ｅｎ）は、トライステートドラ
イバごとに設けたラッチ回路４にて、均等なテタイミン
グで分配されるクロックＣＫに同期して保持された後
に、各トライステートドライバ２（２−１〜２−ｎ）に
出力活性化制御信号として一斉に供給される。
【００２８】これにより、内部論理回路網２から各トラ
イステートドライバ２（２−１〜２ｎ）までのイネーブ
ル信号（Ｅ１〜Ｅｎ）の伝達時間にバラツキがあって
も、トライステートドライバ間での出力活性化タイミン
グずれ（ｔｐｄ）は、ほとんどなくすことができるよう
になる。
イステートドライバ２（２−１〜２ｎ）までのイネーブ
ル信号（Ｅ１〜Ｅｎ）の伝達時間にバラツキがあって
も、トライステートドライバ間での出力活性化タイミン
グずれ（ｔｐｄ）は、ほとんどなくすことができるよう
になる。
【００２９】したがって、トライステートドライバのビ
ット間での出力活性化タイミングのずれを小さくしてバ
スの半占有期間を短くし、とくに高速動作でのシステム
の信頼性および処理効率を高めることができるようにな
る。
ット間での出力活性化タイミングのずれを小さくしてバ
スの半占有期間を短くし、とくに高速動作でのシステム
の信頼性および処理効率を高めることができるようにな
る。
【００３０】図３は、上述したラッチ回路４を内蔵した
トライステートドライバ２の詳細な回路実施例を示した
ものであって、ラッチ回路４の部分は、ｐチャンネルＭ
ＯＳトランジスタＰ１〜Ｐ６およびｎチャンネルＭＯＳ
トランジスタＮ１〜Ｎ６によって構成され、トライステ
ートドライバ２の部分は、ｐチャンネルＭＯＳトランジ
スタＰ７〜Ｐ１１およびｎチャンネルＭＯＳトランジス
タとバイポーラ・トランジスタＱ１によって構成されて
いる。
トライステートドライバ２の詳細な回路実施例を示した
ものであって、ラッチ回路４の部分は、ｐチャンネルＭ
ＯＳトランジスタＰ１〜Ｐ６およびｎチャンネルＭＯＳ
トランジスタＮ１〜Ｎ６によって構成され、トライステ
ートドライバ２の部分は、ｐチャンネルＭＯＳトランジ
スタＰ７〜Ｐ１１およびｎチャンネルＭＯＳトランジス
タとバイポーラ・トランジスタＱ１によって構成されて
いる。
【００３１】この場合、Ｐ３とＮ３、Ｐ９とＮ９はそれ
ぞれトランスファーゲート（スイッチ）を形成してい
る。また、Ｖｃｃは電源電位である。
ぞれトランスファーゲート（スイッチ）を形成してい
る。また、Ｖｃｃは電源電位である。
【００３２】以上、本発明者によってなされた発明を実
施例にもとづき具体的に説明したが、本発明は上記実施
例に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。
施例にもとづき具体的に説明したが、本発明は上記実施
例に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。
【００３３】たとえば、トライステートドライバ２の部
分には多入力論理論理機能を持たせることもできる。
分には多入力論理論理機能を持たせることもできる。
【００３４】以上の説明では主として、本発明者によっ
てなされた発明をその背景となった利用分野であるＢｉ
−ＣＭＯＳ型の半導体集積回路装置に適用した場合につ
いて説明したが、それに限定されるものではなく、たと
えば純ＭＯＳあるいはＥＣＬ型の半導体集積回路装置に
も適用できる。
てなされた発明をその背景となった利用分野であるＢｉ
−ＣＭＯＳ型の半導体集積回路装置に適用した場合につ
いて説明したが、それに限定されるものではなく、たと
えば純ＭＯＳあるいはＥＣＬ型の半導体集積回路装置に
も適用できる。
【００３５】
【発明の効果】本願において開示される発明のうち、代
表的なものの効果を簡単に説明すれば、下記のとおりで
ある。
表的なものの効果を簡単に説明すれば、下記のとおりで
ある。
【００３６】すなわち、トライステートドライバのビッ
ト間での出力活性化タイミングのずれを小さくしてバス
の半占有期間を短くし、とくに高速動作でのシステムの
信頼性および処理効率を高める、という効果が得られ
る。
ト間での出力活性化タイミングのずれを小さくしてバス
の半占有期間を短くし、とくに高速動作でのシステムの
信頼性および処理効率を高める、という効果が得られ
る。
【図１】本発明の技術が適用された半導体集積回路装置
の一実施例を示す回路図
の一実施例を示す回路図
【図２】本発明の半導体集積回路装置の動作を示すタイ
ミングチャート
ミングチャート
【図３】本発明の半導体集積回路装置にて使用されるラ
ッチ回路付きトライステートドライバの実施例を示す回
路図
ッチ回路付きトライステートドライバの実施例を示す回
路図
【図４】従来の半導体集積回路装置の第１の実施例を示
す回路図
す回路図
【図５】従来の半導体集積回路装置の動作を示すタイミ
ングチャート
ングチャート
１ バス ２，２−１〜２−ｎ トライステートドライバ ３ 内部論理回路網 ４ ラッチ回路 ｄ１〜ｄｎ 出力データ Ｅ１〜Ｅｎ イネーブル信号 ＣＫ クロック
Claims (1)
- 【請求項１】 内部論理回路網にて生成された多ビット
の出力データを複数のトライステートドライバを介して
外部バスへ出力するとともに、上記内部論理回路網側か
ら発せられるイネーブル信号によって各トライステート
ドライバの出力活性化制御を行なう半導体集積回路装置
であって、均等なタイミングで分配されるクロックに同
期して上記イネーブル信号を保持するラッチ回路を各ト
ライステートドライバに内蔵させ、このラッチ回路によ
って保持されたイネーブル信号によってトライステート
ドライバの出力活性化制御を行なわせることを特徴とす
る半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2768693A JPH06242863A (ja) | 1993-02-17 | 1993-02-17 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2768693A JPH06242863A (ja) | 1993-02-17 | 1993-02-17 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06242863A true JPH06242863A (ja) | 1994-09-02 |
Family
ID=12227855
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2768693A Pending JPH06242863A (ja) | 1993-02-17 | 1993-02-17 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06242863A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030023295A (ko) * | 2001-09-13 | 2003-03-19 | 삼성전자주식회사 | 프로그램이 가능한 인터페이스 신호 조정회로 |
| KR100485691B1 (ko) * | 2002-11-20 | 2005-04-27 | (주)씨앤에스 테크놀로지 | 동기 데이터 버스의 충돌 방지 방법 |
-
1993
- 1993-02-17 JP JP2768693A patent/JPH06242863A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030023295A (ko) * | 2001-09-13 | 2003-03-19 | 삼성전자주식회사 | 프로그램이 가능한 인터페이스 신호 조정회로 |
| KR100485691B1 (ko) * | 2002-11-20 | 2005-04-27 | (주)씨앤에스 테크놀로지 | 동기 데이터 버스의 충돌 방지 방법 |
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