JPH0612504B2 - マッチ認識特性を持つタイマ・チャンネル - Google Patents

Description

【発明の詳細な説明】 （関連出願） 本出願は、全て本出願と同日に出願された下記の出願と
関連する。

日本特許出願番号：特願平１−２１０８２６、発明の名
称「チャンネル間の通信機能を有する専用サービス・プ
ロセッサ」（対応米国特許出願第２３３，７８９号） 日本特許出願番号：特願平１−２１０８２７、発明の名
称「多重タイマ基準機能を有するタイマ」（対応米国特
許番号第４，９４２，５２２号） 日本特許出願番号：特願平１−２１０８２８、発明の名
称「多重チャンネルおよび専用サービス・プロセッサを
有する集積回路タイマ」（対応米国特許番号第４，９２
６，３１９号） 日本特許出願番号：特願平１−２１０８２９、発明の名
称「複数のチャンネル・タイマ・システム使用するタイ
マ・チャンネル」（対応米国特許番号第４，９５２，３
６７号） （産業上の利用分野） 本発明は一般にマッチ認識特性を持つタイマ・チャンネ
ルに関する。特に本発明と関連するタイマ・チャンネル
では、タイマ・チャンネルにサービスが行なわれる間の
サービス・プロセッサによるマッチ事象の認識が可能あ
るいは不能となり、単一のマッチ値に対する複数のマッ
チが防止される。

（従来の技術および発明が解決しようとする課題） マイクロコンピュータのサブシステムによって行なわれ
る基本機能の一つが「マッチ」である。マッチ事象は一
般にフリー・ランニング・カウンタの値がレジスタに記
憶された値に一致する場合に起こる事象として定義され
る。最も一般的には、従来技術によるサブシステムは出
力ピンにおいてあらかじめ選択された信号の遷移をトリ
ガするかあるいはホスト・プロセッサの割り込みあるい
はその両方を行なうことによってマッチ事象に応答す
る。

従来技術のサブシステムにおけるマッチ事象の設定およ
び発生は比較的容易である。タイマ・サブシステムがイ
ネーブルである場合には必ずカウンタとレジスタの値の
各マッチが指定した結果を生む。マッチ・レジスタに所
望の値を書き込み、タイマをイネーブルとするだけでよ
い。

このような単純なマッチ発生ロジックは本発明の好適実
施例のような複数チャンネルの自律タイマ・サブシステ
ムの状況ではいくつかの欠点を持っている。サービス・
プロセッサによるタイマ・チャンネルのサービス中に起
きる潜在的なマッチ発生およびカウンタが連続的に循環
する場合に起こる単一の値に対する複数のマッチなどの
問題を解決しなければならない。

したがって、タイマ・サブシステムに使用するタイマ・
チャンネルの改善を行なうことが本発明の目的である。

（課題を解決するための手段） 本発明の前記目的およびその他の目的また特徴はタイマ
装置により生まれるが、このタイマ装置は、マッチ・レ
ジスタ；マッチ・レジスタに接続された第１入力および
第１タイミング基準信号源に接続された第２入力を有す
るコンパレータであって、マッチ・レジスタの内容と第
１タイミング基準信号との間にあらかじめ定められたる
関係が生じた場合に出力を導出するコンパレータ；マッ
チ認識ラッチ；コンパレータの出力に応答してマッチ認
識ラッチをあらかじめ定められた第１状態に設定するた
めの第１ロジック手段および第１ロジック手段を不能と
するための第２ロジック手段よりなる。

本発明のこれらの目的およびその他の目的また特徴は図
面とともに下記の詳細な説明から明らかとなろう。

（実施例） 「アサート(assert)」「ニゲート(negate)」という用語
およびこれらの用語の種々の文法的な形態が、「アクテ
ィブＨ」と「アクティブＬ」という論理信号を混合して
取扱う場合の混乱を回避するため、ここで使用される。
「アサート」は論理信号またはレジスタ・ビットをその
アクテブな状態に、または論理的に真の状態に置くため
に使用される。「ニゲート」は論理信号またはレジスタ
ビットをその非アクテブの状態即ち論理的に偽の状態に
置くために使用される。

第１図は、マイクロコンピュータを示しその一部が本発
明の好適な実施例である。マイクロコンピュータ１０
は、単一の集積回路として製作されることを意図し、中
央処理装置（ＣＰＵ）１１、内部モジュール・バス（Ｉ
ＭＢ）１２、シリアル・インターフェース１３、メモリ
・モジュール１４、タイマ１５およびシステム・インテ
グレーション・モジュール（ＳＩＭ）１６によって構成
される。ＣＰＵ１１、シリアル・インターフェース１
３、メモリ１４、タイマ１５およびＳＩＭ１６の各々
は、アドレス、データおよび制御情報を交換する目的の
ため、ＩＭＢ１２と双方向に接続される。さらに、タイ
マ１５はエミュレーション・バス１７によってメモリ１
４に双方向に接続されるが、その目的は以下の議論によ
ってさらに明確となるであろう。

シリアル・インターフェース１３とタイマ１５は、各々
マイクロコンピュータ１０の外部デバイスと通信を行う
ため多数のピンまたはコネクタに接続される。さらに、
ＳＩＭ１６は、外部バスを構成する多数のピンに接続さ
れる。

タイマ１５は、本発明の好適な実施例を構成するが、比
較的自立的なモジュールである。タイマ１５の目的は、
できるだけＣＰＵ１１の介在を少なくして、マイクロコ
ンピュータ１０の要求するタイミング・タスクの全てを
実行することである。マイクロコンピュータ１０によっ
て要求される可能性のあるタイミング・タスクの例に
は、自動車エンジンの点火および燃料噴射タイミング、
電子カメラのシャッタのタイミング等がある。本発明の
好適な実施例は、タイマ１５をマイクロコンピュータと
関連させているが、説明される原理はスタンド・アロー
ン(stand-→-alone)型のタイマ・モジュールに対する関
係をも含めて、その他の関係に対しても容易に適用する
ことが可能である。

タイマ１５は、２つのクロック・ソースからのクロック
を基準として使用することができる。両方のクロック・
ソースは、タイマ・カウント・レジスタ＃１（ＴＣＲ
１）とタイマ・カウント・レジスタ＃２（ＴＣＲ２）と
それぞれ呼ぶフリー・ランニング(free-→-running)カ
ウンタ・レジスタの形態をとる。ＴＣＲ１は，マイクロ
コンピュータ１０のシステム・クロックと関連する内部
クロック・ソースによってクロックされる。ＴＣＲ２
は、ピンからマイクロコンピュータ１０に供給される外
部ソースまたは外部ソース・ピンに現われる信号によっ
てゲートされる内部ソースにいずれかによってクロック
される。

この好適な実施例では、タイマ１５は１６個のタイマ
「チャンネル」を有し、これらの各々はそれ自身のピン
を有している。タイマ・イベントの２つの基本的なタイ
プは、好適な実施例のシステムから理解されるようにマ
ッチ・イベントと捕捉イベントである。マッチン・イベ
ントは基本的に出力機能であり、捕捉イベントは基本的
に入力機能である。マッチ・イベントは、２つのタイマ
・カウント・レジスタの一方のカウント値が選択された
タイマ・チャンネルの一方のレジスタに記憶されている
値と所定の関係を有する場合に発生する。捕捉イベント
は、予め定義された遷移がタイマ・チャンネルと関連す
るピンにおいて検出され、タイマ・カウント・レジスタ
の１つの瞬時的なカウントの「捕捉」をそのタイマ・チ
ャンネルのレジスタにトリガする場合に発生する。種々
のタイマ・チャンネルの機能の詳細はさらに下記で説明
する。

ＣＰＵ１１は、「ホスト」ＣＰＵと呼ぶ場合がある。こ
れとの関連でタイマ１５は、ＣＰＵ１１に制御されて動
作し、このタイマ１５の一定のイニシャライゼーション
およびその他の機能はＣＰＵ１１によって行われる。ホ
ストＣＰＵは、この好適な実施例では、タイマ１５と同
様に同じ集積回路上に設けられているが、本発明の原理
を実行するためにこれが要求されている訳ではない。

タイマ１５の一定の機能は、ＩＭＢ１２の信号と機能の
詳細を参照することによってのみ明確に理解することが
できる。したがって、下記の第１表はＩＭＢ１２のこれ
らの機能を要約している。ＩＭＢ１２は、周知のマイク
ロプロセッサおよび本発明の譲受人から入手可能である
マイクロコンピュータのバスと多くの点で類似し、これ
との関係で最もよく理解することのできる。表における
信号の方向はタイマ１５内のそれらの機能に関連して定
義される。

「方向」の欄でアスタリスク（＊）を付けたＩＭＢの信
号は、タイマ１５によって使用されない。以下で説明す
るように、タイマ１５はＩＭＢに対してスレーブ・オン
リ・インターフェースを有し、したがって一定の信号を
使用することを要求しない。

マイクロコンピュータ１０のその他の一定の機能は、同
時係属中の米国特許出願第１１５，４７９号の主題であ
る。そこで特許の請求をしている発明は、好適な実施例
の共通な関係を除いて、本発明とは関係がない。

ＣＰＵ１１から見れば、タイマ１５はＣＰＵ１１のメモ
リマップ内の多数のロケーションとして存在している。
すなわち、ＣＰＵ１１は、これらのメモリ・ロケーショ
ンに位置しているタイマ・レジスタに読出し、書込みを
行うことによって、排他的ではないが、主としてタイマ
１５と相互作用を行う。第２Ａ図および第２Ｂ図は、タ
イマ・レジスタのロケーションと名称を示す。アドレス
は１６進の形で示され、ファンクション・コード・ビッ
トは２進の形で示されている。これらのレジスタのいく
つかは下記でさらに詳しく説明するが、以下の説明はそ
の各々の機能を要約している。なお、下記の簡単な説明
は、ホストＣＰＵの立場から見たものである。タイマ１
５による種々のタイマ・レジスタに対するアクセスは、
下記の説明に含まれていない。本発明に関連のある部分
の詳細は後に説明する。

ＣＰＵ１１のスーパバイザ・アドレス・スペース内に専
ら存在するモジュール・コンフィギュレーション・レジ
スタ（ファンクション・コード・ビット１０１によって
示される）は、タイマ１５に一定の属性を規定する６ビ
ット領域を有している。これらの属性は、割込みアービ
トレイションＩＤ、一定の他のレジスタのスーパーバイ
ザ／ユーザ・アドレス空間ロケーション、停止条件フラ
グ、停止制御ビット、ＴＣＲ２ソース制御ビット、エミ
ューレーション・モード制御ビット、ＴＣＲ１プリスケ
ーラ(pre-→-scaler)制御ビット、およびＴＣＲ２プリ
スケーラ制御ビットである。

モジュール・テスト・レジスタは、本発明と関係しない
タイマ１５のテスト・モードの局面を制御するビット領
域を有している。

開発支援制御レジスタは、タイマ１５とＣＰＵ１１の開
発支援機能との相互作用を決定する多数のビット領域を
有している。同様に、開発支援ステータス・レジスタ
は、これらの開発支援機能に対してタイマ１５のステー
タスとのみ関連している。これらの機能は、本発明とは
関係していない。ＣＰＵ１１の開発支援機能の詳細は、
上述の米国特許出願第１１５，４７９号に開示されてい
る。

割込みレジスタは、２つのビット領域を有し、ＣＰＵ１
１に対してタイマ１５によって発生される２つの割込み
機能を決める。一方の領域は、タイマ１５によって発生
される全ての割込みに対する割込みベクトルの最上位４
ビットを規定する。他方のビット領域は、タイマ１５に
よって発生される全ての割込みに対する優先順位を規定
する。このビット領域をタイマ１５からの全ての割込み
を不能にするようにセットし、タイマ１５からの割込み
がＣＰＵ１１に対して最高の優先順位となるようにこの
ビット領域をセットし、すなわちノンマスカブル割込、
かつこのビット領域をこれらの両極端の間の種々のレベ
ルに設定することが可能である。周知のように、割込み
優先権は、ＣＰＵ１１によって使用され、他の割込みソ
ースに対してタイマ割込みの相対的な優先権を決める。

位相割込みイネーブル・レジスタは、１６個の１ビット
の領域を有し、１つの領域はタイマ１５の１６個の「チ
ャンネル」の各々に対応する。各ビット領域は、その状
態によって、このビット領域と関連するチャンネルに対
するサービスを行いながら、タイマ１５のサービス・プ
ロセッサによる割込みの発生を可能または不能にする
（以下の第３図の議論を参照のこと）。

４つのチャンネル・プリミティブ選択レジスタは、１６
個の４ビット領域を有し、タイマ１５内のサービス・プ
ロセッサが特定のチャンネルに対してサービスを行って
いる場合、１６個の可能なプリミティブまたはタイマ・
プログラムのいずれがこのサービス・プロセッサによっ
て実行されるべきであるかを決定する。１６個のビット
領域の各々は、１６個のタイマ・チャンネルの１つと連
動する。１つの領域内の４ビットは、プロセッサがその
領域と関連するチャンネルに対してサービスを開始する
場合、サービス・プロセッサ内の制御用記憶装置に供給
されるアドレスの一部として使用される。そのアドレス
に応答して、制御用記憶装置に戻されるデータは、この
チャンネルをサービスしている間に実行されるべきプリ
ミティブに対するエントリ・ポイントまたは開始アドレ
スとして使用される。サービス・プロセッサの制御用記
憶装置は、１６個のチャンネルの各々に対して最高１６
個の異なったプリミティブと最高１６個のエントリ・ポ
イント（合計２５６個のエントリ・ポイント）を有する
ことができる。この制御用記憶装置の全体のサイズは固
定されているが、プリミティブ・コードとエントリ・ポ
イントの間の割当ては変化してもよい。即ち、合計２５
６個未満のエントリ・ポイントのロケーションを使用
し、より多くのプリミティブ・コードを含むように、
「余分の」記憶能力を使用することが可能である。

２つのホスト・シーケンス・レジスタは、モジュール・
コンフィギュレーション・レジスタのビット領域の１つ
に応じて、ＣＰＵ１１のスーパーバイザまたは非制限ア
ドレス空間のいずれに存在してもよい。これは、ファン
クション・コード・ビットＸ０１によって示され、ここ
で、Ｘはモジュール・コンフィギュレーション・レジス
タのＳＵＰＶビットによって決まる。ホスト・シーケン
ス・レジスタは１６個の２ビット領域から構成され、そ
れらの各１個は、１６個のタイマ・チャンネルの各々に
対応する。ホスト・シーケンスのビット領域は、ブラン
チ条件としてサービス・プロセッサに対して実行される
プリミティブによって使用されるものであるが、必ずし
もこれによって使用されなくてもよい。すなわち、２つ
のホスト・シーケンス・ビットの状態によって、プリミ
ティブ内の命令の流れを変更することが可能である。

２つのホスト・サービス・リクエスト・レジスタは、１
６個の２ビット領域から構成され、それらの各１個は、
各タイマ・チャンネルに対応する。特定のビット領域に
書き込みを行うことによって、ホストＣＰＵは、タイマ
１５のサービス・プロセッサによるサービスを受けるタ
イマ・チャンネルの全てに対するスケジュールを立てる
ことができる。各チャンネルは、ホスト・サービス・リ
クエスト・レジスタの１つに２ビットを有しているの
で、チャンネル当たり４つの可能な値が存在する。各チ
ャンネルに対して要求することのできる３つの異なった
「タイプ」のサービスがあり、これらは４つの可能な値
のうちの３つに対応する。４番目の値は、ホストの要求
するサービスがスケジュールされないことを示す。ホス
トの行うサービスに対する要求を示す３つの値は、上述
したプリミティブ選択ビットと同じ形で使用される。ホ
スト・サービス・リクエスト・ビットは、エントリ・ポ
イント・アドレスを得るために直接使用されないが、他
のチャンネルの条件ビットと一緒に符号化される。

２つのチャンネル優先レジスタは、１６個の２ビット領
域から構成され、各１個は各チャンネルに対応する。各
ビット領域は、その関連するチャンネルに対し４つの可
能な優先順位の１つを特定する。この優先順位は、いく
つかの競合するチャンネルのいずれが最初にサービスを
受けるかを決めるため、タイマ１５のサービス・プロセ
ッサ内のスケジューラによって使用される。４つの可能
な優先順位には、不能、低位、中位および高位がある。
サービス・スケジューラは、優先順位の低いチャンネル
でも一定の時間がたてばサービスを受けられることを保
証するような方法でサービス・プロセッサの資源を割り
当てる。チャンネルの各々は、使用可能な優先順位のい
ずれに対しても割当可能であり、１６チャンネルに対し
てどのような組み合わせの優先順位を行うことも可能で
ある。

位相割込み状況レジスタは、１６チャンネルの各々に対
して１ビットを有し、上で論じた位相割込みイネーブル
・レジスタと関連する。サービス・プロセッサが特定の
チャンネルにサービスを行っている間に、割込みを発生
させるべきであると決定すると、そのチャンネルに対応
する位相割込み状況レジスタのビットは、アサートされ
る。もし位相割込みイネーブル・レジスタの対応するビ
ットがアサートされると、割込みが発生する。もしそう
でなければ、ステータス・ビットはアサートされたまま
であるが、ホストＣＰＵに対して割込みは発生しない。

リンク・レジスタは、１６個のタイマ・チャンネルの各
々に対して、１ビットを有する。各ビットは、特定のタ
イプのサービスに対する要求、リンク・サービスに対す
る要求が、対応するチャンネルに対するサービス要求を
行うため、アサートされていることを示す。

サービス許可ラッチ・レジスタは、１６個の１ビット領
域を有する。各タイマ・チャンネルは、これらの領域の
１つと関連する。アサートされると、このサービス許可
ラッチ・レジスタの１つのビットは、関連するチャンネ
ルがサービス・プロセッサによるサービスを行うために
「タイム・スロット」が与えられたことを示す。このレ
ジスタのビットは、サービス・プロセッサの資源を割り
当てる過程で、サービス・プロセッサ内のスケジューラ
によって使用される。

復号化チャンネル数レジスタは、各タイマ・チャンネル
に対して、１ビット領域を有し、これがアサートされる
と、サービス・プロセッサが新しいチャンネルに対して
サービスを開始した場合、それは復号チャンネル数レジ
スタで示されたチャンネルに対するサービスを行ったこ
とを示す。このチャンネルに対する見出しは、たとえ実
行中のプリミティブがサービス・プロセッサによって実
際に制御されているチャンネルの見出しを変更する「チ
ャンネル変更」機能を実行しても、一定のままである。

ホストＣＰＵから見た場合、タイマ１５の残りのメモリ
・マップは多数のチャンネル・パラメータ・レジスタに
よって構成される。１６個のタイマ・チャンネルの各々
は、これに対して専用化された６個のパラメータ・レジ
スタを有する。以下で詳細に説明するようにこれらのパ
ラメータ・レジスタは、これを介してホストＣＰＵとタ
イマ１５とが相互に情報を提供する共有のワーク・スペ
ースとして使用される。

第３図は、マイクロコンピュータ１０の残りの部分から
分離された状態のタイマ１５を示す。タイマ１５の主要
な機能部品は、サービス・プロセッサ２０、ＣＨＯ−Ｃ
Ｈ１５とも名付けられている１６個のタイマ・チャンネ
ル２１ａ−２１ｐ、およびバス・インターフェース装置
（ＢＩＵ）２２によって構成されると考えてもよい。各
タイマ・チャンネルはマイクロコンピュータ１０の１つ
のピンに接続される。チャンネル０は、ピンＴＰ０に接
続され、チャンネル１はピンＴＰ１に接続される等々で
ある。マイクロコンピュータでは一般的であるように、
これらのピンの各々は、タイマ１５とマイクロコンピュ
ータ１０のその他の機能との間で「共有される」ことが
可能であるが、ここで説明する好適な実施例では、その
ような構成になっていない。

サービス・プロセッサ２０とチャンネル２１ａ−２１ｐ
との間の相互接続は、サービス・バス２３、イベント・
レジスタ（ＥＲ）バス２４タイマ・カウント・レジスタ
＃１（ＴＣＲ１）バス２５、タイマ・カウンタ・レジス
タ＃２（ＴＣＲ２）バス２６および多数の種々の制御お
よび状態線２７によって構成される。サービス・バス２
３は、サービス・プロセッサ２０のサービスを要求する
ためチャンネル２１ａ−２１ｐによって使用される。Ｅ
Ｒバス２４は、各チャンネル内のイベント・レジスタの
内容をサービス・プロセッサ２０に供給し、これらのレ
ジスタをサービス・プロセッサ２０からロードするため
に使用される。２つのＴＣＲバスは、サービス・プロセ
ッサ２０内に位置している２つのタイマ・カウント・レ
ジスタの現在の内容をチャンネル２１ａ−２１ｐに伝達
するために使用される。

ＢＩＵ２２は、ＩＭＢ１２とサービス・プロセッサ２０
との間のインターフェースとして機能する。このような
バス・インターフェースの詳細は、本発明と関係するも
のではなく、技術上周知のものである。好適な実施例で
は、ＢＩＵ２２は「スレーブ・オンリー」のインターフ
ェースである。すなわち、タイマ１５はＩＭＢ１２を介
して、転送される情報を受信してもよいが、ＩＭＢ１２
上に転送を開始することはできない。

以下で詳細に説明するように、サービス・プロセッサ２
０は制御用記憶装置を有する。この制御用記憶装置は、
サービス・プロセッサ２０によって実行される命令を有
するリード・オンリー・メモリ装置から構成される。好
適な実施例では、これはマスク・プログラマブルＲＯＭ
として提供される。当業者にとって明らかなように、こ
のような制御用記憶装置は、問題となる制御用記憶装置
に対してプログラムされるべきソフトウェアの開発を行
う。この問題に対処するため、エミュレーション・イン
ターフェース１７は、サービス・プロセッサ２０をメモ
リ１４に結合する。すなわち、サービス・プロセッサ２
０は制御用記憶装置に記憶されている命令の替わりに、
メモリ１４に記憶されている命令を実行することができ
る。好適な実施例では、メモリ１４はランダム・アクセ
ス・メモリ（ＲＡＭ）のような書き変え可能なメモリで
ある。エミュレーション・インターフェース１７は、ユ
ーザーがサービス・プロセッサ２０に対してプリミティ
ブを書込み、実行し、変更することを可能にする目的の
ため機能する。一度完全にデバッグされると、これらの
プリミティブは制御用記憶装置の別のバージョンに組み
込まれることができる。

ＴＣＲ２でカウントされる基準となる外部タイミング・
ソースは、サービス・プロセッサ２０に結合される。上
述したモジュール・コンフィギュレーション・レジスタ
のビットは、ＴＣＲ２がこの外部タイミング・ソースに
よってクロックされるかまたは内部タイミング基準によ
ってクロックされるかを制御する。

一般的にサービス・プロセッサ２０は、主としてＥＲバ
ス２４と制御線２７を使用して、チャンネル２１ａ−２
１ｐを形成し、所定のタイミング・タスクを実行する。
チャンネル２１ａ−２１ｐは、命令通りにこれらのタス
クを実行し、時々、サービス・プロセッサ２０にサービ
スを要求することによって、イベントなどの発生をサー
ビス・プロセッサ２０に知らせる。サービス・プロセッ
サ２０は、もしそれが存在すれば、特定のチャンネルか
らのサービス要求に応答して、そのサービスを開始する
ためにどのようなアクションを取るべきかを決定する。
サービス・プロセッサ２０は、次に、そのホストＣＰＵ
（この場合、ＣＰＵ１１）にしたがって、以下で更に詳
しく説明するように、実行するべきタイミング機能を識
別すると共に一定のその他のサービスを行う。サービス
・プロセッサ２０は、またホストＣＰＵに対する割込み
要求を独占的に発生する。好適な実施例では、この機能
はサービス・プロセッサ２０の制御用記憶装置にあるプ
ログラムによって制御される。

ＴＣＲ１バスおよびＴＣＲ２バスは、１６個のチャンネ
ルの各々に対して連続的に使用可能であり、各々のタイ
マ・カウンタ・レジスタの新しい内容と共に所定のスケ
ジュールで更新される。同様に、１６個のチャンネルの
各々は、いつでもサービス・バス２３を介してサービス
要求をアサートすることができる。しかし、ＥＲバス２
４と制御および状態線２７に関して、サービス・プロッ
セサ２０は、ある１つの時点において１６個のチャンネ
ルの１つのみと通信を行う。ＥＲバス２４を介して行わ
れるイベント・レジスタの読み出しおよびこれに対する
書き込みと制御および状態線２７上の種々の制御および
状態信号はサービス・プロッセサ２０によってその時サ
ービスが行われているその１つのチャンネルに対しての
み有効である。必要な範囲に対して、各チャンネルは制
御線２７によってこれに与えられた制御情報をラッチ
し、サービス・プロセッサが他のチャンネルに対してサ
ービスを行っている間これを保持する。

サービス・バス２３を介してチャンネルによって行われ
るサービスに対する要求に加えて、サービス・プロッセ
サ２０は、ホストＣＰＵによって行われるサービス要求
に対応する。上述したホスト・サービス要求レジスタに
適当な値を書き込むことによって、ホストＣＰＵは全て
の特定のチャンネルに対するサービスのスケジュール化
を開始することができる。更に、サービス・プロセッサ
２０は、それ自身、以下詳細に説明するリンク・サービ
ス要求機構を介してこのようなスケジュール化を行なう
こともできる。

第４Ａないし第４Ｄ図は、第４Ｅ図に示すような相互関
係を有するが、タイマ１５の詳細な構成を示す。一般的
に、第４Ａ図はサービス・プロセッサ２０（第３図）の
マイクロエンジンを示し、第４Ｂ図は、サービス・プロ
ッセサ２０の実行ユニットを示し、第４Ｃ図はタイマ・
チャンネルのハードウェアと装置の残りの部分に対する
相互接続を示し、第４Ｄ図はバス・インターフェース、
レジスタおよびサービスのスケジューラを示す。

先ず第４Ａ図を参照して、マイクロエンジンの主要な機
能要素は、優先エンコーダ３０、インクリメンタ３１、
リターン・アドレス・レジスタ３２、マルチプレクサ３
３、マルチプレクサ・コントロール３４、マイクロプロ
グラム・カウンタ３５、ＲＯＭ制御記憶３６、マルチプ
レクサ３７、マイクロ命令レジスタ３８、マイクロ命令
デコーダ３９、マルチプレクサ４０、ブランチＰＬＡ４
１および複数のフラグ・レジスタ４２によって構成され
る。一般的に、複数の可能なソースの中からマルチプレ
クサ３３によって選択されたマイクロ命令アドレスは、
マイクロプログラム・カウンタ３５にロードされ、次に
ＲＯＭ制御記憶３６に供給される。このアドレスによっ
て選択されたマイクロ命令は、ＲＯＭ制御記憶３６によ
ってマルチプレクサ３７を介してマイクロ命令レジスタ
３８に供給される。デコーダ３９は、次にマイクロ命令
レジスタ３８の内容を復号し、必要に応じてサービス・
プロセッサ全体に制御信号を与える。

マイクロ命令デコーダ３９は、単一の装置として図示さ
れ、これからの制御信号がタイマの残り全体に対して供
給されるが、当業者はこの手順を変更することが有利で
あるかもしれないことを理解するであろう。マイクロ命
令レジスタ３８から出力されるビット数は、デコード・
ロジック３９から出力される制御信号の数よりも少ない
ので、マイクロ命令レジスタ３８からの出力をタイマ全
体に分配することが有利であるとともに、さまざまな位
置に配置された複数のデコーダを設けることが有利とな
る。信号のルートを節約することとデコード論理を複製
することとの二者択一関係は、複雑な設計上の決断であ
り、これはケースバイケースで行わなければならない。

上で論じたエミュレーション・インターフェース（第１
図および第３図において参照番号１７）はこれらの図で
は、エミュレーション線５０、メモリ・サイクル・スタ
ート線５１、マイクロ命令アドレス線５２およびマイク
ロ命令線５３によって構成される。エミュレーション線
５０の信号の状態によって命令され、エミュレーション
・モードが動作すると、ＲＡＭは線５２上のアドレスに
応答して線５３上にマイクロ命令を導出する。マルチプ
レクサ３７は、これらのマイクロ命令をＲＯＭ制御記憶
３６によって供給されたマイクロ命令の代わりに選択し
て、ＲＡＭから導出されたマイクロ命令をマイクロ命令
レジスタ３８に供給する。エミュレーション線５０の状
態は、モジュール・コンフィギュレーション・レジスタ
内のエミュレーション・モード制御ビットによって制御
され、したがって、ホストＣＰＵの制御下にある。メモ
リ・サイクル・スタート信号は、単にシステム・クロッ
クから導き出されるタイミング信号である。

本発明を実現するのに必要な程度に第４Ａ図に示すマイ
クロエンジンの詳細な特徴と動作を理解できるよう、第
４Ａ図は、以下で更に十分な説明が行なわれる。

第４Ｂ図には、サービス・プロセッサの実行ユニットが
描かれている。この実行ユニットは、２個の１６ビット
双方向バス、すなわちＡバス６０とＢバス６１を有す
る。イベント・レジスタ転送レジスタ６３はＡバス６０
に対し双方向に接続される。同様に、タイマ・カウント
・レジスタ＃１ ６４とタイマ・カウント・レジスタ＃
２ ６５は、Ａバス６０に対し双方向に接続される。デ
クリメンタ６６は、Ａバス６０に対し双方向に接続され
る。更に、デクリメンタ６６は、デクリメンタ・コント
ローラ６７から制御入力を受けとり、線６８を介して第
４Ａ図のマルチプレクサ・コントローラ３４とマイクロ
プログラム・カウンタ３５に出力を供給する。シフト・
レジスタ６９はＡバス６０に対し双方向に接続され、か
つＢバス６１に出力を与えるように接続される。シフト
・レジスタ６９は、シフタ７０から入力を受取るように
接続される。シフタ７０は、Ａバス６０に対し双方向に
接続される。

シフタ７０は、また演算ユニット（ＡＵ）７１からの入
力を受取るように接続される。ＡＵ７１は、２つの入力
ラッチＡｉｎ７２とＢｉｎ７３から入力を受取る。ラッ
チ７２と７３は、Ａバス６０とＢバス６１からそれぞれ
入力を受取るように接続される。ＡＵ７１は、ブランチ
ＰＬＡ４１に多数のコンディション・コード出力を与え
る。

汎用アキュムレータ（Ａ）７４は、Ａバス６０に対し双
方向に接続されると共にＢバス６１に出力を与えるよう
に接続される。パラメータ・プリロード(pre-→-load)
レジスタ７５は、Ａバス６０に対し双方向に接続される
と共にＢバス６１に出力を与えるように接続される。更
に、このパラメータ・プリロード・レジスタ７５は、線
７６によって第４Ｃ図のチャネル制御ハードウェアに出
力を与えるように接続される。レジスタ７５は、またマ
ルチプレクサ７７に対し双方向に接続される。

データ入出力バッファ（ＤＩＯＢ）レジスタ７８は、Ａ
バス６０に対し双方向に接続されると共にＢバス６１に
出力を与えるように接続される。ＤＩＯＢ７８は、また
マルチプレクサ７７に対し双方向に接続される。更に、
ＤＩＯＢ７８は、マルチプレクサ７９に出力を与えるよ
うに接続される。マルチプレクサ７９は、パラメータＲ
ＡＭアドレス・レジスタ８０に出力を与えるように接続
される。

マルチプレクサ８５は、Ａバス６０からの入力と線８６
からの入力を受け取るが、この入力は第４Ｄ図のサービ
ス・スケジューラに源を発する。マルチプレクサ８５の
出力は、チャンネル・レジスタ８７に入力として与えら
れる。チャンネル・レジスタ８７は線２０１によってＡ
バス６０に出力を与えると共に線８９によって第４Ｃ図
のチャンネル制御ハードウェアに出力を与えるように接
続される。チャンネル・レジスタ８７の内容によって、
種々の制御信号とＥＲバス・サイクルが、第４Ｃ図に示
すチャンネル制御ハードウェアにおいて、現在サービス
を受けている特定のチャンネルの方向に適切に方向づけ
られる。図示の装置にはサービスプログラムあるいはプ
リミティブの実行中にそのチャンネルの見出しを変更す
る能力があるため、チャンネル・レジスタ８７の内容
は、第２Ａ図および第２Ｂ図と関連して上で説明した復
号されたチャンネル・ナンバ・レジスタの内容と必ずし
も対応しない。後者のレジスタは現在実行しているプリ
ミティブが開始されたチャンネルの見出しを含み、一方
チャンネル・レジスタ８７は現在制御信号が与えられて
いるチャンネルの見出しを含む。この区別が本発明の理
解にとって重要である範囲において、下記でさらに完全
に説明される。

リンク・レジスタ８８はＡバス６０から入力を受け取
り、デコーダ８９に出力を与えるように接続される。リ
ンク・レジスタ８８の４ビットはデコーダ８９によって
復号され、１６ビットを発生するが、これらの各々はタ
イマ・チャンネルの１つと関連している。これらの１６
ビットは線９０によって第４Ａ図のブランチＰＬＡ４１
と第４Ｄ図のサービス・スケジューラに接続される。リ
ンク・レジスタ８８は、サービス・プロセッサがリンク
・レジスタ８８に所望のチャンネルの見出しを書込むだ
けで、マイクロ命令によって制御されている全てのチャ
ンネルに対するサービスのスケジュールを作成すること
のできる手段を提供する。リンク・レジスタ８８は、第
２Ａ図と第２Ｂ図に関して上述したリンク・レジスタと
は別のものである。リンク・レジスタ８８は、レジスタ
の見出しを有し、これに対し、もしあるとすればサービ
ス・プロセッサによってリンク・サービス要求がそのと
き行われる。第２Ａ図および第２Ｂ図に関連して上述し
たリンク・レジスタは、リンク・サービス要求が行われ
たということを示し、まだこれに対応する応答が行われ
ていないことを示す各チャンネルに対するフラグ・ビッ
トを有しているにすぎない。

本発明を実現するのに必要な程度に第４Ｂ図に示す実行
ユニットの詳細な特徴と動作を理解できるよう、第４Ｂ
図は、以下で更に十分な説明が行なわれる。

第４Ｃ図は、チャンネル・ハードウェアが示されてい
る。１つのチャンネルの詳細な構成要素が図示され、第
５図を参照して以下で説明される。タイマの残りの部分
から見れば、チャンネル・ハードウェアは、ここではＥ
ＲＯ−ＥＲ１５の符号が付けられている１６個のイベン
ト・レジスタ、１６個のデコーダ１００内の１つおよび
制御ロジック１０１のブロツクによって構成されている
ように見える。ＴＣＲバスの各々は、１６個のイベント
・レジスタの各々に接続される。ＥＲＴレジスタ６３
（第４Ｂ図）と双方向の通信を行うＥＲバスはデコーダ
１００に接続される。この手段によって、イベント・レ
ジスタのいずれか１つと第４Ｂ図に示す実行ユニットと
の間で値を転送することができる。明らかなように、タ
イマ・カウント値は、実行ユニットからイベント・レジ
スタに転送されてマッチ・イベントを設定し、捕捉イベ
ントに応答してイベント・レジスタから実行ユニットに
転送される。

チャンネル・レジスタ８７（第４Ｂ図）からの線８９
は、ロジック１０１を制御するために接続され、これに
対して現在サービスを受けているチャンネルを示す。制
御ロジック１０１は、またマイクロ命令デコーダ３９
（第４Ａ図）から直接またはマルチプレクサ１０２を介
して複数の入力を受ける。更に、制御ロジック１０１は
ブランチＰＬＡ４１（第４Ａ図）に出力を与える。最後
に、サービス・バス１０５は、制御ロジック１０１に対
して種々のチャンネルから第４Ｄ図のスケジューラにサ
ービス要求を伝達する手段を設ける。再び、チャンネル
・ハードウェアの機能は以下で詳細に説明される。

第４Ｄ図は、タイマのホスト・インターフェース部を示
す。上で示されたように、ＢＩＵ２２はＩＭＢに対して
必要な従属専用のインターフェースを提供し、ホストＣ
ＰＵがタイマのレジスタをアクセスすることを可能にす
る。ＢＩＵ２２は、ＲＡＭバス１１０に対し双方向に接
続されパラメータＲＡＭアドレス・バス１１１に出力を
与えるように接続される。第４Ｄ図に示された装置の残
りの部分は、スケジューラ１１２、システム・レジスタ
１１３、パラメータＲＡＭ１１４、プリミティブ選択レ
ジスタ１１５およびホスト・サービス要求レジスタ１１
６によって構成され、これらは全てＲＡＭバス１１０と
双方向に接続される。

スケジューラ１１２は、１６個のタイマ・チャンネルを
サービス・プロセッサの資源に割当てる手段によって構
成される。図示のように、２個のチャンネル優先レジス
タ、リンク・レジスタ、復号化チャンネル数レジスタお
よびサービス許可ラッチ・レジスタ（すべて第２Ａ図と
第２Ｂ図を参照して上述された）は、スケジューラ１１
２内に存在すると考えてよく、全てＲＡＭバス１１０と
双方向に接続される。

スケジューラ１１２は、マイクロ命令デコーダ３９から
１ビットの入力を受取り、これは特定のチャンネルに対
するサービスが終了したことを示す。これはスケジュー
ラ１１２が保留中のいずれのサービス要求を次に実行す
るかを決定するプロセスが起動される。スケジューラ１
１２は、またマイクロ命令デコーダ３９に１ビットの出
力を与え、いずれのチャンネルに対しても現在サービス
のスケジュールが立てられていないことを示し、これは
また「アイドル」状態と呼ばれる。

スケジューラ１１２は、４８ビットによって構成される
サービス・バス１２０から入力を受けとるが、これは線
１０５からの１６ビット、線９０を経由するデコーダ８
９からの１６ビットおよびホスト・サービス要求レジス
タ１１６からの１６ビットを結合することによって形成
される。これらの４８ビットは、チャンネル・ハードウ
ェア自身が現在サービスを要求しているチャンネル、リ
ンク・レジスタ８８によって現在サービスが要求されて
いるチャンネルおよびホストサービス要求レジスタ１１
６によってサービスが要求されているチャンネルをそれ
ぞれ示す。スケジューラ１１２はこれらの入力を受入
れ、チャンネル優先レジスタの値によって示されるよう
に、サービスが要求されているチャンネルの相対的優先
順位を検討し、いずれのチャンネルが次にサービスされ
るべきかを決める。選択されたチャンネルの４ビットの
指定信号が、線８６を介してマルチプレクサ８５、プリ
ミティブ選択レジスタ１１５、およびホスト・サービス
要求レジスタ１１６に出力される。

上述したように、各チャンネルは、優先レジスタ内で対
応するビットによって割当てられた４つの優先順位の１
つを有している。サービスに対する要求が保留になって
いるチャンネルにスケジュールをたてるスケジューラ１
１２の計画は、低い優先順位のチャンネルでも最終的に
はサービスが受けられることを保証している。この特徴
は、他の機能をサービスするために必要とされる時間に
対して、いかなるタイミング機能も全く失われないこと
を保証するために重要である。同じ優先順位のチャンネ
ルの間では、スケジューラ１１２はサービスを順繰りに
割当てる。

スケジューラ１１２がサービスを行う新しいチャンネル
を選択する各状況（すなわち少なくとも１つのサービス
要求が保留中であって現在いずれのチャンネルもサービ
スされていない）はタイム・スロット境界と呼ばれる。
スケジューラ１１２によって使用される計画は、各７つ
の使用可能なタイム・スロットの内４つを高位の優先順
位に設定されたチャンネルに割当てられ、７つの内２つ
が中位の優先順位に設定されたチャンネルに割当てら
れ、７つの内１つが低位の優先順位のチャンネルに割当
てられる。使用されている特定のシーケンスは、高位、
中位、高位、低位、高位、中位、高位である。もしタイ
ム・スロット境界において該当する優先順位のチャンネ
ルに保留中のサービス要求がなければ、スケジューラ１
１２は下記の計画に従って次の優先順位に進む。高位−
中位−低位、中位−高位−低位および低位−高位−中
位。

スケジューラ１１２中には、各チャンネルに対するサー
ビス要求ラッチがあり、これはいずれのタイプのサービ
ス要求がそのチャンネルに対して保留された場合でも必
らずセットされる。このラッチは、タイム・スロットが
そのチャンネルに対し割当てられた場合、スケジューラ
１１２によってクリアされ、サービスが終了するまで再
びアサートされることはない。これは、スロット間にア
イドル状態が無く他のチャンネルがペンディングのサー
ビス要求を有しているならば、いずれのチャンネルも２
つの連続したタイム・スロットに割当てられないことを
意味する。

同じ優先順位のチャンネルの場合、いずれかのチャンネ
ルが２度サービスを受ける前に、スケジューラ１１２
は、サービスを要求する全てのチャンネルにサービスが
受けられることを保証する。同じ優先順位のチャンネル
のグループでは、番号の一番低いチャンネルが最初にサ
ービスを受ける。

勿論、限定された処理資源へのアクセスの要求が競合す
る場合の優先権の割当て計画は、周知のものでありこれ
は幅広く変化する。多くの他のこのような計画が今ここ
で述べた計画に代替することが可能である。ここで開示
した計画は、タイマ・システムにとっては有利なもので
あると信じられるが、その理由は、こらが優先順位の最
も低い要求に対してさえサービスを保証するからであ
る。

パラメータＲＡＭ１１４は、１６個のタイマ・チャンネ
ルの各々に対して各１６ビット幅の６個のパラメータ・
レジスタによって構成され、合計１９２バイトのＲＡＭ
を有する。パラメータＲＡＭ１１４は、ホストＣＰＵと
サービス・プロセッサの両方がその中で読出しおよび書
込みを行うことができるという意味で「デュアル・アク
セス」であるが、これらの内の１つしか一時にアクセス
することができない。アドレス・マルチプレクサ１２２
とデータ・マルチプレクサ１２３は、サービス・プロセ
ッサとホストＣＰＵのいずれがアクセスを行うかを選択
する。ここで図示していない属性ロジックが実際にはい
ずれのバス・マスタがアクセス可能かを決定する。アド
レス・マルチプレクサ１２２は、アドレス・レジスタ８
０からおよびパラメータＲＡＭアドレス・バス１１１を
介してＢＩＵ２２からアドレスを受取るために接続され
る。データ・マルチプレクサ１２３は、ＲＡＭバス１１
０とマルチプレクサ７７に対し双方向に接続される。パ
ラメータＲＡＭ１１４にアクセスするために、サービス
・プロセッサがアドレスを発生する方法は、以下で本発
明に関係する程度に詳しく説明する。しかし、アドレス
はチャンネル・レジスタ８７（第４Ｂ図参照）の現在の
内容を直接基礎としてあるいはオフセット値を加えるこ
とによって変更された内容にもとずいて発生できること
に留意する必要がある。これらのアドレシング・モード
は、その中でパラメータＲＡＭのアドレスが現在のチャ
ンネルに関連して特定されるが、サービス・プロセッサ
による実行を意図するプリミティブを作成する際に極め
て大きなフレキシビリィティを提供する。

パラメータＲＡＭ１１４の設計に際して他の重要な面と
して、干渉性の問題がある。もしホストＣＰＵが、例え
ば、チャンネル０に寄って使用するためパラメータＲＡ
Ｍ１１４に幾つかのパラメータを書込んでいるプロセス
にあれば、全てではないが若干のパラメータが書き込ま
れた後、サービス・プロセッサによって実行されたサー
ビス・ルーチンはこれらのパラメータを使用できないこ
とということが大切である。マルチ・バイトでは、逆の
方向、すなわち、サービス・プロセッサからホストＣＰ
Ｕに転送されているパラメータに同様の問題が存在す
る。干渉性の問題を処理する方法には、技術上周知の多
くの異なった方法がある。完全を期するため、好適な実
施例で使用される干渉性に対応する計画を以下で要約し
て説明する。

パラメータＲＡＭ１１４を構成する１６ビット・ワード
の１つ、この場合、チャンネル０のパラメータ・レジス
タ５と指定されたワード（第２Ｂ図参照）は、干渉デー
タ制御レジスタ（ＣＤＣ；coherent data control）と
して使用されるように指定される。このレジスタのビッ
ト１５はセマフォ・ビット(semaphore bit)として使用
される。サービス・プロセッサまたはホストＣＰＵのい
ずれかがパラメータＲＡＭ１１４にアクセスすることを
希望する場合、このセマフォ・ビットが先ずチェックさ
れ、もしこれがセットされているならば、セマフォ・ビ
ットがクリアされるまで、干渉データ(coherent data)
の転送に使用されるこれらのロケーションに対するアク
セスは保留される。可能なバス・マスタの１つが干渉転
送(coherent transfer)を行うことを希望すれば、これ
は先ずセマフォ・ビットをセットし、次にこの転送を実
行し、次にこのセマフォ・ビットをクリアする。この計
画が実行されることを知るため、ホストＣＰＵとサービ
ス・プロセッサとの両方によって実行されるプログラム
を書くことはプログラマに委ねられている。

ビット１４は、３つまたは４つのパラメータ（各１６ビ
ット）が干渉的に転送されるべきであることを指示する
モード・ビットである。もし３つのパラメータが転送さ
れるべきであれば、チャンネル１のパラメータ・レジス
タ０−２として指定されたワードが保護されたロケーシ
ョンとして使用される。もし４つのパラメータが転送さ
れるべきであれば、チャンネル１のパラメータ・レジス
タ３がまた使用される。

好適な実施例で使用される干渉性に対する計画のこれ以
上の詳細はここでは重要でないが、その理由は、その問
題とその可能な解決法の多くが、当業者にとって周知の
もであるからである。

プリミティブ選択レジスタ１１５は、上述した４個のチ
ャンネル・プリミティブ選択レジスタによって構成され
る。これらのレジスタは、ＲＡＭバス１１０に対し双方
向に接続され、また線８６からサービスを受けているチ
ャンネルを示す入力を受ける。チャンネル・プリミティ
ブ選択レジスタの出力は、マイクロエンジンのプリミテ
ィブ選択・ロジックに与えられる。

ホスト・サービス要求レジスタ１１６は、上述した２つ
のホスト・サービス要求レジスタによって構成される。
ホスト・サービス要求レジスタ１１６は、ＲＡＭバス１
１０と双方向に接続され、サービス・バス１２０に１６
ビットの出力を与える。上述したように、ホスト・サー
ビス要求レジスタ１１６は、現在サービスを受けている
チャンネルを指示するスケジューラ１１２から入力を受
け取る。更に、ホスト・サービス要求レジスタ１１６
は、ブランチＰＬＡ４１から入力を受取り、これに出力
に導出す。

第４Ｄ図のどこにも示されていない残りのレジスタは、
単にシステム・レジスタとして特徴づけられ、ブロツク
１１３で示される。このグループに含まれるものには、
ブランチＰＬＡ４１に入力を与えるホスト・シーケンス
・レジスタがある。モジュール・コンフィギュレーショ
ン・レジスタ、モジュール・テスト・レジスタおよび位
相割込みイネーブル・レジスタのような他のレジスタ
は、割込み発生ロジックのようなここに図示されていな
いタイマ・ロジックの部分に出力を与える。

本発明を実現するために必要な範囲で第４Ｄ図に示すホ
スト・インターフェースとスケジューラ部分の詳細な特
徴と動作が以下で更に十分に説明されるであろう。

明らかなように、第４Ａ図−第４Ｄ図に示す装置は、開
示しているシステムと同程度に複雑なシステムの可能な
各論理回路構造を必ずしも含めることができない。しか
し、開示したタイマの全体の構造と機能は、説明した装
置から当業者にとって明らかである。

第５図は、単一のタイマ・チャンネルの制御ハードウエ
アを示す。好適な実施例では、１６個のタイマ・チャン
ネルの各々は、１つおきにあらゆる点で絶対的に同一の
ものである。「チャンネル直交性」(channel orthogona
lity)と呼ぶこのシステムの特徴の１つの重要な面であ
るこの特徴は、１つのチャンネルによって実行される全
ての機能が、他のいずれのチャンネルによっても実行す
ることができることを意味する。したがって、第５図に
示すハードウエアは、以下で特に述べる項目を除いて、
好適な実施例の１６個のチャンネルの各々に対して同一
のものである。

各タイマ・チャンネルのイベント・レジスタ１３０は、
捕捉レジスタ１３１、マッチ・レジスタ１３２および同
等以上比較器１３３によって実際に構成される。捕捉レ
ジスタ１３１は、転送ゲート１３４を介してＥＲバスに
接続され、捕捉レジスタ１３１の内容がＥＲバス上にロ
ードされるのを可能にする。マッチ・レジスタ１３２
は、転送ゲート１３５を介してＥＲバスに対し双方向に
接続される。捕捉レジスタ１３１は、転送ゲート１３６
によってＴＣＲ１バスまたはＴＣＲ２バスのいずれかか
らロードされる。同じ転送ゲート１３７は比較器１３３
への一方の入力がＴＣＲ１バスであるかＴＣＲ２バスで
あるかを制御する。比較器１３３に対する他方の入力
は、常にマッチ・レジスタ１３２である。

第５図に示す装置の他端において、このタイマ・チャン
ネルに関連するピン１４０は、ピン制御ロジック１４１
のブロツクに接続される。ピン制御ロジック１４１は、
ピン１４０が入力タイマ用のピンとして構成されるかま
たは出力タイマ用のピンとして構成されるかを決定す
る。ピン１４０が入力用のタイマのピンとして構成され
る場合、ピン制御ロジック１４１は捕捉イベントをトリ
ガする目的のために、正方向に向かう遷移、負方向に向
かう遷移またはいずれかの遷移を認識できるように構成
する。出力用に構成された場合、ピン制御ロジック１４
１は、マッチ・イベントの発生によって、論理高レベル
または論理低レベルを発生し、またはレベルの変化即ち
トグルするようにプログラムすることができる。更に、
マッチ・イベントの発生に関係なく、上述した３つの可
能性のいずれかを強制的に発生させることが可能であ
る。サービス・プロセッサは、状態制御（それによって
ピンの状態が「強制」される）、動作制御（それによっ
て検出されるべき遷移または発生すべきレベルが選択さ
れる）および方向制御（それによってピンが「入力」ま
たは「出力」として構成される）入力を介してピン制御
ロジック１４１に対する制御を行い、その状態を状態出
力によって監視することができる。

遷移検出ラッチ１４５は、ピン制御ロジック１４１から
の入力を受取るために接続される。ピン１４０における
特定の遷移がロジック１４１によって検出された場合、
およびもしピンが入力用に構成されている場合、ラッチ
１４５がセットされる。ラッチ１４５は、マイクロコー
ドの制御下でサービス・プロセッサによってクリアまた
はニゲートされる。以下で更に説明する一定の状況下で
は、遷移検出ラッチ１４５は連続的にニゲートされる。

マッチ認識ラッチ１５０は、ピン制御ロジック１４１に
入力を与えるために接続される。もし、マッチ・レジス
タ１３２の内容がＴＣＲバスの選択された１つの状態と
「マッチ」し、かつその他の論理的条件が満足されれば
マッチ認識ラッチ１５０はセットされる。このことが発
生し、かつもしピン１４０が出力用に構成されていれ
ば、選択された遷移がピン制御ロジック１４１によって
ピン１４０に発生する。マッチ認識ラッチ１５０は、マ
イクロコードの制御下でサービス・プロセッサによって
ニゲートされる。

遷移検出ラッチ１４５の出力は、第１ＯＲゲート１４６
と第１ＡＮＤゲート１４７の入力に接続される。ＯＲゲ
ートの他方の入力は、マッチ認識ラッチ１５０の出力で
ある。ＯＲゲート１４６の出力は、捕捉イベント・ロジ
ック１４８に接続される。捕捉イベント・ロジック１４
８は、また２つのカウンタの一方（タイム・ベース制御
＃２）を示す制御信号を受取る。捕捉イベント・ロジッ
ク１４８の出力は、転送ゲート１３６に接続される。Ｏ
Ｒゲート１４６の出力がアクティブになると、捕捉イベ
ント・ロジック１４８は、タイム・ベース制御＃２にし
たがって、ＴＣＲ１バスまたはＴＣＲ２バスの現在の値
を捕捉レジスタ１３１にロードさせる。明らかなよう
に、捕捉イベントは、遷移の検出またはマッチ・イベン
トのいずれかによってトリガされる。

ＡＮＤゲート１４７の他方の入力は、サービス・プロセ
ッサの制御下にある制御信号ＭＴＳＲＥ［マッチ／遷移
サービス要求イネーブル (Match/Transition Service Request Enable)］であ
る。ＡＮＤゲート１４７の出力は、ＴＤＬ［遷移検出ラ
ッチ(Transition Detect Latch)］と呼ばれる制御信号
であり、サービス・プロセッサのブランチＰＬＡに接続
されると共に第２ＯＲゲート１４９の１つの入力を構成
する。ＯＲゲート１４９の出力は、図示のチャンネルに
対するサービス要求信号であると考えてもよい。

第２ＡＮＤゲート１５１は、マッチ認識ラッチ１５０の
出力に接続された第１入力とＭＴＳＲＥ制御信号に接続
された第２入力を有する。ＡＮＤゲート１５１の出力
は、ＭＲＬ［マッチ認識ラッチ(Match Recognition Lat
ch)］と呼ばれる制御信号を構成しサービス・プロセッ
サのブランチＰＬＡに接続されるとともにＯＲゲート１
４９の入力でもある。

インバータ１６２は、ＭＴＳＲＥ制御信号に接続された
入力とＯＲゲート１６３の一方の入力に接続された出力
を有する。ＯＲゲート１６３の他方の入力はサービス・
プロセッサからの制御信号であり、遷移検出ラッチ１４
５をニゲートにする。ＯＲゲート１６３の出力は、遷移
検出ラッチ１４５のクリアまたはリセット入力に接続さ
れる。

ＴＤＬおよびＭＲＬから以外のＯＲゲート１４９に対す
る２つの入力は、ホスト・サービス要求ラッチ１５３お
よびリンク・サービス要求ラッチ１５４の出力である。
これらはいずれもタイマ・チャンネルのハードウエア内
に物理的に位置していないが、より正確にはスケジュー
ラ内に位置しているものと考えることができる。ＯＲゲ
ート１４９は、第４Ｄ図のスケジューラ１１２内に位置
していると考えてもよいが、その出力は、このチャンネ
ルに対するサービス要求信号である。

第３ＡＮＤゲート１５５は、マッチ認識ラッチ１５０の
入力に接続された出力を有する。ＡＮＤゲート１５５の
第１入力は、インバータ１５６の出力であり、このイン
バータ１５６の入力は遷移検出ラッチ１４５の出力に接
続される。ＡＮＤゲート１５５の第２入力は、マッチ認
識イネーブル・ラッチ１５７の出力であり、このラッチ
はマッチ認識ラッチ１５０の出力とイベント・レジスタ
書込み制御信号に接続された入力を有する。ＥＲ書込み
制御信号は、また転送ゲート１３５を制御する。ＡＮＤ
ゲート１５５の第３入力は、比較器１３３の出力であ
る。ＡＮＤゲート１５５の第４入力は、ＮＡＮＤゲート
１６０の出力である。

ＮＡＮＤゲート１６０の一方の入力は、マッチ・イネー
ブル・ラッチ１６１の出力である。マッチ・イネーブル
・ラッチ１６１は、１６個全てのタイマ・チャンネルの
間で共有され、いずれかの１つのチャンネル制御ハード
ウェア内に位置しているものとして考えることは適当で
ない。ＮＡＮＤゲート１６０の他方の入力は、図示のチ
ャンネルが現在サービス・プロセッサによってサービス
されていることを示す信号である（すなわち、この信号
は第４Ｂ図のチャンネル・レジスタの複号化出力から得
られる）。マッチ・イネーブル・ラッチ１６１は、サー
ビス・プロセッサによるいずれかのチャンネルに対する
サービスの開始時点すなわちタイム・スロット境界での
セット信号によってセットされる。したがって、デフォ
ルト状態とはサービスを受けているチャンネルに対して
マッチが禁止されることである。エントリ・ポイント中
のイネーブル・ビットあるいはマイクロプログラム・カ
ウンタの初期値は、タイム・スロットに対し割当てられ
るチャンネルのためのサービス・プログラム用である
が、もしそれがセットされているなら、マッチ・イネー
ブル・ラッチ１６１がクリアされる。マイクロエンジン
がアイドル状態であれば、いつもこのマイクロエンジン
からのマッチ・イネーブル信号がまた存在し、その結
果、サービス・プロセッサがアイドル状態である間に、
チャンネルの見出しがたまたまチャンネル・レジスタ８
７の内容に対応するチャンネルに一致するために、照合
が偶然に禁止されることはない。

マッチ認識イネーブル・ラッチ１５７とマッチ・イネー
ブル・ラッチ１６１の詳細な機能は、本発明と関係する
範囲で以下さらに説明される。しかし、要約すれば、マ
ッチ・レジスタ１３２がサービス・プロセッサによって
書き込まれるまで、マッチ認識イネーブル・ラッチ１５
７は次の照合を無視することによって単のマッチ・レジ
スタ値に対する複数の照合を防ぐ動作を行ない、そして
もしそのような照合が実行中のプリミティブによって特
にイネーブルされないなら、マッチ・イネーブル・ラッ
チ１６１は現在サービス中のチャンネル上に照合が発生
するのを無効にするように動作する。

説明の行なわれているチャンネル・ハードウェアの重要
な特徴は、比較器１３３の性質である。上述したよう
に、これは同等以上比較器である。この論理的な機能
は、正の整数の組のような一連の無限数の概念で容易に
理解することができるが、しかし有限の長さのフリーラ
ンニング・カウンタを使用することによって示されるモ
ジュロ演算との関係ではそれほど明確ではない。ＴＣＲ
は両方とも独自クロックであるかのように、時間をカウ
ントする。これらのクロックの周期は、それらのクロッ
ク入力の周波数によって決まるが、しかしいずれも好適
な実施例では２¹⁶の異なった状態を有している。これら
の状態は００００（１６進法）からＦＦＦＦ（１６進
法）にわたっている。いずれのカウンタも、ＦＦＦＦ
（１６進法）のカウントからインクリメントされた場
合、００００（１６進法）に単純に進む。特定のマッチ
・レジスタの値が現在のＴＣＲの値（クロックの手の前
方）を超えるかどうかまたは現在のＴＣＲの値（クロッ
クの手の後方）未満であるかどうかを判定しようとする
場合、概念上の困難が発生するが、その理由は、いずれ
の場合でも、ＴＣＲの値（クロックの手）が最終的にマ
ッチ・レジスタの値に追い付きこれを通過するからであ
る。

比較器１３３に対して選ばれた同等以上という定義は下
記の通りである。クロックの手が回るに連れてこの手の
直ぐ前にあるクロックの面の半分は、現在の時間より進
んでいると定義され、このクロックの面の他の半分は、
現在の時間よりも遅れていると定義される。さらに正確
にいえば、もしマッチ・レジスタの値が選択されたＴＣ
Ｒの値に対して８０００（１６進）以下の負でない１６
進数値を加えることによって得ることができれば（この
加算は、通常のモジュロＦＦＦＦプラス１（１６進）演
算にしたがって行われる）、そのときこの選択されたＴ
ＣＲの値はマッチ・レジスタの値と同等以上ではないと
いわれる。この関係が真である限り、比較器１３３は出
力を発生しない。もしこの関係が真でなければ、この選
択されたＴＣＲの値はマッチ・レジスタの値に対して同
等以上であるといわれ、比較器１３３はその出力をアサ
ートする。もしマッチ・レジスタの値がマッチ・レジス
タ１３２に書込まれ、この選択されたＴＣＲの値が既に
マッチ・レジスタの値に対して同等以上であれば、比較
器１３３は直ちにその出力をアサートする。このことは
重要であり、その結果、ピン１４０からの出力は照合機
能によってトリガされるべきであり、サービス・プロセ
ッサが比較値マッチ・レジスタ１３２に「非常に遅くな
ってから」書込んだために「失われる」が、ピン１４０
からの出力は遅れて実行され、完全に失われるわけでは
ない。

従来技術のタイマは、一般的に同等な比較器を使用し、
その結果、このタイマを使用するために書込まれたソフ
トウェアは照合値を書込む前に、ＴＣＲ値が大き過ぎな
いかを先ずチェックしなければならない。本発明による
タイマ・チャンネルの上述した機能性はこの問題を緩和
している。

上述した同等以上の比較機能を８０００（１６進）以外
の値で定義することが可能である。この数字は、８００
０（１６進）が使用している１６ビットカウンタのＦＦ
ＦＦ（１６進）の全体の幅の１／２であるためにこの好
適な実施例で選ばれている。これによって、ＴＣＲの全
範囲の半分に等しいサイズの「窓」が効率的に生みださ
れ、照合値が即時の出力を導出しないでＴＣＲへ書き込
まれる所定の用途に対して選択された特定の数は、使用
されているカウンタの全範囲と所望の窓のサイズによっ
て決まる。

第５図は本発明を実施するための好適な実施例の主要な
装置を図示したものである。コンパレータ１３３が転送
ゲート１３７により選択されたタイマ基準信号（ＴＣＲ
１またはＴＣＲ２）の１つがマッチ・レジスタ１３２の
値より大きいかあるいはこれに等しくなった場合、マッ
チ事象が起こる。転送ゲート１３７はタイマ・ベース・
コントロール１と名付けられた制御信号によりサービス
・プロセッサによって制御される。コンパレータ１３３
からの出力信号は、それ自体としてはマッチ認識ラッチ
１５０を設定するには十分な条件ではない。ＡＮＤゲー
ト１５５に対する入力はすべてマッチ認識ラッチ１５５
が設定される前にアサートされなければならない。

コンパレータ１３３の出力に加えて、ＡＮＤゲート１５
５に対する入力はインバータ１５６、マッチ認識ラッチ
・イネーブル・ラッチ１５７、ＮＡＮＤゲート１６０の
出力を含む。本発明に最も関連があるのは、ＮＡＮＤゲ
ート１６０およびマッチ認識ラッチ・イネーブル・ラッ
チの出力である。

ＮＡＮＤゲート１６０の出力は完全にサービス・プロセ
ッサの制御下にある。要約すれば、サービス・プロセッ
サは、現在サービスを受けているチャンネルがチャンネ
ルにサービスを行っているプリミティブによって別の指
令を与えられるまで当該チャンネルにおいてマッチが禁
止されることを「仮定」している。サービス・プロセッ
サが新しいチャンネルにサービスを開始する場合には、
必ずタイマ・チャンネルすべてにより共有されているマ
ッチ・イネーブル・ラッチ１６１がサービス・プロセッ
サを始動する設定信号により設定される。チャンネルの
サービス中にサービス・プロセッサによって実行される
マイクロプログラムすなわちプリミティブから指令が出
た場合にのみ、サービス・プロセッサはマッチ・イネー
ブル・ラッチ１６１をクリアする。これはラッチ１６１
のリセット入力に接続されているマッチ・イネーブル信
号をアサートすることにより行われる。（サービス・プ
ロセッサが使用されていない場合にはマイクロエンジン
からくるマッチ・イネーブル信号もアサートされ、マッ
チが可能となる。）好適実施例においては、ラッチ１２
１がチャンネルのサービス中に再設定されるかどうかを
決定する制御ビットが入口点すなわちチャンネルのサー
ビス中にフェッチされた最初のマイクロ命令の一部とな
っている。

ＮＡＮＤゲート１６０はチャンネル間では共有されてい
ないが、現在サービスを受けているチャンネルを除いた
すべてのチャンネルに関して、マッチ・イネーブル・ラ
ッチ１６１によって生成されるマッチ禁止信号を「濾
過」するのに役立つ。ＮＡＮＤゲートに対する第２入力
は現在サービスを受けているチャンネルについてのみ有
効な制御信号によってサービスされるチャンネルである
（すなわちチャンネル・レジスタ８７の内容から引き出
される）。したがって、その他すべてのチャンネルに関
しては、マッチ・イネーブル・ラッチ１６１のマッチ禁
止出力はＮＡＮＤゲート１６０によってマスクされる。
現在サービスされているチャンネルについては、ＮＡＮ
Ｄゲート１６０の出力はマッチ・イネーブル・ラッチ１
６１の出力によって制御される。

説明した装置はサービスされているチャンネルに選択的
に可能あるいは不能マッチを与える能力を有するサービ
ス・プロセッサを提供する。たとえば、もしマッチ・レ
ジスタ１３２を特に更新するプリミティブに書き込みを
行っているとすると、サービスされているチャンネルの
マッチをまず禁止する必要があろう。コンパレータ１３
２はコンパレータより大きいかこれに等しいから、マッ
チ・イネーブル・ラッチ１６１の禁止効果により、マッ
チがまったく見逃がされてしまうことはない。マッチが
禁止されている間に選択したＴＣＲのカウントがマッチ
・レジスタ１３２の内容を通過する場合には、当該チャ
ンネルがもはやサービスを受けずマッチが再び可能とな
るまでマッチ認識ラッチ１５０の設定が遅れるだけであ
る。

前記で説明したプログラム可能なマッチ禁止特性に加え
て、第５図に図示したタイマ・チャンネルは単一のマッ
チ・レジスタの値に対する複数のマッチを防止する特性
を備えている。選択したＴＣＲが循環し、再び元の所望
したマッチ事象後にマッチ・レジスタの値より大きいか
これに等しくなるにしたがって、複数のマッチが起こる
こともありえる。

このような複数のマッチに関連した潜在的な問題を回避
するために、ＭＲＬイネーブル・ラッチ１５７が備えら
れている。タイム・マッチ認識ラッチ１５０が設定され
るごとに、当該ラッチの出力が同時にＭＲＬイネーブル
・ラッチ１５７をクリアあるいはニゲートする。これに
よりＡＮＤゲート１５５に対する入力の１つがニゲート
され、マッチ認識ラッチ１５０が再びアサートされるの
が防止される。ＭＲＬイネーブル・ラッチ１５７を設定
し、したがってマッチを可能とするための唯一のメカニ
ズムは同一の制御信号によって可能となり、この制御信
号を手段としてサービス・プロセッサはマッチ・レジス
タ１３２をロードする。つまり、マッチ・レジスタが再
びロードされなければ、一回のマッチに続いてマッチは
起こらない。

開示した実施例は改良されたタイマ・チャンネルを提供
し、それはこのような複数のタイマ・チャンネルおよび
サービス・プロセッサからなるシステムで使用するのに
特に適している。しかし、本発明の範囲はこのようなシ
ステムに限定されるものでないことは確かである。開示
した装置は、あるチャンネルがサービスを受けている間
にマッチ事象を認識するかしないかをサービス・プロセ
ッサのプログラマによって選択できるメカニズムを備え
ている。さらに、複数マッチ禁止能力を備えている。

本発明は好適な実施例において開示されたが、本発明に
対する様々な修正、変更は当業者にとって明確であり、
本発明の請求の範囲およびその精神に含まれる。

【図面の簡単な説明】

第１図は、シングルチップ・マイクロコンピュータのブ
ロツク図であり、この一部が本発明の好適な実施例であ
る。 第２Ａ図〜第２Ｂ図は、本発明の好適な実施例を構成す
るタイマのメモリ・マップを示す図である。 第３図は、好適な実施例のタイマの主要要素を示すブロ
ツク図である。 第４Ａ図〜第４Ｄ図は、好適な実施例のタイマの構造を
示す詳細ブロツク図である。 第４Ｅ図は第４Ａ図〜第４Ｄ図に記載された各ブロツク
図の接続関係を説明するための図である。 第５図は、好適な実施例によるタイマ・チャンネルの構
造を示す詳細ブロツク図である。 １０……マイクロコンピュータ、１３……シリアル・イ
ンターフェース、１２……ＩＭＢ、１４……記憶装置、
１５……タイマ、１６……シリアル・インテグレーショ
ン・モジュール、２０……サービス・プロセッサ、チャ
ンネル……２１ａ−２１ｐ、２３……サービス・バス、
２４……イベント・レジスタ・バス、２４、２５……タ
イマ・レジスタ・カウント・バス

フロントページの続き (72)発明者 ダニエル・エヌ・デブリトー アメリカ合衆国オレゴン州コーバリス、ア パートメント・ナンバー85、ノースウエス ト・ウィザム・ヒル・ドライブ4014 (56)参考文献 特開 昭58−48167（ＪＰ，Ａ) トランジスタ技術 1980 11月号 Ｐ. 302〜309

Claims (3)

【特許請求の範囲】
1. 【請求項１】デジタル・データ・プロセッサ及びタイマ
   ・サブシステムから構成されるデジタル・データ処理装
   置において、前記タイマ・サブシステムは、さらに、 第１マルチビット・タイミング基準信号を供給するフリ
   ーランニング・マルチビット・タイマと、 入力および出力を有するマッチ・レジスタと、 前記デジタル・データ・プロセッサの制御下でマルチビ
   ット・デジタル値をマッチ・レジスタに転送するマッチ
   ・レジスタ・ロード手段と、 前記マッチ・レジスタの出力に結合された第１入力，前
   記第１マルチビット・タイミング基準信号を受信するた
   めに結合された第２入力，及び，前記マッチ・レジスタ
   に収容された前記マルチビット値と前記第１マルチビッ
   ト・タイミング基準信号との間に予め定める関係が生じ
   ると比較信号を供給する出力を有するマルチビット比較
   器と、 前記マルチビット比較器の出力に結合された第１入力，
   ディセーブル信号を受信するために結合された第２入
   力，及び，前記ディセーブル信号が活性でない間に前記
   マルチビット比較器の比較信号出力が活性になる場合マ
   ッチ認識信号を供給し、前記ディセーブル信号が活性で
   ある間に前記マルチビット比較器の比較信号出力が活性
   になる場合前記マッチ認識信号を供給しない出力を有す
   るマッチ認識ラッチ論理と、 前記マッチ認識ラッチ論理から前記マッチ認識信号を受
   信するために結合された入力，及び，前記デジタル・デ
   ータ処理装置の外部端子に結合された出力を有し、前記
   マッチ認識信号の受信に応答して前記外部端子に予め選
   択された信号を供給するピン制御論理と、から構成さ
   れ、 前記マルチビット比較器は、前記第１マルチビット・タ
   イミング基準信号が前記マッチ・レジスタに収容された
   前記マルチビット値に等しいかあるいはそれより大きい
   場合、前記比較信号を供給し、 前記マッチ認識ラッチ論理の前記マッチ認識信号出力
   は、前記マッチ認識ラッチ論理の前記ディセーブル入力
   に結合され、前記マッチ・レジスタに収容された選択さ
   れたマルチ・ビット値は前記比較器によって供給される
   多くの比較信号を形成するが、前記外部端子に供給され
   る前記予め選択された信号の単一の瞬時を形成すること
   を特徴とするデジタル・データ処理装置。
2. 【請求項２】前記マッチ・レジスタ・ロード手段の動作
   は、マルチビット・デジタル値が前記マッチ・レジスタ
   に転送される毎に、前記マッチ認識ラッチ論理のディセ
   ーブル入力をニゲートするために前記マッチ認識ラッチ
   論理に結合されることを特徴とする請求項１記載のデジ
   タル・データ処理装置。
3. 【請求項３】前記マッチ・レジスタ・ロード手段は、さ
   らに、前記デジタル・データ・プロセッサの出力に結合
   された第２ディセーブル入力からなることを特徴とする
   請求項２記載のデジタル・データ処理装置。