JPH02252010A - マッチ認識特性を持つタイマ・チャンネル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （関連出願の参照） 本出願は、全て本出願と同日に出願された下記の米国特
許出願と関連する。

米国特許出願筒２３３．７８６号（モトローラ社参照番
＠　５Ｃ−００４８８Ａ）、名称「チャンネル間の通信
機能を有する専用サービス・プロセッサ」；米国特許出
願筒２３４．１０２号（モトローラ社参照番号５Ｇ−０
０４９３Ａ）、名称「サブルーチンからのフレキシブル
・リターンを有するプロセッサ」；米国特許出願筒２３
４，１０３　＠　（モトローラ社参照番＠５Ｃ−００４
９５Ａ）、名称「マルチ・タイマ基Ｑ＝機能を有するタ
イマ・チャンネル」； 米国特許出願筒２３４．１０４号（モトローラ社参照番
号５Ｃ−００４９６Ａ）、名称［マルチ・チャンネルと
専用サービス・プロセッサとを有する集積回路タイマ；
および 米国特許出願筒２３４，１１０　＠　（モトローラ社参
照番号５Ｃ−００４９８Ａ）、名称「マルチ・チャンネ
ル・タイマに使用するタイマ・チャンネル」。

（産業上の利用分野） 本発明は一般にマツチ認識特性を持つタイマ・チャンネ
ルに関する。特に本発明と関連するタイマ・チャンネル
では、タイマーチャンネルにサービスが行なわれる間の
サービス・プロセッサによるマツチ事象の認識が可能あ
るいは不能となり、単一のマツチ値に対する複数のマツ
チが防止される。

（従来の技術および発明が解決しようとする課題） マイクロコンピュータのサブシステムによって行なわれ
る基本機能の一つが「マツチ」である。

マツチ事象は一般にフリー・ランニング・カウンタの値
がレジスタに記憶された値に一致する場合に起こる事象
として定義される。最も一般的には、従来技術によるサ
ブシステムは出力ピンにおいてあらかじめ選択された信
号の遷移をトリガするかあるいはホスト・プロセッサの
割り込みあるいはその両方を行なうことによってマツチ
事象に応答する。

従来技術のサブシステムにおけるマツチ事象の設定およ
び発生は比較的容易である。タイマ・サブシステムがイ
ネーブルである場合には必ずカウンタとレジスタの値の
各マツチが指定した結果を生む。マッチ・レジスタに所
望の値を書き込み、タイマをイネーブルとするだけでよ
い。

このような単純なマツチ発生ロジックは本発明の好適実
施例のような複数チャンネルの自律タイマ・サブシステ
ムの状況ではいくつかの欠点を持っている。サービス・
プロセッサによるタイマ・チャンネルのサービス中に起
きる潜在的なマツチ発生およびカウンタが連続的に循環
する場合に起こる単一の値に対する複数のマツチなどの
問題を解決しなければならない。

したがって、タイマ・サブシステムに使用するタイマ・
チャンネルの改善を行なうことが本発明の目的である。

（課題を解決するための手段） 本発明の前記目的およびその他の目的また特徴はタイマ
装置により生まれるが、このタイマ装置は、マッチ・レ
ジスタ；マツチ会レジスタに接続された第１入力および
第１タイミング基準信号源に接続された第２入力を有す
るコンパレータであって、マッチ・レジスタの内容と第
１タイミング基準信号との間にあらかじめ定められたる
関係が生じた場合に出力を導出するコンパレータ：マツ
チ認識ラッチ；コンパレータの出力に応答してマツチ認
識ラッチをあらかじめ定められた第１状態に設定するた
めの第１ロジック手段および第１ロジック手段を不能と
するための第２ロジック手段よりなる。

本発明のこれらの目的およびその他の目的また特徴は図
面とともに下記の詳細な説明から明らかとなろう。

（以下余白） （実施例） ［アサ−１＝　（ａｓｓｅｒ［）Ｊ　Ｕ　ニゲ−ｔ＝　
（ｎｅｏａｔｅ）　Ｊという用語およびこれらの用語の
種々の文法的な形態が、「アクティブＨ」と「アクティ
ブＬ」という論理信号を混合して取扱う場合の混乱を回
避するため、ここで使用される。「アザート」は論理信
号またはレジスタ・ビットをそのアクチブな状態に、ま
たは論理的に真の状態に置くために使用される。「二ゲ
ート」は論理信号またはレジスタピットをその非アクチ
ブの状態即ち論理的に偽の状態に置くために使用される
。

第１図は、マイクロコンビコータを示しその一部が本発
明の好適な実施例である。マイクロフンピユータ１０は
、単一の集積回路として製作されることを意図し、中央
処理装置（ＣＰｔＪ）１１、内部モジュール・バス（Ｉ
ＭＢ）１２、シリアル・インターフェース１３、メモリ
・モジュール１４、タイマ１５およびシステム・インテ
グレーション・モジュール（ＳＩＭ＞１６によって構成
される。ＣＰＵ１１、シリアル・インターフェース１３
、メモリ１４、タイマ１５およびＳＩＭｌＧの各々は、
アドレス、データおよび制御情報を交換する目的のため
、ＩＭＢ１２と双方向に接続される。さらに、タイマ１
５はエミュレーション・バス１７によってメモリ１４に
双方向に接続されるが、その目的は以下の議論によって
さらに明確となるであろう。

シリアル・インターフェース１３とタイマ１５は、各々
マイクロフンピユータ１０の外部デバイスと通信を行う
ため多数のビンまたはコネクタに接続される。さらに、
５１Ｍ１６は、外部バスを構成する多数のビンに接続さ
れる。

タイマ１５は、本発明の好適な実施例を構成するが、比
較的自立的なモジュールである。タイマ１５の目的は、
できるだけＣＰＵ１１の介在を少なくして、マイクロコ
ンピュータ１０の要求するタイミング・タスクの全てを
実行することである。

マイクロコンピュータ１０によって要求される可能性の
あるタイミング・タスクの例には、自動車エンジンの点
火および燃料噴射タイミング、電子カメラのシャッタの
タイミング等がある。本発明の好適な実施例は、タイマ
１５をマイクロコンピュータと関連させているが、説明
される原理はスタンド・アローン（Ｓｔａｎｄ−ａｌｏ
ｎｅ　）型のタイマ・モジュールに対する関係をも含め
て、その他の関係に対しても容易に適用することが可能
である。

タイマ１５は、２つのクロック・ソースからのクロック
を基準として使用プ“ることができる。両方のクロック
・ソースは、タイマ・カウント・レジスタ＃１　（ＴＣ
Ｒｌ）とタイマ・カウント・レジスタ＃２　（ＴＣＲ２
）とそれぞれ呼ぶフリー・ランニング（ｆ　ｒｅｅ−ｒ
ｕｎｎ　ｉ　ｎｇ　）カウンタ・レジスタの形態をとる
。ＴＣＲｌは、・マイクロコンピュータ１０のシステム
・クロックと関連する内部クロック・ソースによってク
ロックされる。ＴＣＲ２は、ビンからマイクロコンピュ
ータ１０に供給される外部ソースまたは外部ソース・ビ
ンに現われる信号によってゲートされる内部ソースのい
ずれかによってクロックされる。

この好適な実施例では、タイマ１５は１６個のタイマ「
チャンネル」を有し、これらの各々はそれ自身のビンを
有している。タイマ・イベントの２つの基本的なタイプ
は、好適な実施例のシステムから理解されるようにマツ
チ・イベントと捕捉イベントである。マツチン・イベン
トは基本的に出力機能であり、捕捉イベントは基本的に
入力職能である。マツチ・イベントは、２つのタイマ・
カウント・レジスタの一方のカウント値が選択されたタ
イマ・チャンネルの一方のレジスタに記憶されている値
と所定の関係を有する場合に発生する。捕捉イベントは
、予め定義された遷移がタイマ・チャンネルと関連する
ビンにおいて検出され、タイマ・カウント・レジスタの
１つの瞬時的なカウントの「捕捉」をそのタイマ・チャ
ンネルのレジスタにトリガする場合に発生する。種々の
タイマ・チャンネルの機能の詳細はさらに下記で説明す
る。

ＣＰＵ１１は、「ホストＪ　ＣＰＵと呼ぶ場合がある。

これとの関連でタイマ１５は、ＣＰｕ１１に制御されて
動作し、このタイマ１５の・一定のイニシャライゼーシ
ョンおよびその他の機能はＣＰＵ１１によって行われる
。ホストＣＰＵは、この好適な実施例では、タイマ１５
と同様に同じ集積回路上に設けられているが、本発明の
原理を実行するためにこれが要求されている訳ではない
。

タイマ１５の一定の機能は、ＩＭＢ１２の信号と機能の
詳細を参照することによってのみ明確に理解することが
できる。したがって、下記の第１表はＩＭＢ１２のこれ
らの機能を要約している。

ＩＭＢ１２は、周知のマイクロプロセッサおよび本発明
の譲受人から入手可能でおるマイクロコンピュータのバ
スと多くの点で類似し、これとの関係で最もよく理解す
ることのできる。表における信号の方向はタイマ１５内
のそれらの機能に関連して定義される。

バス データ・ バス 機能 コード クロック サイクル・ スタート （以下余白） アドレス・ ストローブ 第１表 ＤＤＲ２３ アドレス・バス ＡＴＡＯ− ＡＴＡＩ５ バス・サイジング付１６ ビット・データ・バス ＣＯ− Ｃ２ ＣＰＵ状態とアドレス 空間を識別 レジスタ配置指示 ＬＯＣＫ マスク・システム・ クロック ＹＳ ＩＭＢサイクルの スタート指示 ｓ 有効なアドレスの 指示 入出力 入力 入力 入力 入力 転送 サイズ アドレス 確認 第　１　表（続き） 匡」Ｌ名 指示 ブレーク ポイント 要求 ＩＺＯ− ＩＺＩ 転送バイト数 入力 ブレーク ポイント 確認 ＡＡＣに 選択スレーブ・モジュ　　出力 −ルによってアサート システム・ リセット マスク・ リセット 第　１　表（続き） １髪Ｌ　皿−一一一一一一皿 ＫＰＴ 現在のバス・サイクル にブレークポイントの 挿入をＣＰＵに要求 ＲＥＥＺＥ デバッグ◆モード・ エントリをＣＰＵが 確認 ＹＳＲ３Ｔ ＣＰＵ制御下での システムの「ソフト」 リセット ）１ｓＴＲ３Ｔ 外部制御下での 「ハード」リセット エラー バス・サイクルを終了 の停止指示 割込要求　　　ＩＲＱＩ− レベル　　　　ＩＲＱ７ ＣＰＵに優先順位 付き割込要求 割込 属性 オート ベクトル ＩＡＲＢＯ−割込属性 ＩＡＲＢＩ　　　　識別線 ＶＥＣ 割込確認サイクル中に オートベクトル機能を イネーブル 方−血 出力 入力 入力 入力 入力 入出力 第１表（続き） 「方向」の澗でアスタリスク（＊）を付けたＩＭＢの信
号は、タイマ１５によって使用されない。

以下で説明するにうに、タイマ］５はＩＭＢに対してス
レーブ・オンリ・インターフェースを有し、したがって
一定の信号を使用することを要求しない。

マイクロコンピュータ１０のその伯の一定の機能は、同
時係属中の米国特許出願用１１５，４７９＠の主題であ
る。そこで特許の請求をしている発明は、好適な実施例
の共通な関係を除いて、本発明とは関係がない。

ＣＰＵ１１から見れば、タイマ１５はＣＰＵ１１のメモ
リマツプ内の多数のロケーションとして存在している。

′７Ｊ′なわち、ＣＰｔＪｌｌは、これらのメモリ・ロ
ケーションに位置しているタイマ・レジスタに読出（）
、自込みを行うことによって、排他的ではないが、主と
してタイマ１５と相互作用を行う。第２Δ図および第２
Ｂ図は、タイマ・レジスタのロケーションと名称を示す
。アト１ノスは１６進の形で示され、ファンクション・
コード・ビットは２進の形で示されている。これらのレ
ジスタのいくつかは下記でざらに詳しく説明するが、以
下の説明はその各々の機能を要約している。

なお、下記の簡単な説明は、ホストＣＰＵの立場から見
たものである。タイマ１５による種々のタイマ・レジス
タに対するアクセスは、下記の説明に含まれていない。

本発明に関連のある部分の詳細は後に説明する。

ＣＰＵＩＩのスーパバイザ・アドレス・スペース内に専
ら存在するモジュール・フンフィギュレーシコン・レジ
スタ（ファンクション・コード・ビット１０１によって
示される）は、タイマ１５に一定の属性を規定する６ビ
ツト領域を有している。これらの属性は、割込みアービ
トレイションＩＤ、一定の他のレジスタのスーパーバイ
ザ／ユーザ・アドレス空間ロケーション、停止条件フラ
グ、停止制御ビット、ＴＣＲ２ソース制御ピット、エミ
ューレーシコン・モード制御ビット、ＴＣＲ１プリスケ
ーラ（ｐｒｅ−ｓｃａｌｅｒ）制御ピッＩ〜、およびＴ
ＣＲ２プリスケーラ制御ビットである。

モジュール・テスト・１．ノジスタは、本発明と関係し
ないタイマ１５のテス１−・モードの局面をυｊ御する
ビット領域を有（）ている。

開発支援制御１ノジスタは、タイマ１５とＣＰｔＪｌｌ
の開発支援機能との相互作用を決定する多数のビット領
域を有している。同様に、開発支援ステータス・レジス
タは、これらの開発支援機能機能に対してタイマ１５の
ステータスとのみ関連している。これらの機能は、本発
明とは関係していない。

ＣＰＵＩＩの開発支援機能の詳細は、上述の米国特許出
願用１１５．４７９号に開示されている。

割込みレジスタは、２つのビット領域を有し、ＣＰｔ、
１１１に対してタイマ１５によって発生される２つの割
込み機能を決める。一方の領域は、タイマ１５によって
発生される全ての割込みに対１゛る割込みベクトルの最
上位４ビツトを規定する。

他方のビット領域は、タイマ１５によって発生される全
ての割込み（対する使先順位を規定する。

このビット領域をタイマ１５からの全ての割込みを不能
にするにうにセラ１−シ、タイマ１５からの割込みがＣ
ＰＵ１１に対して最高の優先順位となるようにこのビッ
ト領域をセットし、すなわちノンマスカブル割込、かつ
このビット領域をこれらの両極端の間の種々のレベルに
設定することが可能である。周知のように、割込み優先
権は、ＣＰＵ１１によって使用され、他の割込みソース
に対してタイマ割込みの相対的な優先権を決める。

位相割込みイネーブル・レジスタは、１６個の１ビツト
の領域を有し、１つの領域はタイマ１５の１６個の「チ
ャンネル」の各々に対応する。各ビット領域は、その状
態によって、このビット領域と関連するチャンネルに対
するサービスを行いながら、タイマ１５のサービス・プ
ロセッサによる割込みの発生を可能または不能にする（
以下の第３図の議論を参照のこと）。

４つのチャンネル・プリミティブ選択レジスタは、１６
個の４ビツト領域を有し、タイマ１５内のサービス・プ
ロセッサが特定のチャンネルに対してサービスを行って
いる場合、１６個の可能なプリミティブまたはタイマ・
プログラムのいずれがこのサービス・プロセッサによっ
て実行されるべきであるかを決定する。１６個のビット
領域の各々は、１６個のタイマ・チャンネルの１つと連
動する。１つの領域内の４ビツトは、プロセッサがその
領域と関連するチャンネルに対してサービスを開始する
場合、サービス・プロセッサ内の制御用記憶装置に供給
されるアドレスの一部として使用される。そのアドレス
に応答して、制御用記憶装置に戻されるデータは、この
チャンネルをサービスしている間に実行されるべきプリ
ミティブに対するエントリ・ポイントまたは開始アドレ
スとして使用される。サービス・プロセッサの制御用記
憶装置は、１６個のチャンネルの各々に対して最高１６
個の異なったプリミティブと最高１６個のエントリ・ポ
イント（合計２５６個のエントリ・ポイント）を有する
ことができる。この制御用記憶装置の全体のサイズは固
定されているが、プリミティブ・コードとエントリ・ポ
イントの間の割当ては変化してもよい。即ち、合計２５
６個未満のエントリ・ポイントのロケーションを使用し
、より多くのプリミティブ・コードを含むように、「余
分の」記憶能力を使用することが可能である。

２つのホスト・シーケンス・レジスタは、モジュール・
コンフィギユレーション・レジスタのビット領域の１つ
に応じて、ＣＰＬＪｌｌのスーパーバイザまたは非制限
アドレス空間のいずれに存在してもよい。これは、ファ
ンクション・コード・ビットＸＯ１によって示され、こ
こで、Ｘはモジュール・コンフィギユレーション・レジ
スタの５ＵＰＶビツトによって決まる。ホスト・シーケ
ンス・レジスタは１６個の２ビツト領域から構成され、
それらの各１個は、１６個のタイマ・チャンネルの各々
に対応する。ホスト・シーケンスのビット領域は、ブラ
ンチ条件としてサービス・プロセッサに対して実行され
るプリミティブによって使用されるものであるが、必ず
しもこれによって使用されなくてもよい。すなわち、２
つのホスト・シーケンス・ビットの状態によって、プリ
ミティブ内の命令の流れを変更することが可能である。

２つのホストφサービス・リクエスト・レジスタは、１
６個の２ビツト領域から構成され、それらの各１個は、
各タイマ・チャンネルに対応する。

特定のビット領域に書き込みを行うことによって、ホス
トＣＰＬＪは、タイマ１５のサービス・プロセッサによ
るサービスを受けるタイマ・チャンネルの全てに対する
スケジュールを立てることができる。各チャンネルは、
ホスト・サービス・リクエスト・レジスタの１つに２ビ
ツトを有しているので、チャンネル当たり４つの可能な
値が存在する。

各チャンネルに対して要求することのできる３つの異な
った「タイプ」のサービスがあり、これらは４つの可能
な値のうちの３つに対応する。４番目の値は、ホストの
要求するサービスがスケジュールされないことを示す。

ホストの行うサービスに対する要求を示す３つの値は、
上述したプリミティブ選択ビットと同じ形で使用される
。ホスト・サービス・リクエスト・ビットは、エントリ
・ポイント・アドレスを得るために直接使用されないが
、他のチャンネルの条件ビットと一緒に符号化される。

２つのチャンネル優先レジスタは、１６個の２ピッ１−
＠域から構成され、各１個は名チャンネルに対応する。

各ビット領域は、その関連するチャンネルに対し４つの
可能な優先順位の１つを特定する。この優先順位は、い
くつかの競合するチャンネルのいずれが最初にサービス
を受【プるかを決めるため、タイマ１５のサービス・プ
ロセッサ内のスケジューラによって使用される。４つの
可能な優先順位には、不能、低位、中位および高位があ
る。サービス・スケジューラは、優先順位の低いチャン
ネルでも一定の時間がたてばサービスを受けられること
を保証するような方法で４ノ“−ビス・プロセッサの資
源を割り当てる。チャンネルの各々は、使用可能な優先
順位のいずれに対しても割当可能であり、１６チヤンネ
ルに対してどのような組み合わゼの優先順位を行うこと
も可能である。

位相割込み状況レジスタは、１６チヤンネルの各々に対
して１ビツトを有し、上で論じた位相割込みイネーブル
・ｌノジスタと関連する。サービス・プロセッサが特定
のチャンネルにサービスを行っている間ｋ、割込みを発
生させるべきであると決定プ゛ると、そのチャンネルに
対応する位相割込み状況レジスタのピッ１−は、アサ−
１・・される。もし位相割込みイネーブル・レジスタの
対応するヒツトがアサ−１′・されると、割込みが発生
する。もしそうでなければ、ステータス・ビットはアサ
ートされたままであるが、ホストＣＰｔＪに対して割込
みは発生しない。

リンク・レジスタは、１６個のタイマ・チャンネルの各
々に対１ノて、１ピッ］−を右づ′る。各ビットは、特
定のタイプのサービスに対する要求、リンク・サービス
に対する要求が、対応するチャンネルに対プるサービス
要求を行うため、アサートされていることを示す。

サービス許可ラッチ・レジスタは、１６個の１ビツト領
域を有する。各タイマ・チャンネルは、これらの領域の
１つと関連する。アサ−１−されると、このサービス許
可ラッチ・レジスタの１つのヒツトは、関連するチャン
ネルがサービス・プロセッサによるサービスを行うため
に［タイム・スロットＪが与えられたことを示す。この
レジスタのビットは、サービス・プロセッサの資源を割
り当てる過程で、サービス・プロセッサ内のスケジュー
ラによって使用される。

復号化チャンネル数レジスタは、各タイマ・チャンネル
に対して、１ビツト領域を有し、これがアサ−１゛・さ
れると、サービス・プロセッサが新しいチャンネルに対
してサービスを開始した場合、それは復号チャンネル数
レジスタで示されたチャンネルに対するサービスを行っ
たことを示ず。このチャンネルに対１−る見出しは、た
とえ実行中のプリミティブがサービス・プロセッサによ
って実際に制御されているチャンネルの見出しを変更す
るＦチャンネル変更」機能を実行しても、一定のままで
ある。

ホストＣＰｔＪから見た場合、タイマ１５の残りのメモ
リ・マツプは多数のチャンネル・パラメータ・レジスタ
によって構成される。１６個のタイマ・チャンネルの各
々は、これに対１）で専用化された６個のパラメータ・
レジスタを有する。以下で詳細に説明するようにこれら
のパラメータ・レジスタは、これを介してホストｃｐｕ
とタイマ１５とが相互に情報を提供する共有のワーク・
スペースとして使用される。

第３図は、マイクロコンピュータ１０の残りの部分から
分離された状態のタイマ１５を示す。タイマ１５の主要
な機能部品は、サービス・プロセッサ２０、ＣＨＯ−Ｃ
Ｈ１５とも名付けられている１６個のタイマ・チャンネ
ル２１ａ−２１！：）、およびバス・インターフェース
装置（ＢＩＵ）２２によって構成されると考えてもよい
。各タイマ・チャンネルはマイクロコンピュータ１０の
１つのビンに接続される。チャンネルＯは、ビンＴＰＯ
に接続され、チャンネル１はビンＴＰＩに接続される等
々である。マイク日］ンビコータでは一般的であるよう
に、これらのビ〕７・の名々は、タイマ１５とマイクロ
コンピコ−・夕１０のその他の機能との間で「共有され
る」ことが可能であるが、ここで説明する好適な実施例
では、そのような構成になっていない。

サービス・プロセッサ２０とチャンネル２１ａ−２１ｐ
との間の相互接続は、サービス・バス２３、イベント・
レジスタ（ＥＲ）バス２４タイマ・カウント・レジスタ
＃１　（ＴＣＲＩ）バス２５、タイマ・カウンタ・レジ
スタ＃２　（ＴＣＲ２）バス２６および多数の種々の制
御および状態線２７によって構成される。サービス・バ
ス２３は、サービス・プロセッサ２０のサービスを要求
するためチャンネル２１ａ−２１ｐによって使用される
。

ＥＲババス４は、各チャンネル内のイベント・レジスタ
の内容をサービス・プロセッサ２０に供給し、これらの
レジスタをサービス・プロセッサ２０からロードするた
めに使用される。２つのＴＣＰバスは、サービス・プロ
セッサ２０内に位置している２つのタイマ・カウント・
レジスタの現在の内容をチャンネル２１ａ−２１ｐに伝
達するために使用される。

ＢＩＵ２２は、１ＭＢ１２とサービス・プロセッサ２０
との間のインターフェースとして機能する。このような
バス・インターフェースの詳細は、本発明と関係するも
のではなく、技術上周知のものである。好適な実施例で
は、ＢＩＬＪ２２は「スレーブ・オンリー」のインター
フェースである。

すなわち、タイマ１５は１ＭＢ１２を介して、転送され
る情報を受信してもよいが、１ＭＢ１２上に転送を開始
することはできない。

以下で詳細に説明するように、サービス・プロセッサ２
０は制御用記憶装置を有する。この制御用記憶装置は、
サービス・プロセッナ２０によって実行される命令を有
するリード・オンリー・メモリ装置から構成される。好
適な実施例では、これはマスク・プログラマブルＲＯＭ
として提供される。当業者にとって明らかなように、こ
のような制御用記憶装置は、問題となる制御用記憶装置
に対してプログラムされるべきソフトウェアの開発を行
う。この問題に対処するため、エミュレーション・イン
ターフェース１７は、サービス・プロセッサ２０をメモ
リ１４に結合する。すなわち、サービス・プロセッサ２
０は制御用記憶装置に記憶されている命令の替わりに、
メモリ１４に記憶されている命令を実行することができ
る。好適な実施例では、メモリ１４はランダム・アクセ
ス・メモリ（ＲＡＭ）のような書き変え可能なメモリで
ある。エミュレーション・インターフェース１７は、ユ
ーザーがサービス・プロセッサ２０に対してプリミティ
ブを書込み、実行し、変更することを可能にする目的の
ため機能する。−度完全にデバッグされると、これらの
プリミティブは制御用記憶装置の別のバージョンに組み
込まれることができる。

ＴＣＲ２でカウントされる基準となる外部タイミング・
ソースは、サービス・プロセッサ２０に結合される。上
述したモジュール・コンフィギユレーション・レジスタ
のビットは、ＴＣＲ２がこの外部タイミング・ソースに
よってクロックされるかまたは内部タイミング基準によ
ってクロックされるかを制御する。

一般的にサービス・プロセッサ２０は、主としてＥＲバ
バス４と制御線２７を使用して、チャンネル２１ａ−２
１ｐを形成し、所定のタイミング・タスクを実行する。

チャンネル２１ａ−２１ｐは、命令通りにこれらのタス
クを実行し、時々、サービス・プロセッサ２０にサービ
スを要求することによって、イベントなどの発生をサー
ビス・プロセッサ２０に知らせる。サービス・プロセッ
サ２０は、もしそれが存在すれば、特定のチャンネルか
らのサービス要求に応答して、そのサービスを開始する
ためにどのようなアクションを取るべきかを決定する。

サービス・プロセッサ２０は、次に、そのホストＣＰＵ
　（この場合、ＣＰＵ１１）にしたがって、以下で更に
詳しく説明するように、実行するべきタイミング機能を
識別すると共に一定のその他のサービスを行う。サービ
ス・プロセッサ２０は、またホストＣＰＵに対する割込
み要求を独占的に発生する。好適な実施例では、この機
能はサービス・プロセッサ２０の制御用記憶装置にある
プログラムによって制御される。

ＴＣＲ１バスおよびＴＣＰ２バスは、１６個のチャンネ
ルの各１２に対（）て連続的（こ使用可能であり、各々
のタイマ・カウンタ・レジスタの新しい内容と共に所定
のスケジュールで更新される。同様に、１６個のチャン
ネルの各々は、いつでもサービス・バス２３を介してす
・〜ビス上＊をアサ−１−することができる。しかし、
ＥＲババス４と制御および状態線２７に関して、サービ
ス・ブ日ツセサ２０は、ある１つの時点にｊ５いて１６
個のチャンネルの１つのみと通信を行う。［Ｒバス２４
を介（〕で行われるイベント・レジスタの読み出しおよ
びこれに対する書き込みど制１３１１　ｊ’ｆ３よび状
態線２７上の種々の制御および状態信号はサービス・ブ
ロツセザ２０によってその時サービスが行われているそ
の１つのチャンネルに対してのみ有効である。必要な範
囲に対して、名ヂャンネル）ま制御線２７によってこれ
に与えられた制御情報をラッチし、サービス・プロセッ
サが他のチャンネルに対してサービスを行っている間こ
れを保持する。

リーービス・バス２３を介してチャンネルによって行わ
れるサービスに対する要求に加えて、サービス・ブロツ
セザ２０は、ホス［−ＣＰ　Ｕによって行われる（ナー
ビス要求（［対応する。上述（〕たホスＩ゛・・サービ
ス要求レジスタに適当な値を内ぎ込むことによって、ホ
ストＣＰＵは全ての特定のチャンネルに対するサービス
のスケジュール化を開始することができる。更に、サー
ビス・プロセッサ２０は、それ自身、以下詳細に説明ブ
ーるリンク・（）”−ビス要求別横を介してこのような
スケジュール化を行なうこともできる。

第４Ａないし第４Ｄ図は、第４Ｆ図に示すような相互関
係を有するが、タイマ１５の詳細な構成を示す。−膜内
に、第４Ａ図はサービス・プロセッサ２０（第３図）の
マイクロエンジンをボし、第４Ｂ図は、サービス・ブロ
ツセサ２０の実行ユニット・を示し、第４Ｃ図はタイマ
・チャンネルのハードウェアと装置の残りの部分に対す
る相互接続を示し、第４Ｄ図はバス・インターフェース
、１ノジスタおよびサービスのスケジューラを示す。

先ず第４Ａ図を参照して、マイクロエンジンの主要な機
能要素は、優先エンコーダ３０、インクリメンタ３１、
リターン・アドレス・レジスタ３２、マルチプレクサ３
３、マルチプレクサ・コン１−ロール３４、マイクロプ
ログラム・カウンタ３５、ＲＯＭ　１ｉＩＩ御記憶３６
、マルチプレクサ３７、マイ・クロ命令レジスタ３８、
マイクロ命令デコーダ３９、マルチプレクサ４０、ブラ
ンチＰＬＡ４１および投数のフラグ・レジスタ４２によ
って構成される。−膜内に、複数の可能なソースの中か
らマルチプレクサ３３によって選択されたマイクロ命令
アドレスは、マイクロプログラム・カウンタ３５にロー
ドされ、次にＲＯＭ制御記憶３６に供給される。このア
ドレスによって選択されたマイクロ命令は、ＲＯＭ制御
記憶３６によってマルチプレクサ３７を介してマイクロ
命令レジスタ３８に供給される。デコーダ３９は、次に
マイクロ命令レジスタ３８の内容を復号し、必要に応じ
てサービス・プロッセサ全体に制御信号を与える。

マイクロ命令デコーダ３９は、単一の装置として図示さ
れ、これからの制御信号がタイマの残り全体に対して供
給されるが、当業考はこの手順を変更することが有利で
あるかもしれないことを理解するであろう。マイクロ命
令レジスタ３Ｂから出力されるビット数は、デコード・
ロジック３９から出力される制御信号の数よりも少ない
ので、マイクロ命令レジスタ３８から６の出力をタイマ
全体に分配することが有利であるとともに、さまざまな
位置に配置された投数のデコーダを設けることが有利ど
なる。信号のルートを節約１゛ることとデコード論理を
復製プ゛ることとの二者択一関係は、複１な設計上の決
断であり、これはケースバイケースで行わなければなら
ない。

上で論じたエミュレーション・インターフェース（第１
図および第３図において参照番号１７）はこれらの図で
は、■ミュレーション線５０、メモリ・サイクル・スタ
ート線５１、マイクロ命令アドレス線５２およびマイク
ロ命令線５３によって構成される。エミュレーション線
５０の信号の状態によって命令され、エミュレーション
・モードが動作すると、ＲＡＭは線５２上のアドレスに
応答して線５３上にマイクロ命令を導出する。マルチブ
レクサ３７は、これらのマイクロ命令をＲＯＭ　ｉｔ！
Ｊ　ｉＵ記憶３６によって供給されたマイクロ命令の代
わりに選択して、ＲＡＭから導出されたマイクロ命令を
マイクロ命令レジスタ３８に供給する。エミュレーショ
ン線５０の状態は、モジｌ−ル・コンフィギユレーショ
ン・レジスタ内のエミュレーション・モード制御ビット
によって制御され、したがって、ホストＣＰＬＪの制御
下にある。

メモリ・サイクル・スタート信号は、単にシステム・ク
ロックから導き出されるタイミング信号である。

本発明を実現するのに必要な程度に第４Ａ図に示すマイ
クロエンジンの詳細な特徴と動作を理解できるよう、第
４Ａ図は、以下で更に十分な説明が行なわれる。

第４，８図には、サービス・プロセッサの実行ユニット
が描かれている。この実行ユニットは、２個の１６ビツ
ト双方向バス、すなわちＡバス６０とＢバス６１を有す
る。イベント・レジスタ転送レジスタ６３はＡバス６０
に対し双方向に接続される。同様に、タイマ・カウント
・レジスタ＃１６４とタイマ・カウンタ・レジスタ＃２
６５は、Ａバス６０に対し双方向に接続される。デクリ
メンタ６６は、Ａバス６０に対し双方向に接続される。

更に、デクリメンタ６６は、デクリメンタ・コントロー
ラ６７から制御入力を受けとり、線６８を介して第４Ａ
図のマルチプレクサ・コントローラ３４とマイクロプロ
グラム・カウンタ３５に出力を供給する。シフト・レジ
スタ６９はＡバス６０に対し双方向に接続され、かつＢ
バス６１に出力を与えるように接続される。シフト・レ
ジスタ６９は、シフタ７０から入力を受取るように接続
される。シフタ７０は、Ａバス６０に対し双方向に接続
される。

シフタ７０は、また演算ユニツｌ〜（ＡＵ）７１からの
入力を受取るように接続される。ＡｔＪ７１は、２つの
入力ラッチＡ１ｎ７２とＢ１ｎ７３ｈ）ら入力を受取る
。ラッチ７２と７３は、Ａバス６０とＢバス６１からそ
れぞれ入力を受取るように接続される。ＡＵ７１は、ブ
ランチＰＬＡ４１に多数のコンデイション・コード出力
を与える。

汎用アキュムレータ（Ａ＞７４は、Ａバス６０に対し双
方向に接続されると共に８バス６１に出力を与えるよう
に接続される。パラメータ・プリロード（ｐｒｅ−１ｏ
ａｄ　）レジスタ７５は、Ａバス６０に対し双方向に接
続されると共に８バス６１に出力を与えるように接続さ
れる。更に、このパラメータ・プリロード・レジスタ７
５は、線７６によって第４Ｃ図のチャネル制御ハードウ
ェアに出力を与えるように接続される。レジスタ７５は
、またマルチプレクサ７７に対し双方向に接続される。

データ人出力バツフ７（ＤＩＯＢ＞レジスタ７８は、Ａ
バス６０に対し双方向に接続されると共に８バス６１に
出力を与えるように接続される。

ＤＩＯＢ７Ｂは、またマルチプレクサ７７に対し双方向
に接続される。更に、ＤＩＯＢ７Ｂは、マルチプレクサ
７９に出力を与えるように接続され。

る。マルチプレクサ７９は、パラメータＲＡＭアドレス
・レジスタ８０に出力を与えるように接続される。

マルチプレクサ８５は、Ａバス６０からの入力と線８６
からの入力を受は取るが、この入力は第４Ｄ図のサービ
ス・スケジューラに源を発する。

マルチプレクサ８５の出力は、チャンネル・レジスタ８
７に入力として与えられる。チャンネル・レジスタ８７
は線２０１によってＡバス６０に出力を与えると共に線
８９によって第４Ｃ図のチャンネル制御ハードウェアに
出力を与えるように接続される。チャンネル・レジスタ
８７の内容によって、種々の制御信号とＥＲババスサイ
クルが、第４Ｃ図に示すチャンネル制御ハードウェアに
おいて、現在サービスを受けている特定のチャンネルの
方向に適切に方向づけられる。図示の装置にはサービス
プログラムあるいはプリミティブの実行中にそのチャン
ネルの見出しを変更する能力があるため、チャンネル・
レジスタ８７の内容は、第２Ａ図および第２Ｂ図と関連
して上で説明した復号されたチャンネル・ナンバ・レジ
スタの内容と必ずしも対応しない。後者のレジスタは現
在実行しているプリミティブが開始されたチャンネルの
児出１しを含み、一方ヂヤンネル・レジスタ８Ｊは現在
制御信号が与えられているチャンネルの見出しを含む。

この区別が本発明の理解にとって重要である範囲におい
て、下記でざらに完全に説明される。

リンク・レジスタ８８はＡバス６０から入力を受は取り
、デコーダ８９に出力を与えるように接続される。リン
ク・レジスタ８８の４ピッ１−はデコーダ８９によって
復号され、１６ビツトを発生するが、これらの各々はタ
イマ・チャンネルの１つと関連している。これらの１６
ビツトは線９０によって第４Ａ図のブランチＰＬＡ４１
と第４Ｄ図のサービス・スケジューラに接続される。リ
ンク・レジスタ８８は、サービス・プロセッサがリンク
・レジスタ８８に所望のチャンネルの見出しを出込むだ
けで、マイクロ命令によって制御されている全てのチャ
ンネルに対するサービスのスケジュールを作成すること
のできる手段を提供する。

リンク・レジスタ８８は、第２Ａ図と第２Ｂ図に関して
上述したリンク・レジスタとは別のものである。リンク
・レジスタ８８１沫、１ノジスタの児出しを右（）、こ
れに対１ノ、もしあるとづ゛ればサービス・プロセッサ
によってリンク・サービス要求がそのとき行われる。第
２Ａ図および第２Ｂ図に関連して上述したリンク・レジ
スタは、リンク・サービス要求が行われたということを
示し、まだこれに対する応答が行われていないことを示
す各チャンネルに対するフラグ・ビットを有（）ている
にすぎない。

本発朗を実現づ゛るのに必要な程度に第４Ｂ図に示す実
行ユニットの詳細な特徴と動作を理解できるよう、第４
Ｂ図は、以下で更に十分な説明が行なわれる。

第４Ｃ図は、チャンネル・ハードウェアが示されている
。１つのチャンネルの詳細な構成要素が図示され、第５
図を参照して以下で説明される。

タイマの残りの部分から見れば、チャンネル・ハードウ
ェアは、ここではＥＲＯ−ＥＲｌ　５の符号が付けられ
ている１６個のイベント・レジスタ、１６個のデコーダ
１００内の１つおよび制ｆ！ｆＪロジック１０１のブロ
ックによって構成されているように見える。ＴＣＲバス
の各々は、１６個のイベント・レジスタの各々に接続さ
れる。ＥＲＴＩノジスタ６３（第４Ｂ図）と双方向の通
信を行うＥＲババスデコーダ１００に接続される。この
手段によって、イベント・レジスタのいずれか１つと第
４Ｂ図に示り′実行ユニットとの間で値を転送すること
ができる。明らかなように、タイマ・カウント値は、実
行ユニットからイベント・レジスタに転送されてマツチ
・イベントを設定し、捕捉イベントに応答してイベント
・レジスタから実行ユニットに転送される。

チャンネル・レジスタ８７（第４Ｂ図）からの線８９は
、ロジック１０１を制御するために接続され、これに対
して現在サービスを受けているチャンネルを示す。制御
ロジック１０１は、またマイクロ命令デコーダ３９（第
４Ａ図）から直接またはマルチプレクサ１０２を介して
複数の入力を受ける。更に、制御ロジック１０１はブラ
ンチＰＬＡ４１（第４Ａ図）に出力を与える。最後に、
サービス・バス１０５は、制御ロジック１０１に対して
種々のチャンネルから第４Ｄ図のスケジューラにサービ
ス要求を伝達する手段を設ける。再び、チャンネル・ハ
ードウェアの機能は以下で詳細に説明される。

第４Ｄ図は、タイマのホスト・インターフェース部を示
ず。上で示されたように、Ｂ　Ｉ　ｔＪ　２２はＩＭＢ
に対して必要な従属専用のインターフェースを提供し、
ホストＣＰ　ｔＪがタイマのレジスタをアクセスするこ
とを可能にする。ＢＩＵ２２は、ＲＡＭバス１１０に対
し双方向に接続されパラメータＲＡＭアドレス・バス１
１１に出力を与えるように接続される。第４Ｄ図に示さ
れた装置の残りの部分は、スケジューラ１１２、システ
ム・レジスタ１１３、パラメータＲＡＭ１１４、プリミ
ティブ選択レジスタ１１５８よびホスト・サービス要求
レジスタ１１６によって構成され、これらは全てＲＡＭ
バス１１０と双方向に接続される。

スケジューラ１１２は、１６個のタイマ・チャ・ンネル
をサービス・プロセッサの資源に割当てる手段によって
構成される。図示のように、２個のチャンネル優先レジ
スタ、リンク・レジスタ、復号化チャンネル数レジスタ
およびサービス許可ラッチ・レジスタ（すべて第２Ａ図
と第２Ｂ図を参照して上述された）は、スケジューラ１
１２内に存在すると考えてよく、全てＲＡＭバス１１０
と双方向に接続される。

スケジューラ１１２は、マイクロ命令デコーダ３９から
１ビツトの入力を受取り、これは特定のチャンネルに対
するサービスが終了したことを示す。これはスケジュー
ラ１１２が保留中のいずれのサービス要求を次に実行す
るかを決定するプロセスが起動される。スケジューラ１
１２は、またマイクロ命令デコーダ３９に１ビツトの出
力を与え、いずれのチャンネルに対しても現在サービス
のスケジュールが立てられていないことを示し、これは
また「アイドル」状態と呼ばれる。

スケジューラ１１２は、４８ビツトによって構成される
サービス・バス１２０から入力を受けとるが、これは線
１０５からの１６ビツト、線９０を経由するデコーダ８
９からの１６ビツトおよびホスト・サービス要求レジス
タ１１６からの１６ビツトを結合することによって形成
される。これらの４８ビツトは、チャンネル・ハードウ
ェア自身が現在サービスを要求しているチャンネル、リ
ンク・レジスタ８８によって現在サービスが要求されて
いるチャンネルおよびホストサービス要求レジスタ１１
６によってサービスが要求されているチャンネルをそれ
ぞれ示す。スケジューラ１１２はこれらの入力を受入れ
、チャンネル優先レジスタの値によって示されるように
、サービスが要求されているチャンネルの相対的優先順
位を検討し、いずれのチャンネルが次にサービスされる
べきかを決める。選択されたチャンネルの４ビツトの指
定信号が、線８６を介してマルチプレクサ８５、プリミ
ティブ選択レジスタ１１５、およびホスト・サービス要
求レジスタ１１６に出力される。

上述したように、各チャンネルは、優先レジスタ内で対
応するビットによって割当てられた４つの優先順位の１
つを有している。サービスに対する要求が保留になって
いるチャンネルにスケジュールをたてるスケジューラ１
１２の計画は、低い優先順位のチャンネルでも最終的に
はサービスが受けられることを保証している。この特徴
は、他の機能をサービスするために必要とされる時間に
対して、いかなるタイミング機能も全く失われないこと
°を保証するために重要である。同じ優先順位のチャン
ネルの間では、スケジューラ１１２はサービスを順繰り
に割当てる。

スケジューラ１１２がサービスを行う新しいチャンネル
を選択する各状況（すなわち少なくとも１つのサービス
要求が保留中であって現在いずれのチャンネルもサービ
スされていない）はタイム・スロット境界と呼ばれる。

スケジューラ１１２によって使用される計画は、各７つ
の使用可能なタイム・スロットの内４つを高位の優先順
位に設定されたチャンネルに割当てられ、７つの内２つ
が中位の優先順位に設定されたチャンネルに割当てられ
、７つの内１つが低位の優先順位のチャンネルに割当て
られる。使用されている特定のシーケンスは、高位、中
位、高位、低位、高位、中位、高位である。もしタイム
・スロット境界において該当する優先順位のチャンネル
に保留中のサービス要求がなければ、スケジューラ１１
２は下記の計画に従って次の優先順位に進む。高位−中
位−低位、中位−高位−低位および低位−高位−中位。

スケジューラ１１２中には、各チャンネルに対するサー
ビス要求ラッチがあり、これはいずれのタイプのサービ
ス要求がそのチャンネルに対して保菌された場合でも必
らずセットされる。このラッチは、タイム・スロットが
そのチャンネルに対し割当てられた場合、スケジューラ
１１２によってクリアされ、サービスが終了するまで再
びアサートされることはない。これは、スロット間にア
イドル状態が無く他のチャンネルがベンディングのサー
ビス要求を有しているならば、いずれのチャンネルも２
つの連続したタイム・スロットに割当てられないことを
意味する。

同じ優先順位のチャンネルの場合、いずれかのヂＮ・ン
ネルが２度サービスを受ける前に、スケジューラ１１２
は、サービスを要求する全てのチャンネルにサービスが
受けられることを保証する。

同じ優先順位のチャンネルのグループでは、番号の一番
低いチャンネルが最初（こり−−ビスを受ける。

勿脆、限定された処理資源へのアクセスの要求が競合す
る場合の優先権の割当て計画は、周知のものでありこれ
は幅広く変化する。多くの他のこのＪ：うな計画が今こ
こで述べた計画に代替することが可能である。ここで開
示１）た計画は、タイマ・システムにとっては口利なも
のであると信じられるが、その理由は、こらが優先順位
の最も低い要求に対してさえサービスを保証するからで
ある。

パラメータＲＡＭ１１４は、１６個のタイマ・チャンネ
ルの各々に対して各１６１でツ１−幅の６個のパラメー
タ・１ノジスタによって偶成され、合計１９２バイトの
ＲＡＭを右する。パラメータＲＡＭ１１４は、ホスｔ−
ｃｐｕとサービス・プロセッサの両方がその中で読出１
ノおよび湛込みを行うことができるという意味で「デュ
アル・アクセス」であるが、これらの内の１つしか一時
にアクセス１゛ることができない。アドレス・マルヂブ
１／クザ１２２とデータ・マルチプレクサ１２３は、ザ
ーどス・１０セツザとホスＩ−ＣＰ　Ｕのいずれがアク
セスを行うかを選択する。ここで図示していない属性ロ
ジックが実際（［はいずれのバス・マスクがアクセス可
能かを決定する。アドレス・マルチブ１ノクザ１２２は
、アドレス・１ノジスタ８０からおよびパラメータＲＡ
Ｍアドレス・バス１１１を介してβＩＵ２２からアト１
／スを受取るために接続される。データ・マルチプレク
サ１２３は、ＲΔＮ４バス１１０とマルヂブ１ノクサ７
７に対し双方向に接続される。パラメータＲＡＭＩ　１
４にアクセスするために、サービス・プロセッサがアド
レスを発生する方法は、以下で本発明に関係する程度に
詳しく説明する。しかし、アドレスはチャンネル・レジ
スタ８７（第４Ｂ図参照）の現在の内容を直接基礎とし
であるいはオフセラ］へ値を加えることによって変更さ
れた内容にもとずいて発生できることに留意する必要が
ある。これらのアドレシング・モードは、その中でパラ
メータＲＡＭのアドレスが現在のチャンネルに関連して
特定されるが、サービス・プロセッサによる実行を意図
するプリミティブを作成する際に極めて大ぎなフレキシ
ビリイテイを提供する。

パラメータＲＡＭＩ　１４の工２計に際して他の重要な
面として、干渉性の問題がある。もしホスｌへＣＰＵが
、例えば、チャンネルＯによって使用するためパラメー
タＲＡＭ１１４に幾つかのパラメータをｙ込／νでいる
プロセスにあれば、全てではないが若干のパラメータが
書き込まれた後、サービス・プロセッサによって実行さ
れたサービス・ルーチンはこれらのパラメータを使用で
きないことということが大切である。マルチ・バイトで
は、逆の方向、すなわち、サービス・プロセッサからホ
ストＣＰＵに転送されているパラメータに同様の問題が
存在する。干渉性の問題を処理する方法には、技術上周
知の多くの異なった方法がある。

完全を期するため、好適な実施例で使用される干渉性に
対応する計画を以下で要約ｊノで説明する。

パラメータＲＡＭＩ　１４を溝成する１６ヒツ１へ・ワ
ードの１つ、この場合、チャンネルＯのパラメータ・レ
ジスタ５と指定されたワード（第２Ｂ図参照）は、干渉
データ制御１ノジスタ（ＣＤＣ：ｃｏｈｅｒｅｎｔ　ｄ
ａｔａ　ｃｏｒｎｔｒｏｆ　）と（）て使用されるにう
に指定される。このレジスタのビット１５はセマフ１−
ビット（ｓｅｍａｐｈｏｆｅ　ｂｉｔ）として使用され
る。

サービス・プロセッサまたはホスｌ−ＣＰ　Ｕのいずれ
かがパラメータＲΔＭ１１４にアクセスすることを希望
する場合、このセマフｔ・ピッ１−が先ずヂエックされ
、もしこれがセラ１−されているならば、セマフΔ・ピ
ッｌ−がクリアされるまで、干渉データ（ＣＯｌｌｅｒ
ｅｎｔ　ｄａｔａ）の転送に使用されるこれらのロケー
ションに対するアクセスは保留される。

可能なバス・マスクの１つが干渉転送（ＣＯｈｅｒｅｎ
ｔｔｒａｎｓｆｅｒ’）を行うことを希望すれば、これ
は先ずセマフガー・ピッｌ−をセラｈし、次にこの転送
を実行し、次にこのセマフ４・ピッ（−をクリアする。

この計画が実行されることを知るため、ホストＣＰｔＪ
とサービス・プロセッサとの両方によって実行されるプ
ログラムを書くことはプログラマに委ねられている。

ビット１４は、３つまたは４つのパラメータ（各１６ビ
ツト）が干渉的に転送されるべきであることを指示する
モード・ビットである。もし３つのパラメータが転送さ
れるべきであれば、チャンネル１のパラメータ・レジス
タＯ−２として指定されたワードが保護されたロケーシ
ョンとして使用される。もし４つのパラメータが転送さ
れるべきであれば、チャンネル１のパラメータ・レジス
タ３がまた使用される。

好適な実施例で使用される干渉性に対する計画のこれ以
上の詳細はここでは重要でないが、その理由は、その問
題とその可能な解決法の多くが、当業者にとって周知の
もであるからである。

プリミティブ選択レジスタ１１５は、上述した４個のチ
ャンネル・プリミティブ選択レジスタによって構成され
る。これらのレジスタは、ＲＡＭバス１１０に対し双方
向に接続され、また線８６からサービスを受けているチ
ャンネルを示す入力を受ける。チャンネル・プリミティ
ブ選択レジスタの出力は、マイクロエンジンのプリミテ
ィブ選択・ロジックに与えられる。

ホスト・サービス要求レジスタ１１６は、上述した２つ
のホスト・サービス要求レジスタによって構成される。

ホスト・サービス要求レジスタ１１６は、ＲＡＭバス１
１０と双方向に接続され、サービス・バス１２０に１６
ビツトの出力を与える。上述したように、ホスト・サー
ビス要求レジスタ１１６は、現在サービスを受けている
チャンネルを指示するスケジューラ１１２から入力を受
は取る。更に、ホスト・サービス要求レジスタ１１６は
、ブランチＰＬＡ４１から入力を受取り、これに出力に
導出す。

第４Ｄ図のどこにも示されていない残りのレジスタは、
単にシステム・レジスタとして特徴づけられ、ブロック
１１３で示される。このグループに含まれるものには、
ブランチＰＬＡ４１に入力を与えるホスト・シーケンス
・レジスタがある。

モジュール・コンフィギユレーション・レジスタ、モジ
ュール・テスト・レジスタおよび位相割込みイネーブル
・レジスタのような他のレジスタは、割込み発生ロジッ
クのようなここに図示されていないタイマ・ロジックの
部分に出力を与える。

本発明を実現するために必要な範囲で第４Ｄ図に示すホ
スト・インターフェースとスケジューラ部分の詳細な特
徴と動作が以下で更に十分に説明されるであろう。

明らかなように、第４Ａ図−第４Ｄ図に示す装置は、開
示しているシステムと同程度に複雑なシステムの可能な
各論理回路構造を必ずしも含めることができない。しか
し、開示したタイマの全体の構造と機能は、説明した装
置から当業者にとって明らかである。

第５図は、単一のタイマ・チャンネルの制御バードウ゛
エアを示す。好適な実施例では、１６個のタイマ・チャ
ンネルの各々は、１つおきにあらゆる点で絶対的に同一
のものである。［チャンネル直交性Ｊ　　（ｃｈａｎｎ
ｅｌ　ｏｒｔｈｏｇｏｎａｌｉｔｙ）と呼ぶこのシステ
ムの特徴の１つの重要な面であるこの特徴は、１つのチ
ャンネルによって実行される全ての機能が、他のいずれ
のチャンネルによっても実行することができることを意
味する。したがって、第５図に示すハードウェアは、以
下で特に述べる項目を除いて、好適な実施例の１６個の
チャンネルの各々に対して同一のものである。

各タイマ・チャンネルのイベント・レジスタ１３０は、
捕捉レジスタ１３１、マッチ・レジスタ１３２および同
等以上比較器１３３によって実際に構成される。捕捉レ
ジスタ１３１は、転送ゲート１３４を介してＥＲババス
接続され、捕捉レジスタ１３１の内容がＥＲババス上ロ
ードされるのを可能にする。マッチ・レジスタ１３２は
、転送ゲート１３５を介してＥＲババス対し双方向に接
続される。捕捉レジスタ１３１は、転送ゲート１３６に
よってＴＣＲ１バスまたはＴＣＲ２バスのいずれかから
ロードされる。同じ転送ゲート１３７は比較器１３３へ
の一方の入力がＴＣＲ１バスであるかＴＣＲ２バスであ
るかを制御する。

比較器１３３に対する他方の入力は、常にマッチ・レジ
スタ１３２である。

第５図に示ター装置の他端において、このタイマ・チャ
ンネルに関連す′るビン１４０は、ビン制御ロジック１
４１のブロックに接続される。ビン制御ロジック１４１
は、ビン１４０が入力タイマ用のビンとして構成される
がまたは出力タイマ用のビンとして（＆成されるかを決
定する。ビン１４０が入力用のタイマのビンとし″″Ｃ
Ｃ構成る場合、ビン制御ロジック１４１は捕捉イベント
をｌ−リガ１゛る目的のために、正方向に向かう遷移、
負方向に向かう遷移またはいずれかの遷移を認識できる
ように構成する。出力用に構成され１．：場合、ビン制
御ロジック１４１は、マツチ・イベンＩ−の発生によっ
て、論理高１ノベルまたは論理低１．ノベルを発生し、
またはレベルの変化即ち１゛・グルするようにプログラ
ムすることができる。更に、マツチ・イベントの発生に
関係なく、土１ＩＪＳ　ＬＪだ３つの可能１４−のいず
れかを強！、ＩＪ的に発生させることが可能である。サ
ービス・プロセッサは、状態制御（それによってビンの
状態が「強制」される）、動作−リ御（それによって検
出ざ杓、るべき遷移ま１こは発生すべき１ノベルが選択
される）　ｉＪ３よびノ）面制御（それによってビンが
「入力」または「出力」として構成される）入力を介し
てビン制御ロジック１４１に対する制御を行い、その状
態を状態出力（こよって監視することができる。

遷移検出ラッチ１４５は、ビン制御１ｏシック１４１か
らの入力を受取るために接続される。ビン１４Ｏにおけ
る特定の遷移がロジック１４１によって検出された場合
、および：４：）ｔノビンが入力用に構成されている場
合、ラッチ１４５がセットされる。ラッチ１４５は、マ
イク０〕−ドの制御下でサービス・プロセッサによって
クリアまたはニゲ−１−されるａ以下℃更に説明する一
定の状況下では、遷移検出ラッチ１４５は連続的にニゲ
ートされる。

マツチ認識ラッチ１５０は、ビン制御ロジック１４１に
入力を与えるために接続される。もし、マッチ・レジス
タ１３２の内容がＴＣＰバスの選択された１つの状態と
「マツチ」し、かつその他の論理的条件が満足されれば
マツチ認識ラッチ１５０はセラｌ−される。このことが
発生し、かつもしビン１４０が出力用に構成されていれ
ば、選択された遷移がビン制御ロジック１４１によって
ビン１４０に発生づ−る。マツチ認識ラッチ１５０は、
マイクロフードの制御下でサービス・プロセッサによっ
て二ゲート・される。

遷移検出ラッチ１４５の出力は、第１０Ｒゲー１へ１４
６と第１ＡＮＤゲート１４７の入力に接続される。ＯＲ
ゲートの他方の入力は、マツチ認識ラッチ１５０の出力
である。ＯＲグー１−１４６の出力は、捕捉イベンＩ・
・ロジック１４８に接続される。捕捉イベン１へ・ロジ
ック１４８は、また２つのカウンタの一方（タイム・ベ
ース制御＃２）を示す制り１１信号を受取る。捕捉イベ
ンｌへ・ロジック１４８の出力は、転送グー１−１３６
に接続される。ＯＲゲート１４６の出ツノがアクティブ
になると、捕捉イベント・ロジック１４８は、タイム・
ベース制御＃２にしたがって、ＴＣＲＩバスまたはＴＣ
Ｒ２バスの現在の値を捕捉レジスタ１３１にロードさせ
る。明らかなように、捕促イベン１へは、遷移の検出ま
たはマツチ・イベンｌ−のいずれかによってトリガされ
る。

ＡＮＤゲート１４７の他方の入力は、ザーじス・プロセ
ッサの制御下にある制御信号ＭＴＳＲＥ［マツチ／遷移
サービス要求イネーブル（Ｈａｔｃｈ／Ｔｒａｎｓｉｔ
ｉｏｎ　５ｅｒｖｉｃｅ　Ｒｅｑｕｅｓｔ　Ｅｎａｂｌ
ｅ）］である、ＡＮＤゲー１−グー４７の出力は、ＴＤ
Ｌ［遷移検出ラッチ（Ｔｒａｎｓｉｔｉｏｎ　Ｄｅｔｅ
ｃ［Ｌａｔｃｈ　）　］と呼ばれる制御信号であり、サ
ービス・プロセッサのプランナＰＬＡに接続されると共
に第２ＯＲゲート１４９の１つの入力を構成する。ＯＲ
グー１＝　１４９の出力は、図示のチャンネルに対する
サービス要求信号であると考えてもよい。

第２ＡＮＤゲート１５１は、マツチ認識ラッチ１５０の
出力に接続された第１入力とＭＴＳＲＥ制御信号に接続
された第２入力を有する。ＡＮＤゲート１５１の出力は
、ＭＲＬ［マツチ認識ラッチ（Ｈａｔｃｈ　Ｒｅｃｏｇ
ｎｉｔｉｏｎ　Ｌａｔｃｈ　）　］と呼ばれる制御信号
を構成しサービス・プロセッサのプランヂＰＬＡに接続
されるとともにＯＲゲート１４９の入力でもある。

インバータ１６２は、ＭＴＳＲＥ！ＩＪｔ［ｌ信号ニ接
続された入力とＯＲゲート１６３の一方の入力に接続さ
れた出力を有する。ＯＲゲート１６３の他方の入力はサ
ービス・プロセッサからの制御信号であり、遷移検出ラ
ッチ１４５をニゲートにする。

ＯＲゲート１６３の出力は、遷移検出ラッチ１４５のク
リアまたはリセット入力に接続される。

ＴＤＬおよびＭＲＬから以外のＯＲゲート１４９に対す
る２つの入力は、ホスト・サービス要求ラッチ１５３お
よびリンク・サービス要求ラッチ１５４の出力である。

これらはいずれもタイマ・チャンネルのハードウェア内
に物理的に位置していないが、より正確にはスケジュー
ラ内に位置しているものと考えることができる。ＯＲゲ
ート１４９は、第４Ｄ図のスケジューラ１１２内に位置
していると考えてもよいが、その出力は、このチャンネ
ルに対するサービス要求信号である。

第３ＡＮＤゲート１５５Ｇ、ｔ、マツチ認識ラッチ１５
０の入力に接続された出力を有する。ＡＮＤゲート１５
５の第１入力は、インバータ１５６の出力であり、この
インバータ１５６の入力は遷移検出ラッチ１４５の出力
に接続される。ＡＮＤゲート１５５の第２入力は、マツ
チ認識イネーブル・ラッチ１５７の出力であり、このラ
ッチはマツチ認識ラッチ１５０の出力とイベント・レジ
スタ書込み制御信号に接続された入力を有する。ＥＲ書
込み制御信号は、また転送ゲート１３５を制御する。Ａ
ＮＤゲート１５５の第３入力は、比較器１３３の出力で
ある。ＡＮＤゲート１５５の第４入力は、ＮＡＮＤゲー
ト１６０の出力である。

ＮＡＮＤゲート１６０の一方の入力は、マツチ・イネー
ブル・ラッチ１６１の出力である。マツチ・イネーブル
・ラッチ１６１は、１６個全てのタイマ・チャンネルの
間で共有され、いずれかの１つのチャンネル制御ハード
ウェア内に位置しているものとして考えることは適当で
ない。ＮＡＮＤゲート１６０の他方の入力は、図示のチ
ャンネルが現在サービス・プロセッサによってサービス
されていることを示す信号である（すなわち、この信号
は第４Ｂ図のチャンネル・レジスタの復号化出力から得
られる）。マツチ・イネーブル・ラッチ１６１は、サー
ビス・プロセッサによるいずれかのチャンネルに対する
サービスの開始時点すなわちタイム・スロット境界での
セット信号によってセットされる。したがって、デフォ
ルト状態とはサービスを受けているチャンネルに対して
マツチが禁止されることである。エントリ・ポイント中
のイネーブル・ビットあるいはマイクロプログラム・カ
ウンタの初期値は、タイム・スロットに対し割当てられ
るチャンネルのためのサービス・プログラム用であるが
、もしそれがセットされているなら、マツチ・イネーブ
ル・ラッチ１６１がクリアされる。マイクロエンジンが
アイドル状態であれば、いつもこのマイクロエンジンか
らのマツチ・イネーブル信号がまた存在し、その結果、
サービス・プロセッサがアイドル状態である間に、チャ
ンネルの見出しがたまたまチャンネル・レジスタ８７の
内容に対応するチャンネルに一致するために、照合が偶
然に禁止されることはない。

マツチ認識イネーブル・ラッチ１５７とマツチ・イネー
ブル・ラッチ１６１の詳細な機能は、本発明と関係する
範囲で以下さらに説明される。しかし、要約すれば、マ
ッチ・レジスタ１３２がサービス・プロセッサによって
書き込まれるまで、マツチ認識イネーブル・ラッチ１５
７は次の照合を無視することによって単のマッチ・レジ
スタ値に対する複数の照合を防ぐ動作を行ない、そして
もしそのような照合が実行中のプリミティブによって特
にイネーブルされないなら、マツチ・イネーブル・ラッ
チ１６１は現在サービス中のチャンネル上に照合が発生
するのを無効にするように動作する。

説明の行なわれているチャンネル・ハードウェアの重要
な特徴は、比較器１３３の性質である。

上述したように、これは同等以上比較器である。

この論理的な機能は、正の整数の組のような一連の無限
数の概念で容易に理解することかできるが、しかし有限
の長さの７リーランニング・カウンタを使用づること）
Ｊよって示されるモジコ目演算との関係ではそれほど明
確ではない。ＴＣＰは両方とも独自タロツクであるかの
ように、時間をカウントする。これらのり１］ツクの周
期は、それらのクロック入力の周波数によって決まるが
、しか（）いずれも好適な実施例では２１６の異なった
状態を有している。これらの状態は００００（１６進法
）からＦＦＦＦ（１６進法）にわたっている。いずれの
カウンタも、ＦＦＦＦ（１６進法）のカラン１−からイ
ンクリメンＩへされた場合、ｏｏｏ。

（１６進法）に単純に進む。特定のマッチ・レジスタの
値が現在のＴＣＰの値（夕日ツクの手の前方）を超える
かどうかまたは現在のＴ　ＣＲの値（タロツクの手の後
方）未満であるかどうかを判定しようとする場合、概念
上の困難が発生プ“るが、その理由は、いずれの場合で
も、ＴＣＲの値（クロックの手）が最終的にマッチ・レ
ジスタの値［２追いイ」きこれを通過するからである。

比較器１３３に対して選ばれた同等以上という定義は下
記の通りである。クロックの手が回るに連れてこの手の
直ぐ前にあるクロックの面の半分（よ、現在の時間より
進Δ７でいると定義され、このクロックの而の他の半分
は、現在の時間よりも遅れていると定義される。さらに
正確にいえば、もしマッチ・レジスタの値が選択された
ＴＣＲの値に対１〕で８０００（１６進）以下の負でな
い１６進数値を加えることばよって１σることができれ
ば（この加算は、通常のモジュロＦＦＦＦプラス１（１
６進）演算に１ノたがって行われる）、そのときこの選
択されたＴＣＲの値はマッチ・レジスタの値と同等以」
−ではないといわれる。この関係が真である限り、比較
器１３３は出力を発生しない。

もしこの関係が真でなければ、この選択されたＴＣＲの
値はマッチ・レジスタの値に対して同等１ス上であると
いわれ、比較器１３３はその出力をアリーー１−する。

もしマッチ・レジスタの（直がマッチ・レジスタ１３２
に書込まれ、この）冗択されたＴＣＲの値が既にマッチ
・レジスタの値に対して同等以上でめれば、比較器１３
３は直ちにその出力をアサートする。このことは重要で
あり、その結果、ピノ１４０からの出力は照合開化によ
って１−リガされるべきであり、ザービス・ブロセッザ
が比較値マッチ・レジスタ１３２に「非常に遅くなって
から」書込んだために「失われる」が、ビン１４０から
の出力は遅れて実行され、完全に失われるわけではない
。

従来技術のタイマは、−船釣に同等な比較器を使用し、
その結果、このタイマを使用するために書込まれたラフ
１ヘウエアは照合値を」込む前に、ＴＣＲ値が大き過ぎ
ないかを先ずチエツクしなければならない。本発明によ
るタイマ・チャンネルの上述したは化性はこの問題を緩
和している。

上述した同等以上の比較機能を８０００（１６進）以外
の値で定義リ−ることか可能である。この数字は、８０
００（１６進）が使用している１６ビツトカウンタのＦ
ＦＦＦ（１６進）の全体の幅の１／２であるためにこの
好適な実施例で選ばれている。これによって、ＴＣＲの
全範囲の半分に等しいり“イズの「窓」が効率的に生み
だされ、照合値が即時の出力を導出しないでＴＣＲへ書
き込まＵ、る所定の用途に対して）２（択された特定の
数は、使用されているカウンタの全範囲と所望の窓のサ
イズににって決まる。

（以下余白） 第５図は本発明を実施するための好適な実施例の主要な
装置を図示したものである。コンパレータ１３３が転送
ゲート１３７により選択されたタイマ基準信号（ＴＣＲ
ｌまたはＴＣＰ２＞の１つがマッチ・レジスタ１３２の
値より大きいかあるいはこれに等しくなった場合、マツ
チ事象が起こる。転送ゲート１３７はタイマ・ベース・
コントロール１と名付けられた制御信号によりサービス
・プロセッサによって制御される。コンパレータ１３３
からの出力信号は、それ自体としてはマツチ認識ラッチ
１５０を設定するには十分な条件ではない。ＡＮＤゲー
ト１５５に対する入力はすべてマツチ認識ラッチ１５５
が設定される前にアサートされなければならない。

コンパレータ１３３の出力に加えて、ＡＮＤゲート１５
５に対する入力はインバータ１５６、マツチ認識ラッチ
・イネーブル・ラッチ１５７、ＮＡＮＤゲート１６０の
出力を含む。本発明に最も関連があるのは、ＮＡＮＤゲ
ート１６０およびマツチ認識ラッチ・イネーブル・ラッ
チの出力である。

ＮＡＮＤゲート１６０の出力は完全にサービス・プロセ
ッサの制御下にある。要約すれば、サービス・プロセッ
サは、現在サービスを受けているチャンネルがチャンネ
ルにサービスを行っているプリミティブによって別の指
令を与えられるまで当該チャンネルにおいてマツチが禁
止されることを「仮定」している。サービス・プロセッ
サが新しいチャンネルにサービスを開始する場合には、
必ずタイマ・チャンネルすべてにより共有されているマ
ツチ・イネーブル・ラッチ１６１がサービス・プロセッ
サを始動する設定信号により設定される。チャンネルの
サービス中にサービス・プロセッサによって実行される
マイクロプログラムすなわちプリミティブから指令が出
た場合にのみ、サービス・プロセッサはマツチ・イネー
ブル・ラッチ１６１をクリアする。これはラッチ１６１
のリセット入力に接続されているマツチ・イネーブル信
号をアサートすることにより行われる。（サービス・プ
ロセッサが使用されていない場合にはマイクロエンジン
からくるマツチ・イネーブル信号もアサートされ、マツ
チが可能となる。）好適実施例においては、ラッチ１２
１がチャンネルのサービス中に再設定されるかどうかを
決定する制御ビットが入口点すなわちチャンネルのサー
ビス中にフェッチされた最初のマイクロ命令の一部とな
っている。

ＮＡＮＤゲート１６０はチャンネル間では共有されてい
ないが、現在サービスを受けているチャンネルを除いた
すべてのチャンネルに関して、マツチ・イネーブル・ラ
ッチ１６１によって生成されるマツチ禁止信号を１濾過
」するのに役立つ。

ＮＡＮＤゲートに対する第２入力は現在サービスを受け
ているチャンネルについてのみ有効な制御信号によって
サービスされるチャンネルである（すなわちチャンネル
・レジスタ８７の内容から引き出される）。したがって
、その他すべてのチャンネルに関しては、マツチ・イネ
ーブル・ラッチ１６１のマツチ禁止出力はＮＡＮＤゲー
ト１６０によってマスクされる。現在サービスされてい
るチャンネルについては、ＮＡＮＤゲート１６０の出力
はマツチ・イネーブル・ラッチ１６１の出力によって制
御される。

説明した装置はサービスされているチャンネルに選択的
に可能あるいは不能マツチを与える能力を有するサービ
ス・プロセッサを提供する。たとえば、もしマッチ・レ
ジスタ１３２を特に更新するプリミティブに書き込みを
行っているとすると、サービスされているチャンネルの
マツチをまず禁止する必要があろう。コンパレータ１３
２はコンパレータより大きいかこれに等しいから、マツ
チ・イネーブル・ラッチ１６１の禁止効果により、マツ
チがまったく見逃がされてしまうことはない。

マツチが禁止されている間に選択したＴＣＰのカウント
がマッチ・レジスタ１３２の内容を通過する場合には、
当該チャンネルがもはやサービスを受けずマツチが再び
可能となるまでマツチ認識ラッチ１５０の設定が遅れる
だけである。

前記で説明したプログラム可能なマツチ禁止特性に加え
て、第５図に図示したタイマ・チＶンネルは単一のマッ
チ・レジスタの値に対する複数のマツチを防止する特性
を係えている。選択ｉノだ−［ＣＲが循環し、再び元の
所望ｌ）だマツチ事象後１マッヂ・レジスタの値より大
きいがこれに等しくなるにしたがって、複数のマツチが
起こることもありえる。

このような複数のマツチに関連した潜在的ｉ３問題を回
避するために、ＭＲＩ−イネーブル・ラッチ１５７が備
えられている。タイム・マツチ認識ラッチ１５０が設定
されることｋ、当該ラッチの出力が同時にＭＲＬイネー
ブル・ラッチ１５７をクリアあるいはニゲートする。こ
れ【こよりＡＮＤゲ−１−１５５に対する入力の１つが
二ゲートされ、マツチ認識ラッチ１５０が再びアサート
されるのが防止される。ＭＲＬイネーブル・ラッチ１５
７を設定し、したがってマツチを可能とするための唯一
のメカニズムは同一の制御信号によって可能となり、こ
の制御信号を手段どしてサービス・プロセッサはマッチ
・レジスタ１３２をロードする。

つまり、マッチ・レジスタが再びロードされなければ、
−回のマツチに続いてマツチは起こらない。

開示した実施例は改良されたタイマ・チャンネル＠捉供
し、それはこのような複数のタイマ・チャンネルおよび
（）−一じス・プロセッサからなるシステムで使用１−
るのに特に適している。しかし、本発明の範囲はこのよ
うなシステムに限定されるものでないことは確かである
。開示した装置は、あるチャンネルがサービスを受けて
いる間にマツチ事象をルγ識するかしないかをす〜ビス
・プロセッサのプログラマによって選択できるメカニズ
ムを備えている。ざら（に、複数マツチ禁止能力を備え
ている。

本発明は好適な実施例において開示されたが、本発明に
対する様々ｌＪ、修正、変更は当業者にとって明確であ
り、本発明の請求の範囲およびその精神に含まれる。

【図面の簡単な説明】

第１図は、シングルチップ・マイクロコンピュータの７
ｏラックであり、この一部が本発明の好適な実施例であ
る。 第２Ａ図−第２Ｂ図は、本発明の好適な実施例を構成す
るタイマのメモリ・マツプを示す図である。 第３図は、好適な実施例のタイマの主要要素を示すブロ
ック図である。 第４Ａ図−第４Ｄ図は、好適な実施例のタイマの構造を
示す詳細ブロック図である。 第５図は、好適な実施例によるタイマ・チャンネルの構
造を示す詳細ブロック図である。 １０・・・マイクロコンビコータ、１３・・・シリアル
・インターフェース、１２・・・ＩＭＢ、１４・・・記
憶装置、１５・・・タイマ、１６・・・シリアル・イン
テグレーション・モジュール、２０・・・サービス・１
ｒＩセツザ、ヂＸ・ンネル−−−２１ａ−２１ｐ、２３
　＊　＄　１１サービス・バス、２４・・・イベン１−
・レジスタ・バス、２４．２５・・・タイマ・レジスタ
・カウント・バス ＦＩＧ、２Ａ Ｆ１屹Ｊへ Ｘり−ｔジ１−１し・コｌイギ警し−シ１ンルぎχダ内
／１ＳＵＰＶｅｙｌ−Ｑ伏＾１−９に存ナコＹ＝　ｍ１
ｆｌ　　　：−イｍＩ！シス↑４・イシテτレージ１ン
・モジ°ニー！ノリ層”＆−１７・コシ４イームー！／
ｍ７・Ｌ’；、−”７−、ｑ＋Ｑｆ１も一−マツ７トビ
ツトであ）（Ｙ−＄７畑ｔ＄Ｆ）−−−−−−−−／イ
ペ斗・Ｌ％：χダ７Ｅ′７″Ｇ、４Ｅ

Claims (1)

1. 【特許請求の範囲】 １、マッチ・レジスタ； マッチ・レジスタに接続された第１入力および第１タイ
   ミング基準信号源に接続された第２入力を有し、マッチ
   ・レジスタの内容と第１タイミング基準信号との間にあ
   らかじめ定める関係が生じた場合に出力を導出するコン
   パレータ； マッチ認識ラッチ； コンパレータの出力に応答して、マッチ認識ラッチをあ
   らかじめ定める第１状態に設定する第１ロジック手段；
   ならびに 第１ロジック手段を不能とするための第２ロジック手段
   よつて構成されることを特徴とするタイマ装置。 ２、第２ロジック手段はタイマ装置の入力に応答し、第
   １ロジック手段を不能とすることを特徴とする請求項１
   記載のタイマ装置。 ３、タイマ装置への前記入力はタイマ装置外のデータ・
   プロセッサの制御下にあることを特徴とする請求項２記
   載のタイマ装置。 ４、マッチ・レジスタに値をロードするためのマッチ・
   レジスタ・ロード手段；ならびに マッチ認識ラッチおよびマッチ認識ラッチが前記のあら
   かじめ定める第１状態に設定された後に第１ロジツク手
   段を不能とし、マッチ・レジスタ・ロード手段の動作に
   応答して第１ロジック手段を可能とするためのマッチ・
   レジスタ・ロード手段の状態に応答する第３ロジック手
   段からさらに構成されることを特徴とする請求項１記載
   のタイマ装置。 ５、請求項１記載のタイマ装置であつて、コンパレータ
   手段はさらに： 第１タイミング基準信号がマッチ・レジスタの内容より
   大きいかあるいはこれに等しい場合に出力を導出する手
   段から構成されることを特徴とするタイマ装置。 ６、データ・プロセッサ；および タイマ装置により構成され、このタイマ装置がさらに； マッチ・レジスタ； マッチ・レジスタにロードするためのデータ・プロセッ
   サによって制御されるマッチ・レジスタ・ロード手段； マッチ・レジスタに接続された第１入力および第１タイ
   ミング基準信号源に接続された第２入力を有し、マッチ
   ・レジスタの内容と第１タイミング基準信号との間にあ
   らかじめ定める関係が生じた場合に出力を導出するコン
   パレータ； マッチ認識ラッチ； コンパレータの出力に応答して、マッチ認識ラッチをあ
   らかじめ定める第１状態に設定する第１ロジツク手段；
   ならびに データ・プロセッサにより制御され、第１ロジック手段
   を不能とするための第２ロジック手段から構成されるこ
   とを特徴とするシステム。 ７、マッチ認識ラッチおよびマッチ認識ラッチが前記の
   あらかじめ定める第１状態に設定された後に第１ロジッ
   ク手段を不能とし、マッチ・レジスタ・ロード手段の動
   作に応答して第１ロジック手段を可能とするためのマッ
   チ・レジスタ・ロード手段の状態に応答する第３ロジッ
   ク手段からさらに構成されることを特徴とする請求項６
   記載のシステム。 ８、マッチ認識ラッチの状態に応答して、データ・プロ
   セッサにサービス要求信号を導出するロジック手段から
   さらに構成されることを特徴とする請求項６記載のシス
   テム。 ９、データ・プロセッサの制御下にあり、マッチ認識ラ
   ッチをあらかじめ定める第２状態に設定するためのロジ
   ック手段からさらに構成されることを特徴とする請求項
   ５記載のシステム。 １０、データ・プロセッサおよび少なくとも２つのタイ
   マ・サブシステムから構成され、 データ・プロセッサが前記少なくとも２つのタイマ・サ
   ブシステムの一方を同時にサービスでき、前記少なくと
   も２つのサブシステムの各々がさらに： マッチ・レジスタ； データ・プロセッサによつて制御され、マッチ・レジス
   タにロードするためのマッチ・レジスタ・ロード手段； マッチ・レジスタに接続された第１入力および第１タイ
   ミング基準信号源に接続された第２入力を有し、マッチ
   ・レジスタの内容と第１タイミング基準信号との間にあ
   らかじめ定める関係が生じた場合に出力を導出するコン
   パレータ； マッチ認識ラッチ； コンパレータの出力に応答してマッチ認識ラッチをあら
   かじめ定める第１状態に設定する第１ロジック手段；な
   らびに データ・プロセッサによつて制御され、第１ロジック手
   段を不能とするための第２ロジック手段から構成される
   ことを特徴とするシステム。 １１、請求項１０記載のシステムであつて、データ・プ
   ロセッサはさらに： データ・プロセッサが前記少なくとも２つのタイマ・サ
   ブシステムのうち一方のサブシステムのサービスを行な
   う間に、前記少なくとも２つのタイマ・サブシステムの
   前記一方の第２ロジック手段を、プログラム制御により
   選択的に作動させるための手段から構成されることを特
   徴とするシステム。 １２、請求項１１記載のシステムであって、前記少なく
   とも２つのタイマ・サブシステムがさらに： マッチ認識ラッチおよびマッチ認識ラッチが前記のあら
   かじめ定める第１状態に設定された後に第１ロジック手
   段を不能とし、マッチ・レジスタ・ロード手段の動作に
   応答して第１ロジック手段を可能とするためのマッチ・
   レジスタ・ロード手段の状態に応答する第３ロジック手
   段からさらに構成されることを特徴とするシステム。 １３、マッチ認識ラッチの状態に応答して、データ・プ
   ロセッサにサービス要求信号を導出するロジック手段か
   らさらに構成されることを特徴とする請求項１１記載の
   システム。 １４、データ・プロセッサの制御下にあり、マッチ認識
   ラッチをあらかじめ定める第２状態に設定するためのロ
   ジック手段からさらに構成されることを特徴とする請求
   項１１記載のシステム。