JPS5848167A - コントロ−ル装置 - Google Patents
コントロ−ル装置Info
- Publication number
- JPS5848167A JPS5848167A JP56146835A JP14683581A JPS5848167A JP S5848167 A JPS5848167 A JP S5848167A JP 56146835 A JP56146835 A JP 56146835A JP 14683581 A JP14683581 A JP 14683581A JP S5848167 A JPS5848167 A JP S5848167A
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- JP
- Japan
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- time
- display
- master cpu
- master
- cpu
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
Landscapes
- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はマスターＣＰＵとの情報の授受に従って制御さ
れるコントロール装置に関し、とくに表示及びキー人力
制御のはかに時計機能を具備した電子計算機、キャッシ
ュレジスタ等の電子装置に採択できる汎用性の高いコン
トロール装置に関するものである０ 近年、マイクロプロセッサ制御による電子計算機、キャ
ッシュレジスタ等の電子装置が開発され、所謂、中央処
理装置（ｃｐＵ）はキー操作等によって−ＲＯＭから所
要のプログラムを読出し、そのプログラムに基づいて、
ＲＡＭ、演算回路、プリンタ駆動回路、表示駆動回路な
どを制御するようにしている。
れるコントロール装置に関し、とくに表示及びキー人力
制御のはかに時計機能を具備した電子計算機、キャッシ
ュレジスタ等の電子装置に採択できる汎用性の高いコン
トロール装置に関するものである０ 近年、マイクロプロセッサ制御による電子計算機、キャ
ッシュレジスタ等の電子装置が開発され、所謂、中央処
理装置（ｃｐＵ）はキー操作等によって−ＲＯＭから所
要のプログラムを読出し、そのプログラムに基づいて、
ＲＡＭ、演算回路、プリンタ駆動回路、表示駆動回路な
どを制御するようにしている。
しかしながら、１つのマスターＣＰＵに全ての。
機能を持たせるのは困難で、機能を特定すると限定され
た゛仕様のセットにしかマスターＣＰＵを採択できず、
汎用性が著しく低下するなどの問題があった。
た゛仕様のセットにしかマスターＣＰＵを採択できず、
汎用性が著しく低下するなどの問題があった。
Ｉ Ｃｈｉｐ ＣＰＵに沢山の機能を盛り込むと、ＬＳ
Ｉが大型化し、コスト高となるという問題があった。
Ｉが大型化し、コスト高となるという問題があった。
その為、従来、キーボード・ディスプレイ・コントロー
ラと呼ばれるボントローラ装置が開発され、マスターＣ
ＰＵからの情報の授受に従って上記コントローラ（通常
、スレーブ−コントローラと呼ばれる。）を制御し、Ｃ
ＰＵの汎用性を向上させることが行われた。
ラと呼ばれるボントローラ装置が開発され、マスターＣ
ＰＵからの情報の授受に従って上記コントローラ（通常
、スレーブ−コントローラと呼ばれる。）を制御し、Ｃ
ＰＵの汎用性を向上させることが行われた。
しかし、従来のスレーブ・コントローラは時計機能を具
備せず、従来、時計機能を具備させる方法として、マス
ターＣＰＵＫ時計用のハードウェアを組み込むか、或い
は外部に時計用のハードウェアを具備させ、それをマス
ターＣＰＵＫ取Ｖ２ｓむ方法が採られていた。
備せず、従来、時計機能を具備させる方法として、マス
ターＣＰＵＫ時計用のハードウェアを組み込むか、或い
は外部に時計用のハードウェアを具備させ、それをマス
ターＣＰＵＫ取Ｖ２ｓむ方法が採られていた。
しかし、前者の方法であればマスターＣＰＵと’しての
汎用性が欠如し、コスト高となる欠点があり、また後者
の方法ではマスターＣＰＨに於けるデータ処理で拘束性
があシ、また表示のチラッキ現象が発生するなどの欠点
があった。す々ゎち、従来のスレーブ・コントローラは
時計機能を有しない為、時刻のカウントアツプ毎にマス
ターＣＰＵから時刻表示データを受取り、時刻表示を行
っていたが、データは表示の切換シ目毎に送る必要があ
シ、即ち、時刻内容が変わるととに時刻表示を変える必
要があるため、データの受は渡しに時間が掛かるうえに
、マスターＣＰＵではデータの受は渡しだけの仕事しか
できず、上記データ転握に伴うチラ？キが時刻表示部に ・点があった。
汎用性が欠如し、コスト高となる欠点があり、また後者
の方法ではマスターＣＰＨに於けるデータ処理で拘束性
があシ、また表示のチラッキ現象が発生するなどの欠点
があった。す々ゎち、従来のスレーブ・コントローラは
時計機能を有しない為、時刻のカウントアツプ毎にマス
ターＣＰＵから時刻表示データを受取り、時刻表示を行
っていたが、データは表示の切換シ目毎に送る必要があ
シ、即ち、時刻内容が変わるととに時刻表示を変える必
要があるため、データの受は渡しに時間が掛かるうえに
、マスターＣＰＵではデータの受は渡しだけの仕事しか
できず、上記データ転握に伴うチラ？キが時刻表示部に ・点があった。
本発明は上記従来の諸欠点を除去する冬めになされ光も
ので、とくに表示及びキー人力が制御されるスレーブ・
コントローラに、マスターＣＰＵからの時刻表示等の制
御命令信号を受信するのみで、爾後マスターＣＰＵとは
無関係に計時及び時刻表示を実行する時計回路を具備さ
せ−たコントロール装置を提供することを゛目的とする
。以下、本発明の一°実施例を図面に従って詳細に説明
する。
ので、とくに表示及びキー人力が制御されるスレーブ・
コントローラに、マスターＣＰＵからの時刻表示等の制
御命令信号を受信するのみで、爾後マスターＣＰＵとは
無関係に計時及び時刻表示を実行する時計回路を具備さ
せ−たコントロール装置を提供することを゛目的とする
。以下、本発明の一°実施例を図面に従って詳細に説明
する。
第１図は本発明装置の説明に供するシステムブロック図
であり、図に於て、１は演算制御、金額計算、プリンタ
制御などを実行できる計算機、キャッシュレジスタ等を
構成するマスターＣＰ ＵＩＯＩを含む装置で、マスタ
ーＣＰＵ以外にＲＯＭ、ＲＡＭ等を備えることができ、
ＬＳＩ等で構成されている。２は表示、キー人力制御及
び本発明に係わる時計機能を備えるコントロール装置で
、上記マスターＣＰＵｌ０Ｉに係合され、上記マスター
ＣＰＵとの情報の授受によって表示及びキー人力制御、
さらには時計機能が制御される。上記コントローラ装置
社、キーボード・ディスプレイ・タイム・スレーブコン
トローラと呼ぶことができょう。かかるスレーブコント
、ローラ２は、水晶振動子２０１を用いて計時用の基準
発振周波数を発生するジェネレ、−夕２０２、ジェネレ
ータ信号を分周する分周器２０３、マスターＣＰＵｌ０
Ｉとの情報のやりとり１、及び分周器出力を受けとり計
時及び時刻表示制御をつかさどるＣＰＵ２０４、このＣ
ＰＵはさらにキー人力部２０８からのキー人力データを
読み込み、表示部２０９の表示を制御する。
であり、図に於て、１は演算制御、金額計算、プリンタ
制御などを実行できる計算機、キャッシュレジスタ等を
構成するマスターＣＰ ＵＩＯＩを含む装置で、マスタ
ーＣＰＵ以外にＲＯＭ、ＲＡＭ等を備えることができ、
ＬＳＩ等で構成されている。２は表示、キー人力制御及
び本発明に係わる時計機能を備えるコントロール装置で
、上記マスターＣＰＵｌ０Ｉに係合され、上記マスター
ＣＰＵとの情報の授受によって表示及びキー人力制御、
さらには時計機能が制御される。上記コントローラ装置
社、キーボード・ディスプレイ・タイム・スレーブコン
トローラと呼ぶことができょう。かかるスレーブコント
、ローラ２は、水晶振動子２０１を用いて計時用の基準
発振周波数を発生するジェネレ、−夕２０２、ジェネレ
ータ信号を分周する分周器２０３、マスターＣＰＵｌ０
Ｉとの情報のやりとり１、及び分周器出力を受けとり計
時及び時刻表示制御をつかさどるＣＰＵ２０４、このＣ
ＰＵはさらにキー人力部２０８からのキー人力データを
読み込み、表示部２０９の表示を制御する。
２０５．２０６＃′１ＣＰＵ２０４に結合されるＲＡＭ
メモリーでそれぞれ現時刻の記憶及びアラーム時刻の記
憶を行う。同じく２０７はＣＰＵ２０４に結合されるプ
ログラム命令の順序等を記憶するＲＯＭである。
メモリーでそれぞれ現時刻の記憶及びアラーム時刻の記
憶を行う。同じく２０７はＣＰＵ２０４に結合されるプ
ログラム命令の順序等を記憶するＲＯＭである。
次にスレーブ・コントローラ２について動作を説明する
と、ジェネレータ２０２０発振出力周波数は例えば３２
．７６８ＫＨｚであ）、分周器２０３はその信号を１４
段にｂ分周し、２Ｈｚ（０，５秒）信号をＣＰＵ２０４
へ出力し、ＣＰＵ２０４はその０．５秒信号を基にして
現時刻のカウントアツプを行ない、またその結果をある
所定の間隔でもって現時刻メモリ２０５とアラーム時刻
メモリ２０６の内容とを比較してマスターＣＰＵｌ０Ｉ
からの命令情報に対応できるように、時刻の一致、不一
致の結果をストアーする動作を行う。具体的には例えば
一致不一致を判定するフラッグをＲＡＭ内に設けるなど
である。上述のスレーブコントローラ２の時計機能はマ
スターＣＰＵからの時刻表示等の制御命令を一旦受信す
ると、以後マスターＣＣＰＵとは無関係に計時及び時刻
表示を実行する。
と、ジェネレータ２０２０発振出力周波数は例えば３２
．７６８ＫＨｚであ）、分周器２０３はその信号を１４
段にｂ分周し、２Ｈｚ（０，５秒）信号をＣＰＵ２０４
へ出力し、ＣＰＵ２０４はその０．５秒信号を基にして
現時刻のカウントアツプを行ない、またその結果をある
所定の間隔でもって現時刻メモリ２０５とアラーム時刻
メモリ２０６の内容とを比較してマスターＣＰＵｌ０Ｉ
からの命令情報に対応できるように、時刻の一致、不一
致の結果をストアーする動作を行う。具体的には例えば
一致不一致を判定するフラッグをＲＡＭ内に設けるなど
である。上述のスレーブコントローラ２の時計機能はマ
スターＣＰＵからの時刻表示等の制御命令を一旦受信す
ると、以後マスターＣＣＰＵとは無関係に計時及び時刻
表示を実行する。
上記アラーム時刻を記憶するメモリー（例えばＲＡＭ）
２０６にはアラーム時刻をキー人力部２０８より予めプ
リセットすることができる。このように、時刻関係の管
理をスレーブ・コントローラ２に組み込む事によって、
マスターＣＰＵのプログラム作成時の負担を軽減するこ
とができ名。
２０６にはアラーム時刻をキー人力部２０８より予めプ
リセットすることができる。このように、時刻関係の管
理をスレーブ・コントローラ２に組み込む事によって、
マスターＣＰＵのプログラム作成時の負担を軽減するこ
とができ名。
第２図は、本発明のコントロール装置の動作を説明する
ためのフローチャートを表わし、第１図を参照して説明
する。
ためのフローチャートを表わし、第１図を参照して説明
する。
まず、ステップｎ１において、スレーブ・コントローラ
は表示制御及びキー人力読込みのジャッジを行いながら
、ｎ２でマスターＣ，ＰＵ １０１カらのデータ授受の
要求信号が有ったかどうかのジャッジを行なう。もしデ
ータ授受要求信号がマスターＣＰＵｌ０Ｉから出力され
ておれば、まず、コント巳、−ラ側のＣＰＵ２０４はそ
の命令信号が何であるかを判断する。マスターｃｐｔｙ
ｔｏｉからの要求命令信号として二側を挙げると次Ｏ通
シであシ、フローチャートには時刻表示命令の場合（ｎ
３）及びアラーム一致読出し命令（ｎｂ）のみが示され
ている。
は表示制御及びキー人力読込みのジャッジを行いながら
、ｎ２でマスターＣ，ＰＵ １０１カらのデータ授受の
要求信号が有ったかどうかのジャッジを行なう。もしデ
ータ授受要求信号がマスターＣＰＵｌ０Ｉから出力され
ておれば、まず、コント巳、−ラ側のＣＰＵ２０４はそ
の命令信号が何であるかを判断する。マスターｃｐｔｙ
ｔｏｉからの要求命令信号として二側を挙げると次Ｏ通
シであシ、フローチャートには時刻表示命令の場合（ｎ
３）及びアラーム一致読出し命令（ｎｂ）のみが示され
ている。
命令コードに続いてマスターＣＰＵより転送されてくる
表示用データ・コードをスレーブ・コントローラ側で受
は取り、その表示用データ・コードに基づいて表示セグ
メント信号を発生させ、表示を行なう０ 表示制御及びキー人カシ言ジのステップでキー人力部よ
如入力されたキー人力情報をコント−ロール側のＣＰＵ
からマスターＣＰＵへ送り返すをいう作業を行なう。
表示用データ・コードをスレーブ・コントローラ側で受
は取り、その表示用データ・コードに基づいて表示セグ
メント信号を発生させ、表示を行なう０ 表示制御及びキー人カシ言ジのステップでキー人力部よ
如入力されたキー人力情報をコント−ロール側のＣＰＵ
からマスターＣＰＵへ送り返すをいう作業を行なう。
００命令コードが時刻表示命令の場合（ステップｎ子）
現時刻メモリ２０５の内容をディスプレイ装置２０９へ
移して表示を行なう（ｎ ４ ）ｏなお、現時刻を正確
に表示するために一定時間毎に現時刻メモリー２０５の
内容をディスプレイ装置２０９へ移して表示を行なう０
例えば、秒の表示ではなく時、分の表示だけであるとす
ると、分のカウント・アップ毎にカウントアツプされ゛
た現時刻メモリーの内容をディスプレイ装置へ移し表示
を行うことによって現時刻を正確に表示しうる０ （汁）命令コードがアラーム一致読出し命令の場合（ス
テップｎａ） 時刻のカウント・アップ毎にストアーされている一致・
不一致の情報をＣＰＵ２０４からマスターＣＰＵｌ０Ｉ
へ送シ返す作業（ステップｎａ）を行なう。ステップｎ
子に於てハ、他の命令処理として上記（ｉ） 、 （ｉ
）の場合などが考えられる。ステップｎ８は分周器２０
３から０．５秒信号（時刻情報）の入力が有ったか否か
を判断し、もし入力があれば、０．５秒信号をもとに現
時刻メモリー２０５の内容をカウント・アップする（ｎ
ｂ）ｏまた、その結果をある一定間隔でもって、例えば
カウント値Ａ％フルカウ・ントになったとき一定時間た
ったかをジャッジしくｎ１ｏ）、現時刻メモリー２０５
とアラーム時刻メモリー２０６の内容とを比較して、マ
スターＣＰＵｌ０Ｉからの問いかけに対応できるようＶ
Ｃ一致・不一致の結果をメモリーにストアする（ｎｌλ
）０たとえば、ＲＡＭのフラッグをセットすることによ
シ行なう０さらに時刻表示中かどうかをジャッジしくｎ
ｚｇ）、表示中ならば現時刻メモ！ｊ−２０５の内容を
変更する（ｎ１３）。このヨウニ、スレーブ・コントロ
ーラは表示制御及びキー人力のジャッジを行ないながら
、冑スターＣＰＵからのデータ授受の要求信号があった
か否かのジャッジを行ない、さ−らに分局器からの０．
５秒信号入力のジャッジを行なう。また、データ授受要
求信号がマスターＣＰＵから出力されておれば、コント
ローラ側のＣＰＵは命令コードが何であるかをジャッジ
する。
移して表示を行なう（ｎ ４ ）ｏなお、現時刻を正確
に表示するために一定時間毎に現時刻メモリー２０５の
内容をディスプレイ装置２０９へ移して表示を行なう０
例えば、秒の表示ではなく時、分の表示だけであるとす
ると、分のカウント・アップ毎にカウントアツプされ゛
た現時刻メモリーの内容をディスプレイ装置へ移し表示
を行うことによって現時刻を正確に表示しうる０ （汁）命令コードがアラーム一致読出し命令の場合（ス
テップｎａ） 時刻のカウント・アップ毎にストアーされている一致・
不一致の情報をＣＰＵ２０４からマスターＣＰＵｌ０Ｉ
へ送シ返す作業（ステップｎａ）を行なう。ステップｎ
子に於てハ、他の命令処理として上記（ｉ） 、 （ｉ
）の場合などが考えられる。ステップｎ８は分周器２０
３から０．５秒信号（時刻情報）の入力が有ったか否か
を判断し、もし入力があれば、０．５秒信号をもとに現
時刻メモリー２０５の内容をカウント・アップする（ｎ
ｂ）ｏまた、その結果をある一定間隔でもって、例えば
カウント値Ａ％フルカウ・ントになったとき一定時間た
ったかをジャッジしくｎ１ｏ）、現時刻メモリー２０５
とアラーム時刻メモリー２０６の内容とを比較して、マ
スターＣＰＵｌ０Ｉからの問いかけに対応できるようＶ
Ｃ一致・不一致の結果をメモリーにストアする（ｎｌλ
）０たとえば、ＲＡＭのフラッグをセットすることによ
シ行なう０さらに時刻表示中かどうかをジャッジしくｎ
ｚｇ）、表示中ならば現時刻メモ！ｊ−２０５の内容を
変更する（ｎ１３）。このヨウニ、スレーブ・コントロ
ーラは表示制御及びキー人力のジャッジを行ないながら
、冑スターＣＰＵからのデータ授受の要求信号があった
か否かのジャッジを行ない、さ−らに分局器からの０．
５秒信号入力のジャッジを行なう。また、データ授受要
求信号がマスターＣＰＵから出力されておれば、コント
ローラ側のＣＰＵは命令コードが何であるかをジャッジ
する。
以上説明したように、本発明のコントロール装置によＫ
ば、時刻関係の管理をスレーブ・コントローラに取シ榛
む事によって、マスターＣＰＵのプログラム作成時の負
担を軽減でき、時刻表示の際のチラッキを未然に防止で
きる０
ば、時刻関係の管理をスレーブ・コントローラに取シ榛
む事によって、マスターＣＰＵのプログラム作成時の負
担を軽減でき、時刻表示の際のチラッキを未然に防止で
きる０
第１図は本発明のコントローラ装置に係わるシステム・
ブロック図、第２図は同コントロール装置の動作を説明
するためのフローチャートを表わす０ 図中、１：マスター〇ＰＵを含む装置 １０１：マスターＣＰＵ ２二コントロール装置２０
１：水晶振動子 ２０２：クロック・ジェネレータ ２
０３：分周器 ２０４：ＯＰ″Ｕ２Ｏ５：現時刻メモリ
２０６：アラーム時刻メモリ２０７：プログラムメモ
リー ２０８＝キ一人力部 ２０９：表示部 代理人 弁理士 福 士 愛 彦
ブロック図、第２図は同コントロール装置の動作を説明
するためのフローチャートを表わす０ 図中、１：マスター〇ＰＵを含む装置 １０１：マスターＣＰＵ ２二コントロール装置２０
１：水晶振動子 ２０２：クロック・ジェネレータ ２
０３：分周器 ２０４：ＯＰ″Ｕ２Ｏ５：現時刻メモリ
２０６：アラーム時刻メモリ２０７：プログラムメモ
リー ２０８＝キ一人力部 ２０９：表示部 代理人 弁理士 福 士 愛 彦
Claims (1)
- 【特許請求の範囲】 １、マスターＣＰＵとの情報の授受に従って表示及びキ
ー人力が制御されるコントロール装置（以下、スレーブ
・コントローラという０）に於て、。 上記スレーブコントローフ Ｋ 、上記マスＩ’ −Ｃ
ＰＵからの時刻制御命令信号を受信する。のみで、爾後
マスターＣＰＵ−とけ無関係に計時及び時刻表示を実行
する時計回路を具備させたことを特徴とするコントロー
ル装置０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56146835A JPS5848167A (ja) | 1981-09-16 | 1981-09-16 | コントロ−ル装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56146835A JPS5848167A (ja) | 1981-09-16 | 1981-09-16 | コントロ−ル装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5848167A true JPS5848167A (ja) | 1983-03-22 |
Family
ID=15416594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56146835A Pending JPS5848167A (ja) | 1981-09-16 | 1981-09-16 | コントロ−ル装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5848167A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02250110A (ja) * | 1988-08-19 | 1990-10-05 | Motorola Inc | チャンネル間の通信機能を有する専用サービス・プロセッサ |
| JPH02252009A (ja) * | 1988-08-19 | 1990-10-09 | Motorola Inc | 複数のチャンネル・タイマ・システムに使用するタイマ・チャンネル |
| JPH02252010A (ja) * | 1988-08-19 | 1990-10-09 | Motorola Inc | マッチ認識特性を持つタイマ・チャンネル |
| JPH02252008A (ja) * | 1988-08-19 | 1990-10-09 | Motorola Inc | マイクロプロセッサ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53121545A (en) * | 1977-03-31 | 1978-10-24 | Fujitsu Ltd | Data processor |
-
1981
- 1981-09-16 JP JP56146835A patent/JPS5848167A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53121545A (en) * | 1977-03-31 | 1978-10-24 | Fujitsu Ltd | Data processor |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02250110A (ja) * | 1988-08-19 | 1990-10-05 | Motorola Inc | チャンネル間の通信機能を有する専用サービス・プロセッサ |
| JPH02252009A (ja) * | 1988-08-19 | 1990-10-09 | Motorola Inc | 複数のチャンネル・タイマ・システムに使用するタイマ・チャンネル |
| JPH02252010A (ja) * | 1988-08-19 | 1990-10-09 | Motorola Inc | マッチ認識特性を持つタイマ・チャンネル |
| JPH02252008A (ja) * | 1988-08-19 | 1990-10-09 | Motorola Inc | マイクロプロセッサ |
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