JPH02252009A - 複数のチャンネル・タイマ・システムに使用するタイマ・チャンネル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

（関連出願の参照） 本出願は、全て本出願と同日に出願された下記の米国特
許出願と関連する。 米国特許出願用２３３，７８６　＠　（モトローラ社参
照番号５Ｃ−００４８８Ａ）、名称［チャンネル間の通
信機能を有する専用サービス・プロセッサ」：米国特許
出願用２３４，１１１号（モトローラ社参照番＠５Ｃ−
００４９２Ａ）、名称「マツチング認識機能を有するタ
イマ・チャンネル」； 米国特許出願用２３４．１０３号（モトローラ社参照番
号５Ｃ−００４９５Ａ）、名称［マルチ・タイマ基準機
能を有するタイマ・チャンネル］“： 米国特許出願用２３４，１０４　＠　（モトローラ社参
照番号５Ｃ−００４９６Ａ）、名称「マルチ・チャンネ
ルと専用サービス・プロセッサとを有する集積回路タイ
マ」。 （産業上の利用分野） 本発明は一般に複数チャンネル集積回路タイマに使用す
るタイマ・チャンネルに関するものである。特に、本発
明はタイマ・サブシステムに関連し、このサブシステム
では、個々のチャンネルが独立して一定の時間機能を行
う複数タイマ・チャンネルが専用の単一目的プロセッサ
によって制御される。 （従来の技術および発明が解決しようとする課題） データ・プロセッサと併用するタイマ・サブシステムは
長年にわたり独立型および組込み型の両型式が一般的で
あった。モトローラ社が販売している６８０１マイクロ
プロセツサ・タイマ・サブシステムは従来技術によるタ
イマ・サブシステムの典型例である。６８０１マイクロ
プロセツサではシステム・クロックで作動する単一の自
由作動カウンタが２つの独立したタイマ機能の基準とな
る。入力タイマ機能においてはカウンタの状態がタイマ
・サブシステムに対する入力に応答して捕捉され、出力
機能においてはカウンタがあらかじめ選択したカウント
数に達するとタイマ・サブシステムの出力がトリガされ
るが、この両機能が６８０１マイクロプロセツサでは可
能である。 ６８０１タイマ・サブシステムは従来技術によるシステ
ムの典型であり、有用なタイミング機能を行うために相
当量の負荷がホスト・プロセッサにかかる。たとえば、
エンジンのコントローラに応用する場合、一般に入力鼾
ｔｉｉ　ｃよってクランクシＡ・７１−角を決定する必
要があり、出力機能（こまって点火時期および燃料噴用
を行わねばならない１゜ホス１へ・プロセッサにより入
力捕捉回路が発生覆る割り込み信号に連続的に応答し、
必要な計笥および次の出力機能の設定を行う必要がある
。必要となるタイミング機能の数と複雑さが増すにつれ
て、タイマ作動のオーバーヘッドの増加に対応１−るホ
ス１−・プロセッサの能力がある点で不足する。 タイマ機能のチャンネル数が増加するにつれてホスト・
プロセッサにかかる負荷が増大した。たとえば、ヤはリ
モ１−目−ラ礼が販売しているＭＣ６８ＨＣ１１Ａ８マ
イコ目］ンビユータは３つの捕捉専用チャンネルと５つ
のマツチ専用ヂャンネルを持っている。しか１ノ、個々
のチャンネルのアーキテクチャはホスト・］ンビ］、−
タにかかる負荷を大幅に削減するほどには発展ｔノでい
ない。 したがって複数チャンネルタイマ・システムに使用づ−
るタイマの改良を行うことが本発明の目的である。 （課題を解決するための手段） 本発明の前記目的およびその仙の目的また特徴はタイマ
基準信号に応答するタイマから生じるものであり、この
タイマの構成要素は、捕捉レジスタ、タイマへの第１入
力に応答１ノで第１状態から第２状態に切替えを行う遷
移検出ラッチ手段、前記第１状態から第２状態への前記
遷移検出ラッチ手段の切換えに応答１ノでタイマ基準信
号の値を前記捕捉レジスタ（ζロードする捕捉ロジック
手段、前記；り移検出ラッチの前記第２状態に応答して
サービス質求信号勺発生ずるサービス要求手段、タイマ
に対１−る第２入力に応答（〕て前記遷移検出ラッチを
前記第２状態から第１状態に切り換える二ゲート手段か
ら構成される。 本発明のこれらおよびその他の目的また特徴は、図面と
合わ１↓で以下の詳細な説明から当業者には明確なもの
である。 （以下余白） （実施例） ［アサート（ａｓｓｅｒｔ）Ｊ　ｆ’−ゲート（ｎｅｇ
ａｔｅ）Ｊという用語およびこれらの用５台の種々の文
法的な形態が、「アクティブＨ］と「アクティブＬ」と
いう論理信号を混合して取扱う場合の混乱を回避するた
め、ここで使用される。「アサ−１−」は論理信号また
はレジスタ・ビットをそのアクチブな状態に、または論
理的に真の状態に置くために使用される。「二ゲート」
は論理信号またはレジスタピットをその非アクチブの状
態部ら論理的に偽の状態に置くために使用される。 第１図は、マイクロコンピュータを示しその一部が本発
明の好適な実施例で必る。マイクロフンピユータ１０は
、単一の集積回路として製作されることを意図し、中央
処理装置（ＣＰＵ）１１、内部モジュール・バス（ＩＭ
Ｂ）１２、シリアル・インターフェース１３、メモリ・
モジュール１４、タイマ１５およびシステム・インテグ
レーション・モジュール（ＳＩＭ）１６によって構成さ
れる。ＣＰＵ　１１　、シリアル・インターフェース１
３、メモリ１４、タイマ１５および３１Ｍ１６の各々は
、アドレス、データおよび制御情報を交換する目的のた
め、ＩＭＢ１２と双方向に接続される。さらに、タイマ
１５はエミュレーション・バス１７によってメモリ１４
に双方向に接続されるが、その目的は以下の議論によっ
てさらに明確となるであろう。 シリアル・インターフェース１３とタイマ１５は、各々
マイクロコンピュータ１０の外部デバイスと通信を行う
ため多数のビンまたはコネクタに接続される。さらに、
３１Ｍ１６は、外部バスを構成する多数のビンに接続さ
れる。 タイマ１５は、本発明の好適な実施例を構成するが、比
較的自立的なモジュールである。タイマ１５の目的は、
できるだけＣＰＵＩＩの介在を少なくして、マイクロコ
ンピュータ１０の要求するタイミング・タスクの全てを
実行することである。 マイクロコンピュータ１０によって要求される可能性の
あるタイミング・タスクの例には、自動車エンジンの点
火および燃料噴射タイミング、電子カメラのシャッタの
タイミング等がある。本発明の好適な実施例は、タイマ
１５をマイクロコンピュータと関連させているが、説明
される原理はスタンド・アローン（ｓｔａｎｄ−ａｌｏ
ｎｅ　＞型のタイ’？−モジュールに対する関係をも含
めて、その他の関係に対しても容易に適用することが可
能である。 タイマ１５は、２つのクロック・ソースからのクロック
を基準として使用することができる。両方のクロック・
ソースは、タイマ・カウント・レジスタ＃１　（ＴＣＲ
Ｉ＞とタイマ・カウント・レジスタ＃２　（ＴＣＲ２＞
とそれぞれ呼ぶフリー・ランニング（ｆ　ｒｅｅ−ｒｕ
ｎｎ　ｉ　ｎｇ　）カウンタ・レジスタの形態をとる。 ＴＣＲＩは、”マイクロコンピュータ１０のシステム・
クロックと関連する内部クロック・ソースによってクロ
ックされる。ＴＣＲ２は、ピンからマイクロコンピュー
タ１０に供給される外部ソースまたは外部ソース・ピン
に現われる信号によってゲートされる内部ソースのいず
れかによってクロックされる。 この好適な実施例では、タイマ１５は１６個のタイマ「
チャンネル」を有し、これらの各々はそれ自身のピンを
有している。タイマ・イベントの２つの基本的なタイプ
は、好適な実施例のシステムから理解されるようにマツ
チ・イベントと捕捉イベントである。マツチン・イベン
トは基本的に出力は能であり、捕捉イベントは基本的に
入力機能である。マツチ・イベントは、２つのタイマ・
カウント・レジスタの一方のカウント値が選択されたタ
イマ・チャンネルの一方のレジスタに記憶されている値
と所定の関係を有する場合に発生する。捕捉イベントは
、予め定義された遷移がタイマ・チャンネルと関連する
ピンにおいて検出され、タイマ・カウント・レジスタの
１つの瞬時的なカウントの「捕捉」をそのタイマ・チャ
ンネルのレジスタにトリガする場合に発生する。種々の
タイマ・チャンネルの機能の詳細はさらに下記で説明す
る。 ＣＰＵ１１は、「ホストＪ　ＣＰＵと呼ぶ場合がある。 これとの関連でタイマ１５は、ＣＰＵＩＩに制御されて
動作し、この夕゛イマ１５の一定のイニシャライゼーシ
ョンおよびその他の機能はＣＰＵ１１によって行われる
。ホストＣＰＵは、この好適な実施例では、タイマ１５
と同様に同じ集積回路上に設けられているが、本発明の
原理を実行するためにこれが要求されている訳ではない
。 タイマ１５の一定の機能は、１ＭＢ１２の信号と機能の
詳細を参照することによってのみ明確に理解することが
できる。したがって、下記の第１表はｆＭＢ１２のこれ
らの機能を要約している。 １ＭＢ１２は、周知のマイクロプロセッサおよび本発明
の譲受人から入手可能であるマイクロコンピュータのバ
スと多くの点で類似し、これとの関係で最もよく理解す
ることのできる。表における信号の方向はタイマ１５内
のそれらの機能に関連して定義される。 （以下余白） 第１表 １豆」　呼び名　’ｉ　　　　　　ｈｘ遺アドレス・　
　ＡＤＤＲＯ−２４ビツト　　　　　　　入力バス　　
　　　八〇ＤＲ２３アドレス・バスデータ・ バス ０Ａ丁ＡＯ− ＤＡ丁Ａ１５ バス・υイジング付１６　人出力 ビット・データ・バス 機能 コード ＣＯ− Ｃ２ ＣＰＵ状態とアドレス　　入力 空間を識別 レジスタ配置指示 クロック ｃｔｏｃに マスク・システム・ クロック 入力 サイクル・ スタート ＹＳ ＩＭＢサイクルの スタート指示 入力 アドレス・ ストローブ 八Ｓ 有効なアドレスの 指示 入力 データ・　　　囲 ストローブ 書込みサイクル時の 有効なデータの指示 入力 表（続き） サイズ ＩＺＩ の停止ｔａ小 表（続き） イネーブル 機「３ヒ３トクルＶ金 第 表（続き） 「方向」の欄でアスタリスク（＊）を付けたＩＭＢの信
号は、タイマ１５によって使用されない。 以下で説明するように、タイマ１５はＩＭＢに対してス
レーブ・オンリ・インターフェースを有し、したがって
一定の信号を使用することを要求しない。 マイクロコンピュータ１０のその他の一定の機能は、同
時係属中の米田特許出願第１１５，４７９＠の主題であ
る。そこで特許の請求をしている発明は、好適な実施例
の共通な関係を除いて、本発明とは関係がない。 ＣＰＵ１１から見れば、タイマ１５はＣＰｔＪｌｌのメ
モリマツプ内の多数のロケーションとして存在している
。１′なわち、ＣＰＵＩＩは、これらのメモリ・ロケー
ションに位置しているタイマ・レジスタに読出し、自込
みを行うことによって、排他的ではないが、主としてタ
イマ１５と相互作用を行う。第２Ａ図および第２Ｂ図は
、タイマ・レジスタのロケーションと名称を示す。アド
レスは１６進の形で示され、ファンクション・コード・
ビットは２進の形で示されている。これらのレジスタの
いくつかは下記でざらに詳しく説明するが、以下の説明
はその各々の機能を要約している。 なお、下記の簡単な説明は、ホストＣＰＵの立場から見
たものである。タイマ１５による種々のタイマ・レジス
タに対するアクセスは、下記の説明に含まれていない。 本発明に関連のある部分の詳細は後に説明する。 ＣＰＵＩＩのスーパバイザ・アドレス・スペース内に専
ら存在するモジュール・コンフィギユレーション・レジ
スタ（ファンクション・コード・ビット１０１によって
示される）は、タイマ１５に一定の属性を規定する６ビ
ツト領域を有している。これらの属性は、割込みアービ
トレイションＩＤ、一定の他のレジスタのスーパーバイ
ザ／ユーザ・アドレス空間ロケーション、停止条件フラ
グ、停止制御ビット、ＴＣＲ２ソース制御ビット、エミ
ューレーション・モード制御ビット、ＴＣＲ１プリスケ
ーラ（ｐｒｅ−ｓｃａｌｅｒ）制御ビット、およびＴＣ
Ｒ２プリスケーラ制御ビットである。 モジュール・テスト・レジスタは、本発明と関係しない
タイマ１５のテスト・モードの局面を制御するビット領
域を有している。 開発支援制御レジスタは、タイマ１５とＣＰＵ１１の開
発支援機能との相互作用を決定する多数のビット領域を
有している。同様に、開発支援ステータス・レジスタは
、これらの開発支援機能に対してタイマ１５のステータ
スとのみ関連している。これらのは能は、本発明とは関
係していない。 ＣＰＬＪＩＩの開発支援機能の詳細は、上述の米国特許
出願筒１１５，４７９号に開示されている。 割込みレジスタは、２つのビット領域を有し、ＣＰＬＪ
ｌｌに対してタイマ１５によって発生される２つの割込
み機能を決める。一方の領域は、タイマ１５によって発
生される全ての割込みに対する割込みベクトルの最上位
４ビツトを規定する。 他方のビット領域は、タイマ１５によって発生される全
ての割込みに対する優先順位を規定する。 このビット領域をタイマ１５からの全ての割込みを不能
にするようにセットし、タイマ１５からの割込みがＣＰ
Ｕ１１に対して最高の優先順位となるようにこのビット
領域をセットし、すなわちノンマスカブル割込、かつこ
のビット領域をこれらの両極端の間の種々のレベルに設
定することが可能である。周知のように、割込み優先権
は、ＣＰＵ１１によって使用され、他の割込みソースに
対してタイマ割込みの相対的な優先権を決める。 位相割込みイネーブル・レジスタは、１６個の１ビツト
の領域を有し、１つの領域はタイマ１５の１６個のｒチ
ャンネル」の各々に対応する。各ビット領域は、その状
態によって、このビット領域と関連するチャンネルに対
するサービスを行いながら、タイマ１５のサービス・プ
ロセッサによる割込みの発生を可能または不能にする（
以下の第３図の議論を参照のこと）。 ４つのチャンネル・プリミティブ選択レジスタは、１６
個の４ビツト領域を有し、タイマ１５内のサービス・プ
ロセッサが特定のチャンネルに対してサービスを行って
いる場合、１６個の可能なプリミティブまたはタイマ・
プログラムのいずれがこのサービス・プロセッサによっ
て実行されるべきであるかを決定する。１６個のビット
領域の各々は、１６個のタイマ・チャンネルの１つと連
動する。１つの領域内の４ビツトは、プロセッサがその
領域と関連するチャンネルに対してサービスを開始する
場合、サービス・プロセッサ内の制御用記憶装置に供給
されるアドレスの一部として使用される。そのアドレス
に応答して、制御用記憶装置に戻されるデータは、この
チャンネルをサービスしている間に実行されるべきプリ
ミティブに対するエントリ・ポイントまたは開始アドレ
スとして使用される。サービス・プロセッサの制御用記
憶装置は、１６個のチャンネルの各々に対して最高１６
個の異なったプリミティブと最高１６個のエントリ・ポ
イント（合計２５６個のエントリ・ポイント）を有する
ことができる。この制御用記憶装置の全体のサイズは゛
固定されているが、プリミティブ・コードとエントリ・
ポイントの間の割当ては変化してもよい。即ち、合計２
５６個未満のエントリ・ポイントのロケーションを使用
し、より多くのプリミティブ・］−Ｆを含むように、「
余分の」記憶能力を使用する（二とが可能である。 ２つのホスト・シーケンス・レジスタは、モジュール・
コンフィギユレーション・レジスタのビット領域の１つ
に応じて、ＣＰｔＪｌｌのスーパーバイザまたは非制限
アドレス空間のいずれに存在してもよい。これは、）７
ンクシコン・］−ド・ピッｌ−Ｘ　Ｏ１によって示さ′
４１７、ここで、Ｘはモジュール・］ンフイギュ１ノー
シコン・１ノジスタの５ＵＰＶピツ］・によって決まる
。７ボスｌ−＝・シーケンス・１ノジスタは１６個の２
ピツＩ・・＠域から構成され、それらの各１個は、１６
個のタイマ・チャンネルの各々に対応する。ホスト・シ
ーケンスのピッ１へ領域は、ブランチ条件として（ノー
ーービス・プロセッサに対して実行されるプリミティブ
）こよって使用されるものであるが、必ずしもこれ（こ
よって使用されなくてもよい。すなわち、２つのホスト
・シーケンス何でツｈの状態によって、プリミティブ内
の命令の流れを変更することが可能である。 ２つのホス１−・サービス・リフニスＩ−・１ノジスタ
は、１６個の２じツ１−・領域から構成され、それらの
各１個は、各タイン・チャンネルに対応する。 特定のピッミニ領域に占き込みを行うこと（よって、小
ストＣＰｔＪは、タイマ１５のサービス・プロセッサに
よるサー１でスを受（プるタイマ・チャンネルの全て（
こ対するスケンＪ−ルを立てることができる。化チャン
ネルは、ホス１−・サービス・リフニス１−・レジスタ
の１つに２ピツｔ’＋を有（ノているので、チャンネル
当たり４つの可能な値が存在する。 各チャンネルに対して要求することのできる３つの異な
った「タイプ」のサービスがあり、これらは４つの可能
な値のうちの３つに対応する０４番目の値は、ホス１−
の要求１−るサービスがスケジュールされないことを示
す。ホストの行うサービスに対する要求を示す３つの値
は、」二）ホしたブリミゾイブ選択ピッ１−と同じ形で
使用される。ボス１〜・サービス・リフニス］−・ビッ
トは、エンド・す・ポイント・・アドレスを得るために
直接使用されないが、他のチャンネルの条件ピッｌ−と
一緒に符号化される。 ２つのヂ１アンネル優先レジスタは、１６個の２ピツ１
へ領域から構成され、各１個は名ヂャンネルに対応づ゛
る。各ヒラ１〜領域は、その関連するチャンネルに対（
）４つの可能な優先順位の１つを特定する。この優先順
位は、いくつかの競合するチャンネルのいずれが最初に
サービスを受けるかを決めるため、タイマ１５のサービ
ス・ブロセツザ内のスケジューラによって使用される。 ４つの可能な優先順位には、不能、低位、中位Ｊ５よび
高位がある。サービス・スケジューラは、優先順位の低
いチャンネルでも一定の時間がたてばサービスを受けら
れることを保証するような方法でサービス・プロセッサ
の責源をυｊり当てる。チャンネルの各々は、使用可能
な優先順位のいずれに対しても割当可能でおり、１６チ
ヤンネルに対してどのような組み合わせの優先順位を行
うことも可能である。 位相割込み状況レジスタは、１６チヤンネルの各々に対
して１ピッ１−を有し、上で論じた位相割込みイネーブ
ル・レジスタと関連する。（）−−ビス・プロセッサが
特定のチャンネルにサービスを行っている間に、割込み
を発生さ１！るべきであると決定すると、そのチャンネ
ルに対応する位相割込み状況レジスタのピッ！−は、７
１ノ一一トされる。もし位相割込みイネ・−プル・レジ
スタの対応するビットがアサートされると、割込みが発
生する。、もしそうでなければ、スデータス・ピッｌ−
はアサ−！・されたままであるが、小ストｃｐｕに対

【
ノで割込みは発生しない。 リンク・レジスタは、１６個のタイマ・チャンネルの各
々に対して、１ビツトを有プ゛る。各ピッ１−は、特定
のタイプのサービスに対する要求、リンク・サービスに
対する要求が、対応するチャンネルに対するサービス要
求を行うため、アサートされていることを示す。 サービス許可ラッチ・レジスタは、１６個の１ビツト領
域を有する。各タイマ・チャンネルは、これらの領域の
１つと関連する。アサートされると、このサービス許可
ラッチ・レジスタの１つのビットは、関連するチャンネ
ルがサービス・プロセッサによるサービスを行うために
「タイム・スロット」が与えられたことを示す。このレ
ジスタのビットは、サービス・プロセッサの資源を割り
当てる過程で、サービス・プロセッサ内のスケジューラ
によって使用される。 復号化チャンネル数レジスタは、各タイマ・チャンネル
に対して、１ビツト領域を有し、これがアサートされる
と、サービス・プロセッサが新しいチャンネルに対して
サービスを開始した場合、それは復号チャンネル数レジ
スタで示されたチャンネルに対するサービスを行ったこ
とを示す。このチャンネルに対する見出しは、たとえ実
行中のプリミティブがサービス・プロセッサによって実
際に制御されているチャンネルの見出しを変更する「チ
ャンネル変更」機能を実行しても、一定のままである。 ホストＣＰＵから見た場合、タイマ１５の残りのメモリ
・マツプは多数のチャンネル・パラメータ・レジスタに
よって構成される。１６個のタイマ・チャンネルの各々
は、これに対して専用化された６個のパラメータ・レジ
スタを有する。以下で詳細に説明するようにこれらのパ
ラメータ・レジスタは、これを介してホストＯＰＵとタ
イマ１５とが相互に情報を提供する共有のワーク・スペ
ースとして使用される。 第３図は、マイクロコンピュータ１０の残りの部分から
分離された状態のタイマ１５を示す。タイマ１５の主要
な機能部品は、サービス・プロセッサ２０．ＣＨＯ−Ｃ
ＨＩ　５とも名付けられている１６個のタイマ・チャン
ネル２１ａ−２ｉｐ。 およびバス・インターフェース装置（ＢＩＵ）２２によ
って構成されると考えてもよい。各タイマ・チャンネル
はマイクロコンピュータ１０の１つのピンに接続される
。チャンネルＯは、ピンＴＰＯに接続され、チャンネル
１はピンＴＰＩに接続される等々である。マイクロコン
ピュータでは一般的であるように、これらのピンの各々
は、タイマ１５とマイクロコンピュータ１０のその他の
は能との間で「共有されるｊ′ことが可能であるが、こ
こで説明する好適な実施例では、そのような構成になっ
ていない。 サービス・プロセッサ２ｏとチャンネル２１ａ−２１ｐ
との間の相互接続は、サービス・バス２３、イベント・
レジスタ（ＥＲ）バス２４タイマ・カウント・レジスタ
＃１　（ＴＣζ１）バス２５、タイマ・カウンタ・レジ
スタ＃２　（ＴＣＲ２）バス２６°および多数の種々の
制御および状態線２７によって構成される。サービス・
バス２３は、サービス・プロセッサ２０のサービスを要
求するためチャンネル２１ａ−２１ｐによって使用され
る。 ＥＲババス４は、各チャンネル内のイベント・レジスタ
の内容をサービス・プロセッサ２０に供給し、これらの
レジスタをサービス・プロセッサ２０からロードするた
めに使用される。２つのＴＣＰバスは、サービス・プロ
セッサ２０内に位置している２つのタイマ・カウント・
レジスタの現在の内容をチャンネル２１ａ−２１ｐに伝
達するために使用される。 ＢＩｔＪ２２は、ＩＭ８１２とサービス・プロセッサ２
０との間のインターフェースとして機能する。このよう
なバス・インターフェースの詳細は、本発明と関係する
ものではなく、技術上周知のものである。好適な実施例
では、ＢＩＵ２２は「スレーブ・オンリー」のインター
フェースである。 すなわち、タイマ１５は１ＭＢ１２を介して、転送され
る情報を受信してもよいが、１ＭＢ１２上に転送を開始
することはできない。 以下で詳細に説明するように、サービス・プロセッサ２
０は制御用記憶装置を有する。この制御用記憶装置は、
サービス・プロセッサ２０によって実行される命令を有
するリード・オンリー・メモリ装置から構成される。好
適な実施例では、これはマスク・プログラマブルＲＯＭ
として提供される。当業者にとって明らかなように、こ
のような制御用記憶装置は、問題となる制御用記憶装置
に対してプログラムされるべきソフトウェアの開発を行
う。この問題に対処するため、エミュレーション・イン
ターフェース１７は、サービス・プロセッサ２０をメモ
リ１４に結合する。すなわち、ザー１ビス・プロｌ？ツ
サ２０は制御用記憶装置（こ記憶されている命令の替わ
りに、メモリ１４に記憶されている命令を実行すること
ができる。好適な実施例では、メモリ１４はランダム・
アクセス・メモリ（ＲＡＭ）のにうな害ぎ変え可能なメ
モリである。エミュ１．／−ジョン・インターフニー・
ス１７は、ユーザーがサービス・プロセッサ２０に対（
）てプリミティブを書込み、実行し、変更Ｊ゛ることを
可能にする目的のためけ能Ｊ−る。−度完全にデバッグ
されると、これらのブリミゾイブは制御用記憶装置の別
のバージョンに組み込Ｊ＝れることができる。 ＴＣＲ２でカランＩ−される基準どなる外、部タイミン
グ・ソースは、サービス・プロセッサ２０に結合される
。上述したモジュール・フンフィギュレーション・レジ
スタのビットは、ＴＣＲ２がこの外部タイミング・ソー
スによってクロックされるかまたは内部タイミング基準
によりてり目ツクされるかを制御する。 一般的にサービス・プロセッサ２０は、主としで［Ｒバ
ス２４と制御７１　ｆ、≦１２７を使用して、ヂψンネ
ル２１ａ−２１［：）を形成１ノ、所定のタイミング・
タスクを実行づ−る。チャンネル２１ａ−２１ｐは、命
令通りにこれらのタスクを実行し、時々、ザー１でス・
プロセッサ２０にサービスを要求することによって、イ
ベントなどの発生をサービス・プロセッサ２０に知らせ
る。サービス・プロセッサ２０は、も１ノそれが存在す
れば、特定のチャンネルからのサービス要求に応答して
、そのサービスを開始するためにどのようなアクション
を取るべきかを決定号”る。サービス９ブロセツザ２０
は、次に、そのホストＣＰＵ　（この場合、ＣＰＵ１１
　）１にしたがって、以下で更に詳しく説明するように
、実行するべきタイミングは能を識別すると共に一定の
その他のサービスを行う。サービス・プロセッサ２０は
、またホスＩ−ＣＰ　ｔＪに対する割込み要求を独占的
に発生する。好適な実施例では、この償能はサービス・
プロセッサ２０の制御用記憶装置にあるブＤグラムによ
って制御される。 ＴＣＲＩバスおよびＴＣ’Ｒ２バスは、１６個のチャン
ネルの各々に対（）で連続的に使用可能であり、各々の
タイマ・カウンタ・レジスタの新しい内容と共に所定の
スケジュールで更新される。同様に、１６個のチャンネ
ルの各々は、いつでもサービス・バス２３を介１ノでサ
ービス要求をアサートすることができる。１ノか１ノ、
ＥＲババス４と制御および状態線２７に関して、サービ
ス・ブ日ツセサ２０は、ある１つの時点において１６個
のヂＡ・ンネルの１つのみと通信を行う。ＦＲババス４
を介して行われるイベント・レジスタの読み出１ノＪ）
よびこれに対する書き込みと制御および状態線２７上の
種々の制ｔｉｌｌ　＃３よび状態信号はサービス・プロ
ツセザ２０によってその時サービスが行われているその
１つのチャンネルに対してのみ有効である。必要な範囲
に対して、各チャンネルは制御線２７によってこれに与
えられた制御情報をラッチし、サービス・プロセッサが
伯のチャンネルに対してサービスを行っている間これを
保持する。 ナービス・バス２３を介してチャンネルによって行われ
るサービスに対する要求に加えて、サービス・ブＤツセ
ザ２０は、ホスｔ＝　ＣＰ　Ｕによって行われるサービ
ス要求に対応する。上述したホス１−・サービス要求レ
ジスタに適当な値を書き込むことににって、ホストＣＰ
Ｕは全ての特定のチャンネルに対するサービスのスケジ
ュール化を開始することかできる。更に、サービス・プ
ロセッサ２０は、それ自身、以下詳細に説明するリンク
・サービス要求機構を介（）てこのようなスケジュール
化を行なうこともできる。 第４へない（）第４Ｄ図は、第４Ｅ図に示すような相互
関係を有するが、タイマ１５の詳細な構成を示ｖ０一般
的に、第４Ａ図はサービス・プロセッサ２０（第３図）
のマイクロエンジンを示し、第４Ｂ図は、サービス・ブ
ロツセザ２０の実行ユニッ１−を示し、第４Ｃ図はタイ
マ・チャンネルのハードウェアと装置の残りの部分に対
する相互接続を示し、第４Ｄ図はバス・インターフェー
ス、レジスタＪ５よびサービスのスケジューラを示す。 先ず第４Ａ図を参照して、マイクロエンジンの主要なは
節要素は、優先エンコーダ３０、インクリメンタ３１、
リターン・アドレス・レジスタ３２、マルチプレクサ３
３、マルチプレクサ・コントロール３４、マイクロプロ
グラム・カウンタ３５、ＲＯＭ制御記憶３６、マルチプ
レクサ３７、マイクロ命令レジスタ３８、マイクロ命令
デコーダ３９、マルチプレクサ４０、ブランチＰＬＡ４
１および複数のフラグ・レジスタ４２によって構成され
る。−船釣に、複数の可能なソースの中からマルチプレ
クサ３３によって選択されたマイクロ命令アドレスは、
マイクロプログラム・カウンタ３５にロードされ、次に
ＲＯＭ制御記憶３６に供給される。このアドレスによっ
て選択されたマイクロ命令は、ＲＯＭ制御記憶３６によ
ってマルチプレクサ３７を介してマイクロ命令レジスタ
３８に供給される。デコーダ３９は、次にマイクロ命令
レジスタ３８の内容を復号し、必要に応じてサービス・
プロツセサ全体に制御信号を与える。 マイクロ命令デコーダ３９は、単一の装置として図示さ
れ、これからの制御信号がタイマの残り全体に対して供
給されるが、当業者はこの手順を変更することが有利で
あるかもしれないことを理解するであろう。マイクロ命
令レジスタ３８から出力されるビット数は、デコード・
ロジック３９から出力される制御信号の数よりも少ない
ので、マイクロ命令レジスタ３８からの出力をタイマ全
体に分配することが有利であるとともに、さまざまな位
置に配置された複数のデコーダを設けることが有利とな
る。信号のルートを節約することとデコード論理を複製
することとの二者択一関係は、複雑な設計上の決断であ
り、これはケースバイケースで行わなければならない。 上で論じたエミュレーション・インターフェース（第１
図および第３図において参照番号１７）はこれらの図で
は、エミュレーション線５０．メモリ・サイクル・スタ
ート線５１、マイクロ命令アドレス線５２およびマイク
ロ命令線５３によって構成される。エミュレーション線
５０の信号の状態によって命令され、エミュレーション
・モードが動作すると、ＲＡＭは線５２上のアドレスに
応答して線５３上にマイクロ命令を導出する。マルチプ
レクサ３７は、これらのマイクロ命令をＲＯＭ制御記憶
３６によって供給されたマイクロ命令の代わりに選択し
て、ＲＡＭから導出されたマイクロ命令をマイクロ命令
レジスタ３８に供給する。エミュレーション線５０の状
態は、モジュール・コンフィギユレーション・レジスタ
内のエミュレーション・モード制御ビットによって制御
され、したがって、ホストＣＰＵの制御下にある。 メモリ・サイクル・スタート信号は、単にシステム・ク
ロックから導き出されるタイミング信号である。 本発明を実現するのに必要な程度に第４Ａ図に示すマイ
クロエンジンの詳細な特徴と動作を理解できるよう、第
４Ａ図は、以下で更に十分な説明が行なわれる。 第４Ｂ図には、サービス・プロセッサの実行ユニットが
描かれている。この実行ユニットは、２個の１６ビツト
双方向バス、すなわちＡバス６０と８バス６１を有する
。イベント・レジスタ転送レジスタ６３はＡバス６０に
対し双方向に接続される。同様に、タイマ・カウント・
レジスタ＃１６４とタイマ・カウンタ・レジスタ＃２６
５は、Ａバス６０に対し双方向に接続される。デクリメ
ンタ６６は、Ａバス６０に対し双方向に接続される。更
に、デクリメンタ６６は、デクリメンタ・コントローラ
６７から制御入力を受けとり、線６８を介して第４Ａ図
のマルチプレクサ・コントローラ３４とマイクロプログ
ラム・カウンタ３５に出力を供給する。シフト・レジス
タ６９はＡバス６０に対し双方向に接続され、かっＢバ
ス６１に出力を与えるように接続される。シフト・レジ
スタ６９は、シフタ７０から入力を受取るように接続さ
れる。シフタ７０は、Ａバス６０に対し双方向に接続さ
れる。 シフタ７０は、また演痒ユニット（ＡＵ＞７１からの入
力を受取るように接続される。ＡＵ７１は、２つの入力
ラッチＡ＋ｎ７２とＢ１ｎ７３から入力を受取る。ラッ
チ７２と７３は、Ａバス６０、！：Ｂバス６１からそれ
ぞれ入力を受取るように接続される。ＡＵ７１は、ブラ
ンチＰＬＡ４１に多数の：鳶ンディション・］　−Ｈ：
出ツノを与える。 汎用アキゴム１ノータ（Ａ＞７４は、Ａバス６０に対し
双方向に接続されると共にＢバス６１（Ｊ出力を与える
ように接続される。パラメータ・ブリロード（ｐｒｅ−
１ｏａｄ　）レジスタ７５は、Ａバス６０に対（）双方
向に接続されると共（εＢババス１に出力を与えるよう
に接続される。更に、このパラメータ・プリロード・レ
ジスタ７５１．ｔ、線７６によって第４Ｃ図のヂャネル
制御ハードウェアに出力を与えるように接続される。レ
ジスタ７５は、にたマルヂブ１ノクザ７７に対（〕双方
向に接続される。 データ人出力バッフ７（ＤＩＯＢ＞レジスタ７８は、Ａ
バス６０に対し双方向に接続されると共にＢバス６１に
出力を与えるように接続される。 ［）１０８７８は、またマルチプレクサ７７に対し双方
向に接続される。更ｔ＝：、ＤＩＯ８７８は、マルヂブ
１ノクザ７９に出力を与えるように接続される。マルチ
プレクサ７９は、パラメータＲＡＭアドレス・レジスタ
８０に：出力を与えるように接続される。 マルヂブ１ノクザ８５は、Δバス６０からの入力と線８
６からの入力を受は取るが、この入力は第４Ｄ図のサー
ビス・スケジューラに源を発する。 マルチプレクサ８５の出力は、チャンネル・１ノジスタ
８７に入力どして与えられる。チャンネル・レジスタ８
７は線２０１によってＡバス６０に出力を与えると共に
線８９によって第４Ｃ図のチャンネル制御ハードウェア
に出力を与えるように接続される。チャンネル・レジス
タ８７の内容によって、種々の制御イに号とＥＲババス
サイクルが、第４Ｃ図に示覆−チヤンネル制御ハードウ
ェアにおいて、現在サービスを受けている特定のチャン
ネルの方向に適切に方向づけられる。図示の装置［［は
サービスプログラムあるいはプリミティブの実行中にそ
のチャンネルの見出しを変更１−る能力があるため、チ
ャンネル・レジスタ８７の内容は、第２Δ図および第２
Ｂ図と関連（〕て上で説明した復号されたチャンネル・
ナンバ・レジスタの内容と必ずしも対応しない。後者の
レジスタは現在実行しているプリミティブが開始された
チャンネルの兄出しを含み、一方チヤンネル・レジスタ
８７は現在制御信号が与えられているチャンネルの児出
（）を含む。この区別が本発明の理解にと９で重要であ
る範囲にＪ５いて、下記でざらに完全に説明される。 リンク・レジスタ８８はＡバス６０から入力を受は取り
、デコーダ８９に出力を与えるように接続される。リン
ク・レジスタ８Ｂの４ピッ１−はデコーダ８９によって
復号され、１６ビツトを発生するが、これらの各々はタ
イマ・チャンネルの１つと関連している。これらの１６
ビツトは線９０によって第４Ａ図のブランチＰＬＡ４１
と第４Ｄ図のサービス・スケジューラに接続される。リ
ンク・レジスタ８８は、サービス・プロセッサがリンク
・レジスタ８８に所望のチャンネルの児出しを書込むだ
けで、マイクロ命令によって制御されている全てのチャ
ンネルに対するサービスのスケジュールを作成すること
のできる手段を提供する。 リンク・レジスタ８Ｂは、第２Ａ図と第２Ｂ図に関して
上述したリンク・レジスタとは別のものである。リンク
・１ノジスタ８８は、レジスタの児出しを有１ノ、これ
に対し、もしあるとすればサービス・プロセッサによっ
てリンク・サービス要求がそのとき行われる。第２Ａ図
および第２Ｂ図に関連して上述したリンク・レジスタは
、リンク・サービス要求が行われたということを示１ハ
まだこれに対する応答が行われていないことを示１′各
チャンネルに対するフラグ・ビット・を右しているにす
ぎない。 本発明を実現づ−るのに必要な程度に第４Ｂ図に示す実
行ユニツ１への詳細な特徴と動作を理解できるよう、第
４Ｂ図は、以下で更に十分な説明が行なわれる。 第４Ｃ図は、チャンネル・ハードウェアが示されている
。１つのチャンネルの詳細な構成要素が図示され、第５
図を参照して以下で説明される。 タイマの残りの部分から見れば、チャンネル・ハードウ
ェアは、ここではＥＲＯ−ＥＲ１５の符号が付けられて
いる１６個のイベン１−・１ノジスタ、１６個のデコー
ダ１００内の１つおよび制御ロジツク１０１のブロック
によって構成されているように見える。ＴＣＲバスの各
々は、１６個のイベント・レジスタの各々に接続される
。ＥＲＴレジスタ６３（第４Ｂ図）と双方向の通信を行
うＥＲババスデコーダ１００に接続される。この手段に
よって、イベント・レジスタのいずれが１つと第４Ｂ図
に示す実行ユニットとの間で値を転送することができる
。明らかなように、タイマ・カウント値は、実行ユニッ
トからイベント・レジスタに転送されてマツチ・イベン
トを設定し、捕捉イベントに応答してイベント・レジス
タから実行ユニットに転送される。 チャンネル・レジスタ８７（第４Ｂ図）からの線８９は
、ロジック１０１を制御するために接続され、これに対
して現在サービスを受けているチャンネルを示す。制御
ロジック１０１は、またマイクロ命令デコーダ３９（第
４Ａ図）から直接またはマルチプレクサ１０２を介して
複数の入力を受ける。更に、制御ロジック１０１はブラ
ンチＰＬＡ４１（第４Ａ図）に出力を与える。最後に、
サービス・バス１０５は、制御ロジック１０１に対して
種々のチャンネルから第４Ｄ図のスケジューラにサービ
ス要求を伝達する手段を設ける。再び、チャンネル・ハ
ードウェアの機能は以下で詳細に説明される。 第４Ｄ図は、タイマのホスト・インターフェース部を示
す。上で示されたように、ＢＩＵ２２はＩＭＢに対して
必要な従属専用のインターフェースを提供し、ホストＣ
ＰＵがタイマのレジスタをアクセスすることを可能にす
る。ＢＩＵ２２は、ＲＡＭバス１１０に対し双方向に接
続されパラメータＲＡＭアドレス・バス１１１に出力を
与えるように接続される。第４Ｄ図に示された装置の残
りの部分は、スケジューラ１１２、システム・レジスタ
１１３、パラメータＲＡＭ１１４、プリミティブ選択レ
ジスタ１１５およびホスト・サービス要求レジスタ１１
６によって構成され、これらは全てＲＡＭバス１１０と
双方向に接続される。 スケジューラ１１２は、１６個のタイマ・チャンネルを
サービス・プロセッサの資源に割当てる手段によって構
成される。図示のように、２個のチャンネル優先レジス
タ、リンク・レジスタ、復号化チャンネル数レジスタお
よびサービス許可ラッチ・レジスタ（すべて第２Ａ図と
第２Ｂ図を参照して上述された）は、スケジューラ１１
２内に存在すると考えてよく、全てＲＡＭバス１１０と
双方向に接続される。 スケジューラ１１２は、マイクロ命令デコーダ３９から
１ビツトの入力を受取り、これは特定のチャンネルに対
するサービスが終了したことを示す。これはスケジュー
ラ１１２が保留中のいずれのサービス要求を次に実行す
るかを決定するプロセスが起動される。スケジューラ１
１２は、またマイクロ命令デコーダ３９に１ビツトの出
力を与え、いずれのチャンネルに対しても現在サービス
のスケジュールが立てられていないことを示し、これは
また「アイドル」状態と呼ばれる。 スケジューラ１１２は、４８ビツトによって構成される
サービス・バス１２０から入力を受けとるが、これは線
１０５からの１６ビツト、線９０を経由するデコーダ８
９からの１６ビツトおよびホスト・サービス要求レジス
タ１１６からの１６ビツトを結合することによって形成
される。これらの４８ビツトは、チャンネル・ハードウ
ェア自身が現在サービスを要求しているチャンネル、リ
ンク・レジスタ８８によって現在サービスが要求されて
いるチャンネルおよびホストサービス要求レジスタ１１
６によってサービスが要求されているチャンネルをそれ
ぞれ示す。スケジューラ１１２はこれらの入力を受入れ
、チャンネル優先レジスタの値によって示されるように
、サービスが要求されているチャンネルの相対的優先順
位を検討し、いずれのチャンネルが次にサービスされる
べきかを決める。選択されたチャンネルの４ビツトの指
定信号が、線８６を介してマルチプレクサ８５、プリミ
ティブ選択レジスタ１１５、およびホスト・サービス要
求レジスタ１１６に出力される。 上述したように、各チャンネルは、優先レジスタ内で対
応するビットによって割当てられた４っの優先順位の１
つを有している。サービスに対する要求が保留【こなっ
ているチャンネルにスケジューラルをたてるスケジュー
ラ１１２の計画は、低い優先順位のチャンネルでも最終
的にはサービスが受けられることを保証している。この
特徴は、他のは能をサービスするために必要どされる時
間に対（）て、いかなるタイミングは能も全く失われな
いことを保証するために重質である。同じ優先順位のチ
ャンネルの間では、スケジューラ１１２はリーービスを
順縁りに割当てる。 スケジューラ１１２がす“−ビスを行う新しいチャンネ
ルを選択する各状況（すなわち少なくとも１つのサービ
ス要求が保留中で・あって現在いずれのチャンネルもサ
ービスされていない）はタイム・スロット境界と呼ばれ
る。スケジューラ１１２によって使用される別画は、名
７つの使用可能なタイム・スロット・の内４つを高位の
優先順位（、：ａＵ定されたチャンネルに割当てられ、
７つの内２つが中位の優先順位に設定されたチャンネル
に割当てられ、７つの内１つが低位の優先順位のチャン
ネルに割当てられる。使用されている特定のシーケンス
は、高位、中位、高位、低位、高位、中位、高位である
。も（ツタイム・スロット境界において該当する優先順
位のチャンネルに保留中のサービス要求がなければ、ス
ケジューラ１１２は下記の計画（，７従って次の優先順
位に進む。高位−中位−低位、中位−高位〜低位および
低位−高位−中位。 スケジューラ１１２中には、各チャンネルに対１゛るサ
ービス要求ラッチがあり、これはいずれのタイプのサー
ビス汗水がそのチャンネルに対して保留された場合でも
必らずセットされる。このラッチは、タイム・スロット
がそのチャンネルに対し割当てられた場合、スケジュー
ラ１１２によってクリアされ、サービスが終了するまで
再びアサ−１〜されることはない。これは、スロット間
にアイドル状態が無く他のチャンネルがベンディングの
ザー；ごス要求を有しているならば、いずれのチャンネ
ルも２つの連続したタイム・スロットに割当てられない
ことを意味“づ−る。 同じ優先順位のチャンネルの場合、いずれかのチャンネ
ルが２度シービスを受ける前に、スケジューラ１１２は
、ザーどスを要求する全てのチャンネルにサービスが受
けられることを保証覆”る。 同じ優先順位のチャンネルのグループでは、番号の一番
低いチャンネルが最初にサービスを受【プる。 勿論、限定された処理資源へのアクセスの要求が競合す
る場合の優先権の割当て計画は、周知のものでありこれ
は幅広く変化する。多くの他のこのような計画が今ここ
で述べた別画に代替することが可能である。ここで開示
した計画は、タイマ・システムにとっては有利なもので
あると信じられるが、その理由は、こらが優先順位の最
も低い要求に対してさえ（ノービスを保証するからであ
る。 パラメータＲＡＭＩ　１４は、１６個のタイマ・チャン
ネルの各々に対して各１６ごツト幅の６個のパラメータ
・レジスタによって溝成され、合計１９２バイトのＲＡ
Ｍを有する。パラメータＲＡＭ１１４は、ボス１−ＣＰ
Ｕとサービス・プロセッサの両方がその中で読出しおよ
び書込みを行うことができるという意味で「デュアル・
アクセス」であるが、これらの内の１つしか一時にアク
セスすることができない。アドレス・マルチプレクサ１
２２とデータ・マルチプレクサ１２３は、サービス・プ
ロセッサとホスｔ−＝−ｃｐｕのいずれがアクセスを行
うかを選択する。ここで図示ｔ〕でいない属性ロジック
が実際にはいずれのバス・マスクがアクセス可能かを決
定する。アドレス・マルチプレクサ１２２は、アト１ノ
ス・レジスタ８０からおよびパラメータＲＡＭアドレス
・バス１１１を介してＢＩｔＪ２２からアドレスを受取
るために接続される。データ・マルチプレクサ１２３は
、ＲＡＭバス１１０とマルチプレクサ７７に対し双方向
に接続される。パラメータＲＡＭＩ　１４にアクセスす
るために、サービス・プロセッサがアドレスを発生ずる
方法は、以下で本発明に関係する桿度に詳しく説明する
。しか（ハアドレスはチャンネル・レジスタ８７（第４
Ｂ図参照）の現在の内容を直接基礎としであるいはオフ
セット値を加えることによって変更された内容にもとず
いて発生できることに留意する必要がおる。これらのア
ドレシンク・モードは、その中でパラメータＲＡＭのア
ドレスが現在のチャンネルに関連して特定されるが、サ
ービス・プロセッサによる実行を意図するプリミティブ
を作成する際に極めて大きなフレキシビリイティを提供
する。 パラメータＲＡＭ１１４の設計に際して他の重要な面と
して、干渉性の問題がある。もしホストＣＰＵが、例え
ば、チャンネルＯによって使用するためパラメータＲＡ
Ｍ１１４に幾つかのパラメータを書込んでいるプロセス
にあれば、全てではないが若干のパラメータが書き込ま
れた後、サービス・プロセッサによって実行されたサー
ビス・ルーチンはこれらのパラメータを使用できないこ
とということが大切である。マルチ・バイトでは、逆の
方向、すなわち、サービス・プロセッサからホストＣＰ
Ｕに転送されているパラメータに同様の問題が存在する
。干渉性の問題を処理する方法には、技術上周知の多く
の異なった方法がある。 完全を期するため、好適な実施例で使用される干渉性に
対応する計画を以下で要約して説明する。 パラメータＲＡＭ１１４を構成する１６ビツト・ワード
の１つ、この場合、チャンネルＯのパラメータ・レジス
タ５と指定されたワード（第２Ｂ図参照）は、干渉デー
タ制御レジスタ（ＣＤＣ：ｃｏｈｅｒｅｎｔ　ｄａｔａ
　ｃｏｎｔｒｏｌ　）として使用されるように指定され
る。このレジスタのビット１５はセマフ１−ビット（ｓ
ｅｍａｐｈｏｒｅ　ｂｉｔ）として使用される。 サービス・プロセッサまたはホストＣＰＵのいずれかが
パラメータＲＡＭ１１４にアクセスすることを希望する
場合、このセマフォ・ビットが先ずチエツクされ、もし
これがセットされているならば、セマフォ・ビットがク
リアされるまで、干渉データ（Ｃｏｈｅｒｅｎｔ　ｄａ
ｔａ）の転送に使用されるこれらのロケーションに対す
るアクセスは保留される。 可能なバス・マスクの１つが干渉転送（ｃｏｈｅｒｅｎ
ｔｔｒａｎｓｆｅｒ）を行うことを希望すれば、これは
先ずセマフォ・ビットをセットし、次にこの転送を実行
し、次にこのセマフォ・ビットをクリアする。 この８１画が実行されることを知るため、ホストＣＰＬ
Ｊとサービス・プロセッサとの両方によって実行される
プログラムを」くことはプログラマに委ねられている。 ビット１４は、３つまたは４つのパラメータ（各１６ビ
ツト）が干渉的に転送されるべきであることを指示する
云−ド・ビットである。もし３つのパラメータが転送さ
れるべきであれば、チャンネル１のパラメータ・レジス
タＯ−２として指定されたワードが保護されたロケーシ
ョンとして使用される。もし４つのパラメータが転送さ
れるべきであれば、チャンネル１のパラメータ・レジス
タ３がまた使用される。 好適な実施例で使用される干渉性に対する計画のこれ以
上の詳細はここでは重要でないが、その理由は、その問
題とその可能な解決法の多くが、当業者にとって周知の
もであるからである。 プリミティブ選択レジスタ１１５は、上述した４個のチ
ャンネル・プリミティブ選択レジスタによって構成され
る。これらのレジスタは、ＲＡＭバス１１０に対し双方
向に接続され、また線８６からサービスを受Ｃブている
チャンネルを示す入力を受ける。チャンネル・プリミテ
ィブ選択レジスタの出力は、マイクロエンジンのプリミ
ティブ選択・ロジックに与えられる。 ホスト・サービス要求レジスタ１１６は、上述した２つ
のホスト・サービス要求レジスタによって構成される。 ホスト・サービス要求レジスタ１１６は、ＲＡＭバス１
１０と双方向に接続され、サービス・バス１２０に１６
ビツトの出力を与える。上述したように、ホスト・サー
ビス要求レジスタ１１６は、現在サービスを受けている
チャンネルを指示するスケジューラ１１２から入力を受
は取る。更に、ホスト・サービス要求レジスタ１１６は
、ブランチＰＬＡ４１から入力を受取り、これに出力に
導出す。 第４Ｄ図のどこにも示されていない残りのレジスタは、
単にシステム・レジスタとして特徴づけられ、ブロック
１１３で示される。このグループに含まれるものには、
ブランチＰＬＡ４１に入力を与えるホスト・シーケンス
・レジスタがある。 モジュール・コンフィギユレーション・レジスタ、モジ
ュール・デスト・１ノンスタ１１３よび位相割込みイネ
ーブル・レジスタのような他の１ノジスタは、割込み発
生ロジックのようなここに図示されていないタイマ・ロ
ジックの部分に出力を与える。 本ざを明を実現するために必要な範囲で第４Ｄ図に示す
ホスト・インターフェースとスケジューラ部分の詳細な
特徴と動作が」ス下で更に」−分に説明されるであろう
。 明らかなように、第４Ａ図−第４Ｄ図に示す装置は、開
示しているシステムと同程度に複雑なシステムの可能な
各論理回路構造を必ずしも含めることができない。しか
１ノ、開示したタイマの全体の構迄と機能は、説明した
装置から当業者にとって明らかである。 第５図は、単一のタイマ・チャンネルの制御ハードウェ
アを示す。好適な実施例では、１６個のタイマ・チャン
ネルの各々は、１つおきにあらゆる点で絶対的に同一の
ものである。「チャンネル直交性Ｊ　　（ｃｈａｒｉｎ
ｅｌ　ｏ「ｔｈｏａｏｎａｌｉｔｙ）と呼ぶこのシステ
ムの特徴の１つの弔要な面であるこの特徴は、１つのチ
ャンネルによって実行ざ１′（７る仝↑の機能が、他の
いずれのチ１アンネルによっても実行で−ることかでき
ることを意味する。したがって、第５図１に示すハード
ウェアは、以下で特に）ホベる項目を除いて、好適な実
施例の１６個のチャンネルの各々に対して同一のもので
ある。 各タイマ・チャンネルのイベント・・１ノジスタ１３０
は、捕捉１ノジスタ１３１、マッチ・レジスタ１３２７
３よび同等以上比較器１３３によって実際に構成される
。捕捉レジスタ１３１は、転送ゲ−ｌ＝　１３４を介し
て「Ｒバスに接続され、捕捉１ノジスタ１３１の内容が
ＥＲババス上ロードされるのを可能に゛する。マッチ・
レジスタ１３２は、転送ゲート１３５を介してＥ、Ｒバ
スに対１ノ双方向に接続される。Ｊｎｉ促１ノジスタ１
３１は、転送ゲー１−１３６によってＴＣＲＩバス、ま
たはＴＣＲ２バスのいずれかからロードされる。同じ転
送ゲート１３７は比較器１３３への一方の入力がＴＣＲ
１バスであるかＴＣＲ２バスであるかを制御する。 比較器１３３に対する他方の入力は、常にマッチ・レジ
スタ１３２である。 第５図に示′？ｊ’装置の他端にＪ５いて、このタイマ
・デセンネルに関連するビン１４０は、ビン制御ロジッ
ク１４１のブロックに接続される。ビン制御ロジック１
４１は、ビン１４０が入力タイマ用のビンとして構成さ
れるかまたは出力タイマ用のビンとして構成されるかを
決定する。ビン１４０がパノノ用のタイマのビンとして
構成される場合、ビン制御ロジック１４１は捕捉イベン
トを１−リガする目的のために、正方向に向かう遷移、
負方向に向かう遷移またはいずれかの遷移を認識できる
ように構成する。出力用に構成された場合、ビン制御ロ
ジック１４１は、マツチ・イベントの発生によって、論
理高１ノベルまたは論理低１ノベルを発生し、または１
ノベルの変化即ちｈグルするよう（プログラムすること
ができる。更に、マツチ・イベン１−の発生に関係なく
、上述１）だ３つの可能性のいずれかを強制的に発生さ
せることが可能である。サービス・プロセッサは、状態
制御（それによってビンの状態が「強制」される）、動
作制御（それによって検出されるべき想移または発生覆
−べきレベルが選択される）および方向制御（それによ
ってビンが「入力」または「出力」として構成される）
入力を介してビン制御ロジック］４］に対する制御を行
い、その状態を状５Ｂ出力によって監視することができ
る。 遷移検出ラッチ１４５は、ビン制御ロジック１４１から
の入力を受取るために接続される。ビン１４０１．：、
ｔ；ける特定の遷移がロジック１４１によって検出され
た場合、およびもしビンが入力用に構成されている場合
、ラッチ１４５がセットされる。ラッチ１４５は、マイ
クロコードの制御下でサービス・プロセッサによってク
リアまたはニゲートされる。以下で更に説明１′る一定
の状況下では、遷移検出ランチ１４５は連続的にニゲ−
１へされる。 マツチ認識ラッチ１５０は、ビン制御ロジック１４１に
入力を与えるために接続される。もし、マッチ・レジス
タ１３２の内容がＴＣＲバスの選択された１つの状態と
「マツチ」し、かつその他の論理的条件が満足されれば
マツチ認識ラッチ１５０はセットされる。このことが発
生し、かつもしピン１４０が出力用に構成されていれば
、選択された遷移がピン制御ロジック１４１によってピ
ン１４０に発生する。マツチ認識ラッチ１５０は、マイ
クロコードの制御下でサービス・プロセッサによってニ
グートされる。 遷移検出ラッチ１４５の出力は、第１０Ｒゲート１４６
と第１ＡＮＤゲート１４７の入力に接続される。ＯＲゲ
ートの他方の入力は、マツチ認識ラッチ１５０の出力で
ある。ＯＲゲート１４６の出力は、捕捉イベント・ロジ
ック１４８に接続される。捕捉イベント・ロジック１４
８は、また２つのカウンタの一方（タイム・ベース制御
＃２）を示す制御信号を受取る。捕捉イベント・ロジッ
ク１４８の出力は、転送ゲート１３６に接続される。Ｏ
Ｒゲート１４６の出力がアクティブになると、捕捉イベ
ント・ロジック１４８は、タイム・ベース制御＃２にし
たがって、ＴＣＲ１バスまたはＴＣＲ２バスの現在の値
を捕捉レジスタ１３１にロードさせる。明らかなように
、捕捉イベントは、遷移の検出またはマツチ・イベント
のいずれかによってトリガされる。 ＡＮＤゲート１４７の他方の入力は、サービス・プロセ
ッサの制御下にある制御信号ＭＴＳＲＥ［マツチ／″ｉ
移サービス要求イネーブル（Ｈａｔｃｈ／Ｔｒａｎｓｉ
ｔｉｏｎ　５ｅｒｖｉｃｅ　Ｒｅｑｕｅｓｔ　Ｅｎａｂ
ｌｅ）］である。ＡＮＤゲート１４７の出力は、ＴＤＬ
［遷移検出ラッチ（Ｔｒａｎｓｉｔｉｏｎ　Ｄｅｔｅｃ
ｔ　Ｌａｔｃｈ　）　］と呼ばれる制御信号であり、サ
ービス・プロセッサのブランチＰＬＡに接続されると共
に第２０Ｒゲート１４９の１つの入力を構成する。ＯＲ
ゲート１４９の出力は、図示のチャンネルに対するサー
ビス要求信号であると考えてもよい。 第２ＡＮＤゲート１５１は、マツチ認識ランチ１５０の
出力に接続された第１入力とＭＴＳＲＥ制御信号に接続
された第２入力を有する。ＡＮＤゲート１５１の出力は
、ＭＲＬ［マツチＬ’ＫＩラッチ（Ｈａｔｃｈ　Ｒｅｃ
ｏｇｎｉｔｉｏｎ　Ｌａｔｃｈ　）　１と呼ばれる制御
信号を構成しサービス・プロセッサのブランチＰＬＡに
接続されるとともにＯＲゲート１４９の入力でもある。 インバータ１６２は、ＭＴＳＲＥ制御信号に接続された
入力とＯＲゲート１６３の一方の入力に接続された出力
を有する。ＯＲゲート１６３の他方の入力はサービス・
プロセッサからの制御信号であり、遷移検出ラッチ１４
５をニゲートにする。 ＯＲゲート１６３の出力は、遷移検出ラッチ１４５のク
リアまたはリセット入力に接続される。 ＴＤＬおよびＭＲＬから以外のＯＲゲート１４９に対す
る２つの入力は、ホスト・サービス要求ラッチ１５３お
よびリンク・サービス要求ラッチ１５４の出力である。 これらはいずれもタイマ・チャンネルのハードウェア内
に物理的に位置していないが、より正確にはスケジュー
ラ内に位置しているものと考えることができる。ＯＲゲ
ート１４９は、第４Ｄ図のスケジューラ１１２内に位置
していると考えてもよいが、その出力は、このチャンネ
ルに対するサービス要求信号である。 第３ＡＮＤゲート１５５は、マツチ認識ラッチ１５０の
入力に接続された出力を有する。ＡＮＤゲート１５５の
第１入力は、インバータ１５６の出力であり、このイン
バータ１５６の入力は遷移検出ラッチ１４５の出力に接
続される。ＡＮＤゲート１５５の第２入力は、マツチ認
識イネーブル・ラッチ１５７の出力であり、このラッチ
はマツチ認識ラッチ１５０の出力とイベント・レジスタ
書込み制御信号に接続された入力を有する。ＥＲ書込み
制御信号は、また転送ゲート１３５を制御する。ＡＮＤ
ゲート１５５の第３入力は、比較器１３３の出力である
。ＡＮＤゲート１５５の第４入力は、ＮＡＮＤゲート１
６０の出力である。 ＮＡＮＤゲート１６０の一方の入力は、マツチ・イネー
ブル・ラッチ１６１の出力である。マツチ・イネーブル
・ラッチ１６１は、１６個全てのタイマ・チャンネルの
間で共有され、いずれかの１つのチャンネル制御ハード
ウェア内に位置しているものとして考えることは適当で
ない。ＮＡＮＤゲート１６０の他方の入力は、図示のチ
ャンネルが現在サービス・プロセッサによってサービス
されていることを示す信号である（すなわら、この信号
は第４Ｂ図のチャンネル・１ノジスタの復号化出力から
得られる）。マツチ・イネーブル・ラッチ１６１は、サ
ービス・ブ日セツ（）にＪこるいずれかのチャンネルに
対１”る（クービスの開始時点すなわらタイム・スロツ
１−境界でのヒツト信号によってセット・される。した
がって、デフオルト・状態とはサービスを受けているチ
ャンネルに対１）でマツチが禁止されることである。エ
ンドす・ポイン１へ中のイネーブル・ピッ１−あるいは
マイクロプログラム・カウンタの初期値は、タイム・ス
ロットに対１ノ割当てられるチャンネルのための１ノ゛
−ビス・プログラム用であるが、もしそれがセットされ
ているなら、マツチ・イネーブル・ランチ１６１がクリ
アされる。マイクロエンジンがアイドル状態であれば、
いつもこのマイクロエンジンからのマツチ・イネーブル
信号がまた存在し、その結梁、サービス・１０セツザが
アイドル状態である間に、チャンネルの見出しがたまた
まチャンネル・１ノジスタ８７の内容に対応ターるチャ
ンネルに一致するだめに、照合が偶然に禁止されること
はない、。 マツチ認識イネーブル・ラッチ１５７とマツチ・イネー
ブル・ラッチ１６１の詳細な機能は、本発明と関係する
範囲で以下さらに説明される。（）かし、要約すれば、
マツチ・１ノジスタ１３２がサービス・ブ目セッサによ
って書き込まれるまで、マツチ認識イネーブル・ラッチ
１５７は次の照合を無視１′ることによって中のマツチ
・１ノジスタ値に対づ−る複数の照合を防ぐ動作を行な
い、そ（）でもしそのような照合が実行中のプリミティ
ブによって待にイオー１ルされないなら、マツチ・イネ
ーブル・ラッチ１６１は現在サービス中のチャンネル上
に照合が発生するのを無効に覆るように動作する。 説明の行なわれているチャンネル・ハードウェアの重要
な特徴は、比較器１３３の性質である。 」−述したように、これは同等以上比較器である。 この論理的な■能は、正の整数の組のような一連の無限
数の概念で容易に理解することができるが、しかし有限
の長さのフリーランニング・カウンタを使用すること（
、：よって示されるモジコ日演痺との関係ではそれほど
明確ではない。ＴＣＲは両方とも独自クロックであるか
のように、時間をカウントする。これらのクロックの周
期は、それらのクロック入力の周、波数によって決まる
が、１）か１ノいずれも好適な実施例では２１６の異な
った状態を有している。これらの状態は００００（１６
進法）からＦＦＦＦ（１６進法）にわたっている。いず
れのカウンタも、ＦＦＦＦ（１６進法）のカウントから
インクリメンｌ−・された場合、ｏｏｏ。 （１６進法）に単純に進む。特定のマツチ・１．ノジス
タの値が現在のＴＣＲの値（クロックの手の前方）を超
えるかどうかまたは現在のＴＣＲの値（クロックの手の
後方）未満であるかどうかを判定しようとする場合、慨
念上の困難が発生するが、その理由は、いずれの場合で
も、ＴＣＲの値（クロックの手）がＲ終的にマッチ・レ
ジスタの値に追い付きこれを通過するからである。 比較器１３３に対して選ばれた同等以上という定義は下
記の通りである。クロックの手が回るに連れてこの手の
直ぐ前（：、あるり目ヅクの面の半分は、現在の時間よ
り進んでいると定義され、このクロックの面の他の半分
は、現在の時間よりも遅れていると定義される。さらに
正確にいえば、もしマッチ・レジスタの値が選択された
ＴＣＲの値に対して８０００（１６進）以下の負でない
１６進数値を加えることによって得ることができれば（
この加締は、通常のモジュロＦＦＦＦプラス１（１６進
）演粋にしたがって行われる）、そのときこの選択され
たＴＣＲの（直はマツチ−・１ノジスタの値と同等以」
−ではないといわれる。この関係が真である限り、比較
器１３３は出力を発生しない。 もしこの関係が真でなければ、この選択されたＴＣＲの
値はマッチ・レジスタの値に対して同等以上であるとい
われ、比較器１３３はその出力をアサートする。もしマ
ッチ・レジスタの値がマッチ・レジスタ１３２に書込ま
れ、この選択されたＴＯＲの値が既にマッチ・レジスタ
の値に対（〕て同同等上であれば、比較器１３３は直ち
にその出力をアサ−１−する。このことは重要であり、
その結果、ピン１４０からの出力は照合機能によってト
リガされるべきであり、サービス・プロセッサが比較値
マッチ・レジスタ１３２に「非常に遅くなってから」書
込んだために「失われる」が、ピン１４０からの出力は
遅れて実行され、完全に失われるわけではない。 従来技術のタイマは、−船釣に同等な比較器を使用し、
その結果、このタイマを使用するために書込まれたソフ
トウェアは照合値を書込む前に、ＴＣＲ値が大き過ぎな
いかを先ずチエツクしなければならない。本発明による
タイマ・チャンネルの上述した機能性はこの問題を緩和
している。 上述した同等以上の比較機能を８０００（１６進）以外
の値で定義することが可能である。この数字は、８００
０（１６進）が使用している１６ビツトカウンタのＦＦ
ＦＦ（１６進）の全体の幅の１／２であるためにこの好
適な実施例で選ばれている。これによって、ＴＣＲの全
範囲の半分に等しいサイズの「窓」が効率的に生みださ
れ、照合値が即時の出力を導出しないでＴＣＲへ書き込
まれる所定の用途に対して選択された特定の数は、使用
されているカウンタの全範囲と所望の窓のサイズによっ
て決まる。 （以下余白） 本発明の原理は最適な実施例を示す第５図を考察するこ
とによって理解するのが最も適当である。 本発明を特徴だでている開示装置の要素はＭＴＳＲＥコ
ントロール信号である。この信号はサービス・プロセッ
サの制御だけしか受【プず、アサートされている場合遷
移検出サービス要求信号およびマツチ認識要求信号の発
生を可能とする働きをする。最適実施例においては、マ
イクロコンピュータ１０（第１図参照）がリセットされ
ている場合には必ずＭＴＳＲＥ制御信号がニゲートされ
、したがって全てのチャンネル・サービス要求信号を禁
止となる。遷移サービス信号およびマツチ・サービス要
求信号が可能となる各チャンネルはまず始めにサービス
・プロセッサによる処理を受け、それぞれのＭＴＳＲＥ
信号がアサートされる。各チャンネルごとのＭＴＳＲＥ
信号の状態がラッチされ、サービス・プロセッサが再び
チャンネルの処理を行ないＭＴＳＲＥ制御信号の状態を
変えるまでＭＴＳＲＥ信号は現在のままの状態を続ける
。 サービス・プロツセッサによって実行可能なマイクロ命
令にはビット・フィールドを含むものもあり、このビッ
ト・フィールドはサービス・プロセッサがＭＴＳＲＥ信
号をア４ノ゛−トまたはニゲートするための手段となる
。 本発明の持つ特徴によりピン１４０において検出された
遷移に応答してＴＣＰの１つの状態を連続的に捕捉する
能力が備わるが、サービス要求は発生しない。サービス
・プロセッサはピン・コントロール・ロジック１４１を
構成し、あらかじめ定める遷移をピン１４０において検
出することを可能とし、この遷移の検出に応答して遷移
検出ラッチ１４５に対して入力信号を発生する。サービ
ス・プロセッサはまた特定のチＶンネルのＭＴＳＲＥ信
号をニゲートする。遷移検出ラッチはＭＴＳＲＩ信号が
ニゲートの状態に置かれている間、「自己ニゲート」の
状態にある。すなわち、選択された遷移がピン１４０に
現れるたびに遷移検出ラッチ１４５の設定が行われ、捕
捉ロジック１４８が選択されたＴＣＲバスの値による捕
捉レジスタ１３１のローディングをトリガする。次に遷
移検出ラップ１４５がＭ　Ｔ　３　ＲＥ信号、インバー
タ１６２およびＯＲゲート＝１６３４こより自動的にク
リアされる。選択された遷移が次（こピン１４０に現れ
ると前記のサイクルが繰り返され、以前に捕捉されたＴ
ＣＨの（１１か新しいＴＣＰの値でオーバ・ライ１−さ
れる。したがって、捕捉１ノジスタ１３１は一番Ｒ後に
現れた選択された遷移に対応覆る選択されたＴＣＲバス
の値を含む。 この特徴を実行づる代賛法と（］ては、ビン制御ロジッ
ク１４５の遷移検出出力から直接捕捉Ｕシック１４８を
１・・リガし、遷移検出ラッチ］４５をバイパスする。 遷移検出ラッチＭ　Ｔ　Ｓ　ＲＥ制御信号がアサ−１・
・された場合に、のみ遷移検出ラッチ１４５が設定され
るようＭＩＩシック１４５がわずかに変化する。この代
髄法の全体的な機能は前記の機能と同様である。 本発明のもう−・つの特徴として一回の捕捉を行ない、
サービス・プロセッサに対してサービス要求信号を発生
し、捕捉したＴＣＲ値に対するＡ−バー・ライト・を防
止１゛ることができる。このような作動をする第５図の
装置の構成はＭ　Ｔ　Ｓ　ＲＥ信８のアサ−１−か１１
なわれる点を除いて前記の説明と同様である。ＭＴＳＲ
Ｆ信号のアザ−１−によってＡＮＤグー１＝　１４７ど
１５１を介したサービス要求信号の発生と遷移検出ラッ
チ１４５のニゲ−１−・］ンフィギコレーションを変化
させることができる。ＭＴＳＲＦ信号が７サートされる
と、ｉ荘移検出ラッチ１４５は特定のチャンネルにサー
ビスを行う間にマイクロ命令を実行するサービス・プロ
セッサのみによりニゲ−１へされる。したがって、−且
ピン１４０で選択遷移が起こり、捕捉レジスタ１３１が
選択したＴＣＲ値でロードされると、ピン１４０では当
該のチャンネルがサービス・プロセッサのり一−ビスを
受けるまで遷移検出ラッチの内容に影響を与えるような
遷移はピン１４０においては起らない。サービス要求に
応答１ノで実行されたサービス・ブ目グラムはく転送ゲ
ート１３４を介１ノで［Ｒバスに、また９−ビス・プロ
セッサの実（１ユニツ１−に）捕捉した値を読みだし、
遷移検出ラッチ］４５を二ゲート・する。続いて必要な
場合には、ピン制御Ｌ】シック１４１１よ所定の遷移を
・検出できる状態を続けることができ、その結宋先に捕
捉した値を消去することなくもう一回の捕捉が起る。 好適実施例のいよ一つの特徴はマツチ事象を利用して捕
捉事象の発生をタイムアウト状態にする能力である。こ
れを行なうには、サービス・プロセッサを使用して、ビ
ン制御ロジック１４１を構成し、遷移を検出１゛ると同
時に、マッチ・レジスタ（こ対して値の書きこみを行な
う。ざらにＭ　Ｔ　ＳＲＥ信号をアサート・ｉる。この
ようにして、捕捉機能およびマツチ機能が可能となり、
法−ビス要求もまたｄ能どなる。マツチ事象が起る以前
に所定の遷移が検出されると、マツチ事象がＡＮＤゲー
ト１５５を介してインバータ１５６の出力により禁止さ
れる。よって、サービス・プロセッサが捕捉事客により
発生するサービス要求に応答すると、ＭＲＬ信号および
ＴＤＬ信号の状態により明らかになるように遷移検出サ
ービス要求だけが未定となる。しかし、マツチ事象が最
初に起こると、（〕−−ビス・プロセッサーが応答した
時にＭＲＬ信号がアサートされ、マツチ事象の前に所望
の遷移が起こっていないことが明らかとなる（この場合
王ＤＬ信号はアサ−１〜される場合もあればされない場
合もある）。マツチ事象は捕捉事象のタイム・アウト・
ウィンドウとなる。ＭＲＩ−信舅およびＴＤＬ信号は（
）−−ビス・プロセッサに使用可能であるため、分岐条
件としての好適実施例においては、所望の遷移がマツチ
事やに先行して起こったかどうかを信号の状態からリー
ービス・プロはアサｔこより決定することができ、適正
な応答ができる。 開示した本発明の好適実施例に４３いては、複数のチャ
ンネル・システムに使用するタイマ・チャンネル装置の
改善を行なうことができた。特に本発明では専用サービ
ス・プロセッサを含む複数のチャンネル・タイマ・シス
テムを構成する環境において性能改ｒＡ−を行なうタイ
マ・チャンネル装置を実現できる。 本発明を実施例で明らかにし説明を行なう間に、本発明
に対する様々な修正、変更が当該技術に熟知している者
に明確となり、本発明の意図および範囲に含まれること
になる。

【図面の簡単な説明】

第１図は、シングルチップ・マイクロコンピュータのブ
ロック図であり、この一部が本発明の好適な実施例であ
る。 第２Ａ図−第２Ｂ図は、本発明の好適な実施例を構成す
るタイマのメモリ・マツプを示す図である。 第３図は、好適な実施例のタイマの主要要素を示すブロ
ック図である。 第４Ａ図−第４Ｄ図は、好適な実施例のタイマの構造を
示す詳細ブロック図である。 第５図は、好適な実施例によるタイマ・チャンネルの構
造を示す詳細ブロック図である。 １−ル、２０・・・サービス・プロセッサ、チャンネル
・・・２１ａ−２１ｐ、２３・・・サービス・バス、２
４・・・イベント・レジスタ・バス、２４．２５・・・
タイマ・レジスタ・カウント・バス

Claims (1)

1. 【特許請求の範囲】 １、タイマ基準信号に応答するタイマであつて、該タイ
   マは： 捕捉レジスタ； 前記捕捉レジスタに前記タイマ基準信号の値を格納する
   ための捕捉ロジック手段； タイマへの第１入力に応答し、遷移検出出力を導出する
   遷移検出手段； 第１サービス要求信号を発生するための第１サービス要
   求手段；ならびに 前記捕捉レジスタ、前記捕捉ロジック手段および第１モ
   ードあるいは第２モードのいずれかで第１サービス要求
   手段を操作するための制御手段であつて、前記２つのモ
   ードの前記いずれかはタイマへの第１制御信号入力によ
   り選択され、前記第１モードでは前記制御手段は前記捕
   捉ロジック手段および前記第１サービス要求手段を操作
   することにより前記遷移検出手段の前記出力に一度応答
   し、前記第２モードでは前記制御手段は前記捕捉ロジッ
   ク手段のみを操作することにより前記遷移検出手段の前
   記出力に連続的に応答することを特徴とする制御手段に
   より構成されることを特徴とするタイマ。 ２、請求項１記載の複数のタイマ：および 前記複数のタイマからの前記第１サービス要求信号を受
   信し、前記第１制御信号入力を前記複数のタイマに導出
   するために結合されたサービス・プロセッサにより構成
   されることを特徴とするタイマ・システム。 ３、請求項１記載のタイマであつて、前記制御手段はさ
   らに： 前記遷移検出手段の前記出力に対する前記応答を再度可
   能とすることにより、前記第１モードでタイマへの第２
   制御信号に応答する手段により構成されることを特徴と
   するタイマ。 ４、請求項３記載の複数のタイマ；ならびに前記複数の
   タイマからの前記第１サービス要求信号を受信し、前記
   第１および第２制御信号入力を前記複数のタイマに導出
   するために結合されたサービス・プロセッサにより構成
   されることを特徴とするタイマ・システム。 ５、請求項１記載のタイマであって、さらにマッチ手段
   は： マッチ・レジスタ； 前記タイマ基準信号が前記マッチ・レジスタの内容とあ
   らかじめ定める関係を持つ場合に出力を導出するために
   前記マッチ・レジスタに接続されたコンパレータ手段； 第２サービス要求信号を発生するための第２サービス要
   求手段； から構成され 前記制御手段はさらに： 前記第１モードになつている場合に前記第２サービス要
   求を操作することにより前記コンパレータの前記出力に
   応答するための手段により構成されることを特徴とする
   タイマ。 ６、請求項５記載のタイマであつて、マッチ手段はさら
   に： マッチ手段を不能とするための遷移検出手段の遷移検出
   出力に応答するマッチ禁止手段により構成されることを
   特徴とするタイマ。 ７、請求項５記載の複数のタイマ；ならびに前記複数の
   タイマからの前記第１および第２サービス要求信号を受
   信し、前記第１制御信号入力を前記複数のタイマに導出
   するために結合されたサービス・プロセッサにより構成
   されることを特徴とするタイマ・システム。 ８、請求項７記載のタイマ・システムであって、前記サ
   ービス・プロセッサはさらに： 前記捕捉レジスタのうち選択された１つの読み取りを行
   なうための第１手段；および 前記マッチ・レジスタのうち選択された１つに書き込み
   を行なうための第２手段により構成されることを特徴と
   するタイマ・システム。 ９、タイマ基準信号に応答するタイマより構成される集
   積回路であつて、該タイマはさらに：捕捉レジスタ； 前記捕捉レジスタに前記タイマ基準信号の値を格納する
   ための捕捉ロジック手段； タイマへの第１入力に応答し、遷移検出出力を導出する
   遷移検出手段； 第１サービス要求信号を発生するための第１サービス要
   求手段；および 前記捕捉レジスタ、前記捕捉ロジック手段および第１モ
   ードあるいは第２モードのいずれかで第１サービス要求
   手段を操作するための制御手段であつて、前記２つのモ
   ードの前記いずれかはタイマへの第１制御信号入力によ
   つて選択され、前記第１モードでは前記制御手段は前記
   捕捉ロジック手段および前記第１サービス要求手段を操
   作することにより前記遷移検出手段の前記出力に一度応
   答し、前記第２モードでは前記制御手段は前記捕捉ロジ
   ック手段のみを操作することにより前記遷移検出手段の
   前記出力に連続的に応答することを特徴とする制御手段
   によつて構成されることを特徴とするタイマ。 １０、請求項９記載の複数のタイマ；および前記複数の
   タイマからの前記第１サービス要求信号を受信し、前記
   第１制御信号入力を前記複数のタイマに導出するために
   結合されたサービス・プロセッサにより構成されること
   を特徴とする集積回路システム。 １１、請求項９記載の集積回路であって、前記制御手段
   はさらに； 前記遷移検出手段の前記出力に対する前記応答を再度可
   能とすることにより、前記第１モードでタイマへの第２
   制御信号に応答する手段により構成されることを特徴と
   する集積回路。 １２、集積回路タイマ・システムであつて：請求項１１
   記載の複数のタイマ；ならびに 前記複数のタイマからの前記第１サービス要求信号を受
   信し、前記第１および第２制御信号入力を前記複数のタ
   イマに導出するために結合されたサービス・プロセッサ
   により構成されることを特徴とする集積回路タイマ・シ
   ステム。 １３、請求項９記載の集積回路であって、マッチ手段は
   さらに： マッチ・レジスタ； 前記タイマ基準信号が前記マッチ・レジスタの内容とあ
   らかじめ定める関係を持つ場合に出力を導出するための
   前記マッチ・レジスタに接続されたコンパレータ手段； 第２サービス要求信号を発生するための第２サービス要
   求手段； から構成され 前記制御手段はさらに： 前記第１モードになつている場合に前記第２サービス要
   求を操作することにより前記コンパレータの前記出力に
   応答するための手段により構成されることを特徴とする
   集積回路。 １４、請求項１３記載の集積回路であって、マッチ手段
   はさらに： マッチ手段を不能とするための遷移検出手段の遷移検出
   出力に応答するマッチ禁止手段により構成されることを
   特徴とする集積回路。 １５、請求項１４記載の複数のタイマ；ならびに 前記複数のタイマからの前記第１および第２サービス要
   求信号を受信し、前記第１制御信号入力を前記複数のタ
   イマに導出するために結合されたサービス・プロセッサ
   により構成されることを特徴とする集積回路タイマ・シ
   ステム。 １６、請求項１５記載の集積回路タイマ・システムであ
   って前記サービスプロセッサはさらに：前記捕捉レジス
   タのうち選択された１つの読取りを行うための第１手段
   ；および 前記マッチ・レジスタのうち選択された１つに書き込み
   を行なうための第２手段により構成されることを特徴と
   する集積回路タイマ・システム。