JPH0589057A

JPH0589057A - レジスタ制御装置

Info

Publication number: JPH0589057A
Application number: JP24794591A
Authority: JP
Inventors: Shinichi Yoshioka; 晋一吉岡; Yasuo Yamada; 泰生山田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1991-09-26
Filing date: 1991-09-26
Publication date: 1993-04-09

Abstract

(57)【要約】【構成】デコーダ２５がアドレスの上位２ビットＡ
（５：４）をデコードした出力信号でレジスタブロック
２１の選択が行われる。レジスタ更新回路２２はデータ
の書き込み読みだし時におけるレジスタの内容を更新す
る。レジスタ更新回路２２には更新対象となるレジスタ
の値を保持する中間ラッチ２６が１６個在る。マルチプ
レクサ２３は、レジスタブロック２１の８ワードのうち
デコーダ２５の出力で１ワードを選択する。出力ラッチ
２４は、データ読みだし時に読み出すべきデータを保持
する。データ読みだし時には、レジスタ更新回路２２で
レジスタの内容が更新されるので、更新される前の値が
ここで保持されて読み出される。【効果】テスト＆セット機能を持たないプロセッサを
用いて容易に排他制御を行えるマルチプロセッサシステ
ムを構築できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マルチプロセッサシス
テムを構成する場合に排他制御を実現するセマフォに使
用するレジスタ制御装置に関する。

【０００２】

【従来の技術】マルチプロセッサ構成をとるシステムに
おいては、通常、図７のようにメモリやディスク等の資
源を共有する。図７の例では、複数のプロセッサがメモ
リ、ディスク等を共有している。このようなシステムに
おいては、例えばＣＰＵ１（３１）が共有メモリ（３
４）のあるアドレスに書き込みをしている場合、もう一
方のＣＰＵ２（３２）、或いはＩ／Ｏプロセッサ（３
３）が、同時に同じメモリアドレスにアクセスすること
はできない。このように、共有資源を利用する場合に
は、システム全体で排他制御を行う必要がある。

【０００３】あるプロセッサが共有資源を使用する場
合、その資源を現在使用中であることを示すフラグを立
てる。後から、別のプロセッサがこの資源を使用する場
合、まずこのフラグを見て使用中であるか否か調べる
（テスト動作）。もし、使用中であれば使用可能となる
まで待たなければならないが、使用中でなければ（フラ
グが立っていなければ）、この共有資源を使用すること
ができる。ただし、さらに別のプロセッサが重複して使
用しないように、直ちに共有資源が使用中であることを
明示するフラグをたてる（セット動作）。

【０００４】このようなフラグは、オペレーティングシ
ステム（ＯＳ）ではセマフォと呼ばれる。ここでは、Ｏ
Ｓに限らずマルチプロセッサシステムにおける排他制御
を行うフラグもこれに含めて考える。

【０００５】セマフォを調べるとき、テスト動作（特に
セマフォのリード動作）とセット動作の操作を分けると
排他制御を行うことはできない。なぜなら、ＣＰＵ１
（３１）がテスト命令を実行し、セマフォの内容を読ん
で調べたのち、セット命令を行う前に、ＣＰＵ２（３
２）が同じセマフォのテスト命令を行うと、セマフォが
セットされる前の状態の内容がＣＰＵ２（３２）によっ
てテストされることになる。これにより、本来１つのＣ
ＰＵに対してのみ認められる共有資源（例では、共有メ
モリ（３４））の使用権を複数のＣＰＵに対して認めて
しまうことになるからである。

【０００６】したがって、セマフォをテストして内容を
セットする操作は、バスサイクル上分割不可能な操作で
なければならず、マルチプロセッサの構成を持つ多くの
計算機はこのような用途を満足する命令を有している。
その極く一般的なものとして、ＴＡＳ命令（テスト＆セ
ット命令）がある。この命令は、セマフォの内容をテス
トすると同時にその内容をセットする機能であるが、モ
トローラの６８０００ＭＰＵのＴＡＳ命令を例に説明す
る。

【０００７】図８は、ＴＡＳ命令実行時のバスサイクル
である。ＡＳ（アドレスストローブ）がアサートされた
状態（ｌｏｗ状態）で、メモリのあるアドレス領域をリ
ードし、つづいて同じアドレスにライト動作を行う（リ
ードモディファイライトサイクル）。テスト動作はデー
タを読み出し、その内容を調べる。ライト動作では読み
出したアドレスのＭＳＢに“１”がセットされる。

【０００８】このＴＡＳ命令では、これら２つのバスサ
イクル（データストローブ信号ＤＳが２度アクティブに
なる）は不可分である。すなわち、このリードとライト
のバスサイクルに他のプロセッサが割り込むことはでき
ない。これによりテストとセットの２つの操作が同時に
行われるので、マルチプロセッサの構成をとるシステム
において、同時に複数のプロセッサが共有資源を使用す
ることは認められなくなる。

【０００９】しかしながら、このようなテスト＆セット
機能を有しないプロセッサ（Ｉ／Ｏプロセッサ等も含
む）を用いては、マルチプロセッサのシステムを構成す
ることはできなかった。従来からあるプロセッサを利用
して安価でかつハードウエアもソフトウエアも信頼性の
高いマルチプロセッサシステムを構築できる利点は大き
い。しかしながら、使用するプロセッサが、以上述べて
きたテスト＆セット機能を有しない場合、これを利用し
てマルチプロセッサシステムを構築することは難しい。
そのため、必ずＴＡＳ命令のような排他制御機能を持つ
プロセッサを使用せねばならず、従来のハードウエア、
ソフトウエア等の資産を有効に活用することができなか
った。

【００１０】

【発明が解決しようとする課題】以上のように、従来
は、共有資源を有するマルチプロセッサシステムを構成
するとき、テスト＆セット機能を持たないプロセッサを
使用することはできなかった。仮に、テスト＆セット機
能のような排他制御機構をもたないマルチプロセッサシ
ステムを構成した場合、その確実な動作を保障すること
はできない。

【００１１】そこで、本発明の目的は、テスト＆セット
機能を持たないプロセッサを用いても、容易に排他制御
を実現でき、かつ該プロセッサ用いてマルチプロセッサ
システムを構築させることができるレジスタ制御装置を
提供することにある。

【００１２】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、２つの値をとり得る複数のレジスタがあ
るまとまった単位で１つのレジスタブロックを構成し、
前記レジスタブロックは複数あり、これら複数のレジス
タブロックのうち１つのレジスタブロックを選択するレ
ジスタブロック選択手段と、前記レジスタブロックを構
成する複数のレジスタのうち１つを選択するレジスタ選
択手段と、前記レジスタブロック選択手段によって選択
されたレジスタブロックの値を一時的に保持する中間保
持手段と、レジスタ更新手段と、出力値保持手段とを具
備している。

【００１３】

【作用】上記のような構成により、この発明は、前記レ
ジスタに書き込みが行われるとき、前記レジスタ更新手
段は、前記レジスタブロック選択手段によって選択され
たレジスタブロックの内容を、前記中間保持手段に保持
し、前記レジスタ選択手段によって選択されたレジスタ
に書き込まれるべき値を該レジスタに対して書き込み、
選択されなったレジスタには前記中間保持手段に保持さ
れた値を再び書き込む。

【００１４】前記レジスタから読み出しが行われるとき
には、前記レジスタブロック選択手段によって選択され
たレジスタブロックのうち前記レジスタ選択手段によっ
て選択されたレジスタの内容は一時的に前記出力値保持
手段に保持され、前記レジスタ更新手段は、前記レジス
タブロック選択手段によって選択されたレジスタブロッ
クの内容を、前記中間保持手段に保持し、前記出力値保
持手段より値の読み出しが行われると同時に、前記レジ
スタ選択手段によって選択されたレジスタに予め定めら
れた値を書き込み、前記レジスタブロック選択手段によ
って選択されたレジスタブロックのうち、前記レジスタ
選択手段によって選択されなかったレジスタには前記中
間保持手段に保持された値を再び書き込むようにしてい
る。

【００１５】

【実施例】

第１の実施例以下、本発明に係る実施例を図面に基づいて説明する。
本発明によるレジスタ制御装置を、以下の説明ではセマ
フォレジスタと呼ぶ。このセマフォレジスタは、計数セ
マフォとは異なり、“０”、“１”の値のみとり得る論
理セマフォである。

【００１６】セマフォレジスタの動作は基本的には、つ
ぎの通りである。（１）とり得る値は“０”或いは“１”である。（１ビ
ット構成）（２）“１”を書き込むと“１”が書き込まれ、“０”
を書き込むと“０”が書き込まれる。（３）読み出すとその内容が読み出され、それと同時
に、読み出されたセマフォレジスタは“１”にセットさ
れる（テスト＆セット動作）。このように、読みだし操
作を行うと自動的に内容はセットされる。

【００１７】このセマフォレジスタを参照するとき、Ｉ
／Ｏ及びメモリ空間に配置されていれば、その領域をア
クセスして、このレジスタの内容を読み出せばよい。読
みだし動作に伴いセット動作が自動的に行われ、しかも
それは１バスサイクル内において行われる。したがっ
て、マルチプロセッサシステムの場合にも、バスサイク
ルに他のプロセッサが割り込むことはできない。

【００１８】これにより、通常のＩ／Ｏ領域、或いはメ
モリ領域（ここではセマフォ）の読みだし命令の後に、
読み出された内容をテストし、排他的制御を実現する。
通常のプロセッサは、Ｉ／Ｏ及び、メモリの読みだし命
令、書き込み命令、テスト命令（比較命令）は必ず備え
ているので、このセマフォレジスタは極めて汎用性の高
いものである。

【００１９】図１は、本実施例に係るセマフォレジスタ
（レジスタ制御装置）の構成を示し、図２はセマフォレ
ジスタの読み出し、及び書き込みのタイミングを示す。
以下、図１を用いてセマフォレジスタの構成を説明す
る。

【００２０】セマフォレジスタは、レジスタ（１１）、
レジスタ更新回路（１２）、及び出力ラッチ（１３）に
よって構成されている。レジスタ（１１）は、１ビット
のレジスタである。レジスタ更新回路（１２）は、Ｒ／
Ｗ信号により読み出しか書き込みかを判断し、これに基
づいてレジスタ（１１）への書き込みデータを制御す
る。出力ラッチ（１３）は、レジスタ（１１）を読み出
す前に予めレジスタ（１１）の内容を保持しておき、読
み出し時にここよりデータを送出する。

【００２１】次に、図２を用いて、セマフォレジスタの
読み出し動作と書き込み動作について説明する。共有資
源を使用禁止状態から使用可能状態にするセマフォへの
書き込み動作では、（Ｒ／Ｗ信号は“０”が入力され
る）レジスタ更新回路（１２）は入力データＤｉｎの内
容をＷ₋ＤＡＴＡに出力して。レジスタ（１１）に書き
込みを行う。尚、セマフォレジスタの書き込みは、通常
のメモリへの書き込みと同じであり、図２（ａ）のＴ２
サイクルにおいて行われる。

【００２２】セマフォレジスタの読み出しでは、データ
読み出しと同時にレジスタ（１１）の内容が“１”にセ
ットされるため（図２（ｂ）のＴ２サイクル）、読みだ
しはこの出力ラッチ（１３）より行われる。したがっ
て、読み出しが行われる前に、まずセマフォレジスタの
内容が出力ラッチ（１３）に保持される（図２（ｂ）の
Ｔ１サイクル）。

【００２３】セット動作（Ｒ／Ｗ信号は“１”である）
は、レジスタ更新回路（１２）が信号Ｗ₋ＤＡＴＡに
“１”を出力する。出力ラッチ（１３）からのデータ読
み出しと同時に（図２（ｂ）のＴ２サイクル）、レジス
タ（１１）に“１”をセットする。

【００２４】６８０００ＭＰＵのリードモディファイラ
イトサイクルでは、２つのバスサイクルが存在し（２
度、データストーローブがアクティブになっている）、
これらのバスサイクルが不可分となるように設計されて
いる。そのため、複雑なバスの制御が必要である。しか
し、図２から分かるように本実施例では、バスサイクル
は１つしかなく、データの読み出しを行っている裏でレ
ジスタ（１１）の内容をセットしている。したがって、
バスに係わる複雑な制御を行う高度なバスインターフェ
イスを必要としない。

【００２５】第２の実施例第２の実施例は、複数の共有資源に対応できるように、
セマフォレジスタが複数構成されている場合である。図
３（ａ）は、第２の実施例におけるセマフォレジスタの
マッピングを示す。ここでは、アドレスバス６ビット、
データバス１６ビットのレジスタモデルにおいて、１バ
イト（１アドレス）あたり１つのセマフォレジスタが対
応する。これにより、本実施例におけるセマフォレジス
タは６４ビット（個）存在する。

【００２６】図３（ｂ）は、セマフォレジスタのビット
構成である。レジスタは１６ビット（ワード）を１単位
としている。セマフォレジスタとして働くのはｂｉｔ０
とｂｉｔ８の２ビットのみであり、その他のｂｉｔから
は、常に“０”が読み出される。すなわち、バイト単位
のアクセスにより、１つのセマフォレジスタ（１ビッ
ト）がアクセスできる。

【００２７】図４は、第２の実施例に係わるレジスタ制
御装置の構成である。同図を用いて、第２の実施例につ
いて説明する。セマフォレジスタは、レジスタブロック
（２１）、レジスタ更新回路（２２）、マルチプレクサ
（２３）、出力ラッチ（２４）、及びデコーダ（２５）
から構成されている。

【００２８】レジスタブロック（２１）は、図３（ａ）
で示したのマッピングの横１列分を構成している。レジ
スタブロック（２１）の選択は、デコーダ（２５）がア
ドレスの上位２ビット、Ａ（５：４）をデコードした出
力信号により行われる。レジスタ更新回路（２２）は、
データの書き込み及び、データ読みだし時におけるレジ
スタの内容の更新を行う。さらに、ここにはデータを更
新する際に更新対象となるレジスタの値を保持するラッ
チが１６個存在する。（１つのレジスタブロック内のセ
マフォの数だけ存在し、これを以下、中間ラッチ（２
６）と呼ぶ。）マルチプレクサ（２３）は、レジスタブ
ロック（２１）の８ワード（１６のセマフォ）のうち、
デコーダ（２５）の出力信号ＤＳＥＬ（７：０）（Ａ
（３：１）のデコード結果）により、１ワード（２つの
セマフォ）を選択する。出力ラッチ（２４）は、データ
読みだし時に、読み出すべきデータを保持する。データ
読みだし時には、レジスタ更新回路（２２）によりレジ
スタの内容は更新されてしまうので、更新される前の値
がここで保持され、これが読み出される。

【００２９】次に、レジスタの書き込みと読み出しにつ
いて説明する。セマフォレジスタの読みだしと書き込み
のタイミングは図２と同様である。

【００３０】本実施例では、１つのブロックに８個（ワ
ード）のレジスタが存在する。書き込み動作は８個すべ
てのレジスタのバイト毎に行われる。このとき、レジス
タ更新回路（２２）は、書き込みサイクルにおいてブロ
ック内のすべてのレジスタに書き込みを行う。すなわ
ち、図４の構成では、レジスタ更新回路（２２）は、ま
ずデコーダ（２５）の出力ＳＥＬ（３：０）により選択
された１つのレジスタブロック（２１）の内容（ＤＡＴ
Ａ（１５：０）より入力）を１ブロック分の中間ラッチ
（２６）に保持する。

【００３１】次に、レジスタ更新回路（２２）はデコー
ダ（２５）の出力ＤＳＥＬ（７：０）より書き込み対象
ワードを判別し、図２（ａ）のＴ２サイクルにおいて、
書き込み対象でないレジスタに対しては、そのまま中間
ラッチ（２６）のデータをコピーバックし、書き込み対
象レジスタに対しては入力データＤｉｎ０、Ｄｉｎ８の
値を書き込む。バイト書き込みの場合には、レジスタブ
ロック（２１）への入力制御信号Ｈ／ＬＢＹＴＥよっ
て１６ビットを上位ビットと下位ビットに分け、書き込
みバイトの制御を行う。

【００３２】読みだし動作では、まず、書き込み動作と
同様に選択された１つのレジスタブロック（２１）の内
容が中間ラッチ（２１）に保持され、さらにこのうちマ
ルチプレクサ（２３）により選択されたワード（２つの
セマフォ）のデータが、出力ラッチ（２４）に保持され
る（図２（ｂ）サイクルＴ１）。データはこの出力ラッ
チ（２４）より送出される。出力ラッチ（２４）よりデ
ータが送出されると同時に、レジスタ更新回路（２２）
よりレジスタブロック（２１）の値が更新される（図２
（ｂ）サイクルＴ２）。読み出し動作において、レジ
スタ更新回路（２２）は、デコーダ（２５）の出力ＤＳ
ＥＬ（７：０）より書き込み対象レジスタ（ワード）を
判別し、書き込み対象レジスタに対して、“１”を書き
込み、対象レジスタを更新する。書き込み対象ではない
レジスタに対しては、上記の書き込み動作と同じく、そ
のまま中間ラッチ（２６）に保持されたデータ（ＤＡＴ
Ａ（１５：０））をコピーバックする。

【００３３】本実施例では、全体で６４個のセマフォに
対して、レジスタ更新に必要な１６個の中間ラッチと２
個出力ラッチとにより構成されている。レジスタブロッ
クをラッチで構成すれば、合計８２個のラッチを使用す
る。もし、１つのセマフォあたりマスタ、スレーブの２
つのラッチで構成するとセマフォの数の２倍のラッチが
必要となり、６４のセマフォを構成するのに１２８個の
ラッチが必要となる。本実施例では図４のような構成を
とることにより必要最小限のレジスタとラッチで構成す
ることができ、その結果、回路規模が縮小できた。

【００３４】応用例本発明が、マルチプロセッサシステムを構成する際の排
他制御を実現する機能として極めて有効であることは、
このセマフォレジスタのテスト＆セット動作がバスサイ
クル上、不可分な動作であるがためである。そのため、
当然のことながら命令上、不可分な機能でもある。ここ
では、命令不可分な機能を利用した応用例について説明
する。

【００３５】図５，６は、応用例に係わる命令実行のフ
ローを示す。ここでは、多重割り込みを想定した場合、
再び実行されるプログラムの再入禁止の判断を行ってい
る。このうち、図５はこの発明のセマフォレジスタを使
用しない場合、図６はセマフォレジスタを使用した場合
の例を示している。

【００３６】図５，６において、ラベルＯＰＲＴ以降に
示された処理は、多重割り込みを許可した状態で行われ
る処理であるとする。即ち、このＯＰＲＴの処理実行中
に再び割り込み要求があれば割り込み処理を行うことが
できる。ただし、ＯＰＲＴ以降の処理は、割り込みによ
って再び同じ処理ＯＰＲＴを実行できない再入不可能な
処理であるとすると、ＯＰＲＴの処理に入る前に、現在
行っている割り込み処理が、ＯＰＲＴの処理中に起動し
た多重割り込みの処理なのか否かを判断する必要があ
る。

【００３７】つまり、ＯＰＲＴ処理中に割り込まれて、
再びＯＰＲＴ処理に入らないように、ＯＰＲＴの再入を
禁止し、ＯＰＲＴの処理をスキップするか、或いは割り
込み処理を終了する。割り込み処理がＯＰＲＴ処理中に
起動したものでなければ、ＯＰＲＴの処理を行うことが
できる。

【００３８】この再入禁止の判断を、図５，６を用いて
説明する。図５では、通常のメモリ領域に再入禁止のフ
ラグを割り当てている。フラグは、その内容が“１”の
ときは再入禁止を表し、“０”のときは実行許可を示
す。以下、アセンブラのコードを例に再入禁止の判断の
フローを説明する。

【００３９】（６−１）ＬＤ（Ｓｅｍ）、ＡＳｅｍのラベルに示されるアドレスにあるフラグの内容
を、レジスタＡに書き込む。（６−２）ＣＭＰＩ＃１、Ａ（６−３）ＢＮＥＯＰＲＴレジスタＡの内容を“１”と比較し（命令（６−
２））、その内容が“１”でなければＯＰＲＴの処理を
実行する（命令（６−３））。命令（６−１）から（６
−３）までが、フラグのテスト動作である。

【００４０】（６−４）ＲＴＥ割り込み処理から抜ける。この命令はすでに再入禁止フ
ラグの内容が“１”のとき実行される。即ち、この例で
は再入禁止のとき直ちに、割り込み処理を終える。（ＯＰＲＴの処理）再入禁止状態でなければ、ＯＰＲＴ
の処理を実行できる。

【００４１】（６−５）ＭＯＶＩ＃１、ＡレジスタＡに１を代入する。（６−６）ＳＴＡ、（Ｓｅｍ）レジスタＡの内容をＳｅｍのラベルに示されるアドレス
に書き込む。

【００４２】命令（６−５）から（６−６）までが再入
禁止フラグを“１”にセットする動作である。（６−７）割り込み許可の命令の実行。

【００４３】ここで、注意を要するのがフラグのセット
動作を行ってからでないと割り込み許可を行ってはなら
ないということである。つまり、命令（６−１）から
（６−６）までは命令として不可分な処理である。この
間に割り込み許可にすると再入禁止フラグが“１”にな
っていないので、ＯＰＲＴの処理の再入可能な状態がで
き、好ましい状態ではない。尚、ＯＰＲＴの処理が終了
する前に、再入禁止フラグを実行許可に戻してから終了
する。そうしないと２度この処理を実行することができ
なくなる。（命令（６−８）から（６−１０））次に、図６を用いて本発明のセマフォレジスタを再入禁
止フラグに使用した応用例について説明する。尚、セマ
フォレジスタはラベルＳｅｍに示されるメモリ領域の一
部のアドレスに割り当てられてるものとする。したがっ
て、セマフォレジスタのアクセスはメモリのアクセス命
令により行うことができる。

【００４４】（７−１）ＬＤ（Ｓｅｍ）、Ａ（７−２）割り込み許可命令（７−３）ＣＭＰＩ＃１、Ａ（７−４）ＢＮＥＯＰＲＴ（７−５）ＲＴＥ命令（７−１）で、ラベルＳｅｍに示されるアドレスに
ある再入禁止フラグ（セマフォレジスタ）の内容を、レ
ジスタＡに書き込む。このとき、既に再入禁止フラグ
（セマフォレジスタ）の内容は“１”に更新されている
（勿論、もとの値が“１”ならそのまま“１”とな
る）。

【００４５】したがって、再入禁止フラグが立ったの
で、直ちに、割り込みを許可にすることができ（命令
（７−２））、命令（６−５）から（６−６）までの処
理は不要になる。つまり、セマフォレジスタをフラグに
使用すると、（７−１）の命令の実行により、フラグの
読み出しとセットの２つ命令は不可分になるので、この
命令の後には、割り込みを許可し、再入禁止フラグのテ
ストは後で調べればよい。

【００４６】また、セマフォを利用した場合でも、ＯＰ
ＲＴの処理を終えるときは、再入禁止状態を解除するた
め、フラグのクリアが必要である。（命令（７−６）か
ら（７−８））以上のように、セマフォレジスタは、これのもつ命令不
可分な機能を利用すれば、再入禁止フラグとしても使用
できるという利点をもつ。本実施例で説明したセマフォ
レジスタでは、読みだしのとき内容をセットするもので
あるが、パワーオン時のクリアを考えて読みだしのとき
内容をリセット（“０”を書き込み）する仕様のレジス
タも考えられる。

【００４７】

【発明の効果】このように、この発明のレジスタ制御装
置によれば、テスト＆セット機能を持たないプロセッサ
を用いても、容易に排他制御を行うことができるマルチ
プロセッサシステムを構築することが可能である。さら
に、マイクロコントローラを設計する場合、本発明のレ
ジスタ装置を備えていれば、リードモデファイドライト
のようなバスサイクルを実現する高度なバスインターフ
ェイスを必要としない。また、マルチプロセッサ構成を
とらない場合にも、マルチタスクシステムや多重割り込
みにおける再入禁止フラグとして利用することができ
る。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係わるレジスタ制御装
置の構成を示すブロック図である。

【図２】本発明によって行われるセマフォの読みだしタ
イミング図である。

【図３】本発明の第２の実施例におけるセマフォレジス
タのマッピング図である。

【図４】本発明の第２の実施例に係わるレジスタ制御装
置の構成を示すブロック図である。

【図５】セマフォを利用しない場合の再入可能か否かを
判断するフローである。

【図６】セマフォを利用した場合の再入可能か否かを判
断するフローである。

【図７】マルチプロセッサシステムの一般的な構成を示
すブロック図である。

【図８】６８０００ＭＰＵのリードモディファイライト
サイクルのタイミング図である。

【符号の説明】

１１レジスタ１２レジスタ更新回路１３出力ラッチ２１レジスタブロック２２レジスタ更新回路２３マルチプレクサ２４出力ラッチ２５デコーダ２６中間ラッチ

Claims

【特許請求の範囲】

【請求項１】 “１”、“０”の２つの値をとり得るレ
ジスタと、レジスタ更新手段とを具備し、前記レジスタ更新手段は、書き込まれるべき値を前記レ
ジスタに対して書き込みを行い、前記レジスタの内容を
読み出すと同時に、予め定められた一方の値に該レジス
タの内容を更新することを特徴とするレジスタ制御装
置。
【請求項２】２つの値をとり得る複数のレジスタがあ
るまとまった単位で１つのレジスタブロックを構成し、前記レジスタブロックは複数あり、これら複数のレジス
タブロックのうち１つのレジスタブロックを選択するレ
ジスタブロック選択手段と、前記レジスタブロックを構成する複数のレジスタのうち
１つを選択するレジスタ選択手段と、前記レジスタブロック選択手段によって選択されたレジ
スタブロックの値を一時的に保持する中間保持手段と、
レジスタ更新手段と、出力値保持手段とを具備し、前記レジスタに書き込みが行われるとき、前記レジスタ
更新手段は、前記レジスタブロック選択手段によって選択されたレジ
スタブロックの内容を、前記中間保持手段に保持し、前
記レジスタ選択手段によって選択されたレジスタに書き
込まれるべき値を該レジスタに対して書き込み、選択さ
れなったレジスタには前記中間保持手段に保持された値
を再び書き込み、前記レジスタから読み出しが行われるときには、前記レジスタブロック選択手段によって選択されたレジ
スタブロックのうち前記レジスタ選択手段によって選択
されたレジスタの内容は一時的に前記出力値保持手段に
保持され、前記レジスタ更新手段は、前記レジスタブロック選択手
段によって選択されたレジスタブロックの内容を、前記
中間保持手段に保持し、前記出力値保持手段より値の読
み出しが行われると同時に、前記レジスタ選択手段によ
って選択されたレジスタに予め定められた値を書き込
み、前記レジスタブロック選択手段によって選択された
レジスタブロックのうち、前記レジスタ選択手段によっ
て選択されなかったレジスタには前記中間保持手段に保
持された値を再び書き込むことを特徴とする請求項１記
載のレジスタ制御装置。