JPH0616250B2 - 複数のチャンネル・タイマ・システムに使用するタイマ・チャンネル - Google Patents
複数のチャンネル・タイマ・システムに使用するタイマ・チャンネルInfo
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- JPH0616250B2 JPH0616250B2 JP1210829A JP21082989A JPH0616250B2 JP H0616250 B2 JPH0616250 B2 JP H0616250B2 JP 1210829 A JP1210829 A JP 1210829A JP 21082989 A JP21082989 A JP 21082989A JP H0616250 B2 JPH0616250 B2 JP H0616250B2
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Description
関連する。
称「チャンネル間の通信機能を有する専用サービス・プ
ロセッサ」(対応米国特許出願第233,789号) 日本特許出願番号:特願平1−210827、発明の名
称「多重タイマ基準機能を有するタイマ」(対応米国特
許番号第4,942,522号) 日本特許出願番号:特願平1−210828、発明の名
称「多重チャンネル・プロセッサを有する集積回路タイ
マ」(対応米国特許番号第4,926,319号) 日本特許出願番号:特願平1−210830、発明の名
称「マッチ認識特性を持つタイマ・チャンネル」(対応
米国特許番号第5,042,005号) (産業上の利用分野) 本発明は一般に複数チャンネル集積回路タイマに使用す
るタイマ・チャンネルに関するものである。特に、本発
明はタイマ・サブシステムに関連し、このサブシステム
では、個々のチャンネルが独立して一定の時間機能を行
う複数タイマ・チャンネルが専用の単一目的プロセッサ
によって制御される。
長年にわたり独立型および組込み型の両型式が一般的で
あった。モトローラ社が販売している6801マイクロ
プロセッサ・タイマ・サブシステムは従来技術によるタ
イマ・サブシステムの典型例である。6801マイクロ
プロセッサではシステム・クロックで作動する単一の自
由作動カウンタが2つの独立したタイマ機能の基準とな
る。入力タイマ機能においてはカウンタの状態がタイマ
・サブシステムに対する入力に応答して補捉され、出力
機能においてはカウンタがあらかじめ選択したカウント
数に達するとタイマ・サブシステムの出力がトリガされ
るが、この両機能が6801マイクロプロセッサでは可
能である。
ムの典型であり、有用なタイミング機能を行うために相
当量の負荷がホスト・プロセッサにかかる。たとえば、
エンジンのコントローラに応用する場合、一般に入力機
能によってクランクシャフト角を決定する必要があり、
出力機能によって点火時期および燃料噴射を行わねばな
らない。ホスト・プロセッサにより入力補捉回路が発生
する割り込み信号に連続的に応答し、必要な計算および
次の出力機能の設定を行う必要がある。必要となるタイ
ミング機能の数と複雑さが増すにつれて、タイマ作動の
オーバーヘッドの増加に対応するホスト・プロセッサの
能力がある点で不足する。
プロセッサにかかる負荷が増大した。たとえば、やはり
モトローラ社が販売しているMC68HC11A8マイ
コロコンピュータは3つの補捉専用チャンネルと5つの
マッチ専用チャンネルを持っている。しかし、個々のチ
ャンネルのアーキテクチャはホスト・コンピュータにか
かる負荷を大幅に削減するほどには発展していない。
タイマの改良を行うことが本発明の目的である。
基準信号に応答するタイマから生じるものであり、この
タイマの構成要素は、補捉レジスタ、タイマへの第1入
力に応答して第1状態から第2状態に切替えを行う遷移
検出ラッチ手段、前記第1状態から第2状態への前記遷
移検出ラッチ手段の切換えに応答してタイマ基準信号の
値を前記補捉レジスタにロードする補捉ロジック手段、
前記遷移検出ラッチの前記第2状態に応答してサービス
要求信号を発生するサービス信号手段、タイマに対する
第2入力に応答して前記遷移検出ラッチを前記第2状態
から第1状態に切り換えるニゲート手段から構成され
る。
合わせて以下の詳細な説明から当業者には明確なもので
ある。
およびこれらの用語の種々の文法的な形態が、「アクテ
ィブH」と「アクティブL」という論理信号を混合して
取扱う場合の混乱を回避するため、ここで使用される。
「アサート」は論理信号またはレジスタ・ビットをその
アクテブな状態に、または論理的に真の状態に置くため
に使用される。「ニゲート」は論理信号またはレジスタ
ビットをその非アクテブの状態即ち論理的に偽の状態に
置くために使用される。
明の好適な実施例である。マイクロコンピュータ10
は、単一の集積回路として製作されることを意図し、中
央処理装置(CPU)11、内部モジュール・バス(I
MB)12、シリアル・インターフェース13、メモリ
・モジュール14、タイマ15およびシステム・インテ
グレーション・モジュール(SIM)16によって構成
される。CPU11、シリアル・インターフェース1
3、メモリ14、タイマ15およびSIM16の各々
は、アドレス、データおよび制御情報を交換する目的の
ため、IMB12と双方向に接続される。さらに、タイ
マ15はエミュレーション・バス17によってメモリ1
4に双方向に接続されるが、その目的は以下の議論によ
ってさらに明確となるであろう。
マイクロコンピュータ10の外部デバイスと通信を行う
ため多数のピンまたはコネクタに接続される。さらに、
SIM16は、外部バスを構成する多数のピンに接続さ
れる。
較的自立的なモジュールである。タイマ15の目的は、
できるだけCPU11の介在を少なくして、マイクロコ
ンピュータ10の要求するタイミング・タスクの全てを
実行することである。マイクロコンピュータ10によっ
て要求される可能性のあるタイミング・タスクの例に
は、自動車エンジンの点火および燃料噴射タイミング、
電子カメラのシャッタのタイミング等がある。本発明の
好適な実施例は、タイマ15をマイクロコンピュータと
関連させているが、説明される原理はスタンド・アロー
ン(stand-alone)型のタイマ・モジュールに対する関
係をも含めて、その他の関係に対しても容易に適用する
ことが可能である。
を基準として使用することができる。両方のクロック・
ソースは、タイマ・カウント・レジスタ#1(TCR
1)とタイマ・カウント・レジスタ#2(TCR2)と
それぞれ呼ぶフリー・ランニング(free-running)カウ
ンタ・レジスタの形態をとる。TCR1は、マイクロコ
ンピュータ10のシステム・クロックと関連する内部ク
ロック・ソースによってクロックされる。TCR2は、
ピンからマイクロコンピュータ10に供給される外部ソ
ースまたは外部ソース・ピンに現われる信号によってゲ
ートされる内部ソースのいずれかによってクロックされ
る。
「チャンネル」を有し、これらの各々はそれ自身のピン
を有している。タイマ・イベントの2つの基本的なタイ
プは、好適な実施例のシステムから理解されるようにマ
ッチ・イベントと捕捉イベントである。マッチン・イベ
ントは基本的に出力機能であり、捕捉イベントは基本的
に入力機能である。マッチ・イベントは、2つのタイマ
・カウント・レジスタの一方のカウント値が選択された
タイマ・チャンネルの一方のレジスタに記憶されている
値と所定の関係を有する場合に発生する。捕捉イベント
は、予め定義された遷移がタイマ・チャンネルと関連す
るピンにおいて検出され、タイマ・カウント・レジスタ
の1つの瞬時的なカウントの「捕捉」をそのタイマ・チ
ャンネルのレジスタにトリガする場合に発生する。種々
のタイマ・チャンネルの機能の詳細はさらに下記で説明
する。
れとの関連でタイマ15は、CPU11に制御されて動
作し、このタイマ15の一定のイニシャライゼーション
およびその他の機能はCPU11によって行われる。ホ
ストCPUは、この好適な実施例では、タイマ15と同
様に同じ集積回路上に設けられているが、本発明の原理
を実行するためにこれが要求されている訳ではない。
詳細を参照することによってのみ明確に理解することが
できる。したがって、下記の第1表はIMB12のこれ
らの機能を要約している。IMB12は、周知のマイク
ロプロセッサおよび本発明の譲受人から入手可能である
マイクロコンピュータのバスと多くの点で類似し、これ
との関係で最もよく理解することのできる。表における
信号の方向はタイマ15内のそれらの機能に関連して定
義される。
号は、タイマ15によって使用されない。以下で説明す
るように、タイマ15はIMBに対してスレーブ・オン
リ・インターフェースを有し、したがって一定の信号を
使用することを要求しない。
時係属中の米国特許出願第115,479号の主題であ
る。そこで特許の請求をしている発明は、好適な実施例
の共通な関係を除いて、本発明とは関係がない。
リマップ内の多数のロケーションとして存在している。
すなわち、CPU11は、これらのメモリ・ロケーショ
ンに位置しているタイマ・レジスタに読出し、書込みを
行うことによって、排他的ではないが、主としてタイマ
15と相互作用を行う。第2A図および第2B図は、タ
イマ・レジスタのロケーションと名称を示す。アドレス
は16進の形で示され、ファンクション・コード・ビッ
トは2進の形で示されている。これらのレジスタのいく
つかは下記でさらに詳しく説明するが、以下の説明はそ
の各々の機能を要約している。なお、下記の簡単な説明
は、ホストCPUの立場から見たものである。タイマ1
5による種々のタイマ・レジスタに対するアクセスは、
下記の説明に含まれていない。本発明に関連のある部分
の詳細は後に説明する。
ら存在するモジュール・コンフィギュレーション・レジ
スタ(ファンクション・コード・ビット101によって
示される)は、タイマ15に一定の属性を規定する6ビ
ット領域を有している。これらの属性は、割込みアービ
トレンションID、一定の他のレジスタのスーパーバイ
ザ/ユーザ・アドレス空間ロケーション、停止条件フラ
グ、停止制御ビット、TCR2ソース制御ビット、エミ
ューレーション・モード制御ビット、TCR1プリスケ
ーラ(pre-scaler)制御ビット、およびTCR2プリス
ケーラ制御ビットである。
タイマ15のテスト・モードの局面を制御するビット領
域を有している。
発支援機能との相互作用を決定する多数のビット領域を
有している。同様に、開発支援ステータス・レジスタ
は、これらの開発支援機能に対してタイマ15のステー
タスとのみ関連している。これらの機能は、本発明とは
関係していない。CPU11の開発支援機能の詳細は、
上述の米国特許出願第115,479号に開示されてい
る。
1に対してタイマ15によって発生される2つの割込み
機能を決める。一方の領域は、タイマ15によって発生
される全ての割込みに対する割込みベクトルの最上位4
ビットを規定する。他方のビット領域は、タイマ15に
よって発生される全ての割込みに対する優先順位を規定
する。このビット領域をタイマ15からの全ての割込み
を不能にするようにセットし、タイマ15からの割込み
がCPU11に対して最高の優先順位となるようにこの
ビット領域をセットし、すなわちノンマスカブル割込、
かつこのビット領域をこれらの両極端の間の種々のレベ
ルに設定することが可能である。周知のように、割込み
優先権は、CPU11によって使用され、他の割込みソ
ースに対してタイマ割込みの相対的な優先権を決める。
の領域を有し、1つの領域はタイマ15の16個の「チ
ャンネル」の各々に対応する。各ビット領域は、その状
態によって、このビット領域と関連するチャンネルに対
するサービスを行いながら、タイマ15のサービス・プ
ロセッサによる割込みの発生を可能または不能にする
(以下の第3図の議論を参照のこと)。
個の4ビット領域を有し、タイマ15内のサービス・プ
ロセッサが特定のチャンネルに対してサービスを行って
いる場合、16個の可能なプリミティブまたはタイマ・
プログラムのいずれがこのサービス・プロセッサによっ
て実行されるべきであるかを決定する。16個のビット
領域の各々は、16個のタイマ・チャンネルの1つと連
動する。1つの領域内の4ビットは、プロセッサがその
領域と関連するチャンネルに対してサービスを開始する
場合、サービス・プロセッサ内の制御用記憶装置に供給
されるアドレスの一部として使用される。そのアドレス
に応答して、制御用記憶装置に戻されるデータは、この
チャンネルをサービスしている間に実行されるべきプリ
ミティブに対するエントリ・ポイントまたは開始アドレ
スとして使用される。サービス・プロセッサの制御用記
憶装置は、16個のチャンネルの各々に対して最高16
個の異なったプリミティブと最高16個のエントリ・ポ
イント(合計256個のエントリ・ポイント)を有する
ことができる。この制御用記憶装置の全体のサイズは固
定されているが、プリミティブ・コードとエントリ・ポ
イントの間の割当ては変化してもよい。即ち、合計25
6個未満のエントリ・ポイントのロケーションを使用
し、より多くのプリミティブ・コードを含むように、
「余分の」記憶能力を使用することが可能である。
コンフィギュレーション・レジスタのビット領域の1つ
に応じて、CPU11のスーパーバイザまたは非制限ア
ドレス空間のいずれに存在してもよい。これは、ファン
クション・コード・ビットX01によって示され、ここ
で、Xはモジュール・コンフィギュレーション・レジス
タのSUPVビットによって決まる。ホスト・シーケン
ス・レジスタは16個の2ビット領域から構成され、そ
れらの各1個は、16個のタイマ・チャンネルの各々に
対応する。ホスト・シーケンスのビット領域は、ブラン
チ条件としてサービス・プロセッサに対して実行される
プリミティブによって使用されるものであるが、必ずし
もこれによって使用されなくてもよい。すなわち、2つ
のホスト・シーケンス・ビットの状態によって、プリミ
ティブ内の命令の流れを変更することが可能である。
6個の2ビット領域から構成され、それらの各1個は、
各タイマ・チャンネルに対応する。特定のビット領域に
書き込みを行うことによって、ホストCPUは、タイマ
15のサービス・プロセッサによるサービスを受けるタ
イマ・チャンネルの全てに対するスケジュールを立てる
ことができる。各チャンネルは、ホスト・サービス・リ
クエスト・レジスタの1つに2ビットを有しているの
で、チャンネル当たり4つの可能な値が存在する。各チ
ャンネルに対して要求することのできる3つの異なった
「タイプ」のサービスがあり、これらは4つの可能な値
のうちの3つに対応する。4番目の値は、ホストの要求
するサービスがスケジュールされないことを示す。ホス
トの行うサービスに対する要求を示す3つの値は、上述
したプリミティブ選択ビットと同じ形で使用される。ホ
スト・サービス・リクエスト・ビットは、エントリ・ポ
イント・アドレスを得るために直接使用されないが、他
のチャンネルの条件ビットと一緒に符号化される。
域から構成され、各1個は各チャンネルに対応する。各
ビット領域は、その関連するチャンネルに対し4つの可
能な優先順位の1つを特定する。この優先順位は、いく
つかの競合するチャンネルのいずれが最初にサービスを
受けるかを決めるため、タイマ15のサービス・プロセ
ッサ内のスケジューラによって使用される。4つの可能
な優先順位には、不能、定位、中位および高位がある。
サービス・スケジューラは、優先順位の低いチャンネル
でも一定の時間がかてばサービスを受けられることを保
証するような方法でサービス・プロセッサの資源を割り
当てる。チャンネルの各々は、使用可能な優先順位のい
ずれに対しても割当可能であり、16チャンネルに対し
てどのような組み合わせの優先順位を行うことも可能で
ある。
して1ビットを有し、上で論じた位相割込みイネーブル
・レジスタと関連する。サービス・プロセッサが特定の
チャンネルにサービスを行っている間に、割込みを発生
させるべきであると決定すると、そのチャンネルに対応
する位相割込み状況レジスタのビットは、アサートされ
る。もし位相割込みイネーブル・レジスタの対応するビ
ットがアサートされると、割込みが発生する。もしそう
でなければ、ステータス・ビットはアサートされたまま
であるが、ホストCPUに対して割込みは発生しない。
々に対して、1ビットを有する。各ビットは、特定のタ
イプのサービスに対する要求、リンク・サービスに対す
る要求が、対応するチャンネルに対するサービス要求を
行うため、アサートされていることを示す。
域を有する。各タイマ・チャンネルは、これらの領域の
1つと関連する。アサートされると、このサービス許可
ラッチ・レジスタの1つのビットは、関連するチャンネ
ルがサービス・プロセッサによるサービスを行うために
「タイム・スロット」が与えられたことを示す。このレ
ジスタのビットは、サービス・プロセッサの資源を割り
当てる過程で、サービス・プロセッサ内のスケジューラ
によって使用される。
に対して、1ビット領域を有し、これがアサートされる
と、サービス・プロセッサが新しいチャンネルに対して
サービスを開始した場合、それは復号チャンネル数レジ
スタで示されたチャンネルに対するサービスを行ったこ
とを示す。このチャンネルに対する見出しは、たとえ実
行中のプリミティブがサービス・プロセッサによって実
際に制御されているチャンネルの見出しを変更する「チ
ャンネル変更」機能を実行しても、一定のままである。
・マップは多数のチャンネル・パラメータ・レジスタに
よって構成される。16個のタイマ・チャンネルの各々
は、これに対して専用化された6個のパラメータ・レジ
スタを有する。以下で詳細に説明するようにこれらのパ
ラメータ・レジスタは、これを介してホストCPUとタ
イマ15とが相互に情報を提供する共有のワーク・スペ
ースとして使用される。
分離された状態のタイマ15を示す。タイマ15の主要
な機能部品は、サービス・プロセッサ20、CH0−C
H15とも名付けられている16個のタイマ・チャンネ
ル21a−21p、およびバス・インターフェース装置
(BIU)22によって構成されると考えてもよい。各
タイマ・チャンネルはマイクロコンピュータ10の1つ
のピンに接続される。チャンネル0は、ピンTP0に接
続され、チャンネル1はピンTP1に接続される等々で
ある。マイクロコンピュータでは一般的にあるように、
これらのピンの各々は、タイマ15とマイクロコンピュ
ータ10のその他の機能との間で「共有される」ことが
可能であるが、ここで説明する好適な実施例では、その
ような構成になっていない。
との間の相互接続は、サービス・バス23、イベント・
レジスタ(ER)バス24タイマ・カウント・レジスタ
#1(TCR1)バス25、タイマ・カウンタ・レジス
タ#2(TCR2)バス26および多数の種々の制御お
よび状態線27によって構成される。サービス・バス2
3は、サービス・プロセッサ20のサービスを要求する
ためチャンネル2おa−21pによって使用される。E
Rバス24は、各チャンネル内のイベント・レジスタの
内容をサービス・プロセッサ20に供給し、これらのレ
ジスタをサービス・プロセッサ20からロードするため
に使用される。2つのTCRバスは、サービス・プロセ
ッサ20内に位置している2つのタイマ・カウント・レ
ジスタの現在の内容をチャンネル21a−21pに伝達
するために使用される。
との間のインターフェースとして機能する。このような
バス・インターフェースの詳細は、本発明と関係するも
のではなく、技術上周知のものである。好適な実施例で
は、BIU22は「スレーブ・オンリー」のインターフ
ェースである。すなわち、タイマ15はIMB12を介
して、転送される情報を受信してもよいが、IMB12
上に転送を開始することはできない。
0は制御用記憶装置を有する。この制御用記憶装置は、
サービス・プロセッサ20によって実行される命令を有
するリード・オンリー・メモリ装置から構成される。好
適な実施例では、これはマスク・プログラマブルROM
として提供される。当業者にとって明らかなように、こ
のような制御用記憶装置は、問題となる制御用記憶装置
に対してプログラムされるべきソフトウェアの開発を行
う。この問題に対処するため、エミュレーション・イン
ターフェース17は、サービス・プロセッサ20をメモ
リ14に結合する。すなわち、サービス・プロセッサ2
0は制御用記憶装置に記憶されている命令の替わりに、
メモリ14に記憶されている命令を実行することができ
る。好適な実施例では、メモリ14はランダム・アクセ
ス・メモリ(RAM)のような書き換え可能なメモリで
ある。エミュレーション・インターフェース17は、ユ
ーザーがサービス・プロセッサ20に対してプリミティ
ブを書込み、実行し、変更することを可能にする目的の
ため機能する。一度完全にデバッグされると、これらの
プリミティブは制御用記憶装置の別のバージョンに組み
込まれることができる。
ソースは、サービス・プロセッサ20に結合される。上
述したモジュール・コンフィギュレーション・レジスタ
のビットは、TCR2がこの外部タイミング・ソースに
よってクロックされるかまたは内部タイミング基準によ
ってクロックされるかを制御する。
ス24と制御線27を使用して、チャンネル21a−2
1pを形成し、所定のタイミング・タスクを実行する。
チャンネル21a−21pは、命令通りにこれらのタス
クを実行し、時々、サービス・プロセッサ20にサービ
スを要求することによって、イベントなどの発生をサー
ビス・プロセッサ20に知らせる。サービス・プロセッ
サ20は、もしそれが存在すれば、特定のチャンネルか
らのサービス要求に応答して、そのサービスを開始する
ためにどのようなアクションを取るべきかを決定する。
サービス・プロセッサ20は、次に、そのホストCPU
(この場合、CPU11)にしたがって、以下で更に詳
しく説明するように、実行するべきタイミング機能を識
別すると共に一定のその他のサービスを行う。サービス
・プロセッサ20は、またホストCPUに対する割込み
要求を独占的に発生する。好適な実施例では、この機能
はサービス・プロセッサ20の制御用記憶装置にあるプ
ログラムによって制御される。
ルの各々に対して連続的に使用可能であり、各々のタイ
マ・カウンタ・レジスタの新しい内容と共に所定のスケ
ジュールで更新される。同様に、16個のチャンネルの
各々は、いつでもサービス・バス23を介してサービス
要求をアサートすることができる。しかし、ERバス2
4と制御および状態線27に関して、サービス・プロッ
セサ20は、ある1つの時点において16個のチャンネ
ルの1つのみと通信を行う。ERバス24を介して行わ
れるイベント・レジスタの読み出しおよびこれに対する
書き込みと制御および状態線27上の種々の制御および
状態信号はサービス・プロッセサ20によってその時サ
ービスが行われているその1つのチャンネルに対しての
み有効である。必要な範囲に対して、各チャンネルは制
御線27によってこれに与えられた制御情報をラッチ
し、サービス・プロセッサが他のチャンネルに対してサ
ービスを行っている間にこれを保持する。
るサービスに対する要求に加えて、サービス・プロッセ
サ20は、ホストCPUによって行われるサービス要求
に対応する。上述したホスト・サービス要求レジスタに
適当な値を書き込むことによって、ホストCPUは全て
の特定のチャンネルに対するサービスのスケジュール化
を開始することができる。更に、サービス・プロセッサ
20は、それ自身、以下詳細に説明するリンク・サービ
ス要求機構を介してこのようなスケジュール化を行なう
こともできる。
係を有するが、タイマ15の詳細な構成を示す。一般的
に、第4A図はサービス・プロッセサ20(第3図)の
マイクロエンジンを示し、第4B図は、サービス・プロ
セッサ20の実行ユニットを示し、第4C図はタイマ・
チャンネルのハードウェアと装置の残りの部分に対する
相互接続を示し、第4D図はバス・インターフェース、
レジスタおよびサービスのスケジューラを示す。
能要素は、優先エンコーダ30、インクリメンタ31、
リターン・アドレス・レジスター32、マルチプレクサ
33、マルチプレクサ・コントロール34、マイクロプ
ログラム・カウンタ35、ROM制御記憶36、マルチ
プレクサ37、マイクロ命令レジスタ38、マイクロ命
令デコーダ39、マルチプレクサ40、ブランチPLA
41および複数のフラグ・レジスタ42によって構成さ
れる。一般的に、複数の可能なソースの中からマルチプ
レクサ33によって選択されたマイクロ命令アドレス
は、マイクロプログラム・カウンタ35にロードされ、
次にROM制御記憶36に供給される。このアドレスに
よって選択されたマイクロ命令は、ROM制御記憶36
によってマルチプレクサ37を介してマイクロ命令レジ
スタ38に供給される。デコーダ39は、次にマイクロ
命令レジスタ38の内容を復号し、必要に応じてサービ
ス・プロッセサ全体に制御信号を与える。
れ、これからの制御信号がタイマの残り全体に対して供
給されるが、当業者はこの手順を変更することが有利で
あるかもしれないことを理解するであろう。マイクロ命
令レジスタ38から出力されるビット数は、デコード・
ロジック39から出力される制御信号の数よりも少ない
ので、マイクロ命令レジスタ38からの出力をタイマ全
体に分配することが有利であるとともに、さまざまな位
置に配置された複数のデコーダを設けることが有利とな
る。信号のルートを制約することとデコード論理を複製
することとの二者択一関係は、複雑な設計上の決断であ
り、これはケースバイケースで行わなければならない。
図および第3図において参照番号17)はこれらの図で
は、エミュレーション線50、メモリ・サイクル・スタ
ート線51、マイクロ命令アドレス線52およびマイク
ロ命令線53によって構成される。エミュレーション線
50の信号の状態によって命令され、エミュレーション
・モードが動作すると、RAMは線52上のアドレスに
応答して線53上にマイクロ命令を導出する。マルチプ
レクサ37は、これらのマイクロ命令をROM制御記憶
36によって供給されたマイクロ命令の代わりに選択し
て、RAMから導出されたマイクロ命令をマイクロ命令
レジスタ38に供給する。エミュレーション線50の状
態は、モジュール・コンフィギュレーション・レジスタ
内のエミュレーション・モード制御ビットによって制御
され、したがって、ホストCPUの制御下にある。メモ
リ・サイクル・スタート信号は、単にシステム・クロッ
クから導き出されるタイミング信号である。
クロエンジンの詳細な特徴と動作を理解できるよう、第
4A図は、以下で更に十分な説明が行なわれる。
描かれている。この実行ユニットは、2個の16ビット
双方向バス、すなわちAバス60とBバス61を有す
る。イベント・レジスタ転送レジスタ63はAバス60
に対し双方向に接続される。同様に、タイマ・カウント
・レジスタ#1 64とタイマ・カウンタ・レジスタ#
2 65は、Aバス60に対し双方向に接続される。デ
クリメンタ66は、Aバス60に対し双方向に接続され
る。更に、デクリメンタ66は、デクリメンタ・コント
ローラ67から制御入力を受けとり、線68を介して第
4A図のマルチプレクサ・コントローラ34とマイクロ
プログラム・カウンタ35に出力を供給する。シフト・
レジスタ69はAバス60に対し双方向に接続され、か
つBバス61に出力を与えるように接続される。シフト
・レジスタ69は、シフタ70から入力を受取るように
接続される。シフタ70は、Aバス60に対し双方向に
接続される。
力を受取るように接続される。AU71は、2つの入力
ラッチAin72とBin73から入力を受取る。ラッ
チ72と73は、Aバス60とBバス61からそれぞれ
入力を受取るように接続される。AU71は、ブランチ
PLA41に多数のコンディション・コード出力を与え
る。
方向に接続されると共にBバス61に出力を与えるよう
に接続される。パラメータ・プリロード(pre-load)レジ
スタ75は、Aバス60に対し双方向に接続されると共
にBバス61に出力を与えるように接続される。更に、
このパラメータ・プリロード・レジスタ75は、線76
によって第4C図のチャネル制御ハードウェアに出力を
与えるように接続される。レジスタ75は、またマルチ
プレクサ77に対し双方向に接続される。
バス60に対し双方向に接続されると共にBバス61に
出力を与えるように接続される。DIOB78は、また
マルチプレクサ77に対し双方向に接続される。更に、
DIOB78は、マルチプレクサ79に出力を与えるよ
うに接続される。マルチプレクサ79は、パラメータR
AMアドレス・レジスタ80に出力を与えるように接続
される。
からの入力を受け取るが、この入力は第4D図のサービ
ス・スケジューラに源を発する。マルチプレクサ85の
出力は、チャンネル・レジスタ87に入力として与えら
れる。チャンネル・レジスタ87は線201によってA
バス60に出力を与えると共に線89によって第4C図
のチャンネル制御ハードウェアに出力を与えるように接
続される。チャンネル・レジスタ87の内容によって、
種々の制御信号とERバス・サイクルが、第4C図に示
すチャンネル制御ハードウェアにおいて、現在サービス
を受けている特定のチャンネルの方向に適切に方向づけ
られる。図示の装置にはサービスプログラムあるいはプ
リミティブの実行中にそのチャンネルの見出しを変更す
る能力があるため、チャンネル・レジスタ87の内容
は、第2A図および第2B図と関連して上で説明した復
号されたチャンネル・ナンバ・レジスタの内容と必ずし
も対応しない。後者のレジスタは現在実行しているプリ
ミティブが開始されたチャンネルの見出しを含み、一方
チャンネル・レジスタ87は現在制御信号が与えられて
いるチャンネルの見出しを含む。この区別が本発明の理
解にとって重要である範囲において、下記でさらに完全
に説明される。
り、デコーダ89に出力を与えるように接続される。リ
ンク・レジスタ88の4ビットはデコーダ89によって
復号され、16ビットを発生するが、これらの各々はタ
イマ・チャンネルの1つと関連している。これらの16
ビットは線90によって第4A図のブランチPLA41
と第4D図のサービス・スケジューラに接続される。リ
ンク・レジスタ88は、サービス・プロセッサがリンク
・レジスタ88に所望のチャンネルの見出しを書込むだ
けで、マイクロ命令によって制御されている全てのチャ
ンネルに対するサービスのスケジュールを作成すること
のできる手段を提供する。リンク・レジスタ88は、第
2A図と第2B図に関して上述したリンク・レジスタと
は別のものである。リンク・レジスタ88は、レジスタ
の見出しを有し、これに対し、もしあるとすればサービ
ス・プロセッサによってリンク・サービス要求がそのと
き行われる。第2A図および第2B図に関連して上述し
たリンク・レジスタは、リンク・サービス要求が行われ
たということを示し、まだこれに対する応答が行われて
いないことを示す各チャンネルに対するフラグ・ビット
を有しているにすぎない。
ユニットの詳細な特徴と動作を理解できるよう、第4B
図は、以下で更に十分な説明が行なわれる。
る。1つのチャンネルの詳細な構成要素が図示され、第
5図を参照して以下で説明される。タイマの残りの部分
から見れば、チャンネル・ハードウェアは、ここではE
R0−ER15の符号が付けられている16個のイベン
ト・レジスタ、16個のデコーダ100内の1つおよび
制御ロジック101のブロックによって構成されている
ように見える。TCRバスの各々は、16個のイベント
・レジスタの各々に接続される。ERTレジスタ63
(第4B図)と双方向の通信を行うERバスはデコーダ
100に接続される。この手段によって、イベント・レ
ジスタのいずれか1つと第4B図に示す実行ユニットと
の間で値を転送することができる。明らかなように、タ
イマ・カウント値は、実行ユニットからイベント・レジ
スタに転送されてマッチ・イベントを設定し、捕捉イベ
ントに応答してイベント・レジスタから実行ユニットに
転送される。
は、ロジック101を制御するために接続され、これに
対して現在サービスを受けているチャンネルを示す。制
御ロジック101は、またマイクロ命令デコーダ39
(第4A図)から直接またはマルチプレクサ102を介
して複数の入力を受ける。更に、制御ロジック101は
ブランチPLA41(第4A図)に出力を与える。最後
に、サービス・バス105は、制御ロジック101に対
して種々のチャンネルから第4D図のスケジューラにサ
ービス要求を伝達する手段を設ける。再び、チャンネル
・ハードウェアの機能は以下で詳細に説明される。
す。上で示されたように、BIU22はIMBに対して
必要な従属専用のインターフェースを提供し、ホストC
PUがタイマのレジスタをアクセスすることを可能にす
る。BIU22は、RAMバス110に対し双方向に接
続されパラメータRAMアドレス・バス111に出力を
与えるように接続される。第4D図に示された装置の残
りの部分は、スケジューラ112、システム・レジスタ
113、パラメータRAM114、プリミティブ選択レ
ジスタ115およびホスト・サービス要求レジスタ11
6によって構成され、これらは全てRAMバス110と
双方向に接続される。
サービス・プロセッサの資源に割当てる手段によって構
成される。図示のように、2個のチャンネル優先レジス
タ、リンク・レジスタ、復号化チャンネル数レジスタお
よびサービス許可ラッチ・レジスタ(すべて第2A図と
第2B図を参照して上述された)は、スケジューラ11
2内に存在すると考えてよく、全てRAMバス110と
双方向に接続される。
1ビットの入力を受取り、これは特定のチャンネルに対
するサービスが終了したことを示す。これはスケジュー
ラ112が保留中のいずれのサービス要求を次に実行す
るかを決定するプロセスが起動される。スケジューラ1
12は、またマイクロ命令デコーダ39に1ビットの出
力を与え、いずれのチャンネルに対しても現在サービス
のスケジュールが立てられていないことを示し、これは
また「アイドル」状態と呼ばれる。
サービス・バス120から入力を受けとるが、これは線
105からの16ビット、線90を経由するデコーダ8
9からの16ビットおよびホスト・サービス要求レジス
タ116からの16ビットを結合することによって形成
される。これらの48ビットは、チャンネル・ハードウ
ェア自身が現在サービスを要求しているチャンネル、リ
ンク・レジスタ88によって現在サービスが要求されて
いるチャンネルおよびホストサービス要求レジスタ11
6によってサービスが要求されているチャンネルをそれ
ぞれ示す。スケジューラ112はこれらの入力を受入
れ、チャンネル優先レジスタの値によって示されるよう
に、サービスが要求されているチャンネルの相対的優先
順位を検討し、いずれのチャンネルが次にサービスされ
るべきかを決める。選択されたチャンネルの4ビットの
指定信号が、線86を介してマルチプレクサ85、プリ
ミティブ選択レジスタ115、およびホスト・サービス
要求レジスタ116に出力される。
応するビットによって割当てられた4つの優先順位の1
つを有している。サービスに対する要求が保留になって
いるチャンネルにスケジュールをたてるスケジューラ1
12の計画は、低い優先順位のチャンネルでも最終的に
はサービスが受けられることを保証している。この特徴
は、他の機能をサービスするために必要とされる時間に
対して、いかなるタイミング機能も全く失われないこと
を保証するために重要である。同じ優先順位のチャンネ
ルの間では、スケジューラ112はサービスを順繰りに
割当てる。
を選択する各状況(すなわち少なくとも1つのサービス
要求が保留中であって現在いずれのチャンネルもサービ
スされていない)はタイム・スロット境界と呼ばれる。
スケジューラ112によって使用される計画は、各7つ
の使用可能なタイム・スロットの内4つを高位の優先順
位に設定されたチャンネルに割当てられ、7つの内2つ
が中位の優先順位に設定されたチャンネルに割当てら
れ、7つの内1つが低位の優先順位のチャンネルに割当
てられる。使用されている特定のシーケンスは、高位、
中位、高位、低位、高位、中位、高位である。もしタイ
ム・スロット境界において該当する優先順位のチャンネ
ルに保留中のサービス要求がなければ、スケジューラ1
12は下記の計画に従って次の優先順位に進む。高位−
中位−低位、中位−高位−低位および低位−高位−中
位。
ビス要求ラッチがあり、これはいずれのタイプのサービ
ス要求がそのチャンネルに対して保留された場合でも必
らずセットされる。このラッチは、タイム・スロットが
そのチャンネルに対し割当てられた場合、スケジューラ
112によってクリアされ、サービスが終了するまで再
びアサートされることはない。これは、スロット間にア
イドル状態が無く他のチャンネルがペンディングのサー
ビス要求を有しているならば、いずれのチャンネルも2
つの連続したタイム・スロットに割当てられないことを
意味する。
ルが2度サービスを受ける前に、スケジューラ112
は、サービスを要求する全てのチャンネルにサービスが
受けられることを保証する。同じ優先順位のチャンネル
のグループでは、番号の一番低いチャンネルが最初にサ
ービスを受ける。
る場合の優先権の割当て計画は、周知のものでありこれ
は幅広く変化する。多くの他のこのような計画が今ここ
で述べた計画に代替することが可能である。ここで開示
した計画は、タイマ・システムにとっては有利なもので
あると信じられるが、その理由は、こらが優先順位の最
も低い要求に対してさえサービスを保証するからであ
る。
ルの各々に対して各16ビット幅の6個のパラメータ・
レジスタによって構成され、合計192バイトのRAM
を有する。パラメータRAM114は、ホストCPUと
サービス・プロセッサの両方がその中で読出しおよび書
込みを行うことができるという意味で「デュアル・アク
セス」であるが、これらの内の1つしか一時にアクセス
することができない。アドレス・マルチプレクサ122
とデータ・マルチプレクサ123は、サービス・プロセ
ッサとホストCPUのいずれがアクセスを行うかを選択
する。ここで図示していない属性ロジックが実際にはい
ずれのバス・マスタがアクセス可能かを決定する。アド
レス・マルチプレクサ122は、アドレス・レジスタ8
0からおよびパラメータRAMアドレス・バス111を
介してBIU22からアドレスを受取るために接続され
る。データ・マルチプレクサ123は、RAMバス11
0とマルチプレクサ77に対し双方向に接続される。パ
ラメータRAM114にアクセスするために、サービス
・プロセッサがアドレスを発生する方法は、以下で本発
明に関係する程度に詳しく説明する。しかし、アドレス
はチャンネル・レジスタ87(第4B図参照)の現在の
内容を直接基礎としてあるいはオフセット値を加えるこ
とによって変更された内容にもとずいて発生できること
に留意する必要がある。これらのアドレシング・モード
は、その中でパラメータRAMのアドレスが現在のチャ
ンネルに関連して特定されるが、サービス・プロセッサ
による実行を意図するプリミティブを作成する際に極め
て大きなフレキシビリィティを提供する。
して、干渉性の問題がある。もしホストCPUが、例え
ば、チャンネル0によって使用するためパラメータRA
M114に幾つかのパラメータを書込んでいるプロセス
にあれば、全てではないが若干のパラメータが書き込ま
れた後、サービス・プロセッサによって実行されたサー
ビス・ルーチンはこれらのパラメータを使用できないこ
とということが大切である。マルチ・バイトでは、逆の
方向、すなわち、サービス・プロセッサからホストCP
Uに転送されているパラメータに同様の問題が存在す
る。干渉性の問題を処理する方法には、技術上周知の多
くの異なった方法がある。完全を期するため、好適な実
施例で使用される干渉性に対応する計画を以下で要約し
て説明する。
の1つ、この場合、チャンネル0のパラメータ・レジス
タ5と指定されたワード(第2B図参照)は、干渉デー
タ制御レジスタ(CDC;coherent data control)と
して使用されるように指定される。このレジスタのビッ
ト15はセマフォ・ビット(semaphore bit)として使用
される。サービス・プロセッサまたはホストCPUのい
ずれかがパラメータRAM114にアクセスすることを
希望する場合、このセマフォ・ビットが先ずチェックさ
れ、もしこれがセットされているならば、セマフォ・ビ
ットがクリアされるまで、干渉データ(coherent data)
の転送に使用されるこれらのロケーションに対するアク
セスは保留される。可能なバス・マスタの1つが干渉転
送(coherent transfer)を行うことを希望すれば、これ
は先ずセマフォ・ビットをセットし、次にこの転送を実
行し、次にこのセマフォ・ビットをクリアする。この計
画が実行されることを知るため、ホストCPUとサービ
ス・プロセッサとの両方によって実行されるプログラム
を書くことはプログラマに委ねられている。
ット)が干渉的に転送されるべきであることを指示する
モード・ビットである。もし3つのパラメータが転送さ
れるべきであれば、チャンネル1のパラメータ・レジス
タ0−2として指定されたワードが保護されたロケーシ
ョンとして使用される。もし4つのパラメータが転送さ
れるべきであれば、チャンネル1のパラメータ・レジス
タ3がまた使用される。
上の詳細はここでは重要でないが、その理由は、その問
題とその可能な解決法の多くが、当業者にとって周知の
もであるからである。
ャンネル・プリミティブ選択レジスタによって構成され
る。これらのレジスタは、RAMバス110に対し双方
向に接続され、また線86からサービスを受けているチ
ャンネルを示す入力を受ける。チャンネル・プリミティ
ブ選択レジスタの出力は、マイクロエンジンのプリミテ
ィブ選択・ロジックに与えられる。
のホスト・サービス要求レジスタによって構成される。
ホスト・サービス要求レジスタ116は、RAMバス1
10と双方向に接続され、サービス・バス120に16
ビットの出力を与える。上述したように、ホスト・サー
ビス要求レジスタ116は、現在サービスを受けている
チャンネルを指示するスケジューラ112から入力を受
け取る。更に、ホスト・サービス要求レジスタ116
は、ブランチPLA41から入力を受取り、これに出力
に導出す。
単にシステム・レジスタとして特徴づけられ、ブロック
113で示される。このグループに含まれるものには、
ブランチPLA41に入力を与えるホスト・シーケンス
・レジスタがある。モジュール・コンフィギュレーショ
ン・レジスタ、モジュール・テスト・レジスタおよび位
相割込みイネーブル・レジスタのような他のレジスタ
は、割込み発生ロジックのようなここに図示されていな
いタイマ・ロジックの部分に出力を与える。
スト・インターフェースとスケジューラ部分の詳細な特
徴と動作が以下で更に十分に説明されるであろう。
示しているシステムと同程度に複雑なシステムの可能な
各論理回路構造を必ずしも含めることができない。しか
し、開示したタイマの全体の構造と機能は、説明した装
置から当業者にとって明らかである。
アを示す。好適な実施例では、16個のタイマ・チャン
ネルの各々は、1つおきにあらゆる点で絶対的に同一の
ものである。「チャンネル直交性」(channel orthogona
lity)と呼ぶこのシステムの特徴は1つの重要な面であ
るこの特徴は、1つのチャンネルによって実行される全
ての機能が、他のいずれのチャンネルによっても実行す
ることができることを意味する。したがって、第5図に
示すハードウェアは、以下で特に延べる項目を除いて、
好適な実施例の16個のチャンネルの各々に対して同一
のものである。
捕捉レジスタ131、マッチ・レジスタ132および同
等以上比較器133によって実際に構成される。捕捉レ
ジスタ131は、転送ゲート134を介してERバスに
接続され、捕捉レジスタ131の内容がERバス上にロ
ードされるのを可能にする。マッチ・レジスタ132
は、転送ゲート135を介してERバスに対し双方向に
接続される。捕捉レジスタ131は、転送ゲート136
によってTCR1バスまたはTCR2バスのいずれかか
らロードされる。同じ転送ゲート137は比較器133
への一方の入力がTCR1バスであるかTCR2バスで
あるかを制御する。比較器133に対する他方の入力
は、常にマッチ・レジスタ132である。
ネルに関連するピン140は、ピン制御ロジック141
のブロックに接続される。ピン制御ロジック141は、
ピン140が入力タイマ用のピンとして構成されるかま
たは出力タイマ用のピンとして構成されるかを決定す
る。ピン140が入力用のタイマのピンとして構成され
る場合、ピン制御ロジック141は捕捉イベントをトリ
ガする目的のために、正方向に向かう遷移、負方向に向
かう遷移またはいずれかの遷移を認識できるように構成
する。出力用に構成された場合、ピン制御ロジック14
1は、マッチ・イベントの発生によって、論理高レベル
または論理低レベルを発生し、またはレベルの変化即ち
トグルするようにプログラムすることができる。更に、
マッチ・イベントの発生に関係なく、上述した3つの可
能性のいずれかを強制的に発生させることが可能であ
る。サービス・プロセッサは、状態制御(それによって
ピンの状態が「強制」される)、動作制御(それによっ
て検出されるべき遷移または発生すべきレベルが選択さ
れる)および方向制御(それによってピンが「入力」ま
たは「出力」として構成される)入力を介してピン制御
ロジック141に対する制御を行い、その状態を状態出
力によって監視することができる。
の入力を受取るために接続される。ピン140における
特定の遷移がロジック141によって検出された場合、
およびもしピンが入力用に構成されている場合、ラッチ
145がセットされる。ラッチ145は、マイクロコー
ドの制御下でサービス・プロセッサによってクリアまた
は二ゲートされる。以下に更に説明する一定の状況下で
は、遷移検出ラッチ145は連続的に二ゲートされる。
入力を与えるために接続される。もし、マッチ・レジス
タ132の内容がTCRバスの選択された1つの状態と
「マッチ」し、かつその他の論理的条件が満足されれば
マッチ認識ラッチ150はセットされる。このことが発
生し、かつもしピン140が出力用に構成されていれ
ば、選択された遷移がピン制御ロジック141によって
ピン140に発生する。マッチ認識ラッチ150は、マ
イクロコードの制御下でサービス・プロセッサによって
二ゲートされる。
と第1ANDゲート147の入力に接続される。ORゲ
ートの他方の入力は、マッチ認識ラッチ150の出力で
ある。ORゲート146の出力は、捕捉イベント・ロジ
ック148に接続される。捕捉イベント・ロジック14
8は、また2つのカウンタの一方(タイム・ベース制御
#2)を示す制御信号を受取る。捕捉イベント・ロジッ
ク148の出力は、転送ゲート136に接続される。O
Rゲート146の出力がアクティブになると、捕捉イベ
ント・ロジック148は、タイム・ベース制御#2にし
たがって、TCR1バスまたはTCR2バスの現在の値
を捕捉レジスタ131にロードさせる。明らかなよう
に、捕捉イベントは、遷移の検出またはマッチ・イベン
トのいずれかによってトリガされる。
ッサの制御下にある制御信号MTSRE[マッチ/遷移
サービス要求イネーブル(Match/Transition Service Re
quest Enable)]である。ANDゲート147の出力
は、TDL[遷移検出ラッチ(Transition Detect Latc
h)]と呼ばれる制御信号であり、サービス・プロセッサ
のブランチPLAに接続されると共に第2ORゲート1
49の1つの入力を構成する。ORゲート149の出力
は、図示のチャンネルに対するサービス要求信号である
と考えてもよい。
出力に接続された第1入力とMTSRE制御信号に接続
された第2入力を有する。ANDゲート151の出力
は、MRL[マッチ認識ラッチ(Match Recognition Lat
ch)]と呼ばれる制御信号を構成しサービス・プロセッ
サのブランチPLAに接続されるとともにORゲート1
49の入力でもある。
入力とORゲート163の一方の入力に接続された出力
を有する。ORゲート163の他方の入力はサービス・
プロセッサからの制御信号であり、遷移検出ラッチ14
5を二ゲートにする。ORゲート163の出力は、遷移
検出ラッチ145のクリアまたはリセット入力に接続さ
れる。
る2つの入力は、ホスト・サービス要求ラッチ153お
よびリンク・サービス要求ラッチ154の出力である。
これらはいずれもタイマ・チャンネルのハードウェア内
に物理的に位置していないが、より正確にはスケジュー
ラ内に位置しているものと考えることができる。ORゲ
ート149は、第4D図のスケジューラ112内に位置
していると考えてもよいが、その出力は、このチャンネ
ルに対するサービス要求信号である。
入力に接続された出力を有する。ANDゲート155の
第1入力は、インバータ156の出力であり、このイン
バータ156の入力は遷移検出ラッチ145の出力に接
続される。ANDゲート155の第2入力は、マッチ認
識イネーブル・ラッチ157の出力であり、このラッチ
はマッチ認識ラッチ150の出力とイベント・レジスタ
書込み制御信号に接続された入力を有する。ER書込み
制御信号は、また転送ゲート135を制御する。AND
ゲート155の第3入力は、比較器133の出力であ
る。ANDゲート155の第4入力は、NANDゲート
160の出力である。
ブル・ラッチ161の出力である。マッチ・イネーブル
・ラッチ161は、16個全てのタイマ・チャンネルの
間で共有され、いずれかの1つのチャンネル制御ハード
ウェア内に位置しているものとして考えることは適当で
ない。NANDゲート160の他方の入力は、図示のチ
ャンネルが現在サービス・プロセッサによってサービス
されていることを示す信号である(すなわち、この信号
は第4B図のチャンネル・レジスタの複号化出力から得
られる)。マッチ・イネーブル・ラッチ161は、サー
ビス・プロセッサによるいずれかのチャンネルに対する
サービスの開始時点すなわちタイム・スロット境界での
セット信号によってセットされる。したがって、デフォ
ルト状態とはサービスを受けているチャンネルに対して
マッチが禁止されることである。エントリ・ポイント中
のイネーブル・ビットあるいはマイクロプログラム・カ
ウンタの初期値は、タイム・スロットに対し割当てられ
るチャンネルのためのサービス・プログラム用である
が、もしそれがセットされているなら、マッチ・イネー
ブル・ラッチ161がクリアされる。マイクロエンジン
がアイドル状態であれば、いつもこのマイクロエンジン
からのマッチ・イネーブル信号がまた存在し、その結
果、サービス・プロセッサがアイドル状態である間に、
チャンネルの見出しがたまたまチャンネル・レジスタ8
7の内容に対応するチャンネルに一致するために、照合
が偶然に禁止されることはない。
ブル・ラッチ161の詳細な機能は、本発明と関係する
範囲で以下さらに説明される。しかし、要約すれば、マ
ッチ・レジスタ132がサービス・プロセッサによって
書き込まれるまで、マッチ認識イネーブル・ラッチ15
7は次の照合を無視することによって単のマッチ・レジ
スタ値に対する複数の照合を防ぐ動作を行ない、そして
もしそのような照合が実行中のプリミティブによって特
にイネーブルされないなら、マッチ・イネーブル・ラッ
チ161は現在サービス中のチャンネル上に照合が発生
するのを無効にするように動作する。
な特徴は、比較器133の性質である。上述したよう
に、これは同等以上比較器である。この論理的な機能
は、正の整数の組のような一連の無限数の概念で容易に
理解することができるが、しかし有限の長さのフリーラ
ンニング・カウンタを使用することによって示されるモ
ジュロ演算との関係ではそれほど明確ではない。TCR
は両方とも独自クロックであるかのように、時間をカウ
ントする。これらのクロックの周期は、それらのクロッ
ク入力の周波数によって決まるが、しかしいずれも好適
な実施例では216の異なった状態を有している。これら
の状態は0000(16進法)からFFFF(16進
法)にわたっている。いずれのカウンタも、FFFF
(16進法)のカウントからインクリメントされた場
合、0000(16進法)に単純に進む。特定にマッチ
・レジスタの値が現在のTCRの値(クロックの手の前
方)を超えるかどうかまたは現在のTCRの値(クロッ
クの手の後方)未満であるかどうかを判定しようとする
場合、概念上の困難が発生するが、その理由は、いずれ
の場合でも、TCRの値(クロックの手)が最終的にマ
ッチ・レジスタの値に追い付きこれを通過するからであ
る。
記の通りである。クロックの手が回るに連れてこの手の
直ぐ前にあるクロックの面の半分は、現在の時間より進
んでいると定義され、このクロックの面の他の半分は、
現在の時間よりも遅れていると定義される。さらに正確
にいえば、もしマッチ・レジスタの値が選択されたTC
Rの値に対して8000(16進)以下の負でない16
進数値を加えることによって得ることができれば(この
加算は、通常のモジュロFFFFプラス1(16進)演
算にしたがって行われる)、そのときこの選択されたT
CRの値はマッチ・レジスタの値と同等以上ではないと
いわれる。この関係が真である限り、比較器133は出
力を発生しない。もしこの関係が真でなければ、この選
択されたTCRの値はマッチ・レジスタの値に対して同
等以上であるといわれ、比較器133はその出力をアサ
ートする。もしマッチ・レジスタの値がマッチ・レジス
タ132に書込まれ、この選択されたTCRの値が既に
マッチ・レジスタの値に対して同等以上であれば、比較
器133は直ちにその出力をアサートする。このことは
重要であり、その結果、ピン140からの出力は照合機
能によってトリガされるべきであり、サービス・プロセ
ッサが比較値マッチ・レジスタ132に「非常に遅くな
ってから」書込んだために「失われる」が、ピン140
からの出力は遅れて実行され、完全に失われるわけでは
ない。
その結果、このタイマを使用するために書込まれたソフ
トウェアは照合値を書込む前に、TCR値が大き過ぎな
いかを先ずチェックしなければならない。本発明による
タイマ・チャンネルの上述した機能性はこの問題を緩和
している。
の値で定義することが可能である。この数字は、800
0(16進)が使用している16ビットカウンタのFF
FF(16進)の全体の幅の1/2であるためにこの好
適な実施例で選ばれている。これによって、TCRの全
範囲の半分に等しいサイズの「窓」が効率的に生みださ
れ、照合値が即時の出力を導出しないでTCRへ書き込
まれる所定の用途に対して選択された特定の数は、使用
されているカウンタの全範囲と所望の窓のサイズによっ
て決まる。
とによって理解するのが最も適当である。
ントロール信号である。この信号はサービス・プロセッ
サの制御だけしか受けず、アサートされている場合遷移
検出サービス要求信号およびマッチ認識要求信号の発生
を可能とする働きをする。最適実施例においては、マイ
クロコンピュータ10(第1図参照)がリセットされて
いる場合には必ずMTSRE制御信号が二ゲートされ、
したがって全てのチャンネル・サービス要求信号を禁止
とする。遷移サービス信号およびマッチ・サービス要求
信号が可能となる各チャンネルはまず始めにサービス・
プロセッサによる処理を受け、それぞれのMTSRE信
号がアサートされる。各チャンネルごとのMTSRE信
号の状態がラッチされ、サービス・プロセッサが再びチ
ャンネルの処理を行ないMTSRE制御信号の状態を変
えるまでMTSRE信号は現在のままの状態を続ける。
サービス・プロッセッサによって実行可能なマイクロ命
令にはビット・フィールドを含むものもあり、このビッ
ト・フィールドはサービス・プロセッサがMTSRE信
号をアサートまたは二ゲートするための手段となる。
遷移に応答してTCRの1つの状態を連続的に捕捉する
能力が備わるが、サービス要求は発生しない。サービス
・プロセッサはピン・コントロール・ロジック141を
構成し、あらかじめ定める遷移をピン140において検
出することを可能とし、この遷移の検出に応答して遷移
検出ラッチ145に対して入力信号を発生する。サービ
ス・プロセッサはまた特定のチャンネルのMTSRE信
号を二ゲートする。遷移検出ラッチはMTSRI信号が
二ゲートの状態に置かれている間、「自己二ゲート」の
状態にある。すなわち、選択された遷移がピン140に
現れるたびに遷移検出ラッチ145の設定が行われ、捕
捉ロジック148が選択されたTCRバスの値による捕
捉レジスタ131のローディングをトリガする。次に遷
移検出ラッチ145がMTSRE信号、インバータ16
2およびORゲート163により自動的にクリアされ
る。選択された遷移が次にピン140に現れると前方の
サイクルが繰り返され、以前に捕捉されたTCRの値が
新しいTCRの値でオーバ・ライトされる。したがっ
て、捕捉レジスタ131は一番最後に現れた選択された
遷移に対応する選択されたTCRバスの値を含む。
145の遷移検出出力から直接捕捉ロジック148をト
リガし、遷移検出ラッチ145をバイパスする。遷移検
出ラッチMTSRE制御信号がアサートされた場合にの
み遷移検出ラッチ145が設定されるようにロジック1
45がわずかに変化する。この代替法の全体的な機能は
前記の機能と同様である。
ービス・プロセッサに対してサービス要求信号を発生
し、捕捉したTCR値に対するオーバー・ライトを防止
することができる。このような作動をする第5図の装置
の構成はMTSRE信号のアサートが行なわれる点を除
いて前記の説明と同様である。MTSRE信号のアサー
トによってANDゲート147と151を介したサービ
ス要求信号の発生と遷移検出ラッチ145の二ゲート・
コンフィギュレーションを変化させることができる。M
TSRE信号がアサートされると、遷移検出ラッチ14
5は特定のチャンネルにサービスを行う間にマイクロ命
令を実行するサービス・プロセッサのみにより二ゲート
される。したがって、一旦ピン140で選択遷移が起こ
り、捕捉レジスタ131が選択したTCR値でロードさ
れると、ピン140では当該のチャンネルがサービス・
プロセッサのサービスを受けるまで遷移検出ラッチの内
容に影響を与えるような遷移はピン140においては起
らない。サービス要求に応答して実行されたサービス・
プログラムは(転送ゲート134を介してERバスに、
またサービス・プロセッサの実行ユニットに)捕捉した
値を読みだし、遷移検出ラッチ145を二ゲートする。
続いて必要な場合には、ピン制御ロジック141は所定
の遷移を検出できる状態を続けることができ、その結果
先に捕捉した値を消去することなくもう一回の捕捉が起
る。
捉事象の発生をタイムアウト状態にする能力である。こ
れを行なうには、サービス・プロセッサを使用して、ピ
ン制御ロジック141を構成し、遷移を検出すると同時
に、マッチ・レジスタに対して値の書きこみを行なう。
さらにMTSRE信号をアサートする。このようにし
て、捕捉機能およびマッチ機能が可能となり、サービス
要求もまた可能となる。マッチ事象が起る以前に所定の
遷移が検出されると、マッチ事象がANDゲート155
を介してインバータ156の出力により禁止される。よ
って、サービス・プロセッサが捕捉事象により発生する
サービス要求に応答すると、MRL信号およびTDL信
号の状態により明らかになるように遷移検出サービス要
求だけが未定となる。しかし、マッチ事象が最初に起こ
ると、サービス・プロセッサが応答した時にMRL信号
がアサートされ、マッチ事象の前に所望の遷移が起こっ
ていないことが明らかとなる(この場合TDL信号はア
サートされる場合もあればされない場合もある)。マッ
チ事象は捕捉事象のタイム・アウト・ウインドウとな
る。MRL信号およびTDL信号はサービス・プロセッ
サに使用可能であるため、分岐条件としての好適実施例
においては、所望の遷移がマッチ事象に先行して起こっ
たかどうかを信号の状態からサービス・プロセッサによ
り決定することができ、適正な応答ができる。
ネル・システムに使用するタイマ・チャンネル装置の改
善を行なうことができた。特に本発明では専用サービス
・プロセッサを含む複数のチャンネル・タイマ・システ
ムを構成する環境において性能改善を行なうタイマ・チ
ャンネル装置を実現できる。
に対する様々な修正、変更が当該技術に熟知している者
に明確となり、本発明の意図および範囲に含まれること
になる。
ロック図であり、この一部が本発明の好適な実施例であ
る。 第2A図〜第2B図は、本発明の好適な実施例を構成す
るタイマのメモリ・マップを示す図である。 第3図は、好適な実施例のタイマの主要要素を示すブロ
ック図である。 第4A図〜第4D図は、好適な実施例のタイマの構造を
示す詳細ブロック図である。 第4E図は第4A図〜第4D図に記載された各ブロック
図の接続関係を説明するための図である。 第5図は、好適な実施例によるタイマ・チャンネルの構
造を示す詳細ブロック図である。 10……マイクロコンピュータ、13……シリアル・イ
ンターフェース、12……IMB、14……記憶装置、
15……タイマ、16……シリアル・インテグレーショ
ン・モジュール、20……サービス・プロセッサ、チャ
ンネル……21a−21p、23……サービス・バス、
24……イベント・レジスタ・バス、24、25……タ
イマ・レジスタ・カウント・バス
Claims (16)
- 【請求項1】多重ビットのタイマ基準信号に応答するタ
イマであって、 捕捉レジスタと、 前記タイマへの第1入力に応答し、遷移検出出力を導出
する遷移検出手段と、 前記遷移検出手段の出力に応答して、前記捕捉レジスタ
に前記タイマ基準信号の多重ビット値を格納するための
捕捉ロジック手段と、 第1サービス要求信号を発生するための第1サービス要
求手段と、から構成され、前記タイマはさらに、 第1モードあるいは第2モードのいずれかで前記捕捉レ
ジスタ、前記捕捉ロジック手段および前記第1サービス
要求手段を操作するための制御手段であって、前記2つ
のモードの前記いずれかは前記タイマへの第1制御信号
入力により選択され、前記第1モードでは前記制御手段
は前記捕捉ロジック手段を直ちに操作しかつ前記第1サ
ービス要求手段を直ちに操作することにより前記遷移検
出手段の前記出力に一度正確に応答し、前記第2モード
では前記制御手段は前記捕捉ロジック手段のみを操作し
かつ前記第1サービス要求手段を操作しないことにより
前記遷移検出手段の前記出力に連続的に応答する制御手
段により構成されることを特徴とするタイマ。 - 【請求項2】請求項1に記載された複数のタイマと、 前記複数のタイマからの前記第1サービス要求信号を受
信し、前記第1制御信号入力を前記複数のタイマに導出
するために結合されたサービス・プロセッサと、 により構成されることを特徴とするタイマ・システム。 - 【請求項3】請求項1に記載されたタイマであって、前
記制御手段はさらに、 前記遷移検出手段の前記出力に対する前記応答を再度可
能とすることにより、前記第1モードでタイマへの第2
制御信号に応答する手段により構成されることを特徴と
するタイマ。 - 【請求項4】請求項3に記載された複数のタイマと、 前記複数のタイマからの前記第1サービス要求信号を受
信し、前記第1および第2制御信号入力を前記複数のタ
イマに導出するために結合されたサービス・プロセッサ
と、 により構成されることを特徴とするタイマ・システム。 - 【請求項5】請求項1に記載されたタイマであって、さ
らにマッチ手段は、 マッチ・レジスタと、 前記タイマ基準信号が前記マッチ・レジスタの内容とあ
らかじめ定める関係を持つ場合に出力を導出するために
前記マッチ・レジスタに接続されたコンパレータ手段
と、 第2サービス要求信号を発生するための第2サービス要
求手段と、 から構成され、前記制御手段はさらに、 前記第1モードになっている場合にのみ前記第2サービ
ス要求を操作することにより前記コンパレータの前記出
力に応答するための手段により構成されることを特徴と
するタイマ。 - 【請求項6】請求項5に記載されたタイマであって、マ
ッチ手段はさらに、 マッチ手段を不能とするための遷移検出手段の遷移検出
出力に応答するマッチ禁止手段により構成されることを
特徴とするタイマ。 - 【請求項7】請求項5に記載された複数のタイマと、 前記複数のタイマからの前記第1および第2サービス要
求信号を受信し、前記第1制御信号入力を前記複数のタ
イマに導出するために結合されたサービス・プロセッサ
と、 により構成されることを特徴とするタイマ・システム。 - 【請求項8】請求項7に記載されたタイマ・システムで
あって、前記サービス・プロセッサはさらに、 前記捕捉レジスタのうち選択された1つの読み取りを行
うための第1手段と、 前記マッチ・レジスタのうち選択された1つに書き込み
を行なうための第2手段と、 により構成されることを特徴とするタイマ・システム。 - 【請求項9】多重ビットのタイマ基準信号に応答するタ
イマより構成される集積回路であって、該タイマはさら
に、 捕捉レジスタと、 前記タイマへの第1入力に応答し、遷移検出出力を導出
する遷移検出手段と、 前記遷移検出手段の出力に応答して、前記捕捉レジスタ
に前記タイマ基準信号の多重ビット値を格納するための
捕捉ロジック手段と、 第1サービス要求信号を発生するための第1サービス要
求手段と、 から構成され、前記タイマはさらに、 前記捕捉レジスタ、前記捕捉ロジック手段および第1モ
ードあるいは第2モードのいずれかで前記第1サービス
要求手段を操作するための制御手段であって、前記2つ
のモードの前記いずれかはタイマへの第1制御信号入力
により選択され、前記第1モードでは前記制御手段は前
記捕捉ロジック手段を直ちに操作しかつ前記第1サービ
ス要求手段を直ちに操作することにより前記遷移検出手
段の前記出力に一度正確に応答し、前記第2モードでは
前記制御手段は前記捕捉ロジック手段のみを操作しかつ
前記第1サービス要求手段を操作しないことにより前記
遷移検出手段の前記出力に連続的に応答する制御手段に
より構成されることを特徴とするタイマ。 - 【請求項10】請求項9に記載された複数のタイマと、 前記複数のタイマからの前記第1サービス要求信号を受
信し、前記第1制御信号入力を前記複数のタイマに導出
するために結合されたサービス・プロセッサと、 により構成されることを特徴とする集積回路システム。 - 【請求項11】請求項9に記載された集積回路であっ
て、前記制御手段はさらに、 前記遷移検出手段の前記出力に対する前記応答を再度可
能とすることにより、前記第1モードでタイマへの第2
制御信号に応答する手段により構成されることを特徴と
する集積回路。 - 【請求項12】集積回路タイマ・システムであって、 請求項11に記載された複数のタイマと、 前記複数のタイマからの前記第1サービス要求信号を受
信し、前記第1および第2制御信号入力を前記複数のタ
イマに導出するために結合されたサービス・プロセッサ
と、 により構成されることを特徴とする集積回路タイマ・シ
ステム。 - 【請求項13】請求項9に記載された集積回路であっ
て、マッチ手段はさらに、 マッチ・レジスタと、 前記タイマ基準信号が前記マッチ・レジスタの内容とあ
らかじめ定める関係をもつ場合に出力を導出するための
前記マッチ・レジスタに接続されたコンパレータ手段
と、 第2サービス要求信号を発生するための第2サービス要
求手段と、 から構成され、 前記制御手段はさらに、 前記第1モードになっている場合にのみ前記第2サービ
ス要求を操作することにより前記コンパレータの前記出
力に応答するための手段により構成されることを特徴と
する集積回路。 - 【請求項14】請求項13に記載された集積回路であっ
て、マッチ手段はさらに、 マッチ手段を不能とするための遷移検出手段の遷移検出
出力に応答するマッチ禁止手段により構成されることを
特徴とする集積回路。 - 【請求項15】請求項14記載に記載された複数のタイ
マと、 前記複数のタイマからの前記第1および第2サービス要
求信号を受信し、前記第1制御信号入力を前記複数のタ
イマに導出するために結合されたサービス・プロセッサ
と、 により構成されることを特徴とする集積回路タイマ・シ
ステム。 - 【請求項16】請求項15記載に記載された集積回路タ
イマ・システムであって、前記サービスプロセッサはさ
らに、 前記捕捉レジスタのうち選択された1つの読取りを行う
ための第1手段と、 前記マッチ・レジスタのうち選択された1つに書き込み
を行なうための第2手段と、 により構成されることを特徴とする集積回路タイマ・シ
ステム。
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-
1989
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トランジスタ技術198011月P.302〜309 |
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