JPS5839344B2 - マルチプロセツサシステム ノ セイギヨホウシキ - Google Patents
マルチプロセツサシステム ノ セイギヨホウシキInfo
- Publication number
- JPS5839344B2 JPS5839344B2 JP50144632A JP14463275A JPS5839344B2 JP S5839344 B2 JPS5839344 B2 JP S5839344B2 JP 50144632 A JP50144632 A JP 50144632A JP 14463275 A JP14463275 A JP 14463275A JP S5839344 B2 JPS5839344 B2 JP S5839344B2
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- JP
- Japan
- Prior art keywords
- memory
- priority
- cpu
- processors
- multiprocessor system
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Description
【発明の詳細な説明】
この発明は同時並行的に稼動する複数のプロセッサを備
えたマルチプロセッサシステムの制御方式に関し、とく
に共有する記憶装置、メモリバスを効率よく利用しうる
ものである。
えたマルチプロセッサシステムの制御方式に関し、とく
に共有する記憶装置、メモリバスを効率よく利用しうる
ものである。
複数のプロセッサを同時に用いるマルチプロセッサシス
テムにおいては、各々のプロセッサが共有しているメモ
リシステムつまり共通記憶領域やプロセッサと接続する
ためのメモリバスをいかにして効率よく利用しうるかが
、システム全体の処理能力を高めるうえで重要な課題と
なる。
テムにおいては、各々のプロセッサが共有しているメモ
リシステムつまり共通記憶領域やプロセッサと接続する
ためのメモリバスをいかにして効率よく利用しうるかが
、システム全体の処理能力を高めるうえで重要な課題と
なる。
一般にマルチプロセッサシステムでは、各々のプロセッ
サに対しハードウェアあるいはソフトウェア上で優先順
位が割付けられている。
サに対しハードウェアあるいはソフトウェア上で優先順
位が割付けられている。
たとえばハードウェアで各プロセッサの優先順位を固定
しておく方法の一例として、記憶装置を制御するメモリ
コントロールユニツ） （ＭＣＵ）の内部に優先順位決
定用の論理回路部を形成することが実施されている（第
１図参照）。
しておく方法の一例として、記憶装置を制御するメモリ
コントロールユニツ） （ＭＣＵ）の内部に優先順位決
定用の論理回路部を形成することが実施されている（第
１図参照）。
これは、ハードウェアの構成が簡単であるが、プロセッ
サ相互で優先順位が固定してしまうため、次の様な不都
合を有する。
サ相互で優先順位が固定してしまうため、次の様な不都
合を有する。
たとえば２台のプロセッサＣＰＵ１．ＣＰＵ２の優先順
位がＣＰＵ□〉ＣＰＵ２、つまり前者の方が後者よりも
優先してメモリを使用するように設定されていた時、Ｃ
ＰＵ１ではあまり緊急でないダミーループを実行し、Ｃ
ＰＵ２に対しては緊急度の高いルーチンがたとえばＤＭ
Ａ（直接メモリアクセス）コントローラからの要求とし
て発生した場合であっても、ＣＰＵ２はＣＰＵ１による
メモリオペレーションが終了するまで待機させられる。
位がＣＰＵ□〉ＣＰＵ２、つまり前者の方が後者よりも
優先してメモリを使用するように設定されていた時、Ｃ
ＰＵ１ではあまり緊急でないダミーループを実行し、Ｃ
ＰＵ２に対しては緊急度の高いルーチンがたとえばＤＭ
Ａ（直接メモリアクセス）コントローラからの要求とし
て発生した場合であっても、ＣＰＵ２はＣＰＵ１による
メモリオペレーションが終了するまで待機させられる。
また、マルチプロセッサシステムでは＝般にダイナミッ
クプログラミングによって有機的に各プロセッサの結合
をはかることにより、システムの効率を高めるようにし
ているが、各プロセッサに於るジップの優先度が時々刻
々に変化するから本来はプロセッサ自体のメモリに対す
る優先度もまた対応して変化すべきである。
クプログラミングによって有機的に各プロセッサの結合
をはかることにより、システムの効率を高めるようにし
ているが、各プロセッサに於るジップの優先度が時々刻
々に変化するから本来はプロセッサ自体のメモリに対す
る優先度もまた対応して変化すべきである。
そこで、ソフトウェア上で各プロセッサ間の優先順位を
変更するために特定の管理プログラムを使用する場合が
ある。
変更するために特定の管理プログラムを使用する場合が
ある。
この方法は、ハードウェアには何らの変更を要求せずに
管理プログラムが優先順位を決定し、変更できるもので
あって、たとえばプログラムＡはＣＰＵ１で、プログラ
ムＢはＣＰＵ２でそれぞれ処理されているとき、サブル
ーチンＸについては両プログラムＡ、Ｂで共通に使用す
る場合でも優先順位の高いプログラムでサブルーチンＸ
を使用しているときには割込みを禁止するようにできる
。
管理プログラムが優先順位を決定し、変更できるもので
あって、たとえばプログラムＡはＣＰＵ１で、プログラ
ムＢはＣＰＵ２でそれぞれ処理されているとき、サブル
ーチンＸについては両プログラムＡ、Ｂで共通に使用す
る場合でも優先順位の高いプログラムでサブルーチンＸ
を使用しているときには割込みを禁止するようにできる
。
したがって複数のプロセッサで実行中のプログラム相互
間の処理手順は円滑に制御されるから、プログラム処理
上でマルチプロセッサシステムの効率向上にとって有効
である。
間の処理手順は円滑に制御されるから、プログラム処理
上でマルチプロセッサシステムの効率向上にとって有効
である。
しかしながら、上記したシフトウェア上での優位順位の
割付は方法では、共有メモリやメモリバスなどの使用権
に関する優先順位はハードウェアによって決定されてお
り、とりわけメモリバスを共有するマイクロプロセッサ
方式ではプロセッサ相互に割込みがあったときにメモリ
領域の迅速な割付けが不可能となるという欠点を残して
いた。
割付は方法では、共有メモリやメモリバスなどの使用権
に関する優先順位はハードウェアによって決定されてお
り、とりわけメモリバスを共有するマイクロプロセッサ
方式ではプロセッサ相互に割込みがあったときにメモリ
領域の迅速な割付けが不可能となるという欠点を残して
いた。
この発明は上記の点に鑑みなされたもので、共通なメモ
リ、メモリバスをもつマルチプロセッサシステムにおけ
る優先制御を効率よ〈実施しうるマルチプロセッサシス
テムのｆｌＩ！Ｊ１１方式を提供することを目的とする
。
リ、メモリバスをもつマルチプロセッサシステムにおけ
る優先制御を効率よ〈実施しうるマルチプロセッサシス
テムのｆｌＩ！Ｊ１１方式を提供することを目的とする
。
以下、図面を参照してこの発明の一実施例を説明する。
第２図において、メインメモリ１は複数のプ□セッサ、
たとえばＣＰ Ｕｔ ｔ ＣＰ Ｕ２５ＣＰＵ３とメモ
リバス２によって接続されている。
たとえばＣＰ Ｕｔ ｔ ＣＰ Ｕ２５ＣＰＵ３とメモ
リバス２によって接続されている。
３はこの発明の要旨とする記憶制御装置である。
この記憶装置３は、上記メインメモリ１をリードライト
制御するためのメモリコートロールユニット３１、上記
ＣＰＵ、、ＣＰＵ２．ＣＰＵ３相互間の優先順位を決定
するためのプログラマフルな第１のレジスタ３２、上記
メインメモリ１の各メモリ領域に対してそれぞれＣＰ
Ｕｌ ｔ ＣＰ Ｕ２ ｔＣＰＵ３がアクセスすること
を禁止するためにたとえばフラグビットがソフトウェア
によって随時設定される第２のレジスタ３３およびこれ
ら第１、第２のレジスタ３２，３３の設定内容に応じて
ＣＰＵ１．ＣＰＵ２．ＣＰＵ３からのアクセス要求をう
け優先順位を決定して上記メモリコントロールユニット
３１を制御する優先順位決定回路３４とを備えていて、
上記メインメモリ１のタイミングコントロールを行なう
ものである。
制御するためのメモリコートロールユニット３１、上記
ＣＰＵ、、ＣＰＵ２．ＣＰＵ３相互間の優先順位を決定
するためのプログラマフルな第１のレジスタ３２、上記
メインメモリ１の各メモリ領域に対してそれぞれＣＰ
Ｕｌ ｔ ＣＰ Ｕ２ ｔＣＰＵ３がアクセスすること
を禁止するためにたとえばフラグビットがソフトウェア
によって随時設定される第２のレジスタ３３およびこれ
ら第１、第２のレジスタ３２，３３の設定内容に応じて
ＣＰＵ１．ＣＰＵ２．ＣＰＵ３からのアクセス要求をう
け優先順位を決定して上記メモリコントロールユニット
３１を制御する優先順位決定回路３４とを備えていて、
上記メインメモリ１のタイミングコントロールを行なう
ものである。
このように構成したこの発明の制御方式において、たと
えば第３図ａに示す様に第１、第２のレジスタ３２，３
３０設定がなされていたとして、メインメモリ１に対し
てＣＰ Ｕｌｔ ＣＰ Ｕ２ ｔＣＰＵ３がどのような
優先順位でアクセス制御がなされるかについて説明する
。
えば第３図ａに示す様に第１、第２のレジスタ３２，３
３０設定がなされていたとして、メインメモリ１に対し
てＣＰ Ｕｌｔ ＣＰ Ｕ２ ｔＣＰＵ３がどのような
優先順位でアクセス制御がなされるかについて説明する
。
第１のレジスタ３２は３つのビットＸ１．Ｘ２．Ｘ３で
構成され、各々がたとえば管理プログラムである時点で
Ｘｌ−３、Ｘ２＝２、Ｘ３−１という具合に優先順位が
決定されていたとする。
構成され、各々がたとえば管理プログラムである時点で
Ｘｌ−３、Ｘ２＝２、Ｘ３−１という具合に優先順位が
決定されていたとする。
この優先順位は各プロセッサ毎に実行しているプログラ
ムによって自動的に決定するものであってもよい。
ムによって自動的に決定するものであってもよい。
一方、メインメモリ１は、ある有限の記憶領域しか有さ
ないがら、ＣＰＵ１で実行した結果がデータとして特定
の領域に存在し、そのデータは次にＣＰＵ３がアクセス
するまでは破壊されたくない、という場合に第２のレジ
スタ３３をたとえばＹｌ、Ｙ２．Ｙ３ という３つのビ
ットで構成しておいて、ＣＰＵ３の上記した領域はビッ
トＹ３ によってアクセス禁止としておく。
ないがら、ＣＰＵ１で実行した結果がデータとして特定
の領域に存在し、そのデータは次にＣＰＵ３がアクセス
するまでは破壊されたくない、という場合に第２のレジ
スタ３３をたとえばＹｌ、Ｙ２．Ｙ３ という３つのビ
ットで構成しておいて、ＣＰＵ３の上記した領域はビッ
トＹ３ によってアクセス禁止としておく。
これは、上記第１のレジスタ３２の各ビットＸ１．Ｘ２
．Ｘ３ と同様にプログラマブルなものとしてよく、第
３図ａではＹ３のビットにマスク用のフラグビットを立
てておくことによって設定されている。
．Ｘ３ と同様にプログラマブルなものとしてよく、第
３図ａではＹ３のビットにマスク用のフラグビットを立
てておくことによって設定されている。
したがって、プロセッサＣＰＵ１゜ＣＰＵ２．ＣＰＵ３
が同時に上記メモリバス２を介してメインメモリ１とデ
ータの受授を要求する場合、ＣＰ Ｕ３のアクセス要求
は本来ならばレジスタＸ３によって優先順位が１位であ
るとされているのだから、そのＣＰＵ１のクロックに対
応してメモリコントローラ３１からメモリに要求がなさ
れるはずであるが、令弟３図ａに示すようにＣＰＵ３に
対してはＹ３でマスクされているから、ＣＰＵ２．ＣＰ
Ｕ１のアクセス要求のみ記憶制御装置３の中では取りあ
げれることに々す、上記レジスタＸ１．Ｘ２で設定され
ている優先順位を前記優先順位決定回路３４で比較判別
して、メインメモリ１に対しては、まず第１番にＣＰＵ
２のアクセス要求がうけつげられる。
が同時に上記メモリバス２を介してメインメモリ１とデ
ータの受授を要求する場合、ＣＰ Ｕ３のアクセス要求
は本来ならばレジスタＸ３によって優先順位が１位であ
るとされているのだから、そのＣＰＵ１のクロックに対
応してメモリコントローラ３１からメモリに要求がなさ
れるはずであるが、令弟３図ａに示すようにＣＰＵ３に
対してはＹ３でマスクされているから、ＣＰＵ２．ＣＰ
Ｕ１のアクセス要求のみ記憶制御装置３の中では取りあ
げれることに々す、上記レジスタＸ１．Ｘ２で設定され
ている優先順位を前記優先順位決定回路３４で比較判別
して、メインメモリ１に対しては、まず第１番にＣＰＵ
２のアクセス要求がうけつげられる。
また第３図すに示す様に第１のレジスタ３２においてＸ
ｌ とＸ２をいずれも同等に第１の優先順位に設定す
ることもできる。
ｌ とＸ２をいずれも同等に第１の優先順位に設定す
ることもできる。
ここでは、第２のレジスタ３３においてＹ２に１のプラ
グビットをたててＣＰＵ２に対してマスクしておくこと
によって同時にメモリアクセス要求があったときのメモ
リ使用権の設定順序はＣＰＵ、、ＣＰＵ３の順になる。
グビットをたててＣＰＵ２に対してマスクしておくこと
によって同時にメモリアクセス要求があったときのメモ
リ使用権の設定順序はＣＰＵ、、ＣＰＵ３の順になる。
このようにソフトウェアによって書換え可能な２種のレ
ジスタ３２，３３を設けて優先順位決定回路３４でＣＰ
Ｕ毎に同時にアクセス要求があつたときの判定を行ない
、メインメモリの使用権を順序よく割当てるようなした
ので、メモリ、メモリバスを共有している複数のプロセ
ッサにおけるメモリの使用効率を高めることができる。
ジスタ３２，３３を設けて優先順位決定回路３４でＣＰ
Ｕ毎に同時にアクセス要求があつたときの判定を行ない
、メインメモリの使用権を順序よく割当てるようなした
ので、メモリ、メモリバスを共有している複数のプロセ
ッサにおけるメモリの使用効率を高めることができる。
しがもメモリ中の必要データの保護はソフトウェアによ
って書換え可能なレジスタ３３で確実に保護できるから
、割込処理などがプログラマに負担をかげることなく行
なえ、マルチプロセッサシステムの効率の向上がはがれ
る。
って書換え可能なレジスタ３３で確実に保護できるから
、割込処理などがプログラマに負担をかげることなく行
なえ、マルチプロセッサシステムの効率の向上がはがれ
る。
以上述べた様にこの発明によれば、マルチプロセッサシ
ステムにおいて各プロセッサが共有するメモリ、メモリ
バスを効率よく使用することができ、記憶制御装置によ
ってシステムの効率を高めることのできるマルチプロセ
ッサシステムの制御方式を提供できる。
ステムにおいて各プロセッサが共有するメモリ、メモリ
バスを効率よく使用することができ、記憶制御装置によ
ってシステムの効率を高めることのできるマルチプロセ
ッサシステムの制御方式を提供できる。
第１図は従来のメモリコントロールユニットによるマル
チプロセッサシステムの制御方式の−ｆ１を示す図、第
２図はこの発明方式の一実施例を示す説明図、第３図ａ
、ｂは同実施例における優先制御動作を説明するための
図である。 １・・・・・・メインメモリ、２・・・・・・メモリバ
ス、３・・・・・・記憶制御装置。
チプロセッサシステムの制御方式の−ｆ１を示す図、第
２図はこの発明方式の一実施例を示す説明図、第３図ａ
、ｂは同実施例における優先制御動作を説明するための
図である。 １・・・・・・メインメモリ、２・・・・・・メモリバ
ス、３・・・・・・記憶制御装置。
Claims (1)
- １ 複数のプロセッサが記憶装置を共有するマルチプロ
セッサシステムにおいて、上記各プロセッサ間の優先順
位を決定する第１のレジスタ部と、上記記憶装置に対す
るアクセスを上記各プロセッサ毎に禁止する第２のレジ
スタ部と、上記記憶装置およびメモリバスの使用権を上
記各プロセッサに設定する優先順位決定回路とがうなる
記憶制御装置を具備したことを特徴とするマルチプロセ
ッサシステムの制御方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50144632A JPS5839344B2 (ja) | 1975-12-04 | 1975-12-04 | マルチプロセツサシステム ノ セイギヨホウシキ |
| US06/209,216 US4400771A (en) | 1975-12-04 | 1980-11-21 | Multi-processor system with programmable memory-access priority control |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50144632A JPS5839344B2 (ja) | 1975-12-04 | 1975-12-04 | マルチプロセツサシステム ノ セイギヨホウシキ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5267934A JPS5267934A (en) | 1977-06-06 |
| JPS5839344B2 true JPS5839344B2 (ja) | 1983-08-29 |
Family
ID=15366553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50144632A Expired JPS5839344B2 (ja) | 1975-12-04 | 1975-12-04 | マルチプロセツサシステム ノ セイギヨホウシキ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5839344B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012252700A (ja) * | 2011-06-01 | 2012-12-20 | Altera Corp | 動的ポート優先割当能力を有しているメモリコントローラー |
-
1975
- 1975-12-04 JP JP50144632A patent/JPS5839344B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012252700A (ja) * | 2011-06-01 | 2012-12-20 | Altera Corp | 動的ポート優先割当能力を有しているメモリコントローラー |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5267934A (en) | 1977-06-06 |
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