JPH0648300B2 - 電子時計 - Google Patents
電子時計Info
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- JPH0648300B2 JPH0648300B2 JP59229136A JP22913684A JPH0648300B2 JP H0648300 B2 JPH0648300 B2 JP H0648300B2 JP 59229136 A JP59229136 A JP 59229136A JP 22913684 A JP22913684 A JP 22913684A JP H0648300 B2 JPH0648300 B2 JP H0648300B2
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- JP
- Japan
- Prior art keywords
- circuit
- arithmetic processing
- oscillation
- signal
- processing circuit
- Prior art date
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-
- G—PHYSICS
- G04—HOROLOGY
- G04G—ELECTRONIC TIME-PIECES
- G04G99/00—Subject matter not provided for in other groups of this subclass
- G04G99/006—Electronic time-pieces using a microcomputer, e.g. for multi-function clocks
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Electric Clocks (AREA)
- Calculators And Similar Devices (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、電子時計の回路構成に関する。
従来の電子時計の回路構成は、単一の発振回路と単一の
演算処理回路（数個のカウンターにより時刻を計数する
方式も含む。以下ＣＰＵと呼ぶ。）とから成るものがほ
とんどである。複数の発振源を有する例としては、特開
昭４８−１０００４４のように時刻の計数と計算機の動
作を時分割で行なう方式があり、各々の演算処理が一定
周期のもとで同期化され、動作タイミングはハード的に
制御されている。また２つのＣＰＵを内蔵した電子時計
の例として、特公昭５９−１９３１４に示されたよう
に、各々のＣＰＵが独立にデータバスを設け、個別の機
能を処理するものがある。
演算処理回路（数個のカウンターにより時刻を計数する
方式も含む。以下ＣＰＵと呼ぶ。）とから成るものがほ
とんどである。複数の発振源を有する例としては、特開
昭４８−１０００４４のように時刻の計数と計算機の動
作を時分割で行なう方式があり、各々の演算処理が一定
周期のもとで同期化され、動作タイミングはハード的に
制御されている。また２つのＣＰＵを内蔵した電子時計
の例として、特公昭５９−１９３１４に示されたよう
に、各々のＣＰＵが独立にデータバスを設け、個別の機
能を処理するものがある。
しかし、前述の従来技術では、電子時計に複雑で大容量
の演算処理を行なわせることは難しく、また、その演算
を時計内に任意にプログラムすることが不可能である。
すなわち電子時計にコンピユータ機能を付加することは
できないという問題点があつた。その理由は、単独のＣ
ＰＵで動作クロツクのみ切換える従来技術では、時刻の
計数と別機能とが独立には演算処理できず、一般使用者
が任意にソフトのプログラミングを行なうことは不可能
である。また、時計とコンピユータとを全く別体にした
従来技術では時刻に連動したソフトが実現できず応用範
囲がせばまると共に、ハード的にも表示装置やメモリー
の共有ができず、実装上極めて非効率的である。特に腕
時計のような小型機器にはなり得ない。
の演算処理を行なわせることは難しく、また、その演算
を時計内に任意にプログラムすることが不可能である。
すなわち電子時計にコンピユータ機能を付加することは
できないという問題点があつた。その理由は、単独のＣ
ＰＵで動作クロツクのみ切換える従来技術では、時刻の
計数と別機能とが独立には演算処理できず、一般使用者
が任意にソフトのプログラミングを行なうことは不可能
である。また、時計とコンピユータとを全く別体にした
従来技術では時刻に連動したソフトが実現できず応用範
囲がせばまると共に、ハード的にも表示装置やメモリー
の共有ができず、実装上極めて非効率的である。特に腕
時計のような小型機器にはなり得ない。
そこで本発明はこのような問題点を解決したもので、そ
の目的とするところは、コンピユータと電子時計とを一
体化することにある。
の目的とするところは、コンピユータと電子時計とを一
体化することにある。
(1) 本発明の電子時計は、複数の発振回路と演算処理
回路（一方をＯＳＣＡ，ＣＰＵＡ，他方をＯＳＣＢ，Ｃ
ＰＵＢと呼ぶ）を有する電子時計において、ＣＰＵＡと
ＣＰＵＢが共通の信号バスを用いて非同期に動作し、Ｃ
ＰＵＡは割込検出回路と、信号バス開放回路と、Ｉ／Ｏ
データ要求回路と、ＷＡＩＴ回路とを有し、ＣＰＵＢは
割込発生回路と、信号バス制御回路と、Ｉ／Ｏデータ要
求検出回路と、ＷＡＩＴ信号制御回路とを有して、ＣＰ
ＵＡとＣＰＵＢとが同時に共通の信号バスをアクセスす
ることを禁止する事を特徴とする。
回路（一方をＯＳＣＡ，ＣＰＵＡ，他方をＯＳＣＢ，Ｃ
ＰＵＢと呼ぶ）を有する電子時計において、ＣＰＵＡと
ＣＰＵＢが共通の信号バスを用いて非同期に動作し、Ｃ
ＰＵＡは割込検出回路と、信号バス開放回路と、Ｉ／Ｏ
データ要求回路と、ＷＡＩＴ回路とを有し、ＣＰＵＢは
割込発生回路と、信号バス制御回路と、Ｉ／Ｏデータ要
求検出回路と、ＷＡＩＴ信号制御回路とを有して、ＣＰ
ＵＡとＣＰＵＢとが同時に共通の信号バスをアクセスす
ることを禁止する事を特徴とする。
また、ＯＳＣＢは３２７６８×２ｎHz（ｎは整数）で常
時発振し、ＯＳＣＡはより高い周波数で必要な期間のみ
発振する事を特徴とする。
時発振し、ＯＳＣＡはより高い周波数で必要な期間のみ
発振する事を特徴とする。
また、ＣＰＵＢは計数回路を有し、該計数回路のデータ
に制御されたＯＳＣＡの発振制御回路と、ＣＰＵＡの起
動回路とを有する事を特徴とする。
に制御されたＯＳＣＡの発振制御回路と、ＣＰＵＡの起
動回路とを有する事を特徴とする。
更にまた、該計数回路が秒を計数し、００秒になる前に
発振制御回路が作動し、００秒になつた後に起動回路が
作動することを特徴とする。
発振制御回路が作動し、００秒になつた後に起動回路が
作動することを特徴とする。
また、発振制御回路の発振許可状態と発振禁止状態とを
識別する手段を光学式表示装置に設けたことを特徴とす
る。
識別する手段を光学式表示装置に設けたことを特徴とす
る。
本発明の構成によれば、複数のＣＰＵが共通バスを有す
ることでＣＰＵ同志のデータの供受を可能にし、これら
が非同期で動作する。ＣＰＵＢが信号バスをアクセスす
る時は割込発生回路からの指令を割込み検出回路が受け
てＣＰＵＡを制御し、ＣＰＵＡがアクセスする時はＩ／
Ｏデータ要求回路がＩ／Ｏデータ要求検出回路に作用し
て CPUB に指令する。以上の動作により信号バス開放回
路と信号バス制御回路とは信号バス上の信号の流れ方
向、開放状態を選択する。また、ＷＡＩＴ信号制御回路
がＷＡＩＴ回路に指令を送ることでＣＰＵＡの動作をＷ
ＡＩＴ状態にし、ＣＰＵＢとＣＰＵＡとの非同期の動作
を保証する。
ることでＣＰＵ同志のデータの供受を可能にし、これら
が非同期で動作する。ＣＰＵＢが信号バスをアクセスす
る時は割込発生回路からの指令を割込み検出回路が受け
てＣＰＵＡを制御し、ＣＰＵＡがアクセスする時はＩ／
Ｏデータ要求回路がＩ／Ｏデータ要求検出回路に作用し
て CPUB に指令する。以上の動作により信号バス開放回
路と信号バス制御回路とは信号バス上の信号の流れ方
向、開放状態を選択する。また、ＷＡＩＴ信号制御回路
がＷＡＩＴ回路に指令を送ることでＣＰＵＡの動作をＷ
ＡＩＴ状態にし、ＣＰＵＢとＣＰＵＡとの非同期の動作
を保証する。
ＯＳＣＢは３２７６８×２ｎHzで常時発振し、時刻の計
数をし安くすると共にＯＳＣＡは高周波発振し高速な情
報処理を可能にする。また OSCA が間欠発振することは
消費電流の削減に寄与する。
数をし安くすると共にＯＳＣＡは高周波発振し高速な情
報処理を可能にする。また OSCA が間欠発振することは
消費電流の削減に寄与する。
更にＯＳＣＡの発振制御回路と、ＣＰＵＡの起動回路と
により必要な期間のみＯＳＣＡを発振させ、発振の安定
状態の時にＣＰＵＡを起動させて、確実で低消費電力の
情報処理を可能にする。
により必要な期間のみＯＳＣＡを発振させ、発振の安定
状態の時にＣＰＵＡを起動させて、確実で低消費電力の
情報処理を可能にする。
ＯＳＣＡの発振を００秒直前、ＣＰＵＡの動作を００秒
直後に起動させることは、ＣＰＵＢの計時機能（１分周
期）と連動でき、簡単な制御で済む。
直後に起動させることは、ＣＰＵＢの計時機能（１分周
期）と連動でき、簡単な制御で済む。
ＯＳＣＡの発振許可状態を光学的に識別することはすな
わちＣＰＵＡの動作をモニターすることである。
わちＣＰＵＡの動作をモニターすることである。
以下、本発明を信号バス制御と発振制御とに分けて詳し
く説明する。
く説明する。
まず、本発明の信号バスの制御に関して説明する。第１
図は本発明の信号バス制御に関するブロツク図の一例で
ある。本発明は、演算処理回路が２つの場合について説
明する。演算処理回路Ｉ１のバス制御回路２は、割り込
み検出回路３・I／Oデータ要求回路４・ＷＡＩＴ回路５
・信号バス開放回路６で構成されている。一方の演算処
理回路II７のバス制御回路８は、割り込み発生回路９・
Ｉ／Ｏデータ要求検出回路１０・ＷＡＩＴ制御回路１１
・信号バス制御回路１２で構成されている。演算処理回
路Ｉ１の信号バスは、信号バス開放回路６を介し、表示
回路１３・ＲＡＭ１４・ＲＯＭ１５の信号バスに接続さ
れている。演算処理回路II２の信号バスは、信号バス制
御回路１２を介し、表示回路１３・ＲＡＭ１４・ＲＯＭ
１５の信号バスに接続されている。演算処理回路Ｉ１が
信号バスを用いて動作している際、演算処理回路II２の
データを必要な時、演算処理回路Ｉ１からＩ／Ｏデータ
要求回路４にデータ要求信号２９を出力し、Ｉ／Ｏデー
タ要求回路４はＩＯＲＱ信号１６を出力する。ＩＯＲＱ
信号１６はＩ／Ｏデータ要求検出回路１０とＷＡＩＴ制
御回路１１に入力する。ＷＡＩＴ制御回路１１は、ＷＡ
ＩＴ信号１７を出力する。ＷＡＩＴ信号１７はＷＡＩＴ
回路５に入力し、入力するとＷＡＩＴ回路は演算処理回
路Ｉ１の動作を途中で停止させる。ＷＡＩＴ制御回路１
１は、ＩＯＲＱ信号１６が入力してきた事を演算処理回
路II７へ知らせ、演算処理回路II７は、演算処理回路Ｉ
の必要なデータを見つけ、見つけると信号バス制御回路
１２へデータの出力モード信号１８を出力し、ＷＡＩＴ
解除信号１９をＷＡＩＴ回路に出力する。ＷＡＩＴ解除
信号１９が入力すると、ＷＡＩＴ制御回路１１は、 WAI
T 信号１７を解除し、演算処理回路Ｉ１は動作を再開す
る。演算処理回路Ｉ１と演算処理回路II７のマシンサイ
クルが異なる為、Ｉ／Ｏデータ要求検出回路１０からの
出力信号３０によりマスクする為信号バス制御回路１２
は、演算処理回路Ｉ１が要求している区間だけ必要なデ
ータを出力する事が可能となり、信号バスがお互いにシ
ヨートする事をさける。逆に、演算処理回路II７が、信
号バスをアクセスしたい時は、割り込み発生回路９から
ＩＮＴ信号２０を出力し、ＩＮＴ信号２０が割り込み検
出回路３に入力する。割り込み検出回路３は、ＩＮＴ信
号２０が入力すると演算処理回路Ｉ１に対し信号バスの
開放命令をおこない、演算処理回路Ｉ１は、信号バス開
放回路６に開放信号２１を出力し、信号バスを開放す
る。
図は本発明の信号バス制御に関するブロツク図の一例で
ある。本発明は、演算処理回路が２つの場合について説
明する。演算処理回路Ｉ１のバス制御回路２は、割り込
み検出回路３・I／Oデータ要求回路４・ＷＡＩＴ回路５
・信号バス開放回路６で構成されている。一方の演算処
理回路II７のバス制御回路８は、割り込み発生回路９・
Ｉ／Ｏデータ要求検出回路１０・ＷＡＩＴ制御回路１１
・信号バス制御回路１２で構成されている。演算処理回
路Ｉ１の信号バスは、信号バス開放回路６を介し、表示
回路１３・ＲＡＭ１４・ＲＯＭ１５の信号バスに接続さ
れている。演算処理回路II２の信号バスは、信号バス制
御回路１２を介し、表示回路１３・ＲＡＭ１４・ＲＯＭ
１５の信号バスに接続されている。演算処理回路Ｉ１が
信号バスを用いて動作している際、演算処理回路II２の
データを必要な時、演算処理回路Ｉ１からＩ／Ｏデータ
要求回路４にデータ要求信号２９を出力し、Ｉ／Ｏデー
タ要求回路４はＩＯＲＱ信号１６を出力する。ＩＯＲＱ
信号１６はＩ／Ｏデータ要求検出回路１０とＷＡＩＴ制
御回路１１に入力する。ＷＡＩＴ制御回路１１は、ＷＡ
ＩＴ信号１７を出力する。ＷＡＩＴ信号１７はＷＡＩＴ
回路５に入力し、入力するとＷＡＩＴ回路は演算処理回
路Ｉ１の動作を途中で停止させる。ＷＡＩＴ制御回路１
１は、ＩＯＲＱ信号１６が入力してきた事を演算処理回
路II７へ知らせ、演算処理回路II７は、演算処理回路Ｉ
の必要なデータを見つけ、見つけると信号バス制御回路
１２へデータの出力モード信号１８を出力し、ＷＡＩＴ
解除信号１９をＷＡＩＴ回路に出力する。ＷＡＩＴ解除
信号１９が入力すると、ＷＡＩＴ制御回路１１は、 WAI
T 信号１７を解除し、演算処理回路Ｉ１は動作を再開す
る。演算処理回路Ｉ１と演算処理回路II７のマシンサイ
クルが異なる為、Ｉ／Ｏデータ要求検出回路１０からの
出力信号３０によりマスクする為信号バス制御回路１２
は、演算処理回路Ｉ１が要求している区間だけ必要なデ
ータを出力する事が可能となり、信号バスがお互いにシ
ヨートする事をさける。逆に、演算処理回路II７が、信
号バスをアクセスしたい時は、割り込み発生回路９から
ＩＮＴ信号２０を出力し、ＩＮＴ信号２０が割り込み検
出回路３に入力する。割り込み検出回路３は、ＩＮＴ信
号２０が入力すると演算処理回路Ｉ１に対し信号バスの
開放命令をおこない、演算処理回路Ｉ１は、信号バス開
放回路６に開放信号２１を出力し、信号バスを開放す
る。
第２図は、第１図の具体的な回路図の一例である。Ｉ／
Ｏデータ要求検出回路１０は、ＩＯＲＱ信号１７でマス
クするかしないかの切り換え用フリツプフロツプ２２を
有している。演算処理回路II７が信号バスを用いて動作
する時は、切り換え信号２３によつてＩＯＲＱ信号１７
でのマスクを禁止することができる。信号バス開放回路
６と信号バス制御回路１２はそれぞれ入力用の制御信号
２４，２５が入力すると、それぞれ信号バスのデータを
演算処理回路に入力する事ができる。
Ｏデータ要求検出回路１０は、ＩＯＲＱ信号１７でマス
クするかしないかの切り換え用フリツプフロツプ２２を
有している。演算処理回路II７が信号バスを用いて動作
する時は、切り換え信号２３によつてＩＯＲＱ信号１７
でのマスクを禁止することができる。信号バス開放回路
６と信号バス制御回路１２はそれぞれ入力用の制御信号
２４，２５が入力すると、それぞれ信号バスのデータを
演算処理回路に入力する事ができる。
ＷＡＩＴ回路５は、アンドゲート２６で構成されてい
て、動作周波数２７とＷＡＩＴ信号１７が入力する。Ｗ
ＡＩＴ信号１７によりアンド２６の動作ＣＬ２８を停止
することができる。この場合、動作ＣＬ２８を停止する
タイミングをとる事が必要な際は、タイミング回路を付
加し、ＷＡＩＴ回路を構成する。
て、動作周波数２７とＷＡＩＴ信号１７が入力する。Ｗ
ＡＩＴ信号１７によりアンド２６の動作ＣＬ２８を停止
することができる。この場合、動作ＣＬ２８を停止する
タイミングをとる事が必要な際は、タイミング回路を付
加し、ＷＡＩＴ回路を構成する。
第３図は、本発明のバス制御回路のタイムチヤートを示
す。演算処理回路ＩからＩＯＲＱ信号が出力されると、
ＩＯＲＱ信号の立ち下がりを検出しＷＡＩＴ信号が出力
される。（）演算処理回路IIは、ＷＡＩＴ信号を検出
し要求されているデータを処理する。（−の区間）
演算処理回路IIはデータを処理した後、信号バスへ要求
されているデータを出力する。次に、ＷＡＩＴ信号を解
除し、演算処理回路IIへデータが準備されている事を知
らせる。（）タイミング−の期間は、演算処理回
路Ｉは動作が停止している区間である。ＩＯＲＱ信号が
出力されている区間、演算処理回路IIの出力が信号バス
へ出力される。（−）演算処理回路IIは、動作周波
数が遅い為、実際−の区間、データが出力されてい
るが、 IORQ 信号によりマスクされて信号バスへは必要
な区間しか出力されない。
す。演算処理回路ＩからＩＯＲＱ信号が出力されると、
ＩＯＲＱ信号の立ち下がりを検出しＷＡＩＴ信号が出力
される。（）演算処理回路IIは、ＷＡＩＴ信号を検出
し要求されているデータを処理する。（−の区間）
演算処理回路IIはデータを処理した後、信号バスへ要求
されているデータを出力する。次に、ＷＡＩＴ信号を解
除し、演算処理回路IIへデータが準備されている事を知
らせる。（）タイミング−の期間は、演算処理回
路Ｉは動作が停止している区間である。ＩＯＲＱ信号が
出力されている区間、演算処理回路IIの出力が信号バス
へ出力される。（−）演算処理回路IIは、動作周波
数が遅い為、実際−の区間、データが出力されてい
るが、 IORQ 信号によりマスクされて信号バスへは必要
な区間しか出力されない。
複数の演算処理回路を有する場合、時刻をカウントした
り、時刻データを基に処理する演算処理回路の動作周波
数を、３２７６８Ｈｚか、32768 ×２ｎHzか３２７６８
×（1／2）ｎを用いると、低電力化・正確なデータを得
る事ができる。
り、時刻データを基に処理する演算処理回路の動作周波
数を、３２７６８Ｈｚか、32768 ×２ｎHzか３２７６８
×（1／2）ｎを用いると、低電力化・正確なデータを得
る事ができる。
次に発振制御に関する説明を行なう。
第４図は本発明の実施例を示した物で、発振回路Ａ３１
と演算処理回路Ａ３２が前述した演算処理回路Ｉに相当
し、発振回路Ｂ３３と演算処理回路Ｂ３４とが演算処理
回路IIに相等する。発振制御回路３５は、演算処理回路
Ｂ３４が出力する発振制御信号３７を入力として発振回
路Ａ３１を制御する。また、起動回路３６は、演算起動
信号３８を入力として演算処理回路Ａ３２を制御する。
第４図において、発振回路Ｂ３３は３２７６８Ｈｚで発
振し、発振回路Ａ３１は発振停止状態にある。また演算
処理回路Ｂ３４が常に時刻を計数しており、演算処理回
路Ａ３２は待期状態（非動作状態）にあるとする。ここ
で、演算処理回路Ｂ３４で計数される秒データが５８秒
になると発振制御信号３７が出力され、発振制御回路３
５が作動し、発振回路Ａ３１は発振開始する。（発振周
波数を１ＭＨｚとする。）従がつて演算処理回路Ａ３２
には基準クロツクが供給され、動作可能な状態になる。
次に、秒データが００秒になると、演算処理回路Ｂ３４
から演算起動信号３８が出力されて、起動回路３６が作
動し、演算処理回路Ａ３２を所定のアドレスから実行開
始させる。起動回路３６は、通常、リセツト回路あるい
は割込み検出回路に相当し、８ｂｉｔの汎用的ＣＰＵに
装備されている。このようにして演算処理回路Ａ３２が
動作し始め所定の演算を終了すると、再び発振回路Ａ３
１は発振停止し、演算処理回路Ａ３２は待期状態に戻
る。終了の制御は、演算処理回路Ｂ３４で、秒データに
より（例えば０２秒になつたら）、発振制御信号３７、
演算起動信号３８を各々停止状態にしてもよいし、演算
処理回路Ａ３２からの終了命令を演算処理回路Ｂ３４が
受けて実行してもよい。
と演算処理回路Ａ３２が前述した演算処理回路Ｉに相当
し、発振回路Ｂ３３と演算処理回路Ｂ３４とが演算処理
回路IIに相等する。発振制御回路３５は、演算処理回路
Ｂ３４が出力する発振制御信号３７を入力として発振回
路Ａ３１を制御する。また、起動回路３６は、演算起動
信号３８を入力として演算処理回路Ａ３２を制御する。
第４図において、発振回路Ｂ３３は３２７６８Ｈｚで発
振し、発振回路Ａ３１は発振停止状態にある。また演算
処理回路Ｂ３４が常に時刻を計数しており、演算処理回
路Ａ３２は待期状態（非動作状態）にあるとする。ここ
で、演算処理回路Ｂ３４で計数される秒データが５８秒
になると発振制御信号３７が出力され、発振制御回路３
５が作動し、発振回路Ａ３１は発振開始する。（発振周
波数を１ＭＨｚとする。）従がつて演算処理回路Ａ３２
には基準クロツクが供給され、動作可能な状態になる。
次に、秒データが００秒になると、演算処理回路Ｂ３４
から演算起動信号３８が出力されて、起動回路３６が作
動し、演算処理回路Ａ３２を所定のアドレスから実行開
始させる。起動回路３６は、通常、リセツト回路あるい
は割込み検出回路に相当し、８ｂｉｔの汎用的ＣＰＵに
装備されている。このようにして演算処理回路Ａ３２が
動作し始め所定の演算を終了すると、再び発振回路Ａ３
１は発振停止し、演算処理回路Ａ３２は待期状態に戻
る。終了の制御は、演算処理回路Ｂ３４で、秒データに
より（例えば０２秒になつたら）、発振制御信号３７、
演算起動信号３８を各々停止状態にしてもよいし、演算
処理回路Ａ３２からの終了命令を演算処理回路Ｂ３４が
受けて実行してもよい。
第５図は発振制御回路と発振回路とを一体化した回路例
で、水晶振動子４０，抵抗４３，４４，コンデンサ４
５，４６，ＮＡＮＤゲート４１，インバータ４２とから
なり、発振制御信号３７がＨの時、ＮＡＮＤゲート４１
が許可状態となつて発振開始する。
で、水晶振動子４０，抵抗４３，４４，コンデンサ４
５，４６，ＮＡＮＤゲート４１，インバータ４２とから
なり、発振制御信号３７がＨの時、ＮＡＮＤゲート４１
が許可状態となつて発振開始する。
以上のようにすれば１分の周期で、演算処理回路Ｉ（発
振回路Ａ及び演算処理回路Ａ時が動作し低パワー化を計
れる。また、演算処理回路II（発振回路Ｂ及び演算処理
回路Ｂ）が、この一連の制御（一分周期の演算処理）を
行なうかどうかを記憶できるため、行なうべき時にはフ
ラグをＨにしておき、行なわない時にはフラグをＬにし
ておけば、そのフラグを検出して、表示装置に特別の認
識表示を点灯させ、演算処理回路Ｉの動作（１分周期で
動作するのか、しないのか）を使用者に確認させること
ができる。
振回路Ａ及び演算処理回路Ａ時が動作し低パワー化を計
れる。また、演算処理回路II（発振回路Ｂ及び演算処理
回路Ｂ）が、この一連の制御（一分周期の演算処理）を
行なうかどうかを記憶できるため、行なうべき時にはフ
ラグをＨにしておき、行なわない時にはフラグをＬにし
ておけば、そのフラグを検出して、表示装置に特別の認
識表示を点灯させ、演算処理回路Ｉの動作（１分周期で
動作するのか、しないのか）を使用者に確認させること
ができる。
〔発明の効果〕 以上述べたように本発明によれば、ＣＰＵＡとＣＰＵＢ
が最少限の制御回路により信号バスを共有することがで
き、配線数が減少し実装上の改善が行なわれると共に、
発振制御回路により、余分な電力消費を抑え、腕時計の
ような小型機器にまで大容量の情報処理を行なわせるこ
とができる。また、複数のＣＰＵを非同期で動作させる
ため、ＣＰＵに汎用的な品種を採用することが可能とな
り、ソフト開発、保守を極めて効率的に行なうことがで
きる。更に、パーソナルコンピユータのＣＰＵと共通の
物を採用すれば、ソフトの互換性により、アプリケーシ
ヨンソフトの拡大や、データ通信等、情報機器としての
拡がりは、無限と言つてもよい。例えばパーソナルコン
ピユータのソフトを腕時計にデータ転送して携帯しなが
ら実行したり、パーソナルコンピユータで作つたソフト
プログラムで時計の付加機能を書き換える等、ホストを
持つコンピユータ時計が実現される。この時、通常は時
刻表示をしていて、裏ではコンピユータとしてのソフト
が実行されているとすれば、本発明の請求範囲第５項に
示した手段により、携帯者が一目でソフト実行中（待期
中を含む）を確認できる。例えばスケジユールをプログ
ラムしておいた時に、その時刻になればアラーム鳴鐘す
ることを、コンピユータが動作状態であることを示す識
別表示で確認できるわけで、いわゆるアラームマークの
代用になる。またコンピユータ機能が実行している時は
電力消費が多いため、識別表示の確認により携帯者が不
要なソフトの実行を止めるためのモニターとしても使え
る。以上のように、本発明は、総合的にコンピユータ時
計、特にコンピユータウオツチとしての必要最低限な条
件を満たしている。
が最少限の制御回路により信号バスを共有することがで
き、配線数が減少し実装上の改善が行なわれると共に、
発振制御回路により、余分な電力消費を抑え、腕時計の
ような小型機器にまで大容量の情報処理を行なわせるこ
とができる。また、複数のＣＰＵを非同期で動作させる
ため、ＣＰＵに汎用的な品種を採用することが可能とな
り、ソフト開発、保守を極めて効率的に行なうことがで
きる。更に、パーソナルコンピユータのＣＰＵと共通の
物を採用すれば、ソフトの互換性により、アプリケーシ
ヨンソフトの拡大や、データ通信等、情報機器としての
拡がりは、無限と言つてもよい。例えばパーソナルコン
ピユータのソフトを腕時計にデータ転送して携帯しなが
ら実行したり、パーソナルコンピユータで作つたソフト
プログラムで時計の付加機能を書き換える等、ホストを
持つコンピユータ時計が実現される。この時、通常は時
刻表示をしていて、裏ではコンピユータとしてのソフト
が実行されているとすれば、本発明の請求範囲第５項に
示した手段により、携帯者が一目でソフト実行中（待期
中を含む）を確認できる。例えばスケジユールをプログ
ラムしておいた時に、その時刻になればアラーム鳴鐘す
ることを、コンピユータが動作状態であることを示す識
別表示で確認できるわけで、いわゆるアラームマークの
代用になる。またコンピユータ機能が実行している時は
電力消費が多いため、識別表示の確認により携帯者が不
要なソフトの実行を止めるためのモニターとしても使え
る。以上のように、本発明は、総合的にコンピユータ時
計、特にコンピユータウオツチとしての必要最低限な条
件を満たしている。
第１図は、本発明のバス制御に関するブロツク図の一例
を示す。第２図は、第１図の具体的な回路の一例を示
す。第３図は、本発明のバス制御回路のタイムチヤート
を示す。 第４図は、本発明の発振制御に関するブロツク図の一例
を示す図。 第５図は、本発明の発振制御回路の一例を示す図。 １……演算処理回路Ｉ ２……バス制御回路 ３……割り込み検出回路 ４……Ｉ／Ｏデータ要求回路 ５……ＷＡＩＴ回路 ６……信号バス開放回路 ７……演算処理回路II ８……バス制御回路 ９……割り込み発生回路 １０……Ｉ／Ｏデータ要求検出回路 １１……ＷＡＩＴ制御回路 １２……信号バス制御回路 １３……表示回路 １４……ＲＡＭ １５……ＲＯＭ １６……ＩＯＲＱ １７……ＷＡＩＴ信号 １８……出力モード信号 １９……ＷＡＩＴ解除信号 ２０……ＩＮＴ信号 ２１……開放信号 ２２……フリツプフロツプ ２３……切り換え信号 ２４……制御信号 ２５……制御信号 ２６……アンド ２７……動作周波数 ２８……動作ＣＬ ２９……データ要求信号 ３０……出力信号 ３１……発振回路Ａ ３２……演算処理回路Ａ ３３……発振回路Ｂ ３４……演算処理回路Ｂ ３５……発信制御回路 ３６……起動回路 ３７……発振制御信号 ３８……演算起動信号 ４０……水晶振動子 ４１……ＮＡＮＤゲート ４２……インバータ ４３，４４……抵抗 ４５，４６……コンデンサ
を示す。第２図は、第１図の具体的な回路の一例を示
す。第３図は、本発明のバス制御回路のタイムチヤート
を示す。 第４図は、本発明の発振制御に関するブロツク図の一例
を示す図。 第５図は、本発明の発振制御回路の一例を示す図。 １……演算処理回路Ｉ ２……バス制御回路 ３……割り込み検出回路 ４……Ｉ／Ｏデータ要求回路 ５……ＷＡＩＴ回路 ６……信号バス開放回路 ７……演算処理回路II ８……バス制御回路 ９……割り込み発生回路 １０……Ｉ／Ｏデータ要求検出回路 １１……ＷＡＩＴ制御回路 １２……信号バス制御回路 １３……表示回路 １４……ＲＡＭ １５……ＲＯＭ １６……ＩＯＲＱ １７……ＷＡＩＴ信号 １８……出力モード信号 １９……ＷＡＩＴ解除信号 ２０……ＩＮＴ信号 ２１……開放信号 ２２……フリツプフロツプ ２３……切り換え信号 ２４……制御信号 ２５……制御信号 ２６……アンド ２７……動作周波数 ２８……動作ＣＬ ２９……データ要求信号 ３０……出力信号 ３１……発振回路Ａ ３２……演算処理回路Ａ ３３……発振回路Ｂ ３４……演算処理回路Ｂ ３５……発信制御回路 ３６……起動回路 ３７……発振制御信号 ３８……演算起動信号 ４０……水晶振動子 ４１……ＮＡＮＤゲート ４２……インバータ ４３，４４……抵抗 ４５，４６……コンデンサ
Claims (1)
- 【請求項１】後段の第２の発振回路の発振周波数より高
い周波数を出力する第１の発振回路と、該第１の発振回
路の発振出力を基に動作する第１の演算処理回路と、該
第１の演算処理回路と信号バスとのやりとりを制御する
第１のバス制御回路とからなる第１の演算処理装置と、 時計回路の発振周波数源となる第２の発振回路と、該第
２の発振回路の発振出力を基に動作する第２の演算処理
回路と、該第２の演算処理回路と前記信号バスとのやり
とりを制御する第２のバス制御回路とからなる第２の演
算処理装置とを有する電子回路において、 前記第２の演算処理回路は計数回路を有し、 該計数回路があらかじめ定められた任意の値になった時
に前記第１の発振回路の発振を開始させる発振制御回路
と、前記第１の発振回路が発振開始後に前記第１の演算
処理回路が所定のアドレスから演算処理動作を起動する
起動回路を有し、 前記発振制御回路と前記第１の発振回路とが一体回路構
成を成し、 前記第１の演算処理装置と前記第２の演算処理装置とが
同時に前記信号バスをアクセスすることを禁止する構成
であることを特徴とする電子時計。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59229136A JPH0648300B2 (ja) | 1984-10-31 | 1984-10-31 | 電子時計 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59229136A JPH0648300B2 (ja) | 1984-10-31 | 1984-10-31 | 電子時計 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61107186A JPS61107186A (ja) | 1986-05-26 |
| JPH0648300B2 true JPH0648300B2 (ja) | 1994-06-22 |
Family
ID=16887320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59229136A Expired - Fee Related JPH0648300B2 (ja) | 1984-10-31 | 1984-10-31 | 電子時計 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0648300B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6447802B2 (ja) * | 2014-01-20 | 2019-01-09 | セイコーエプソン株式会社 | 電気泳動表示装置、電子時計、腕時計及び電気泳動表示装置の動作方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0528073A (ja) * | 1991-07-23 | 1993-02-05 | Fujitsu Ltd | リモート保守における共用受信方式 |
-
1984
- 1984-10-31 JP JP59229136A patent/JPH0648300B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61107186A (ja) | 1986-05-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |