JPS633339B2

JPS633339B2 -

Info

Publication number: JPS633339B2
Application number: JP53052566A
Authority: JP
Inventors: Teruo Nakamura
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1978-04-28
Filing date: 1978-04-28
Publication date: 1988-01-22
Also published as: JPS54144150A

Description

【発明の詳細な説明】本発明は情報処理システムに関し、特にタイム
スライスによりタスク制御を行う機能を有する情
報処理システムに関する。

一般にタイムシエアリングシステムにおいて
は、各端末利用者に公平なサービスを与えること
を目標とする場合が多い。この場合には、システ
ム内の必要な資源の全てが与えられて実行権を得
たタスクが、他のタスクに何れか１つ以上の資源
を奪われて実行を中断するか、または実行が終了
するまで中央処理装置を占有して実行を続けるこ
とは許されなく、一定時間が経過すると強制的実
行が打切られ即ちタイムスライミングを行つてい
る。これは、通常、中央処理装置内に計時機構を
持ちタスクの実行開始時に連続して中央処理装置
を利用できる最大時間（タイムスライスタイム）
を設定し、このプロセス実行中にハードウエアに
より並行して計時機構により経過時間の算出を行
い定められたタイムスライスタイムが経過すると
インタラプトを発生してタスクの実行を中断する
ことにより行われる。

また上記計時機構は、インターバルタイマを使
用したり、あるいはタイムスライス経過後の実時
間を保持し、実時間タイマとの一致検出による方
法とが採られている。

しかるに、近年は、情報処理システムを構成す
る回路素子の高集積化と、フアームウエア技術が
進み、結果として従来ソフトウエアで処理してい
た機能のハードウエアおよびフアームウエア化が
計られている。

前記タスクをハードウエアおよびフアームウエ
アから見える構造を持つたプロセスとして定義
し、そのプロセスの実行制御（実行状態、実行可
能状態、実行待機状態および実行保留状態の制
御）を行う情報処理システムにおいて、前記タイ
ムスライス機能を従来技術で実現すると、前記イ
ンタラプトの発生により該インタラプトを処理す
るため他のプロセスを選択して実行権を該プロセ
スに与えることによつて達成される。しかし、新
しいプロセスの実行が開始される前に中断された
プロセスの情報は、中断時点の状態を保持するた
めに退避しなければならない。また、新たに実行
を開始するプロセスの情報も実行開始前に中央処
理装置内に回復しなければならない。

さらに、タイムスライスタイムが尽きたとき
に、このプロセス以上の優先度を有するプロセス
が実行可能状態プロセス群の中に存在しないとき
は、前記プロセスの２回づつの退避／回復処理の
切換えが全く無駄なものとなる。これらのプロセ
ス切換によるオーバーヘツドは、多重度の高いマ
ルチプロセシングシステムにおいては、耐え難い
ものとなる。

本発明の目的は、上記従来の問題点を解決する
ために、プロセスが実行中に占有可能なタイムス
ライス専用の計時機構を設け、タイムスライス事
象の発生時にハードウエアおよびフアームウエア
によつて直接的に他のプロセスに実行権を渡すこ
とにより、実行中プロセスの切換えによるプロセ
ス情態の退避および回復のためのオーバーヘツド
を最小限に抑えるようにした情報処理システムを
提供することにある。

更に本発明の目的は、上記の情報処理システム
に於いて、ハードウエアおよびフアームウエアか
ら直接読出しを可能とする為にプロセス情報の退
避領域にタイムスライスタイマの初期値としての
タイムスライスインターバルを格納し、タイムス
ライス事象発生時にハードウエアおよびフアーム
ウエアにより該タイムスライスインターバルを読
出してタイムスライスタイマに設定する事によ
り、前述のタイムスライス事象処理をより効率化
すると共に必ずしも連続的でない中央処理装置上
でのタスクの走行時間を累積してタイムスライス
タイムと扱うことを可能とすることである。

本発明は、中央処理装置と、タスクに関する制
御情報および該タスクの状態を表示する情報を集
約して記憶する第１の記憶手段と、実行可能状態
にある前記タスクの待行列を記憶する第２の記憶
手段とを有する情報処理システムにおいて、タイ
ムスライス計時機構と、前記中央処理装置を前記
タスクに割当てる際に指定されたタイムスライス
値を前記タイムスライス計時機構に設定する手段
と、前記タスクを使用している間に時刻パルスに
よつて前記タイムスライス計時機構を更新する手
段と、前記タイムスライス計時機構が予め定めら
れた値になつたことを検出する検出手段と、この
検出手段の出力に応じて前記タスクを優先順位に
従つて必要ならば実行可能状態として前記待行列
に登録する手段とを前記中央処理装置に備えてい
ることを特徴とする情報処理システムを提供する
ことにある。

一般にプログラムは、前述のように利用者によ
つて与えられたジヨブを独立に実行可能な仕事の
単位すなわちタスクに分割されており、個々のタ
スクは必要に応じて他のタスクと同期またはメツ
セージ交換を行うが、原則として他のタスクとは
独立に処理される。

本発明に係る情報処理システムにおいては、上
記のタスクはハードウエアおよびフアームウエア
から見えるデータ構造を持つたプロセスとして定
義されており、それらのプロセスは中央処理装置
によつて非同期的に実行され得る連続した命令の
集りである。また、これらのプロセスは、任意の
時点であるプロセスから別のプロセスへ中央処理
装置による実行制御を切換えることができる。す
なわち、プロセスは、実行期間中の任意の時点で
中央処理装置が奪われても後で再び中央処理装置
が与えられると、そのプロセスの実行を再開でき
るようになつている。

次に本発明の実施例について図面を参照して説
明する。

まず第１図および第２図により本発明に係る情
報処理システム内の中央処理装置におけるプロセ
ス制御の概要を説明する。

第１図は情報処理システムにおける主記憶の内
容のうちシステムベースを介してプロセスコント
ールブロツクPCBおよびプロセスに至るアクセ
ススパス（方法）を示した説明図である。

本発明に係る情報処理システムにおけるプロセ
スは、前述の如く実行期間中の任意の時点で中央
処理装置が奪われても後で再び中央処理装置が与
えられると、そのプロセスの実行を再開できるよ
うになつているので、各プロセスは第１図に示す
ようなプロセスコントロールブロツクPCBと呼
ばれる中央処理装置の状態およびプロセスの状態
を保存する情報ブロツクを主記憶上に持つてい
る。中央処理装置は、プロセスの実行を再開する
ためには、プロセスコントロールブロツクPCB
の情報を用いて中央処理装置の状態を整える。こ
のようなプロセスコントロールブロツクPCBは、
第１図に示すようにそのプロセスのアドレス空間
を示すセグメント表アレイポインタ、中央処理装
置内のレジスタ（スタツクポインタ、命令カウン
タ、ベースレジスタ、汎用レジスタおよび科学演
算用レジスタ）の退避領域、プロセスの状態情報
および課金や効率の良いプロセス制御を行うため
の時間情報がある。そしてプロセスコントロール
ブロツクPCB内の命令カウンタによつて指定さ
れた主記憶上に実質のプロセスの最初の命令が存
在することになる。

さらに、主記憶には、システムベースと呼ばれ
るシステム制御情報を記憶する固定領域があり、
境界アドレスレジスタBARを介してアクセスす
ることができる。

プロセスには、Ｊ，Ｐというそれぞれ８ビツト
合計16ビツトからなる名称が付けられており、与
えられたＪ，Ｐに対応するプロセスコントロール
ブロツクPCBへのアクセスは次のようにして行
われる。まず、境界アドレスレジスタBARを読
出すことにより、システムベースの開始アドレス
を知る。そして、システムベース内の情報である
Ｊ表ポインタを取出し、このＪ表ポインタはＪ表
の開始アドレスである。このＪ表には、現在シス
テム内に在存するジヨブステツプのための全ての
エントリが用意されていて、Ｊ表内のそれぞれの
エントリにはＰ表ポインタが入つていて、Ｐ表ポ
インタはＰ表の開始アドレスである。またＰ表
は、プロセス群を表わしており、表中にはそのプ
ロセス群を構成する全てのプロセスのエントリが
用意されていて、Ｐ表のそれぞれのエントリには
プロセスコントロールブロツクPCBポインタが
入つており、プロセスコントロールブロツク
PCBのアドレスを指す。

システムベースから求めたＪ表ポインタとプロ
セス名のＪ番号（x4）を加えることにより、そ
のプロセスの属するジヨブステツプのＪ表エント
リが決まり、次にそのＪ表エントリ内にあるＰ表
がポインタにそのプロセス名のＰ番号（x4）を
加えることによりそのプロセスのためのＰ表エン
トリを求める。このＰ表エントリから実行中プロ
セスのプロセスコントロールブロツクPCBポイ
ンタが得られ、これを使つてプロセスコントロー
ルブロツクPCBへ到着する。

プロセスの状態は、実行中、実行可能、待機中
および保留中の４つの状態の何れか１つをとり、
その状態はプロセスコントロールブロツクPCB
内のプロセス状態のフイールドに保守している。
このうち実行中の状態とは、プロセスに中央処理
装置を割当てているときであり、中央処理装置は
そのプロセスのプロシージヤセグメント内の命令
を実行していて、現在実行中のプロセスに対する
プロセスコントロールブロツクPCBのプロセス
名は前記システムベース内の実行中プロセス表示
語の中に示されている。また実行可能の状態は、
必要とする資源で中央処理装置のみが割当てられ
ていない状態で、他の実行可能状態のプロセスや
実行状態のプロセスと中央処理装置の制御の奪い
合いをし、実行可能のプロセスは実行可能プロセ
ス待行列を形成し、その先頭アドレスはシステム
ベース内の実行可能プロセス待行列表示語の中に
示されている。さらに待機中の状態とは、セマフ
オによるメツセージの転送および同期のような何
か特殊な事象が発生するまではそのプロセスが実
行できない状態である。この持機中のプロセス
は、中央処理装置の制御の奪い合いはしないが、
他の同一事象を待機中のプロセスとその事象の奪
い合いを行い、持機中のプロセスはその事象対応
に待機中プロセス待行列を形成し、その先頭アド
レスは各事象に対応したセマフアの中に示されて
いる。さらにまた、歩留中の状態のプロセスの制
御は、ソフトウエアが行い中央処理装置のプロセ
ス制御では対象外となる。

第２図はシステムベースを介してのプロセスの
待行列へのアクセスパスを示した説明図である。

上記の実行可能プロセス待行列および待機中プ
ロセス待行列は、G₀セグメントと呼ばれる１つ
のセグメント内に置かれる。このG₀セグメント
は、Ｇセグメントの１つであり、ソフトウエアは
直接アクセスができなく、G₀セグメント以外の
Ｇセグメントにはセマフオおよびそのセマフオに
対するメツセージ待行列等が置かれるが、その説
明は割愛する。前記G₀セグメント内は、プロセ
スリンクと呼ばれる待行列エレメントに分割され
ており、前記実行可能プロセス待行列および待機
中プロセス待行列と、更に２つの待行列の何れに
も属さないプロセスリンクすなわちフリープロセ
スリンクから形成されているフリープロセスリン
ク待行列が存在する。

前記実行可能プロセス待行列は、システムベー
ス内の実行可能プロセス待行列表示語により、待
機中プロセス待行列は待機中の対象に対応したセ
マフオにより、またフリープロセスリンク待行列
はG₀セグメントの先頭にあるプロセスリンクセ
マフオによりそれぞれ先頭のプロセスリンクが示
される。プロセスリンク内には、ネクストリンク
と呼ばれる待行列内の次に位置するプロセスリン
クの存在により待行列をリンクし、この待行列の
末尾のプロセスリンクのネクストリンクはＯであ
る。また、実行可能プロセス待行列表示語、セマ
フオおよびプロセスリンクセマフオ内の各待行列
ポインタもG₀セグメントの先頭からの相対アド
レスである。

あるプロセスがセマフオで待機中に移入するこ
と、先ずフリープロセスリンク待行列の先頭のフ
リープロセスリンクを１つフリープロセスリンク
待行列から取りはずし、そのプロセス名（JP）
をそのプロセスリンクに入れ、そのプロセスリン
クに対するポインタがセマフオ内に作られ、この
ときプロセス中のネクストリンクフイールドはο
である。また、別のプロセスが上記と同一のセマ
フオに対して待機中に移入すると、同様にして１
つのフリープロセスリンクをフリープロセスリン
ク待行列より取りはずし、そのプロセス名がフリ
ープロセスリンクに入れられ、そのプロセスリン
クのポインタが先のプロセスリンク内に作られ、
後のプロセスリンク内のネクストリンクがＯとさ
れ、このようにして待機中プロセス待行列が作ら
れる。第２図には、２個の待機中プロセス待行列
があり、それぞれ２つのプロセスリンクを持つて
いて、セマフオ動作によつてメツセージ等の事象
が１つのプロセスに与えられて実行が許可される
と、そのプロセス名を持つプロセスリンクは待機
中プロセス待行列から削除され、実行可能プロセ
ス待行列にリンクされる。

実行可能プロセス待行列は、中央処理装置内の
デイスパツチヤ機構の主要な入力であり、このデ
イスパツチヤ機構はどのプロセスが中央処理装置
を使用するべきかを決定する。このような中央処
理装置では、１つの命令の実行が終了すると次の
２つの機能が働き、いま終了した命令の実行中に
起つた事象に基づいて次の実行すべき命令が決定
される。すなわち、まずイベントポーリング機構
が働いて種々の割込事象が発生しているどうかを
チエツクし、もし発生していればその事象に対応
する処理機構においてセマフオ動作が行われ、場
合によつてはこの結果として実行可能プロセス待
行列に新しいプロセスが追加され、次にデイスパ
ツチヤ機構が働いてどのプロセスが次の中央処理
装置を使うべきかを決定する。

システムベースには、デイスパツチヤ機構が使
用するための２つの情報が用意され、その１つは
実行中プロセス表示語であり、現在中央処理装置
を使用しているプロセスの名称（JP）およびそ
の属性（優先順位）を持つていて、もう１つは前
記実行可能プロセス待行列表示語である。前記デ
イスパツチヤ機構は、実行中プロセスと実行可能
プロセス待行列の先頭のプロセスの優先順位を比
較する。この場合、もし実行可能プロセス待行列
の先頭プロセスの方が優先順位が高いものである
ならば、現在実行中のプロセスはそのプロセスに
取つて替わられ、優先順位に従つて実行可能プロ
セス待行列に入られて次に中央処理装置が割当て
られるのを待つ。この待行列は、優先順位に従つ
て並べられているが、プロセスがその待行列に入
れられるとき、行列内にそのプロセスと同一優先
順位を持つプロセスが１つ以上存在する場合があ
る。この場合、そのプロセスが今まで実行中であ
つたときには、同一優先順位を持つプロセスの先
頭に、また今まで待機中または保留中であつたと
きにはこれらの末尾に挿入される。

第３図はプロセスコントロールブロツクPCB
内の時間情報の詳細説明図である。第３図におい
て、時間情報のプロセスが中央処理装置を使用可
能な残り時間を保持するプロセスタイム残り時
間、課金のためにそのプロセスが中央処理装置上
で実行中の累積時間を保持する実行時間アカウン
テイングを持つている。また、プロセス状態、情
報の中のタイムアカウンテイングビツトが１のと
きには、次のタイムアカウンテイング付加情報す
なわち待機中の累積時間を保持する実行待機時
間、実行可能状態の累積時間を保持する実行可能
時間アカウンテイングおよびプロセスが現在の状
態に移入した時点でのタイムオブデイTODの値
を保持する現在状態移入時間を持つている。さら
に、プロセス状態情報の中のタイムスライスビツ
トが１のときには、次のタイムスライス付加情報
すなわちタイムスライス事象発生までの中央処理
装置上で実行可能な残り時間を保持するタイムス
ライス残り時間、タイムスライスタイムを保持す
るタイムスライスインターバルを持つていて、こ
れらのタイムスライス残り時間およびタイムスラ
イスインターバルが本発明に関して追加されたプ
ロセスコントロールブロツクPCBの情報である。
これらの時間情報の形式は、それぞれが64ビツト
からなり、下位12ビツトは常に０、上位52ビツト
1μsecの単位の２進コードが格納される。

第４図は情報処理システムの概略を示すブロツ
ク図である。第４図において、情報処理システム
は、中央処理装置１および主記憶２より構成さ
れ、中央処理装置１は刻時機能とプロセス実行機
能とに大別される。このうち中央処理装置１の刻
時機能は、１マイクロ秒の刻時パルス発生回路１
ｂ，タイマ制御部１ｃ，タイマレジスタ１ｄ，カ
ウンタ１ｅ、ランアウト検出回路１ｆおよびラン
アウトインデイケータ群１ｇより構成されてい
る。また中央処理装置１は、プロセス制御部１
ａ、スクラツチパツドメモリ１ｈ、オペランドレ
ジスタ１ｉ、オペランドレジスタ１ｊ、演算回路
１Ｋ、演算結果書込みレジスタ１ｌ、インデイー
ケータ群１ｍ、リクエストレジスタ１ｎ、アドレ
スレジスタ１ｏ、書込みデータレジスタ１ｐ、リ
プライレジスタ１ｑ、読出しデータレジスタ１
ｒ、命令レジスタ１ｓ、プライオリテイ切替回路
１ｔ，実行中プロセスのプライオリテイレジスタ
１ｕ、参照プロセスのプライオリテイレジスタ１
ｖおよびプライオリテイ比較回路１ｗを含んでい
る。さらに10〜26はデータ線、30〜50は信号線ま
たは制御線をそれぞれ示している。

上記情報処理システムにおいて、タイマレジス
タ１ｄは、メモリ構成でありタイムオプデイ
TOD、インターパルタイマIT、プロセスタイマ
PTおよびタイムスライスタイムTSTよりなり、
タイムオブテイTODおよびインターバルタイマ
ITは常にプロセスタイマPTおよびタイムスライ
スタイマTSTはプロセスの実行中のみ刻時パル
ス発生回路１ｂからのパルスにより更新をする。
またタイマ制御回路１ｃは、プロセス制御および
プロセス内のタイマに関する命令実行時に発生す
るタイマの参照更新要求と刻時パルス発生回路１
ｂからの１つのパルスによるタイムオブデイ
TOD、インターバルスタイマIT、プロセスタイ
マPTおよびタイムスライスタイマTSTの順次更
新とを制御する回路であり、それぞれデータ線１
０と信号線３０，３１により起動される。このデ
ータ線１０には、参照更新すべきタイムオブデイ
TOD、インターバルスタイマIT、プロセスタイ
マPTまたはタイムスライスタイマTSTの指定情
報が、また信号線３０には、プロセスタイマPT、
タイムスライスタイマTSTの更新抑止状態信号
およびデータ線１０で指定したタイマへデータセ
ツト指示が含まれる。このデータセツト指示は後
述するレジスタ１ｒよりデータ線２４を介しての
データをタイマレジスタにセツトするための指示
である。これらの参照更新要求は、相互に非同期
的に発生するので、タイマ制御回路１ｃにおいて
優先順位を判断し、データ線１１および制御線３
２としてタイマレジスタ１ｄに指示する。またタ
イマカント１ｅは、データ線１１によつて選択さ
れたタイマレジスタ１ｄ内の１つのタイマ出力デ
ータ線１２に対して１だけ減算し、出力データ線
１３を介してタイマレジスタ１ｄにもどされる。
このようにタイマカウント１ｅは、減算機能のみ
しか持たないので、タイマレジスタ１ｄ内のタイ
ムオブデイTODは補数表現となつている。さら
にランアウト検出回路１ｆは、タイマレジスタ１
ｄの出力データ１２が全ビツト０であることを検
出するための回路であり、検出結果はランアウト
インデイケータ群１ｇに報告される。このランア
ウトインデイケータ群1gにおいては、ランアウ
ト検出回路１ｆからの報告と、タイマ指定のため
のデータ線１１およびタイマ更新のための制御線
３２によつてインタバルタイマランアウト
（RIT：ITのランアウト）、プロセスタイマラン
アウト（RPT：PTのランアウト）またはタイム
スライスタイマランアウト（TST：TSTのラン
アウト）の何れかがセツトされ、データ線１４を
介して後述のプロセス制御機能内のイベントポー
リング機構に報告される。

次にプロセス実行機能について説明すれば、一
般にあるプロセスに中央処理装置が割当てられる
と、プロセスの実行時間を短縮するためにプロセ
スコントロールブロツクPCB内のレジスタの値
を中央処理装置１内に取込む。これらのレジスタ
の値を保持し、命令の実行に伴つてその内容の更
新を行つていくのが、スクラツチパツトメモリ１
ｈである。このスクラツチパツトメモリ１ｈ内に
は、境界アドレスレジスタBAR、プロセス実行
のためのワークレジスタWRおよびプロセスコン
トロールブロツクPCB内の写しとしてセグメン
ト表アレイポインタSTAP、スタツクポインタ
STKP、命令カウンタIC、ベースレジスタBR、
汎用レジスタGRおよび科学演算レジスタが存在
する。このようなスクラツチパツドメモリ１ｈ
は、プロセス制御部１ａからのワード指定のため
のデータ線２５および指定されたワードの更新の
ための信号線３３とにより参照更新される。また
スクラツチパツドメモリ１ｈの更新データは、主
記憶２からの読出しデータは後述する読出しデー
タレジスタ１ｒからデータ線２４を介して、また
演算結果のデータは同じく後述する演算結果書込
みレジスタ１ｌからデータ線２０を介してスクラ
ツチパツドメモリ１ｈに与えられ、何れのデータ
を書込むかは信号線３３の指示による。さらに
種々のデータ間の演算は、オペランドレジスタ１
ｉ、オペランドレジスタ１ｊ、演算回路１ｋ、演
算結果書込みレジスタ１ｌおよび演算回路１ｋか
らのオーバフローおよびアンダフローなどを保持
するインデイケータ群１ｍよりなる。

オペランドレジスタ１ｉは、スクラツチパツド
メモリ１ｈのワード指定のためのデータ線２５に
よつて指定されたスクラツチパツドメモリ１ｈの
内容をデータ線１６を介し、タイマレジスタ１ｄ
のワード指定のためのデータ線１１によつて指定
されたタイマの値をデータ線３２を介し、演算結
果を演算結果レジスタ１ｌからデータ線２０を介
し、あるいは主記憶２からの読出しデータは後述
する読出しデータレジスタ１ｒからデータ線２４
を介してそれぞれのデータが設定され、これらの
データおよび設定タイミングの指定はプロセス制
御部１ａからの制御線３４によつて行われる。同
様にオペランドレジスタ１ｊは、演算のためのマ
スク情報、デイスプレイスメント情報等の定数お
よび取出した命令語のフイールドの一部がプロセ
ス制御部１ａからのデータ線１５を介して与えら
れるとともに、前記データ線１２，２０，２４が
与えられる。これらのデータおよび設定タイミン
グの指定は、プロセス制御部１ａからの制御線３
５によつて行われる。また演算回路１ｋは、前記
オペランドレジスタ１ｉ，１ｊからのそれぞれの
データ線１７，１８を介しての入力データに対し
て、プロセス制御部１ａからの制御線３６で指定
された演算を行い、この結果はデータ線１９を介
して演算結果レジスタ１ｌおよび後述するアドレ
スレジスタ１ｏ、書込みデータレジスタ１ｐに送
出される。また、演算回路１ｋの一部の出力すな
わち最上位ビツトからのオーバフローおよびアン
ダーフローは、制御線３８を介してインデイケー
タ群１ｍにセツトされ、演算結果書込みレジスタ
１ｌおよびインデイケータ群１ｍの更新指示は制
御線３７によつてなされる。

主記憶２へのアクセス機能は、演算回路１ｋか
らデータ線１９を介してアドレスレジスタ１ｏに
設定された主記憶アドレスと必要ならばオペラン
ドレジスタ１ｉからのデータ線１７を介し、また
は演算回路１ｋからデータ線１９を介して読込デ
ータレジスタ１ｐに設定された主記憶への読込み
データにプロセス制御部１ａから制御線４０を介
してリクエストレジスタ１ｎに設定された主記憶
アクセス指示を付して、それぞれのデータ線２
１，２２ならびに制御線４３を介して主記憶２に
送出される。この主記憶２の実行結果は、リプラ
イ用制御情報は制御線４４を介してリプライレジ
スタ１ｑへ、読出しデータはデータ線２３を介し
て読出しデータレジスタ１ｒへ報告され、それぞ
れ制御線４５を介してプロセス制御部１ａへ、ま
たデータ線２４を介してスクラツチパツドメモリ
１ｈ、オペランドレジスタ１ｊ、後述の命令レジ
スタ１ａおよびタイマレジスタ１ｄに設定され
る。アドレスレジスタ１ｏおよび書込みデータレ
ジスタ１ｐの入力データのサンプリング指示は、
それぞれプロセス制御部１ａからの制御線４１，
４２により行われる。

主記憶２から読出された命令語は、前記読出し
レジスタ１ｒからデータ線２４を介して命令レジ
スタ１ｓに設定され、この命令レジスタ１ｓにお
いて命令語として揃えられたデータは、データ線
２５を介してプロセス制御部１ａに送出され、命
令語が主記憶２からのデータ境界に不一致の場合
はデータ線２５によつてシフトを行つて命令語と
しての境界調整を行う。このような命令レジスタ
１ｓは、プロセス制御部１ａからの制御線４６に
よつてなされる。なお、プロセス内の個々の命令
の実行に関しては、本発明とは直接関係しないの
で詳細な説明は割愛する。

次にプロセスのプライオリテイ判断のための回
路を説明すれば、プロセスのプライオリテイは、
プロセスコントロールブロツクPCB内のプライ
オリテイの写しとして主記憶２上の実行中プロセ
ス表示語、G₀セグメント中の実行可能プロセス
待行列プリセスリンク、実行待期中プロセス待行
列プロセスリンク中に置かれている。これらのプ
ライオリテイは、レジスタ１ｒからデータ線２４
を介してプライオリテイ切替回路１ｔで選択さ
れ、データ線２６を介して実行中プロセスのプラ
イオリテイレジスタ１ｕおよび参照プロセスのプ
ライオリテイレジスタ１ｖに設定される。プライ
オリテイ切替回路１ｔは、プロセス制御部１ａか
らの制御線４９より指定され、プライオリテイレ
ジスタ３０μは制御線４８、プライオリテイレジ
スタ１ｖは制御線４９により指示されるο制御線
４８は、プロセスに中央処理装置を割当てたとき
に起動され、１つのプロセスが実行中にそのプロ
セスのプライオリテイをプライオリテイレジスタ
１μに保持し、また、実行中のプロセスのプライ
オリテイと比較されるべき他のプロセスのプライ
オリテイとをプライオリテイレジスタ／Ｖに設定
する。これらのプライオリテイレジスタ１ｕ，１
ｖはプライオリテイ比較回路１ｗによつて比較さ
れ、その結果は制御線５０を介してプロセス制御
部１ａに報告される。

第５図は第４図におけるプロセス制御部１ａの
構成および制御の流れの概要を示す説明図であ
る。第５図において、プロセス制御部１ａは、イ
ベツトポーリング機構１a₁，中央例外処理機構１
a₂、入出力事象処理機構１a₃，デイスパツチヤ機
構１a₄、タイムスライス機構１a₅および１命令の
実行機構１a₅に大別される。また、これらの各機
構を制御するために、プロセスモード／システム
モード表示、プロセスステート／アイドルステー
ト表示、入出力事象保留中表示および機械動作警
告例外保留中表示のための機能を有している。プ
ロセスモードとは、中央処理装置１が現在実行中
のプロセスに使用されている状態であり、システ
ムモードはそれ以外の状態である。またプロセス
ステートとは、中央処理装置１に実行すべきプロ
セスが割当てられている状態であり、アイドルス
テートとは実行すべきプロセスが割当てられてい
ない状態である。

本発明に係るプロセス制御機構は、イベントポ
ーリング機構１a₁、デイスパツチヤ機構１a₄およ
びタイムスライス機構１a₅であり、以下これらの
機構を詳細に説明する。

イベントポーリング機構１a₁は、中央処理装置
で実行される命令の間で介し、保留中の入出力割
込み、保留中のシステム例外事象（インタバルタ
イマランアウト例外事象、機械動作警告例外事
象）、プロセスタイマランアウト例外事象、タイ
ムスライスタイマランアウト事象が存在するか否
かるチエツクする。この場合、入出力割込事象が
あれば、入出力事象処理機構１a₃が起動され、指
定されたセマフオ動作（同期動作）を遂行し、完
了時にイベントポーリング機構１a₁に制御を返
す。またインタバルタイマランアウト例外事象、
プロセスタイマランアウト事象および機械動作警
告例外事象があれば、中央例外処理機構１a₂が起
動され、指定されたセマフオ動作が遂行されて、
完了後イベントポーリング機構１a₁を起動する。
これらの保留中の割込み、例外およびタイムスラ
イスタイマランアウト事象が処理された後、いく
つかのプロセスが実行可能となり得、それらのプ
ロセスは実行可能プロセス待行列上に置かれる。
上記の何れの事象も存在しないときには、デイス
パツチヤ機構に制御が移る。

第６図はイベントポーリング機構１a₁の詳細説
明図である。第６図において、デイスパツチヤ機
構１a₄は、１つの命令および全ての事象の処理が
終了した後で介入し、システムース中の実行中プ
ロセス表示語および実行可能プロセス待行列表示
語から指定された実行可能プロセス待行列内の各
プロセスリンクとによつて、どのプロセスが中央
処理装置の制御（換言すれば占有権）を得るか、
または保持するかを決定する。なお、インタバル
タイマランアウト例外条件は、インタバルタイマ
ランアウトRIT＝１、プロセスタイマランアウト
例外条件は、プロセスタイマランアウト＝１、タ
イムスライスタイマランアウト事象は、タイムス
ライスタイマランアウトRTST＝１である。

第７図Ａ〜Ｃはデイスパツチヤ機構１a₄の詳細
説明図である。第７図Ａ〜Ｃにおいて、１１〜１
３は相互の接続関係を示し、１４はデイスパツチ
ヤ機構１a₄に対して追加した機能を示し、中央処
理装置で実行中のプロセスがなく、かつ実行可能
プロセス待行列もカラである場合は、実行すべき
プロセスが存在せず、中央処理装置はアイドルス
テートとなり、イベントポーリング機構１a₁に入
る。また中央処理装置で実行中のプロセスがな
く、実行可能プロセス待行列に１つ以上のプロセ
スが存在する場合は、実行可能プロセス待行列中
の最高位の優先順位を持つたプロセス（先頭のプ
ロセス）が中央処理装置の制御（占有権）が与え
られ、実行中の状態に移入する。さらに中央処理
装置に実行中のプロセスが存在し、かつ実行可能
プロセス待行列の最高位の優先順位を持つプロセ
ス（先頭のプロセス）との優先順位を比較し、実
行中のプロセスの優先順位が等しいか、または高
ければ実行中の状態を継続するが、低ければ中央
処理装置の占有権は実行可能プロセス待行列中の
先頭プロセスに与えられることになる。さらにま
た、中央処理装置に実行中のプロセスが存在する
が、実行可能プロセス待行列が空の場合も、その
プロセスは実行中の状態を継続する。

第８図ＡおよびＢはタイムスライス機構１a₅の
詳細説明図である。第８図ＡおよびＢにおいて、
１５〜１６は相互の接続関係を示し、イベントポ
ーリング機構１a₁において、タイムスライスタイ
マランアウト事象が検出されると、タイムスライ
ス機構１a₅に移入する。このタイムスライス機構
１a₅においては、まずプロセス制御部内のプロセ
スモード／システムモード表示をポロモスモード
に設定する。次に実行可能プロセス待行列中の他
のプロセスに中央処理装置の占有権を渡すべきか
否かをチエツクするために、システム内の実行中
プロセス表示語中のプライオリテイと実行可能プ
ロセス待行列中の先頭プロセスリング中のプライ
オリテイと比較する。以下、第４図を参照しなが
ら説明する。第４図において、データ線２５によ
り指定したスクラツチパツドメモリ１ｈ内の境界
アドレスレジスタBARをデータ線１６を介して
オペランドレジスタ１ｉに読出し、同時にデータ
線１５によりシステムベース内の実行可能プロセ
ス待行列表示語の境界アドレスレジスタBARか
らのデイスプレイレイメント８（定数）をオペラ
ンドレジスタ１ｊに設定する。次にデータ線１
７，１８を介して演算回路１ｋにおいて加算し、
この結果をアドレスレジスタ１ｏに設定し、これ
と同時に制御線４０を介してリクエストレジスタ
１ｎに読出し要求をセツトし、それぞれデータ線
２１および制御線４３を介して主記憶２に送出さ
れる。

主記憶２における読出し動作が完了すると、リ
プライ情報は、制御線２４を介し、またデータは
データ線２３を介してそれぞれリプライレジスタ
１ｑおよび読出しデータレジスタ１ｒに設定し、
さらに制御線２５を介してリプライがプロセス制
御部１ａに報告されると、データ線２４に乗せら
れた実行可能プロセス待行列表示語の内容をオペ
ランドレジスタ１ｊに設定する。次にこのオペラ
ンドレジスタ１ｊの内容は、演算回路１ｋにより
チエツクされ、このチエツク結果がオペランドレ
ジスタ１ｊの内容が０であると、制御線３８を介
してインデイケータ群１ｍの該当ビツトをセツト
し、さらにこのビツトの出力は制御線３９を介し
てプロセス制御部１ａに伝えられる。このように
オペランドレジスタ１ｊの内容が０であると、実
行可能プロセス待行列にプロセスは存在しないこ
とであり、今実行中のプロセスは中央処理装置の
占有を続けることになる。ただし、このときにも
中央処理装置内のタイムスライスタイマの値はプ
ロセスコントロールブロツク内のタイムスライス
インタバルにより更新される必要があるが、詳細
は後述する。

オペランドレジスタ１ｊの内容が０でなけれ
ば、実行可能プロセス待行列中にプロセスが存在
し、次に実行可能プロセス待行列の先頭のプロセ
スリンクを読出す。このために、オペランドレジ
スタ１ｊの内容をデータ線２５により指定したス
クラツチパツドメモリ１ｈのワークレジスタ
（WR（a₀））に限避し、これはオペランドレジス
タ１ｊから演算回路１ｋ、演算結果書込レジスタ
１ｌおよびデータ線２０を介して行われる。また
再びスクラツチパツドレジスタ１ｈから境界アド
レスレジスタBARをオペランドレジスタ１ｉに
読出し、オペランドレジスタ１ｊに定数４を設定
し、演算回路１ｋにおいてオペランドレジスタ１
ｉ，１ｊの内容の加算を行い結果をアドレスレジ
スタ１ｏに設定する。これは、システムベース中
のＧ表ポインタのアドレスであり、同時にリクエ
ストレジスタ１ｎに主記憶読出し要求を設定し、
読出しデータが読出データレジスタ１ｒに設定さ
れると、さらにデータ線２４を介してオペランド
レジスタ１ｊに転送され、このオペランドレジス
タ１ｊにG₀セグメント記述子すなわちG₀セグメ
ントの先頭アドレスが設定される。このようにし
てスクラツチパツドメモリ１ｈのワークレジスタ
WR（a₀）に格納した実行可能プロセス待行列表
示語の内容は、オペランドレジスタ１ｉに読出さ
れ、演算回路１ｋにおいてオペランドレジスタ１
ｉ，１ｊの加算を行い、この結果を演算結果書込
レジスタ１ｌ、アドレスレジスタ１ｏに設定す
る。これは、実行可能プロセス待行列の先頭のプ
ロセスリンクのアドレスであり、同時にリクエス
トレジスタ１ｎに主記憶読出要求を設定する。こ
のようにして読出しデータが読出データレジスタ
１ｒに読出されると、データ線２４を介してプラ
イオリテイ切替回路１ｔにおいてプライオリテイ
フイールドが選択され、データ線２６を介して参
照プロセスのプライオリテイレジスタ１ｖに同行
列の先頭プロセスのプライオリテイが設定され、
次に実行中プロセスのプライオリテイレジスタ１
ｖ内の現在実行中のプロセスのプライオリテイと
プライオリテイ比較回路１ｗにおいて比較され
る。この比較の結果は、制御線５０を介してプロ
セス制御部１ａに報告され、結果が実行可能プロ
セス待行列中のプロセスのプライオリテイが低い
ならば実行中プロセスが中央処理装置の占有権を
保持し、タイムスライスタイマの更新後にイベン
トポーリング機構１a₁に移入する。この場合、実
行中プロセスのプライオリテイが低ければ、実行
中プロセスは実行可能プロセス待行列につなが
れ、イベントポーリング機構１a₁に移入する。

次に実行中プロセスを実行可能プロセス待行列
に加える制御について説明すると、まずプロセス
コントロールブロツク内のタイムスライスインタ
ーバルをタイムスライスタイマに読出すことから
始まり、スクラツチパツドメモリ１ｈ内の境界ア
ドレスレジスタBARをオペランドレジスタ１ｉ
に読出し、このオペランドレジスタ１ｉの内容を
変更せずに演算回路１ｋを介してアドレスレジス
タ１ｏに設定し、同時に主記憶読出し要求をリク
エストレジスタ１ｎを設定して主記憶にＪ表ポイ
ンタの読出しを指定する。また読出データレジス
タ１ｒに読出データが設定されれば、データ線２
４を介してオペランドレジスタ１ｉに設定され、
同時にオペランドレジスタ１ｊには実行中プロセ
ス名JcPcに対して、Jc×４の定数をオペランド
レジスタ１ｊに設定する。演算回路１ｋで加算
し、結果をアドレスレジスタ１ｏに設定すると同
時にＪ表内のＰ表ポインタ読出しのための要求を
リクエストレジスタ１ｎに設定し、読出しデータ
が読出データレジスタ１ｒに設定されるとデータ
線２４を介してオペランドレジスタ１ｉに設定す
ると同時に、Pc×４の定数をオペランドレジス
タ１ｊに設定する。また演算回路１ｋで加算し、
この結果をアドレスレジスタ１ｏに設定すると同
時に、Ｐ表内のプロセスコントロールブロツク
PCBポインタ読出しのための要求をリクエスト
レジスタ１ｎに設定する。読出データが読出デー
タレジスタ１ｒに読出されると、さらにオペラン
ドレジスタ１ｉに転送し、この読出されたデータ
が実行中プロセスのプロセスコントロールブロツ
クPCBの主記憶２上のアドレスであり、プロセ
スコントロールブロツクPCB内のタイムスライ
スインターバルを読出ためにプロセスコントロー
ルブロツクPCBアドレスから負のデイスプレイ
メントである定数56をオペランドレジスタ１ｊに
設定する。さらに演算回路１ｋにおいて、オペラ
ンドレジスタ１ｉ，１ｊを加算し、この結果をア
ドレスレジスタ１ｏに設定すると同時に、タイム
スライスインターバル読出しのための要求をリク
エストレジスタ１ｎに設定する。読出データが読
出データレジスタ１ｒに設定されると、データ線
２４を介してプロセス制御部１ａからタイマ制御
部１ｂを介してされたタイマレジスタ１ｄ内のタ
イムスライスタイマTSTを設定し、このタイム
スライスタイマTSTがタイムスライス値を初期
設定である。

また実行中プロセスのロールアウトにおけるレ
ジスタ類のプロセスコントロールブロツクPCB
への退避は、オペランドレジスタ１ｉに読出され
たプロセスコントロールブロツクPCBアドレス
＋８のアドレスから＋４にしつつ順次スクラツチ
パツトメモリ１ｈから読出したスタツクポインタ
STKP，インストラクシヨンカウンタIC、ベース
レジスタBR、ゼネラルレジスタGR、サンエン
テフリツクレジスタSRを主記憶２に書込むこと
により行う。同様にして時間情報の更新、プロセ
スリンクおよびフリープロセスリンク待行列、実
行可能プロセス待行列の更新を第８図ＡおよびＢ
に従つて行い、最後にプロセスコントロールブロ
ツクPCB内のプロセス状態を実行可能状態とし
て制御をイベントポーリング機構１a₁に渡して行
う。

したがつて、本発明に係る情報処理システムに
よれば、プロセスが実行中に占有可能なタイムス
ライス専用の計時機構を設け、タイムスライス事
象（タイムスライスが尽きたときに発生する事
象）発生時に、ソフトウエアすなわち他のプロセ
スによらずハードウエアおよびフアームウエアに
よつて直接的に他のプロセスに実行権を渡すこと
により、実行中プロセスの切換えによるプロセス
情報の退避および回復のためのオーバーヘツドを
最小限に抑えることができる。

本発明は以上説明したように、プロセスが実行
中に占有可能なタイムスライス専用の計時機構を
設けてタイムスライス事象をプロセス内の事象と
して中央処理装置が処理可能とすることにより、
必要最少限のプロセスの切替えができるので、タ
イムスライス制御を採用したときのオーバーヘツ
ドの増加を最少にすることができる。また、シス
テムベース、プロセスコントロールブロツクおよ
び種々の表類が中央処理装置から見えるので、中
央処理装置内にいくつかの情報を取込むなどの高
速化が容易であるなどの効果を有する。

【図面の簡単な説明】

図面は本発明に係る情報処理システムの一実施
例を示し、第１図および第２図は本発明に係る情
報処理システム内の中央処理装置におけるプロセ
ス制御の概要の説明図、第３図はプロセスコント
ロールブロツク内の時間情報の説明図、第４図は
中央処理装置の説明図、第５図は第４図のプロセ
ス制御部の構成および制御の流れの概要を示した
説明図、第６図はインベントポーリング機構のフ
ローチヤートを示す図、第７図Ａ〜Ｃはデイスパ
ツチヤ機構のフローチヤートを示す図、第８図Ａ
およびＢはタイムスライス機構のフローチヤート
を示す図である。１……中央処理装置、１ａ……プロセス制御
部、１ｃ……タイマ制御部、１ｇ……ランアウト
インデイケータ群、１ｈ……スクラツチパツドメ
モリ、１ｉ，１ｊ……オペランドレジスタ、１ｋ
……演算回路、１ｏ……アドレスレジスタ、１ｐ
……書込データレジスタ、１ｒ……読出データレ
ジスタ、１ｔ……プライオリテイ切替回路、１
ｕ，１ｖ……プライオリテイレジスタ、１ｗ……
プライオリテイ比較回路、２……主記憶。

Claims

【特許請求の範囲】１複数のタスクを時分割で処理する中央処理装
置を有する情報処理システムにおいて、各タスク
に対する優先順位、タイムスライス残り時間、タ
イムスライスインターバルおよび各種状態情報を
含むタスク制御情報を集約して記憶する第１の記
憶手段と、実行可能耐行列が格納され前記各タスクが実行
状態から実行可能状態に移行するときには対応す
るタスクのタスク識別情報が該待行列中の同一優
先順位の先頭に挿入され、前記各タスクが実行待
機状態または実行保留状態から実行可能状態に移
行するときには該タスク識別情報が該待行列中の
同一優先順位の末尾に挿入される第２の記憶手段
と、タイムスライス計時手段と、前記中央処理装置を前記タスクの一つに割当て
るときに前記第１の記憶手段内の指定された前記
タイムスライス残り時間を前記タイムスライス計
時手段に設定する手段と、前記各タスクが前記実行状態から他の状態に移
行するときに前記タイムスライス計時手段のタイ
ムスライス残り時間を前記第１の記憶手段に格納
する手段と、前記各タスクを前記中央処理装置で実行してい
るときに時刻パルスによつて前記タイムスライス
計時手段を更新する手段と、前記タイムスライス計時手段のタイムスライス
残り時間が予め定めた値になつたことを検出する
検出手段と、該検出手段の出力に応答して前記第１の記憶手
段に格納されている前記タイムスライスインター
バルを前記タイムスライス計時手段のタイムスラ
イス残り時間に設定する手段と、前記検出手段の出力に応答して、実行状態のタ
スクの優先順位と前記実行可能待行列の先頭のタ
スク識別情報に対応するタスクの優先順位とを比
較し、同一優先順位かまたは該実行状態のタスク
の優先順位の方が低いときには、該先頭のタスク
識別情報を取り除くとともに該実行状態のタスク
を実行可能状態とするよう該タスクのタスク識別
情報を前記待行列の同一優先順位の末尾に挿入
し、前記中央処理装置内の前記タスク制御情報を
前記第１の記憶手段に格納し、前記取り除かれた
タスク識別情報に対応するタスクのタスク制御情
報を前記第１の記憶手段から前記中央処理装置内
に取り出して該タスクを実行状態とする手段とを
備えたことを特徴とする情報処理システム。