JPH02250110A - チャンネル間の通信機能を有する専用サービス・プロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （関連出願の参照） 本出願は、全て本出願と同日に出願された下記の米国特
許出願と関連する。

米国特許出願第２３４，１１１号（モトローラ社参照番
号５Ｃ−００４９２Ａ）、名称［マツチ認識機能を有す
るタイマ・チャンネル」； 米国特許出願第２３４．１０２号（モトローラ社参照番
号５Ｃ−００４９３Ａ）、名称「サブルーチンからのフ
レキシブル・リターンを有するプロセッサ」；米国特許
出願第２３４．１０３号（モトローラ社参照番号５Ｃ−
００４９５Ａ）、名称［マルチ・タイマ基準機能を有す
るタイマ・チャンネル」； 米国特許出願第２３４．１０４号（モトローラ社参照番
号５Ｃ−００４９６Ａ）、名称［マルチ・チャンネルと
専用サービス・プロセッサとを有する集積回路タイマ；
および 米国特許出願第２３４，１１０　＠　（モトローラ社参
照番号５Ｃ−００４９８Ａ）、名称［マルチ・チャンネ
ル・タイマに使用するタイマ・チャンネル」。

（産業上の利用分野） 本発明は、−殻内にチャンネル間通信機能を有する専用
サービス・プロセッサに関する。さらに詳しくは、本発
明は、複数の各チャンネルに対して順次サービスを行い
、チャンネル間での相互依存性を発揮するように設削さ
れたプロセッサに関する。

（従来の技術および発明が解決しようとする課題） 本発明は、集積回路マイクロコンピュータのタイマ・サ
ブシステムに関連して開示される。タイマ・サブシステ
ムは、複数のチャンネルを有し、これらのチャンネルの
各々は、タイミングに関する幾つかの動作を実行するこ
とができる。マイクロ・プログラム可能な単一のサービ
ス・プロセッサは、このようなマイクロコンピュータで
一般的に要求される種々のタイミング機能を実行するた
め、各チャンネルの能力を補Ｔするのに必要な処理能力
を専ら供給する。このようなサービス・プロセッサのア
ーキテクチャにあけるある機能は、複雑なタイミング機
能を実行するために個々のタイマ・チャンネルを使用す
るシステムのユーザの能力に関連して、重要な特徴が提
供される。さらに、このプロセッサのアーキテクチャの
ある機能によって、サービス・プロセッサによる実行用
のマイクロプログラム、すなわち「プリミティブ」を作
成する労力を実質的に軽減させる。

マイクロコンピュータのタイマ・ザブシステムに必要と
されるタイミング機能の例として、自動車エンジンにお
ける点火プラグの点火タイミングおよび燃料噴射のタイ
ミング並びにカメラのシャッタ動作のタイミングが含ま
れる。これらの用途およびその他の多くの用途は、タイ
マ・サブシステムが外部イベントの発生に応答して、何
時他のイベントをトリガし、次に適当なタイミングで何
時第２のイベントをトリガするかを決定するため、１つ
以上の計算を実行することを必要とする。

従来技術によるマイクロコンピュータ用のタイマ・サブ
システムは、タイマ・サブシステムの動作に必要な全て
の計算を実行するのに必要な処理能力をホスト・マイク
ロコンピュータに依存している。汎用コンピュータであ
るこのホスト・マイクロコンピュータは、一般にタイマ
のようなサブシステムの要求に対して効率的にサービス
を行うように特別な設計がなされていない。本発明の好
適な実施例は、マイクロコンピュータに関連する「分散
知能」を応用した１つの例である。即ち、ある程度の局
部的処理能力を有するマイクロコンピュータ・サブシス
テムは、ホスト・プロセッサにより高いレベルの処理タ
スクに専念させることができる。

（課題を解決するための手段） したがって、本発明の１つの目的は、改良したサービス
・プロセッサを提供することである。

本発明のこの目的おＪ：びその他の目的と効果は複数の
動作ユニットに対してサービスを行うプロセッサによっ
て提供され、このプロセッサは、命令を実行する実行手
段であって、前記命令の各々の実行に応答して制御信号
を発生する前記実行手段、前記実行手段から前記制御信
号を受取り、前記制御信号を前記複数の動作装置の１つ
に与える制御手段、前記複数の動作装置の１つを示す値
を記憶する第１レジスタ手段、および前記複数の動作ユ
ニットに接続され、これらの動作ユニットからサービス
要求を受取り、前記第１レジスタ手段に複数の値を記憶
するスケジューラ手段によって構成される。

本発明のこれらの目的およびその他の目的と特徴は、図
面と共に下記の詳細な説明から明らかとなろう。

（実施例） ［アサート（ａｓｓｅｒｔ）　Ｊ　　［ニゲート（ｎｅ
ｇａｔｅ）Ｊという用語あにびこれらの用詔の種々の文
法的な形態が、「アクティブＨ」と１アクデイプＬ」と
いう論理信号を混合して取扱う場合の混乱を回避するた
め、ここで使用される。「アサート」は論理信号または
レジスタ・ビットをそのアクチブな状態に、または論理
的に真の状態に置くために使用される。「二ゲート」は
論理信号またはレジスタヒツトをその非アクチブの状態
即ち論理的に偽の状態に置くために使用される。

第１図は、マイクロコンピュータを示しその一部が本発
明の好適な実施例である。マイクロコンピュータ１０は
、単一の集積回路として製作されることを意図し、中央
処理装置（ＣＰＵ）１１、内部モジュール・バス（ＩＭ
Ｂ）１２、シリアル・インターフェース１３、メモリ・
モジュール１４、タイマ１５およびシステム・インテグ
レーション・モジュール（ＳＩＭ＞１６によって構成さ
れる。ＣＰＵ１１、シリアル・インターフ工ス１３、メ
モリ１４、タイマ１５およびＳＩＭ１６の各々は、アド
レス、データおよび制御情報を交換する目的のため、Ｉ
ＭＢ１２と双方向に接続される。さらに、タイマ１５は
エミュレーション・バス１７によってメモリ１４に双方
向に接続されるが、その目的は以下の議論によってさら
に明確となるであろう。

シリアル・インターフェース１３とタイマ１５は、各々
マイクロコンピュータ１０の外部デバイスと通信を行う
ため多数のピンまたはコネクタに接続される。さらに、
ＳＩＭ１６は、外部バスを構成する多数のピンに接続さ
れる。

タイマ１５は、本発明の好適な実施例を構成するが、比
較的自立的なモジュールでおる。タイマ１５の目的は、
できるだけＣＰＵ１１の介在を少なくして、マイクロコ
ンピュータ１０の要求するタイミング・タスクの全てを
実行することである。

マイクロコンピュータ１０によって要求される可能性の
あるタイミング・タスクの例には、自動車エンジンの点
火および燃料噴射タイミング、電子カメラのシャッタの
タイミング等がある。本発明の好適な実施例は、タイマ
１５をマイクロコンピュータと関連させているが、説明
される原理はスタンド・アローン（ｓｔａｎｄ−ａｌｏ
ｎｅ　）型のタイマ・モジュールに対する関係をも含め
て、その他の関係に対しても容易に適用づ−ることか可
能でおる。

タイマ１５は、２つのクロック・ソースからのクロック
を基準として使用ターることかできる。両方のクロック
・ソースは、タイマ・カウント・レジスタ＃１　（ＴＣ
ＲＩ）とタイマ・カウント・レジスタ＃２（王ＣＲ２＞
とそれぞれ呼ぶフリー・ランニング（ｆｒｅｅ−ｒｕｎ
ｎｉｎｇ）カウンタ・レジスタの形態をとる。ＴＣＲｌ
は、マイクロコンピュタ１０のシステム・クロックと関
連する内部クロック・ソースによってクロックされる。

丁ＣＲ２は、ピンからマイクロコンピュータ１０に供給
される外部ソースまたは外部ソース・ピンに現われる信
号によってゲートされる内部ソースのいずれかによって
クロックされる。

この好適な実施例では、タイマ１５は１６個のタイマ「
チャンネル」を有し、これらの各々はそれ自身のピンを
有している。タイマ・イベントの２つの基本的なタイプ
は、好適な実施例のシステムから理解されるようにマツ
チ・イベントと捕捉イベントである。マツチン・イベン
トは基本的に出力機能であり、捕捉イベン１〜は基本的
に入力機能である。マツチ・イベントは、２つのタイマ
・カウント・レジスタの一方のカウント値が選択された
タイマ・チャンネルの一方のレジスタに記憶されている
値と所定の関係を有する場合に発生ずる。捕捉イベント
は、予め定義された遷移がタイマ・チャンネルと関連す
るピンにおいて検出され、タイマ・カウント・レジスタ
の１つの瞬時的なカウントの「捕捉」をそのタイマ・チ
ャンネルのレジスタにトリガする場合に発生する。種々
のタイマ・チャンネルの機能の詳細はさらに下記で説明
する。

ＣＰＵ１１は、［ホスト、Ｊ　ＣＰＵと呼ぶ場合がおる
。これとの関連でタイマ１５は、ＣＰＵ１１に制御され
て動作し、このタイマ１５の一定のイニシャライゼーシ
ョンおよびその他の機能はＣＰＵ１１によって行われる
。ホストＣＰＵは、この好適な実施例では、タイマ１５
と同様に同じ集積回路上に設けられているか、本発明の
原理を実行するためにこれが要求されている訳ではない
。

タイマ１５の一定の機能は、１ＭＢ１２の信号と機能の
詳細を参照することによってのみ明確に理解することが
できる。したがって、下記の第１表は１ＭＢ１２のこれ
らの機能を要約している。

１ＭＢ１２は、周知のマイクロプロセッサおよび本発明
の譲受人から入手可能であるマイクロコンピュータのバ
スと多くの点で類似し、これとの関係で最もよく理解す
ることのできる。表における信号の方向はタイマ１５内
のそれらの機能に関連して定義される。

（以下余白） 第１表 信号名　呼び名　機 アドレス・ バス ０ＤＲＯ− ＤＤＲ２３ データ・ バス ＡＴＡＯ− ＡＴＡ１５ 機能 コード ＣＯ− Ｃ２ タロツク ＬＯＣＫ ザイクル・ スタート ＹＳ ２４ビツト アドレス◆バス 能　　方−血 入力 バス・υイジング付１６　人出力 ビット・データ・バス ＣＰＵ状態とアドレス　　入力 空間を識別 レジスタ配置指示 マスク・システム・ クロック 入力 ＩＭＢサイクルの スタート指示 入力 アドレス・　　Ａｓ ストローブ 有効なアドレスの 指示 入力 フ 第　１　表（続き） 第　１　表（続き） 信号名 呼び名　機 能　　方−血 転送 サイズ アドレス 確認 エフ− 放棄と 再トライ 指示 ＩＺＯ− ＩＺＩ 転送バイト数 入力 ＡＣＫ 選択スレーブ・モジュ　　出力 −ルによってアサート バス・サイクルを終了 ＲＴ バス・マスクシップの　　入力 離脱を中断 要求 ブレーク ポイント 確認 システム・ リセット マスク・ リセット ＲＥＥＺＥ ＹＳＲ３Ｔ ５ＴＲ３Ｔ 割込要求　　　ＩＲＱＩ− レベル　　　　ＩＲＱ７ 挿入をＣＰＵに要求 デバッグ◆モード・ エントリをＣＰＵが 確認 入力 ＣＰＵ制御下での システムの１ソフト」 リセット 入力 外部制御下での 「ハード」リセット 入ツノ ＣＰＵに優先順位 付き割込要求 入力 割込 属性 オート ベクトル ＩＡＲＢＯ−割込属性 ＩＡＲＢＩ　　　　識別線 入出力 ＶＥＣ 割込確認サイクル中に　　＊ オートベクトル機能を イネーブル 信号名 バス・ ロック テスト・ モード ＩＭＢ テスト線 イネーブル 第　１　表（続き） 呼び名　機 能 属性信号 方−向 ＬＯＣＫ ＳＴＭＯＤ １１４ＢＴＥＳＴ 現在のバス・マスクに　　＊ バスの保持を認める 全てのモジュールで テスト・モードを イネーブル 入力 線をテストするために　　入力 ＩＲＱｌ−ＩＲＱ７の 機能をトグルする 「方向」の欄でアスタリスク（＊）を付けたＩＭＢの信
号は、タイマ１５によって使用されない。

以下で説明するように、タイマ１５はＩＭＢに対してス
レーブ・オンリ・インターフェースを有し、したがって
一定の信号を使用することを要求しない。

マイクロコンピュータ１０のその他の一定の機能は、同
時係属中の米国特許出願箱１１５，４７９号の主題であ
る。そこで特許の請求をしている発明は、好適な実施例
の共通な関係を除いて、本発明とは関係がない。

ＣＰＵ１１から見れば、タイマ１５はＣＰｔＪｌｌのメ
モリマツプ内の多数のロケーションとして存在している
。すなわち、ＣＰＵ１１は、これらのメモリ・ロケーシ
ョンに位置しているタイマ・レジスタに読出し、書込み
を行うことによって、排他的ではないが、主としてタイ
マ１５と相互作用を行う。第２Ａ図および第２Ｂ図は、
タイマ・レジスタのロケーションと名称を示す。アドレ
スは１６進の形で示され、ファンクション・コード・ビ
ットは２進の形で示されている。これらのレジスタのい
くつかは下記でさらに詳しく説明するが、以下の説明は
その各々の機能を要約している。

なお、下記の簡単な説明は、ホストＣＰＵの立場から見
たものである。タイマ１５による種々のタイマ・レジス
タに対するアクセスは、下記の説明に含まれていない。

本発明に関連のある部分の詳細は後に説明する。

ＣＰＵ１１のスーパバイザ・アドレス・スペース内に専
ら存在するモジュール・フンフイギュレーション・レジ
スタ（ファンクション・コード・ビット１０１によって
示される）は、タイマ１５に一定の属性を規定する６ビ
ツト領域を有している。これらの属性は、割込みアービ
トレイションＩＤ１一定の他のレジスタのスーパーバイ
ザ／ユーザ・アドレス空間ロケーション、停止条件フラ
グ、停止制御ビット、ＴＣＰ２ソース制御ビット、エミ
ューレーション・モード制御ビット、ＴＣＲ１プリスケ
ーラ（ｐｒｅ−ｓｃａ　ｌ　ｅｒ　）制御ビット、およ
びＴＣＲ２プリスケーラ制御ビットである。

モジュール・テスト・レジスタは、本発明と関係しない
タイマ１５のテスト・モードの局面を制御するビット領
域を有している。

開発支援制御レジスタは、タイマ１５とＣＰＵ１１の開
発支援機能との相互作用を決定する多数のビット領域を
有している。同様に、開発支援ステータス・レジスタは
、これらの開発支援機能に対してタイマ１５のステータ
スとのみ関連している。これらの機能は、本発明とは関
係していない。

ＣＰＵ１１の開発支援機能の詳細は、上述の米国特許出
願箱１１５，４７９号に開示されている。

割込みレジスタは、２つのビット領域を有し、ＣＰＵ１
１に対してタイマ１５によって発生される２つの割込み
機能を決める。一方の領域は、タイマ１５によって発生
される全ての割込みに対する割込みベクトルの最上位４
ビツトを規定する。

他方のビット領域は、タイマ１５によって発生される全
ての割込みに対する優先順位を規定する。

このビット領域をタイマ１５からの全ての割込みを不能
にするようにセットし、タイマ１５からの割込みがＣＰ
Ｕ１１に対して最高の優先順位となるようにこのビット
領域をセットし、すなわちノンマスカブル割込、かつこ
のビット領域をこれらの両極端の間の種々のレベルに設
定することが可能である。周知のように、割込み優先権
は、ＣＰＵ１１によって使用され、他の割込みソースに
対してタイマ割込みの相対的な優先権を決める。

位相割込みイネーブル・レジスタは、１６個の１ビツト
の領域を有し、１つの領域はタイマ１５の１６個の「チ
ャンネル」の各々に対応する。各ビット領域は、その状
態によって、このビット領域と関連するチャンネルに対
するサービスを行いながら、タイマ１５のサービス・プ
ロセッサによる割込みの発生を可能または不能にするく
以下の第３図の議論を参照のこと）。

４つのチャンネル・プリミティブ選択レジスタは、１６
個の４ビツト領域を有し、タイマ１５内のサービス・プ
ロセッサが特定のチャンネルに対してサービスを行って
いる場合、１６個の可能なプリミティブまたはタイマ・
プログラムのいずれがこのサービス・プロセッサによっ
て実行されるべきであるかを決定する。１６個のビット
領域の各々は、１６個のタイマ・チャンネルの１つと連
動する。１つの領域内の４ビツトは、プロセッサがその
領域と関連するチャンネルに対してサービスを開始する
場合、サービス・プロセッサ内の制御用記憶装置に供給
されるアドレスの一部として使用される。そのアドレス
に応答して、制御用記憶装置に戻されるデータは、この
チャンネルをサービスしている間に実行されるべきプリ
ミティブに対するエントリ・ポイントまたは開始アドレ
スとして使用される。サービス・プロセッサの制御用記
憶装置は、１６個のチャンネルの各々に対して最高１６
個の異なったプリミティブと最高１６個のエントリ・ポ
イント（合計２５６個のエントリ・ポイント）を有する
ことができる。この制御用記憶装置の金体のサイズは固
定されているが、プリミティブ・コードとエントリ・ポ
イントの間の割当ては変化してもよい。即ち、合計２５
６個未満のエントリ・ポイントのロケーションを使用し
、より多くのプリミティブ・コードを含むように、１余
分の」記憶能力を使用することが可能である。

２つのホスト・シーケンス・レジスタは、モジュール・
コンフィギユレーション・レジスタのビット領域の１つ
に応じて、ＣＰＵ１１のスーパーバイザまたは非制限ア
ドレス空間のいずれに存在してもよい。これは、ファン
クション・コード・ビットＸＯ１によって示され、ここ
で、Ｘはモジュール・コンフィギユレーション・レジス
タの５ＵＰＶビツトによって決まる。ホスト・シーケン
ス・レジスタは１６個の２ビツト領域から構成され、そ
れらの各１個は、１６個のタイマ・チャンネルの各々に
対応する。ホスト・シーケンスのビット領域は、ブラン
チ条件としてサービス・プロセッサに対して実行される
プリミゾイブによって使用されるものであるか、必ずし
もこれによって使用されなくてもよい。すなわち、２つ
のホスト・シーケンス・ビットの状態によって、プリミ
ティブ内の命令の流れを変更することが可能である。

２つのホスト・サービス・リクエスト・レジスタは、１
６個の２ビツト領域から構成され、それらの各１個は、
各タイマ・チャンネルに対応する。

特定のビット領域に書き込みを行うことによって、ホス
１〜ＣＰＵは、タイマ１５のサービス・プロセッサによ
るサービスを受けるタイマ・チャンネルの全てに対する
スケジュールを立てることができる。各チャンネルは、
ホスト・サービス・リクエスト・レジスタの１つに２ビ
ツトを有しているので、チャンネル当たり４つの可能な
値が存在する。

各チャンネルに対して要求することのできる３つの異な
った１タイプ」のサービスかあり、これらは４つの可能
な値のうちの３つに対応する。４番目の値は、ホストの
要求するサービスがスケジュールされないことを示す。

ホストの行うサービスに対する要求を示す３つの値は、
上述したプリミティブ選択ピッ１〜と同じ形で使用され
る。ホスト・サービス・リクエスト・ビットは、エン１
〜す・ポイント・アドレスを得るために直接使用されな
いが、他のチャンネルの条件ビットと一緒に符号Ｂ 化される。

２つのチャンネル優先レジスタは、１６個の２ビツト領
域から構成され、各１個は各チャンネルに対応する。各
ビット領域は、その関連するチャンネルに対し４つの可
能な優先順位の１つを特定する。この優先順位は、いく
つかの競合するチャンネルのいずれが最初にサービスを
受けるかを決めるため、タイマ１５のサービス・プロセ
ッサ内のスケジューラによって使用される。４つの可能
な優先順位には、不能、低位、中位および高位がある。

サービス・スケジューラは、優先順位の低いチャンネル
でも一定の時間がたてばサービスを受けられることを保
証するような方法でサービス・プロセッサの資源を割り
当てる。チャンネルの各々は、使用可能な優先順位のい
ずれに対しても割当可能であり、１６チヤンネルに対し
てどのような組み合わせの優先順位を行うことも可能で
ある。

位相割込み状況レジスタは、１６チヤンネルの各々に対
して１ビツトを有し、上で論じた位相側込みイネーブル
・レジスタと関連する。ザーどス・プロセッサが特定の
チャンネルにサービスを行っている間に、割込みを発生
させるべきであると決定すると、そのチャンネルに対応
する位相割込み状況レジスタのビットは、アサートされ
る。もし位相割込みイネニブル・レジスタの対応するビ
ットがアサートされると、割込みが発生する。もしそう
でなりれば、ステータス・ビットはアサートされたまま
であるが、ホストＣＰＵに対して割込みは発生しない。

リンク・レジスタは、１６個のタイマ・チャンネルの各
々に対して、１ビツトを有する。各ビットは、特定のタ
イプのサービスに対する要求、リンク・サービスに対す
る要求が、対応するチャンネルに対するサービス要求を
行うため、アサートされていることを示す。

サービス許可ラッチ・レジスタは、１６個の１ビツト領
域を有する。各タイマ・チャンネルは、これらの領域の
１つと関連する。アサートされると、このサービス許可
ラッチ・レジスタの１つのビットは、関連するチャンネ
ルがサービス・プロセッサによるサービスを行うために
「タイム・スロット」が与えられたことを示す。このレ
ジスタのピッ１〜は、サービス・プロセッサの資源を割
り当てる過程で、サービス・プロセッサ内のスケジュー
ラによって使用される。

復号化チャンネル数レジスタは、各タイマ・チャンネル
に対して、１ビツト領域を有し、これがアサ−１〜され
ると、サービス・プロセッサが新しいチャンネルに対し
てサービスを開始した場合、それは復号チャンネル数レ
ジスタで示され１こチＶンネルに対するサービスを行っ
たことを示す。このチャンネルに対する見出しは、たと
え実行中のプリミティブがサービス・プロセッサによっ
て実際に制御されているチャンネルの見出しを変更する
「チャンネル変更」機能を実行しても、一定のままであ
る。

ホストＣＰＵから見た場合、タイマ１５の残りのメモリ
・マツプは多数のチャンネル・パラメータ・レジスタに
よって構成される。１６個のタイマ・チャンネルの各々
は、これに対して専用化された６個のパラメータ・レジ
スタを有する。以下で詳細に説明するようにこれらのパ
ラメータ・レジスタは、これを介してホス１〜ＣＰＬＩ
とタイマ１５とが相互に情報を提供する共有のワーク・
スペースとして使用される。

第３図は、マイクロコンピュータ１０の残りの部分から
分離された状態のタイマ１５を示す。タイマ１５の主要
な機能部品は、サービス・プロセッサ２０．ＣＨＣ）−
ＣＨｌ　５とも名付けられている１６個のタイマ・チャ
ンネル２１ａ−２１ｐ、およびバス・インターフェース
装置（ＢＩＵ）２２によって構成されると考えてもよい
。各タイマ・チャンネルはマイクロコンピュータ１０の
１つのピンに接続される。チャンネルＯは、ピンＴＰＯ
に接続され、チャンネル１はピンＴＰＩに接続される等
々である。マイクロコンピュータでは一般的であるよう
に、これらのピンの各々は、タイマ１５とマイクロコン
ピュータ１０のその他の機能との間で１共有される」こ
とが可能であるが、ここで説明する好適な実施例′″ｃ
１．ｔ：、そのような構成になっていない。

サービス・プロセッサ２０とチャンネル２１８２１１）
との間の相互接続は、サービス・バス２３、イベント・
レジスタ（ＥＲ）バス２４タイマ・カウント・レジスタ
＃１　（ＴＣＲＩ）バス２５、タイマ・カウンタ・レジ
スタ＃２　（ＴＣＲ２＞バス２６および多数の種々の制
御および状態線２７によって構成される。サービス・バ
ス２３は、サービス・プロセッサ２０のサービスを要求
するためチャンネル２１ａ−２１ｐによって使用される
。

ＥＲババス４は、各チャンネル内のイベント・レジスタ
の内容をサービス・プロセッサ２０に供給し、これらの
レジスタをサービス・プロセッサ２０からロードするた
めに使用される。２つのＴＣＰバスは、サービス・プロ
セッサ２０内に位置している２つのタイマ・カウント・
レジスタの現在の内容をチャンネル２１ａ−２１ｐに伝
達するために使用される。

ＢＩＵ２２は、ＩＭＢ１２とサービス・プロセッサ２０
との間のインターフェースとして機能する。このような
バス・インターフェースの詳細は、本発明と関係するも
のではなく、技術上周知のものである。好適な実施例で
は、ＢＩＵ２２は「スレーブ・オンリー」のインターフ
ェースである。

すなわち、タイマ１５はＩＭＢ１２を介して、転送され
る情報を受信してもよいが、ＩＭＢ１２上に転送を開始
することはできない。

以下で詳細に説明するように、サービス・プロセッサ２
０は制御用記憶装置を有する。この制御用記憶装置は、
サービス・プロセッサ２０によって実行される命令を有
するリード・オンリー・メモリ装置から構成される。好
適な実施例では、これはマスク・プログラマブルＲＯＭ
として提供される。当業者にとって明らかなように、こ
のような制御用記憶装置は、問題となる制御用記憶装置
に対してプログラムされるべきソフトウェアの開発を行
う。この問題に対処するため、■ミュレーション・イン
ターフェース１７は、サービス・プロセッサ２０をメモ
リ１４に結合する。すなわち、サービス・プロセッサ２
０は制御用記憶装置に記憶されている命令の替わりに、
メモリ１４に記憶されている命令を実行することができ
る。好適な実施例では、メモリ１４はランダム・アクセ
ス・メモリ（ＲＡＭ）のような書ぎ変え可能なメモリで
ある。王ミュレーション・インターフェース１７は、７
−−ザーがサービス・プロセッサ２０に対してプリミテ
ィブを書込み、実行し、変更することを可能にする目的
のため機能する。−度完全にデバッグされると、これら
のプリミティブは制御用記憶装置の別のバージョンに組
み込まれることができる。

ＴＣＰ２でカウントされる基準となる外部タイミング・
ソースは、サービス・プロセッサ２０に結合される。上
述したモジュール・コンフィギユレーション・レジスタ
のピッ１〜は、ＴＣＲ２がこの外部タイミング・ソース
によってクロックされるかまたは内部タイミング基準に
よってクロックされるかを制御する。

一般的にサービス・プロセッサ２０は、主としてＥＲバ
バス４と制御線２７を使用して、チャンネル２１ａ−２
１１）を形成し、所定のタイミング・タスクを実行する
。チャンネル２１ａ−２１ｐは、命令通りにこれらのタ
スクを実行し、時々、サービス・プロセッサ２０にサー
ビスを要求することによって、イベントなどの発生をサ
ービス・プロセッサ２０に知らせる。サービス・プロセ
ッサ２０は、もしそれが存在すれば、特定のチャンネル
からのサービス要求に応答して、そのサービスを開始す
るためにどのようなアクションを取るべきかを決定する
。サービス・プロセッサ２０は、次に、そのホストＣＰ
Ｕ　（この場合、ＣＰＵ１１）にしたがって、以下で更
に詳しく説明するように、実行するべきタイミング機能
を識別すると共に一定のその他のサービスを行う。サー
ビス・プロセッサ２０は、またホストＣＰＵに対する割
込み要求を独占的に発生する。好適な実施例では、この
機能はサービス・プロセッサ２０の制御用記憶装置にあ
るプログラムによって制御される。

ＴＣＲＩバスおよびＴＣＲ２バスは、１６個のチャンネ
ルの各々に対して連続的に使用可能であり、各々のタイ
マ・カウンタ・レジスタの新しい内容と共に所定のスケ
ジュールで更新される。同様に、１６個のチャンネルの
各々は、いつでもサービス・バス２３を介してサービス
要求をアザトすることができる。しかし、ＥＲババス４
と制御および犬態線２７に関して、サービス・プロツセ
ザ２０は、ある１つの時点において１６個のチャンネル
の１つのみと通信を行う。ＥＲババス４を介して行われ
るイベント・レジスタの読み出しおよびこれに対する書
き込みと制御および状態線２７上の種々の制御および状
態信号はサービス・プロツセサ２０によってその時サー
ビスが行われているその１つのチャンネルに対してのみ
有効である。必要な範囲に対して、各チャンネルは制御
線２７によってこれに与えられた制御情報をラッチし、
サービス・プロセッサが他のチャンネルに対してサービ
スを行っている間これを保持する。

丈−ビス・バス２３を介してチャンネルによって行われ
るサービスに対する要求に加えて、サーフ ビス・プロツセサ２０は、ホストＣＰＵによって行われ
るサービス要求に対応する。上述したホスト・サービス
要求レジスタに適当な値を書き込むことによって、ホス
トＣＰＵは全ての特定のチャンネルに対するサービスの
スケジュール化を開始することができる。更に、サービ
ス・プロセッサ２０は、それ自身、以下詳細に説明する
リンク・サービス要求機構を介してこのようなスケジュ
ール化を行なうこともできる。

第４Ａないし第４Ｄ図は、第４Ｆ図に示すような相互関
係を有するが、タイマ１５の詳細な構成を示す。−殻内
に、第４Ａ図はサービス・プロセッサ２０（第３図）の
マイクロエンジンを示し、第４Ｂ図は、サービス・プロ
ツセサ２０の実行ユニットを示し、第４Ｃ図はタイマ・
チャンネルのハードウェアと装置の残りの部分に対する
相互接続を示し、第４Ｄ図はバス・インターフェース、
レジスタおよびサービスのスケジューラをボす。

先ず第４Ａ図を参照して、マイクロエンジンの主要な機
能要素は、優先エンコーダ３０、インクリメンタ３１、
リターン・アドレス・レジスタ３２、マルチプレクサ３
３、マルチプレク゛す・コントロール３４、マイクロプ
ログラム・カウンタ３５、ＲＯＭ制御記憶３６、マルチ
プレクサ３７、マイクロ命令レジスタ３８、マイクロ命
令デコダ３９、マルチプレクサ４０、ブランチＰＬＡ４
１およブ複数のフラグ・レジスタ４２によって構成され
る。−殻内に、複数の可能なソースの中からマルチプレ
クサ３３によって選択されたマイクロ命令アドレスは、
マイクロプログラム・カウンタ３５にロードされ、次に
ＲＯＭ制御記憶３６に供給される。このアドレスによっ
て選択されたマイクロ命令は、ＲＯＭ制御記″践３６に
よってマルチプレクサ３７を介してマイクロ命令レジス
タ３８に供給される。デコーダ３９は、次にマイクロ命
令レジスタ３８の内容を復号し、必要に応じてサービス
・プロツセザ全体に制御信号を与える。

マイクロ命令デコーダ３９は、単一の装置として図示さ
れ、これからの制御信号がタイマの残り全体に対して供
給されるが、当業者はこの手順を変更することが有利で
あるかもしれないことを理解するであろう。マイクロ命
令レジスタ３８から出力されるビット数は、デ゛コート
・ロジック３９から出力される制御信号の数よりも少な
いので、マイクロ命令レジスタ３８からの出力をタイマ
全体に分配することが有利であるとともに、さまざまな
位置に配置された複数のデコーダを設けることが有利と
なる。信号のルートを節約することとデコード論理を複
製することとの二者択一関係は、複雑な設計上の決断で
あり、これはケースバイケースで行わなければならない
。

上で論じたエミュレーション・インターフニス（第１図
および第３図において参照番号１７）はこれらの図では
、エミュレーション線５０．メモリ・υイクル・スター
ト線５１、マイクロ命令アドレス線５２およびマイクロ
命令線５３によって構成される。エミュレーション線５
０の信号の状態によって命令され、エミュレーション・
モードが動作すると、ＲＡＭは線５２上のアドレスに応
答して線５３上にマイクロ命令を導出する。７ルヂプレ
クサ３７は、これらのマイクロ命令をＲＯＭ制御記憶３
６によって供給されたマイクロ命令の代わりに選択して
、ＲＡＭから導出されたマイクロ命令をマイクロ命令レ
ジスタ３８に供給する。エミュレーション線５０の状態
は、モジュール・コンフィギユレーション・レジスタ内
のエミュレーション・モード制御ヒツトによって制御さ
れ、したがって、ホストＣＰＵの制御下にある。

メモリ・サイクル・スター１〜信号は、単にシステム・
クロックから導き出されるタイミング信号である。

本発明を実現するのに必要な程度に第４Ａ図に示すマイ
クロエンジンの詳細な特徴と動作を理解できるよう、第
４Ａ図は、以下で更に十分な説明が行なわれる。

第４Ｂ図には、サービス・プロセッサの実行ユツトか描
かれている。この実行ユニットは、２個の１６ビツト双
方向バス、すなわちＡバス６０とＢバス６１を有する。

イベント・レジスタ転送レジスタ６３はＡバス６０に対
し双方向に接続される。同様に、タイマ・カウント・レ
ジスタ＃１６４とタイマ・カウンタ・レジスタ＃２６５
は、Ａバス６０に対し双方向に接続される。デクリメン
タ６６は、Ａバス６０に対し双方向に接続される。更に
、デクリメンタ６６は、デクリメンタ・コントローラ６
７から制御入力を受けとり、線６８を介して第４Ａ図の
マルチプレクサ・コントローラ３４とマイクロプログラ
ム・カウンタ３５に出力を供給する。シフト・レジスタ
６９はＡバス６０に対し双方向に接続され、かつＢバス
６１に出力を与えるように接続される。シフト・レジス
タ６９は、シフタ７０から入力を受取るように接続され
る。シフタ７０は、Ａバス６０に対し双方向に接続され
る。

シック７０は、また演算ユニツｌ〜（ＡＵ）７１からの
人力を受取るように接続される。ＡＵ７１は、２つの入
力ラッチＡ１ｎ７２とＢ　ｒ　ｒ＋７３から入力を受取
る。ラッチ７２と７３は、Ａバス６０とＢバス６１から
それぞれ入力を受取るように接続される。ＡＵ７１は、
ブランチＰＬＡ４１に多数のコンデイション・コード出
力を与える。

汎用アキュムレータ（Ａ＞７４は、Ａバス６０に対し双
方向に接続されると共にＢバス６１に出力を与えるよう
に接続される。パラメータ・プリロード（ｐｒｅ−１ｏ
ａｄ　）レジスタ７５は、Ａバス６０に対し双方向に接
続されると共にＢバス６１に出力を与え５ように接続さ
れる。更に、このパラメタ・プリロード・レジスタ７５
は、線７６によって第４Ｃ図のチャネル制御ハードウェ
アに出力を与えるように接続される。レジスタ７５は、
またマルチプレクサ７７に対し双方向に接続される。

データ人出力バツファ（ＤＩＯＢ）レジスタ７８は、Ａ
バス６０に対し双方向に接続されると共にＢバス６１に
出力を与えるように接続される。

ＤＩＯ８７８は、またマルチプレクサ７７に対し双方向
に接続される。更に、ＤＩＯ８７８は、マルチプレクサ
７９に出力を与えるように接続される。マルチプレクサ
７９は、パラメータＲＡＭアドレス・レジスタ８０に出
力を与えるように接続される。

マルチプレクサ８５は、Ａバス６０からの入力と線８６
からの入力を受は取るが、この入力は第４Ｄ図のサービ
ス・スケジューラに源を発する。

マルチプレクサ８５の出力は、チャンネル・レジスタ８
７に入力として与えられる。チャンネル・レジスタ８７
は線２０１によって△バス６０に出力を与えると共に線
８９によって第４Ｃ図のチャンネル制御ハードウェアに
出力を与えるように接続される。チャンネル・レジスタ
８７の内容によって、種々の制御信号とＥＲババスサイ
クルが、第４Ｃ図に示すチャンネル制御ハードウェアに
おいて、現在サービスを受けている特定のチャンネルの
方向に適切に方向づけられる。図示の装置にはサービス
プログラムあるいはプリミティブの実行中にそのチャン
ネルの見出しを変更する能力があるため、チャンネル・
レジスタ８７の内容は、第２Ａ図および第２Ｂ図と関連
して上で説明した復号されたチャンネル・ナンバ・レジ
スタの内容と必ツ゛シも対応しない。後者のレジスタは
現在実行しているプリミティブが開始されたチャンネル
の見出しを含み、一方チヤンネル・レジスタ８７は現在
制御信号が与えられているチャンネルの見出しを含む。

この区別が本発明の理解にとって重要である範囲におい
て、下記でさらに完全に説明される。

リンク・レジスタ８８はＡバス６０から入力を受は取り
　デコーダ８９に出力を与えるように接続される。リン
ク・レジスタ８８の４ビツトはデコーダ８９によって復
号され、１６ビツトを発生するが、これらの各々はタイ
マ・チャンネルの１つと関連している。これらの１６ビ
ツトは線９０によって第４Ａ図のブランチＰＬＡ４１と
第４Ｄ図のサービス・スケジューラに接続される。リン
ク・レジスタ８８は、サービス・プロセッサがリンク・
レジスタ８８に所望のチャンネルの見出しを書込むだけ
で、マイクロ命令によって制御されている全てのチャン
ネルに対するサービスのスケジュールを作成することの
できる手段を提供する。

リンク・レジスタ８８は、第２Ａ図と第２Ｂ図に関して
上述したリンク・レジスタとは別のもので必る。リンク
・レジスタ８８は、レジスタの見出しを有し、これに対
し、もしおるとすればサービス・プロセッサによってリ
ンク・サービス要求がそのとき行われる。第２Ａ図およ
び第２Ｂ図に関連して上述したリンク・レジスタは、リ
ンク・サービス要求が行われたということを示し、まだ
これに対する応答が行われていないことを示す各チャン
ネルに対するフラグ・ビットを有しているにすぎない。

本発明を実現するのに必要な程度に第４Ｂ図に示す実行
ユニツｌ〜の詳細な特徴と動作を理解できるよう、第４
Ｂ図は、以下で更に十分な説明が行なわれる。

第４Ｃ図は、チャンネル・ハードウェアが示されている
。１つのチャンネルの詳細な構成要素が図示され、第５
図を参照して以下で説明される。

タイマの残りの部分から見れば、チャンネル・ハードウ
ェアは、ここではＥＲＯ−ＥＲｌ　５の符号が付けられ
ている１６個のイベント・レジスタ、１６個のデコーダ
１００内の１つおよび制御ロジツク１０１のブロックに
よって構成されているように見える。ＴＣＰバスの各々
は、１６個のイベント・レジスタの各々に接続される。

ＥＲＴレジスタ６３（第４Ｂ図）と双方向の通信を行う
ＥＲババスデコーダ１００に接続される。この手段によ
って、イベント・レジスタのいずれか１つと第４Ｂ図に
Ｒす実行ユニットとの間で値を転送することができる。

明らかなように、タイマ・カウント値は、実行ユニット
からイベント・レジスタに転送されてマツチ・イベント
を設定し、捕捉イベントに応答してイベント・レジスタ
から実行ユニットに転送される。

チャンネル・レジスタ８７（第４Ｂ図）からの線８９は
、ロジック１０１を制御するために接続され、これに対
して現在サービスを受けているチャンネルを示す。制御
ロジック１０１は、またマイクロ命令デコーダ３９（第
４Ａ図）から直接またはマルチプレクサ１０２を介して
複数の入力を受ける。更に、制御ロジック１０１はブラ
ンチＰＬＡ４１（第４Ａ図）に出力を与える。最後に、
サービス・バス１０５は、制御ロジック１０１に対して
種々のチャンネルから第４Ｄ図のスケジューラにサービ
ス要求を伝達する手段を設ける。再び、チャンネル・ハ
ードウェアの機能は以下で詳細に説明される。

第４Ｄ図は、タイマのホスト・インターフェース部を示
す。上で示されたように、ＢＩＵ２２はＩＭＢに対して
必要な従属専用のインターフェースを提供し、ホストＣ
ＰＵがタイマのレジスタをアクセスすることを可能にす
る。ＢＩＵ２２は、ＲＡＭバス１１０に対し双方向に接
続されパラメータＲＡＭアドレス・バス１１１に出力を
与えるように接続される。第４Ｄ図に示された装置の残
りの部分は、スケジューラ１１２、システム・レジスタ
１１３、パラメータＲＡＭ１１４、プリミティブ選択レ
ジスタ１１５およびホスト・サービス要求レジスタ１１
６によって構成され、これらは全てＲＡＭバス１１０と
双方向に接続される。

スケジューラ１１２は、１６個のタイマ・チャンネルを
サービス・プロセッサの資源に割当てる手段によって構
成される。図示のように、２個のチャンネル優先レジス
タ、リンク・レジスタ、復号化チャンネル数レジスタお
よびサービス許可ラッチ・レジスタ（すべて第２Ａ図と
第２Ｂ図を参照して上述された）は、スケジューラ１１
２内に存在すると考えてよく、全てＲＡＭバス１１０と
双方向にン続される。

スケジューラ１１２は、マイクロ命令デコーダ３９から
１ビツトの入力を受取り、これは特定のチャンネルに対
するサービスが終了したことを示す。これはスケジュー
ラ１１２が保留中のいずれのサービス要求を次に実行す
るかを決定するプロセスが起動される。スケジューラ１
１２は、またマイクロ命令デコーダ３９に１ビツトの出
力を与え、いずれのチャンネルに対しても現在りｍ−ビ
スのスケジュールが立てられていないことを示し、これ
はまた「アイドル」状態と呼ばれる。

スケジューラ１１２は、４８ピツ１〜によって構成され
る゛リーービス・バス１２０から入力を受けとるが、こ
れは線１０５からの１６ビツト、線９０を経由するデコ
ーダ８９からの１６ビツ１〜おＪ：びホスト・サービス
要求レジスタ１１６からの１６ビツトを結合することに
よって形成される。これらの４８ビツトは、チャンネル
・ハードウェア自身が現在サービスを要求しているチャ
ンネル、リンク・レジスタ８８によって現在サービスが
要求されているチャンネルおよびホストサービス要求レ
ジスタ１１６によってサービスが要求されているチャン
ネルをそれぞれ示す。スケジューラ１１２はこれらの入
力を受入れ、チャンネル優先レジスタの値によって示さ
れるように、サービスが要求されているチャンネルの相
対的優先順位を検討し、いずれのチャンネルが次にサー
ビスされるべきかを決める。選択されたチャンネルの４
ビツトの指定信号が、線８６を介してマルチプレクサ８
５、プリミティブ選択レジスタ１１５、およびホスト・
サービス要求レジスタ１１６に出力される。

上述したように、各チャンネルは、優先レジスタ内で対
応するビットによって割当てられた４つの優先順位の１
つを有している。サービスに対する要求が保留になって
いるチーＶンネルにスケジュールをたてるスケジューラ
１１２の計画は、低い優先順位のチャンネルでも最終的
にはサービスが受けられることを保証している。この特
徴は、他の機能をサービスするために必要とされる時間
に対して、いかなるタイミング機能も全く失われないこ
とを保証するために重要である。同じ優先順位のチャン
ネルの間では、スケジューラ１１２はサービスを順繰り
に割当てる。

スケジューラ１１２がサービスを行う新しいチャンネル
を選択する各状況（すなわち少なくとも１つのサービス
要求が保留中であって現在いずれのチャンネルもサービ
スされていない）はタイム・スロット境界と呼ばれる。

スケジューラ１１２によって使用される劇画は、各７つ
の使用可能なタイム・スロットの内４つを高位の優先順
位に設定されたチャンネルに割当てられ、７つの内２つ
が中位の優先順位に設定されたチャンネルに割当てられ
、７つの内１つが低位の優先順位のチャンネルに割当て
られる。使用されている特定のシーケンスは、高位、中
位、高位、低位、高位、中位、高位でおる。もしタイム
・スロワ１〜境界において該当する優先順位のチャンネ
ルに保留中のサービス要求がなければ、スケジューラ１
１２は下記の計画に従って次の優先順位に進む。高位−
中位低位、中位−高位−低位および低位−高位−中位。

スケジューラ１１２中には、各チャンネルに対するサー
ビス要求ラッチがあり、これはいずれのタイプのサービ
ス要求がそのチャンネルに対して保留された場合でも必
らずセットされる。このラッチは、タイム・スロットが
そのチャンネルに対し割当てられた場合、スクージュー
ラ１１２によってクリアされ、サービスが終了するまで
再びアザートされることはない。これは、スロット間に
アイドル状態が無く他のチャンネルがベンディングのサ
ービス要求を有しているならば、いずれのチャンネルも
２つの連続したタイム・スロットに割当てられないこと
を意味する。

同じ優先順位のチャンネルの場合、いずれかのチャンネ
ルが２度サービスを受ける前に、スケジューラ１１２は
、サービスを要求する全でのチャンネルにサービスが受
けられることを保証する。

同じ優先順位のヂ℃７ンネルのグループでは、番号の一
番低いチャンネルが最初にサービスを受ける。

勿論、限定された処理資源へのアクセスの要求が競合す
る場合の優先権の割当て計画は、周知のものでありこれ
は幅広く変化する。多くの他のこのような計画が今ここ
で述べた計画に代替することが可能である。ここで開示
した削画は、タイマ・システムにとっては右利なもので
あると信じられるが、その理由は、こらが優先順位の最
も低い要求に対してさえサービスを保証するからである
。

パラメータＲＡＭ１１４は、１６個のタイマ・チャンネ
ルの各々に対して各１６ビツト幅の６個のパラメータ・
レジスタによって構成され、合計１９２バイトのＲＡＭ
を有する。パラメータＲＡＭ１１４は、ホストＣＰＵと
サービス・プロセッサの両方がその中で読出しおよび書
込みを行うことかできるという意味で「デュアル・アク
セス」であるが、これらの内の１つしか一時にアクセス
することができない。アドレス・マルチプレクサ１２２
とデータ・マルチプレクサ１２３は、サービス・プロセ
ッサとホストＣＰＵのいずれがアクセスを行うかを選択
する。ここで図示していない属性ロジックが実際にはい
ずれのバス・マスクがアクセス可能かを決定する。アド
レス・マルチプレクサ１２２は、アドレス・レジスタ８
０からおよびパラメータＲＡＭアドレス・バス１１１を
介してＢＩＵ２２からアドレスを受取るために接続され
る。データ・マルチプレクサ１２３は、ＲＡＭバス１１
０とマルチプレクサ７７に対し双方向に接続される。パ
ラメータＲＡＭ１１４にアクセスするために、サービス
・プロセッサがアドレスを発生する方法は、以下で本発
明に関係する程度に詳しく説明する。しかし、アドレス
はチャンネル・レジスタ８７（第４Ｂ図参照）の現在の
内容を直接基礎としであるいはオフセット値を加えるこ
とによって変更された内容にもとずいて発生できること
に留意する必要がある。これらのアドレシンク・モード
は、ぞの中でパラメータＲＡＭのアドレスが現在のチャ
ンネルに関連して特定されるが、ザルビス・プロセッサ
による実行を意図するプリミティブを作成する際に極め
て大きなフレキシビリイティを提供する。

パラメータＲＡＭ１１４の設計に際して他の重要な面と
して、干渉性の問題がある。もしホストＣＰしか、例え
ば、チャンネルＯによって使用するためパラメータＲＡ
Ｍ１１４に幾つかのパラメータを書込んでいるプロセス
にあれば、全てではないが若干のパラメータが書き込ま
れた後、サビス・プロセッサによって実行されたサービ
ス・ルーチンはこれらのパラメータを使用できないこと
ということが大切である。マルチ・バイトでは、逆の方
向、すなわち、サービス・プロセッサからホストＣＰＵ
に転送されているパラメータに同様の問題が存在する。

干渉性の問題を処理する方法には、技術上周知の多くの
異なった方法かある。

完全を期するため、好適な実施例で使用される干渉性に
対応する計画を以下で要約して説明する。

パラメータＲＡＭ１１４を構成する１６ビツト・ワード
の１つ、この場合、チャンネルＯのパラメータ・レジス
タ５と指定されたワード（第２Ｂ図参照）は、干渉デー
タ制御レジスタ（ＣＤＣ：ｃｏｈｅｒｅｎｔ　ｄａｔａ
　ｃｏｎｔｒｏｌ　）として使用されるように指定され
る。このレジスタのビット１５はセマフォ・ピッ１〜（
ｓｅｍａｐｈｏｒｅ　ｂｉｔ）として使用される。

サービス・プロセッサまたはホストＣＰＵのいずれかが
パラメータＲＡＭ１１４にアクセスすることを希望する
場合、このセマフォ・ビットが先ずチエツクされ、もし
これがセットされているならば、セマフォ・ビットがク
リアされるまで、干渉データ（ｃｏｈｅｒｅｎｔ　ｄａ
ｔａ）の転送に使用されるこれらのロケーションに対す
るアクセスは保留される。

可能なバス・マスクの１つが干渉転送（Ｃｏｈｅｒｅｎ
ｔｔｒａｎｓｆｅｒ）を行うことを希望すれば、これは
先ずセマフォ・ビットをセットし、次にこの転送を実行
し、次にこのセマフォ・ビットをクリアする。

このＨ１画が実行されることを知るため、ホストＣＰＵ
とサービス・プロセッサとの両方によって実行されるプ
ログラムを書くことはプログラマに委ねられている。

ピッ１〜１４は、３つまたは４つのパラメータ（各１６
ビツ１〜）が干渉的に転送されるべぎでおることを指示
するモード・ビットである。もし３つのパラメータが転
送されるべきであれば、チャンネル１のパラメータ・レ
ジスタＯ−２として指定されたワードが保護されたロケ
ーションとして使用される。もし４つのパラメータが転
送されるべきであれば、チャンネル１のパラメータ・レ
ジスタ３がまた使用される。

好適な実施例で使用される干渉性に対する計画のこれ以
上の詳細はここでは重要でないが、その理由は、その問
題とその可能な解決法の多くか、当業者にとって周知の
もであるからである。

プリミティブ選択レジスタ１１５は、上述した４個のチ
ャンネル・プリミティブ選択レジスタによって構成され
る。これらのレジスタは、ＲＡＭバス１１０に対し双方
向に接続され、また線８６からサービスを受けているチ
ャンネルを示す入ツノを受（プる。チャンネル・プリミ
ティブ選択レジスタの出力は、マイクロエンジンのプリ
ミティブ選択・ロジックに与えられる。

ホスト・サービス要求レジスタ１１６は、上述した２つ
のホスト・サービス要求レジスタによって構成される。

ホスト・サービス要求レジスタ１１６は、ＲＡＭバス１
１０と双方向に接続され、サービス・バス１２０に１６
ビツトの出力を与える。上述したように、ホスト・サー
ビス要求レジスタ１１６は、現在サービスを受けている
チャンネルを指示するスケジューラ１１２から入力を受
は取る。更に、ホスト・サービス要求レジスタ１１６は
、ブランチＰＬＡ４１から入力を受取り、これに出力に
導出す。

第４Ｄ図のどこにも示されていない残りのレジスタは、
単にシステム・レジスタとして特徴づけられ、ブロック
１１３て示される。このグループに含まれるものには、
ブランチＰＬＡ４１に入力を与えるホスト・シーケンス
・レジスタかある。

モジュール・コンフィギユレーション・レジスタ、モジ
ュール・テスト・レジスタおよび位相割込みイネーブル
・レジスタのような他のレジスタは、割込み発生ロジッ
クのようなここに図示されていないタイマ・ロジックの
部分に出力を与える。

本発明を実現するために必要な範囲で第４Ｄ図に示すホ
スト・インターフェースとスケジューラ部分の詳朋な特
徴と動作が以下で更に十分に説明されるであろう。

明らかなように、第４Ａ図−第４Ｄ図に示す装置は、開
示しているシステムと同程度に複雑なシステムの可能な
各論理回路構造を必ずしも含めることができない。しか
し、開示したタイマの全体の構造と機能は、説明した装
置から当業者にとって明らかである。

第５図は、単一のタイマ・チャンネルの制御ハードウェ
アを示す。好適な実施例では、１６個のタイマ・チャン
ネルの各々は、１つおきにあらゆる点で絶対的に同一の
ものである。［チャンネル直交性Ｊ　　（ｃｈａｎｎｅ
ｌ　ｏｒｔｈｏｇｏｎａｌｉｔｙ）と呼ぶこのシステム
の特徴の１つの重要な面であるこの特徴は、１つのチャ
ンネルによって実行される全ての機能が、他のいずれの
チャンネルによっても実行することができることを意味
する。したがって、第５図に示すハードウェアは、以下
で特に述べる項目を除いて、好適な実施例の１６個のチ
ャンネルの各々に対して同一のものである。

各タイマ・チャンネルのイベント・レジスタ１３０は、
捕捉レジスタ１３１、マツチ・レジスタ１３２および同
等以上比較器１３３によって実際に構成される。捕捉レ
ジスタ１３１は、転送ゲート１３４を介してＥＲババス
接続され、捕捉レジスタ１３１の内容がＥＲババス上ロ
ードされるのを可能にする。マツチ・レジスタ１３２は
、転送ゲート１３５を介してＥＲババス対し双方向に接
続される。捕捉レジスタ１３１は、転送ゲート１３６に
よってＴＣＲ１バスまたはＴＣＲ２バスのいずれかから
ロードされる。同じ転送ゲート１３７は比較器１３３へ
の一方の入力がＴＣＲ１バスであるか丁ＣＲ２バスであ
るかを制御する。

比較器１３３に対する他方の入力は、常にマツチ・レジ
スタ１３２である。

第５図に示す装置の他端において、このタイマ・チャン
ネルに関連するピン１４０は、ピン制御ロジック１４１
のブロックに接続される。ピン制御ロジック１４１は、
ピン１４．０が入力タイマ用のピンとして構成されるか
または出力タイマ用のピンとしで構成されるかを決定す
る。ピン１４０が入力用のタイマのピンとして構成され
る場合、ピン制御ロジック１４１は捕捉イベントをトリ
ガする目的のために、正方向に向かう遷移、負方向に向
かう遷移またはいずれかの遷移を認識できるように構成
する。出力用に構成された場合、ピン制御ロジック１４
１は、マツチ・イベントの発生によって、論理高レベル
または論理低レベルを発生し、またはレベルの変化即ち
トグルするようにプログラムすることができる。更に、
マツチ・イベントの発生に関係なく、上述した３つの可
能性のいずれかを強制的に発生させることが可能である
。サービス・プロセッサは、状態制御（それによってピ
ンの状態が１強制」される）、動作制御（それによって
検出されるべき遷移または発生すべきレベルが選択され
る）および方向制御（それによってピンが「入力」また
は「出力」として構成される）入力を介してピン制御ロ
ジック１４１に対する制御を行い、その状態を状態出力
によって監視することができる。

遷移検出ラッチ１４５は、ピン制御ロジック１４１から
の入力を受取るために接続される。ピン１４０における
特定の遷移がロジック１４１によって検出された場合、
およびもしピンが入力用に構成されている場合、ラッチ
１４５がセットされる。ラッチ１４５は、マイクロコー
ドの制御下でサービス・プロセッサによってクリアまた
はニゲートされる。以下で更に説明する一定の状況下で
は、遷移検出ラッチ１４５は連続的にニゲートされる。

マツチ認識ラッチ１５０は、ピン制御ロジック１４１に
入力を与えるために接続される。もし、マツチ・レジス
タ１３２の内容がＴＣＰバスの選択された１つの状態と
「マツチ」し、かつその他の論理的条件が満足されれば
マツチ認識ラッチ１５０はセットされる。このことが発
生し、かつもしピン１４０が出力用に構成されていれば
、選択された遷移がピン制御ロジック１４１によってピ
ン１４０に発生する。マツチ認識ラッチ１５０は、マイ
クロコードの制御下でサービス・プロセッサによってニ
グートされる。

遷移検出ラッチ１４５の出力は、第１０Ｒゲト１４６と
第１ＡＮＤゲート１４７の人力に接続される。ＯＲゲー
トの他方の人力は、マツチ認識ラッチ１５０の出力であ
る。ＯＲゲート１４６の出力は、捕捉イベント・ロジッ
ク１４８に接続される。捕捉イベント・ロジック１４８
は、また２つのカウンタの一方（タイム・ベース制御＃
２）を示す制御信号を受取る。捕捉イベント・ロジック
１４Ｂの出力は、転送ゲート１３６に接続される。ＯＲ
ゲート１４６の出力がアクティブになると、捕捉イベン
ト・ロジック１４Ｂは、タイム・ベース制御＃２にした
がって、ＴＣＲ１バスまたはＴＣＲ２バスの現在の値を
捕捉レジスタ１３１にロードさせる。明らかなように、
捕捉イベントは、遷移の検出またはマツチ・イベントの
いずれかによってトリガされる。

ＡＮＤゲート１４７の他方の入力は、ザーじス・プロセ
ッサの制御下にある制御信号ＭＴＳＲＥ［マツチ／遷移
サービス要求イネーブル（Ｈａｔｃｈ／Ｔｒａｎｓｉｔ
ｉｏｎ　５ｅｒｖｉｃｅ　Ｒｅｑｕｅｓｔ　Ｅｎａｂｌ
ｅ）］である。ＡＮＤゲート１４７の出力は、ＴＤＬ［
遷移検出ラッチ（Ｔｒａｎｓｉｔｉｏｎ　Ｄｅｔｅｃｔ
　Ｌａｔｃｈ　）　］と呼ばれる制御信号であり、サー
ビス・プロセッサのブランチＰＬＡに接続されると共に
第２０Ｒゲート１４９の１つの入力を構成する。ＯＲゲ
ート１４９の出力は、図示のチャンネルに対するサービ
ス要求信号であると考えてもよい。

第２ＡＮＤゲート１５１は、マツチ認識ラッチ１５０の
出力に接続された第１人力とＭＴＳＲＥ制御信号に接続
された第２人力を有する。ＡＮＤゲート１５１の出力は
、ＭＲＬ［マツチ認識ラッチ（Ｈａｔｃｈ　Ｒｅｃｏｇ
ｎｉｔｉｏｎ　Ｌａｔｃｈ　）　］と呼ばれる制御信号
を構成しサービス・プロセッサのブランチＰＬＡに接続
されるとともにＯＲゲート１４９の入力でもある。

インバータ１６２は、ＭＴＳＲＥ制御信号に接続された
入力とＯＲゲート１６３の一方の人力に接続された出力
を有する。ＯＲゲート１６３の他方の入力はサービス・
プロセッサからの制御信号であり、７移検出ラッチ１４
５をニグートにする。

ＯＲゲート１６３の出力は、遷移検出ラッチ１４５のク
リアまたはリセット人力に接続される。

ＴＤＬおよびＭＲＬから以外のＯＲゲー１へ１４９に対
する２つの入力は、ポスト・サービス要求ラッチ１５３
およびリンク・サービス要求ラッチ１５４の出力である
。これらはいずれもタイマ・チャンネルのハードウェア
内に物理的に位置していないが、より正確にはスケジュ
ーラ内に位置しているものと考えることができる。ＯＲ
ゲート１４９は、第４Ｄ図のスケジューラ１１２内に位
置していると考えてもよいが、その出力は、このチャン
ネルに対するサービス要求信号である。

第３ＡＮＤゲート１５５は、マツチ認識ラッチ１５０の
入力に接続された出力を有する。ＡＮＤゲート１５５の
第１人力は、インバータ１５６の出力であり、このイン
バータ１５６の人力は遷移検出ラッチ１４５の出力に接
続される。ＡＮＤゲート１５５の第２人力は、マツチ認
識イネーブル・ラッチ１５７の出力であり、このラッチ
はマツチ認識ラッチ１５０の出力とイベント・レジスタ
書込み制御信号に接続された入力を有する。ＥＲ書込み
制御信号は、また転送ゲート１３５を制御する。ＡＮＤ
ゲート１５５の第３人力は、比較器１３３の出力である
。ＡＮＤゲート１５５の第４人力は、ＮＡＮＤゲート１
６０の出力である。

ＮＡＮＤゲート１６０の一方の入力は、マツチ・イネー
ブル・ラッチ１６１の出力である。マツチ・イネーブル
・ラッチ１６１は、１６個全てのタイマ・チャンネルの
間で共有され、いずれかの１つのチャンネル制御ハード
ウェア内に位置しているものとして考えることは適当で
ない。ＮＡＮＤゲート１６０の他方の人力は、図示のチ
ャンネルが現在サービス・プロセッサによってサービス
されていることを示す信号である（すなわち、この信号
は第４Ｂ図のチャンネル・レジスタの復帰化出力から得
られる）。マツチ・イネーブル・ラッチ１６１は、サー
ビス・プロセッサによるいずれかのチャンネルに対する
サービスの開始時点すなわちタイム・スロット境界での
レッド信号によってセットされる。したがって、デフォ
ルト状態とはサービスを受けているチャンネルに対して
マツチが禁止されることである。エン１〜す・ポイント
中のイネーブル・ピッｌ−ｉるいはマイクロプログラム
・カウンタの初期値は、タイム・スロットに対し割当て
られるチャンネルのためのサービス・プログラム用であ
るが、もしそれがセットされているなら、マツチ・イネ
ーブル・ラッチ１６１がクリアされる。マイクロエンジ
ンがアイドル状態であれば、いつもこのマイクロエンジ
ンからのマツチ・イネーブル信号がまた存在し、その結
果、サービス・プロセッサがアイドル状態である間に、
チャンネルの見出しがたまたまチャンネル・レジスタ８
７の内容に対応するチャンネルに一致するために、照合
が偶然に禁止されることはない。

マツチ認識イネーブル・ラッチ１５７とマツチ・イネー
ブル・ラッチ１６１の詳細な機能は、本発明と関係する
範囲で以下さらに説明される。しかし、要約すれば、マ
ツチ・レジスタ１３２がサービス・プロセッサによって
書き込まれるまで、マツチ認識イネーブル・ラッチ１５
７は次の照合を無視することによって単のマツチ・レジ
スタ値に対する複数の照合を防ぐ動作を行ない、そして
もしそのような照合が実行中のプリミティブによって特
にイネーブルされないなら、マツチ・イネプル・ラッチ
１６１は現在サービス中のチャンネル上に照合が発生す
るのを無効にするように動作する。

説明の行なわれているチャンネル・ハードウェアの重要
な特徴は、比較器１３３の性質である。

上述したように、これは同等以上比較器である。

この論理的な機能は、正の整数の組のような一連の無限
数の概念で容易に理解することができるが、しかし有限
の長さの７リーランニング・カウンタＢ を使用することによって示されるモジュロ演算との関係
ではそれほど明確ではない。ＴＣＰは両方とも独自クロ
ックであるかのように、時間をカウントする。これらの
クロックの周期は、それらのクロック入力の周波数によ
って決まるが、しかしいずれも好適な実施例では２１６
の異なった状態を有している。これらの状態は００００
（１６進法）からＦＦＦＦ　（’＋６進法）にわたって
いる。いずれのカウンタも、ＦＦＦＦ　（１６進法）の
カウントからインクリメントされた場合、ｏｏｏ。

（１６進法）に単純に進む。特定のマツチ・レジスタの
値が現在のＴＣＰの値（クロックの手の前方）を超える
かどうかまたは現在のＴ　ＣＰの値（クロックの手の後
方）未満であるかどうかを判定しようとする場合、概念
上の困難か発生するが、その理由は、いずれの場合でも
、ＴＣＰの値（クロックの手）が最終的にマツチ・レジ
スタの値に追い付きこれを通過するからである。

比較器１３３に対して選ばれた同等以上という定義は下
記の通りである。クロックの手が回るに連れてこの手の
直ぐ前にあるクロックの面の半分は、現在の時間より進
んでいると定義され、このタロツクの面の他の半分は、
現在の時間よりも遅れていると定義される。さらに正確
にいえば、もしマツチ・レジスタの値が選択された丁Ｃ
Ｒの値に対して８０００（１６進）以下の負でない１６
進数値を加えることによって得ることができれば（この
加算は、通常のモジュロＦＦＦＦプラス１（１６進）演
算にしたがって行われる）、そのときこの選択されたＴ
ＣＰの値はマツチ・レジスタの値と同等以上ではないと
いわれる。この関係が真である限り、比較器１３３は出
力を発生しない。

もしこの関係が真でなければ、この選択されたＴＣＰの
値はマツチ・レジスタの値に対して同等以上であるとい
われ、比較器１３３はその出力をアサートする。もしマ
ツチ・レジスタの値がマツチ・レジスタ１３２に書込ま
れ、この選択されたＴＣＰの値が既にマツチ・レジスタ
の値に対して同等以上であれば、比較器１３３は直ちに
その出力をアサートする。このことは重要であり、その
結果、ピン１４０からの出力は照合機能にＪ、って１〜
リガされるべきてあり、サービス・プロセッサが比較値
マツチ・レジスタ１３２に「非常に遅くなってから」書
込んだために「失われる」か、ピン１４０からの出力は
遅れて実行され、完全に失われるわけではない。

従来技術のタイマは、−殻内に同等な比較器を使用し、
その結果、このタイマを使用覆るために書込まれたソフ
トウェアは照合値を書込む前に、ＴＣＲ値が大き過ぎな
いかを先ずヂエツクしなければならない。本発明による
タイマ・チャンネルの上述した機能性はこの問題を緩和
している。

上述した同等以上の比較機能を８０００　（１６進）以
外の値で定義することが可能である。この数字は、８０
００（１６進）が使用している１６ビツトカウンタのＦ
ＦＦＦ（１６進）の全体の幅の１／２であるためにこの
好適な実施例で選ばれている。これによって、ＴＣＰの
全範囲の半分に等しいナイスの「窓」が効率的に生みだ
され、照合値が即時の出力を導出しないでＴＣＰへ書き
込よれる所定の用途に対して選択された特定の数は、使
用されているカウンタの全範囲と所望の窓のサイズによ
って決まる。

（以下余白） 本発明の原理は、第４図、特に第４Ｂ図を参照すること
によって最も良く理解されるが、この第４Ｂ図は実行ユ
ニットとよばれるサービス・プロセッサの部分を示′？
ｌｏ本発明と最も密接に関連する好適な実施例であるサ
ービス・プロセッサのこれらの能力は、マイクロコード
の実行を中断することなく現在サービスを受けているチ
ャンネルを変更する能力（チャンネル変更特性）、他の
チＶンネルに対するサービスのスゲ−ジュールを立てる
ための特別なタイプのサービス要求を発生ずる能力（チ
ャンネル・リンク特性）および参照されるチャンネルが
絶対チャンネル数によるのではなくむしろ、現在のチＶ
ンネルに対して相対的に特定される「相対モード」でこ
れらおよびその他の機能を実行する能力（チャンネル相
対モード特性）である。

通常の動作モードであると考えられる場合、サービス・
プロセッサは、スゲ”ジューラ１１２によって決められ
たシーケンスで同時に１６個のチャンネルに対してサー
ビスを行う。サービス・プロセッサが現在のチャンネル
と関連するマイクロコード・プログラムの実行を終了す
ると、マイクロ命令復帰ロジック３９の出力がこの事実
をスケジューラ１１２に指示する。スケジューラ１１２
は、サービスを行うべき次のチャンネルを特定する４ビ
ツトの値を線８６上に置くことによって応答する。この
値は、マルチプレクサ８５を経由してチャンネル・レジ
スタ８７に記憶される。同時に、サービス・プロセッサ
は、新しいチャンネルに対してサービスを実行するため
にプリミティブの最初のマイクロ命令の位置を決定する
ため使用するべきエントリー・ポイントまたはスタート
・アドレスを決定する。−度このエントリ・ポイントが
決められると、サービス・プロセッサは、所望のプリミ
ティブの実行を開始する。

いずれのチャンネルが現在サービスを受けているかを決
定するのは、チャンネル・レジスタ８７の内容である。

チャンネル・レジスタ８７の内容は、線８９を介してチ
ャンネル制御ハードウェアの制御ロジック１０’ｌに与
えられる。この値は復号され、サービス・プロセッサか
ら受取られた制御信号によって１６個のチャンネルの内
のいずれが動作されているかを識別するために使用され
る。

チャンネル・レジスタ８７の内容は、また線２００を介
して、マルチプレクサ７９に与えられ、パラメータＲＡ
Ｍ１１４のためのアドレスの一部を形成づう。これによ
って、パラメータＲＡＭ１１４の内容が１６個の部分に
論理的に分割され、これらの部分の各々は１６個のタイ
マ・チャンネルの１つと関連する機構が提供される。パ
ラメタＲＡＭ１１４は、第２Ｂ図を参照して上述したチ
ャンネル・パラメータ・レジスタに対応する。

上述のチャンネル変更特性とリンク・チャンネル特性は
、ある種のタイミングの問題を解決するためには、協力
する形で２つ以上のチャンネル資源を利用する必要があ
るという認識から生まれたものである。例えば多くの他
のチャンネルにマツチ・イベントを設けて、１つのチャ
ンネルで発生している捕捉イベントに応答することか望
ましいかもしれない。従って、捕捉の発生したチャンネ
ルに対するサービス・プログラムは、直接的または間接
的にこれらの他のチャンネルに対する影響を持つことが
できなければならない。

チャンネル変更特性によって、サービス・プロセッサに
よって実行されているサービス・プログラムがこのプロ
グラムの実行を中断することなく、サービスを受けてい
るチャンネルの数を直接的に変更することのできる機構
が提供される。この機構は、マルチプレクサ８５とＡバ
ス６０に対する接続を含む。マルチプレクサ８５は、マ
イクロ命令復帰ロジック３９の出力によって制御される
が、チャンネル・レジスタ８７にＡバス６０の１６ビツ
トの内の４ビツトから取出された値をロートすることが
できる。この値の発生源は、これからデータをＡバス６
０に置くことのできるいずれの発生源であってもよい。

したがって、チャンネル・レジスタ８７に新しい値をロ
ードすることによって、サービスを受けているチャンネ
ルの見出しを直接変更する命令をマイクロプログラム中
に含めてもよい。マイクロ命令のシーケンス中における
中断は不必要である。チャンネルの変更を実行するマイ
クロ命令に続いて、全ての制御信号は古いチャンネルで
はなくて新しいチャンネルに向けられ、パラメータＲＡ
Ｍ１１４に対するアクセスは新しいチャンネルと関連す
るその中のロクーーションをアクセスする。

チャンネル・リンク特性によって、１つのチャンネルか
らのサービス要求に応答して実行されているマイクロプ
ログラムが、現在のチャンネルを含む１６個のチャンネ
ルのいずれに対してもサービス要求を発生する能力が与
えられる。この特性の実行は、リンク・レジスタ８８と
Ａバス６０およびスケジューラ１１２への接続を含む。

上述したチャンネル変更特性の場合と同じように、サー
ビス・プロセッサによって実行可能である１つ以上のマ
イクロ命令は、リンク・レジスタ８８にＡバス６０から
得られた値をロードする効果を有している。１つのチャ
ンネルに対するリンク・サービスの要求のスケジュール
を立てるため、マイクロプログラムは、勿論Ａバス６０
の適当などットに所望の値を先ず設定した後、これらの
命令の１つを単に実行する。この値はリンク・レジスタ
８８からデコーダ８９およびこれによって線９０を介し
てスケジューラ１１２に供給され、そしてスケジューラ
１１２によって他の全てのサービスに対する要求と同じ
ように取扱われる。上述したように、リンク・レジスタ
８８はまたマイクロエンジンに接続される。リンク・サ
ービス要求の結果として、チャンネルがサービスに対す
る計画を立てたという事実は、エントリ・ポイント選択
過程の一部として使用されるチャンネル条件の１つであ
り、またブランチＰＬＡ４１に対して有効なブランチ条
件である。上述したチャンネル変更特性の場合と同様に
、リンク・レジスタ８８にロードされる値の発生源は、
これからデータをＡバス６０に置くことのできる発生源
であればどれであってもよい。

チャンネル・リンク特性の特定の用途によって、マイク
ロ命令の特定の長いシーケンスがいくつかのより短いシ
ーケンスに分割される。このシーケンスは現在動作して
いる同一のチャンネルに対してリンク・サービス要求を
発生させ、次に終了させることができる。チャンネルの
スケジュールがサービスに対して再度立てられると、マ
イクロプログラムは継続する。この機構によって、長い
マイクロ命令のシーケンスが同時に実行されるなら、チ
ャンネルが要求するよりも早く他のチャンネルにサービ
スを要求することを認めるであろう。

チャンネル相対モード特性は２つの面がもち、その第１
はチャンネル変更とリンク特性との両方を相対モードで
実行する能力である。換言ずれば、Ａバス６０からチャ
ンネル・レジスタ８７またはリンク・レジスタ８８のど
ちらかにロードされた値は、オフセット値を加えること
によってチャンネル・レジスタ８７内の現在値から求め
られてもよい。サービス・プロセッサによって実行可能
な少なくとも１つのマイクロ命令には、チャンネル・レ
ジスタ８７の内容が線２０１を介して△バス６０に与え
られることを命令するコードが含まれている。−度この
値がＡバス６０上に与えられると、これはＡＵ７１によ
って処理することが可能である。代表的な例では、即時
ビット領域（すなわち、マイクロ命令自身の一部）の内
容がチャンネル・レジスタ８７から得られた値に加えら
れ、その結果は、Ａバス６０に戻される。この処理され
た値は、次に上述したようにチャンネル・レジスタ８７
またはリンク・レジスタ８８のいずれかにロードされる
ことが可能でおる。明らかなように、このことは、現在
のチャンネルに対し絶対的ではなく相対的に特定された
「目標」チャンネルへチャンネル変更またはチャンネル
・リンク機能のいずれかを実行する効果を有する。この
相対モードでチャンネル変更とチャンネル・リンク機能
とを実行する能力は、サービス・プロセッサによる実行
のために書かれたマイクロ命令の柔軟性を飛躍的に増加
させる。そのマイクロプログラムは、いずれの特定のチ
ャンネルまたはチャンネル群からも独立して書かれるこ
とができる。例えば、もし４つの隣接するチャンネル群
がそれらの間でチャンネル変更またはリンクのいずれか
を行いながら、エンジン制御装置の点火タイミング用に
使用されるのであれば、そのマイクロ・コードは、いず
れのチャンネル群が使用されようとこれから独立して書
くことができる。

尚、相対モードで使用された場合、チャンネルリンク特
性は、長いマイクロ命令のシーケンスを非常に使用しや
すくするため分割する機構として上述の自己リンク特性
を利用するが、この理由は、マイクロコードがリンクを
形成するのに絶対チャンネル番号を「認識する」必要か
ないからである。

相対モードの第２の面は、相対的な形で、パラメータＲ
ＡＭ１１４に対してアドレスを発生する能力、すなわち
、チャンネル・レジスタ８７の現在の内容に基づいて発
生する能力である。マルチプレクサ７９は、マイクロコ
ードの制御下でその種々の入力を選択し、パラメータＲ
ＡＭ１１４をアドレスするために使用するレジスタ８０
に設定する７ビツトのアドレスを発生する。このアドレ
スは、マイクロ命令復号ロジック３９の出力から得られ
る単一の７ビツト領域によって構成されることが可能で
あり、これはマイクロ命令自身内では単に１ビツト領域
であった。このようなアドレスは、パラメータＲＡＭＩ
　１４内のいずれのロケーションをもアクセスすること
ができる。このようなアドレスは、そのパラメータ・レ
ジスタがアドレスされるチャンネルがマイクロ命令内の
即時フィールドの値によって固定されるという意味で絶
対的である。

マルチプレクサ７９によって発生されるアドレスは、ま
たマイクロ命令復帰ロジック３９の出力から得られた３
ビツト領域とチャンネル・レジスタ８７から得られる４
ビツト領域とを結合し構成することもできる。この場合
、アドレスは、パラ）（−タＲＡＭ１１４内の６個のパ
ラメータ・レジスタの１つをアクセスするのに限定され
、それらのパラメータ・レジスタは現在サービスを受け
ているチャンネルと関連し、また３個のビット領域によ
って特定される特定のレジスタと関連する。

このタイプのアドレスは相対的であるが、その理由は、
６個の可能なパラメータ・レジスタの内の特定のレジス
タが、チャンネル・レジスタ８７によって供給されるチ
ャンネルの見出しと共にマイクロ命令自身の中で特定さ
れる必要があるからである。従って、マイクロコードは
特定の値を得るために、例えばどれがパラメータ・レジ
スタ番号３をアクセスするのかを書き込まれ、このコー
ドは変更なしにどのチャンネル上においても実行１−る
ことかできる。

マルチプレクサ７９から発生するアドレスは、４ビツト
のチャンネル・レジスタ領域とマルチプレクサ４０の出
力から得られる３ビツト領域との結合によっても構成す
ることができる。この七ドは、パラメータをパラメータ
・プリロード・レジスタ７５へ前もってロードするため
の各シーケンスの最初のマイクロ命令の間でのみ使用さ
れ、ここではこれ以上関係がない。

マルチプレクサ７９から発生するアドレスは、ＤＩＯＢ
レジスタ７８から得られる７ビツトを選択することによ
っても得ることができる。パラメータＲＡＭ１１４をア
ドレスするこのモードを使用するためには、先ずアドレ
スを計算してこれをＤＩＯＢレジスタ７８に設定する。

これは、先ずチャンネル・レジスタ８７の内容をＡバス
６０上に置き、次いでその値にＢパス６１を介してまた
はその他の発生源から即時データとして得られたチャン
ネル・オフセットを加算する動作を行ない、次にその結
果をＤＩＯＢレジスタ７８に与えることによって達成さ
れる。次に、この値はマルチプレクサ７９によって選択
される。この方法によって得られたアドレスは、マイク
ロコードがパラメータのアクセスされているチャンネル
の見出しについて特定されていないという意味でまた相
対的である。例えば、現在のチャンネルとして識別され
ているチＶンネルのパラメータ・レジスタ番号３にプラ
ス２されたチャンネルをアクセスするべきであると指定
することができる。このコードもまたいずれのチャンネ
ル上においても実行することが可能である。

明らかなように、パラメータＲＡＭ１１４に対するチャ
ンネル・相対アドレシングを用意することによって、サ
ービス・プロセッサの適応性が大幅に拡張される。例え
ば、上に示した点火タイミングの場合、イベン１〜のタ
イミングを削算するのに使用するパラメータとして、１
つのチャンネルにおいて発生した結果を他のチャンネル
に使用することか望ましい。このことは、チャンネル相
対アドレスを使用しないで行うことができるでおろうが
、その結果前られるマイクロプログラムは、１６個のヂ
レンネル中の特定のチャンネルで動作することが強制さ
れる。チャンネル相対アドレスを使用すると、マイクロ
プログラムは、いずれのチャンネルが使用されようとそ
れから独立して書くことができる。

（発明の効果） 本発明は、マルチ・ヂＶンネル・タイマ・システムに特
に使用するのに適したサービス・プロセッサを提供する
が、同様に仙の環境で使用することも可能である。この
プロセッサは、タイマ・チャンネルのような複数の独立
した動作ユニットに対してサービスを行うことができる
。このザービス・プロセッサは、複雑な問題を解決する
ため、整合性のある形で動作ユニットのグループを使用
するプログラムを作成するための強力な能力を提供する
。

本発明は、好適な実施例を参照して示され、説明された
が、これに対する種々の変形と変更が当業者にとって明
らかであり、それらは本発明の精神と範囲内のものであ
る。

【図面の簡単な説明】

第１図は、シングルチップ・マイクロコンピュータのブ
ロック図であり、この一部が本発明の好適な実施例であ
る。 第２Ａ図−第２Ｂ図は、本発明の好適な実施例を構成す
るタイマのメモリ・マツプを示す図である。 第３図は、好適な実施例のタイマの主要要素を示すブロ
ック図である。 第４Ａ図−第４Ｄ図は、好適な実施例のタイマの構造を
示す詳細ブロック図である。 第５図は、好適な実施例によるタイマ・チャンネルの構
造を示す詳細ブロック図である。 １０・・・マイク］］コンピュータ、１３・・・シリア
ル・インターフェース、１２・・・ＩＭＢ、１４・・・
記憶装置、１５・・・タイマ、１６・・・シリアル・イ
ンテグレーション・モジュール、２０・・・サービス・
プロセッリ−、チャンネル・・・２１ａ−２１ｐ、２３
・・パ量ナーヒ′ス・バス、２４・・・イベント・レジ
スタ・バス、２４．２５・・・タイマ・レジスタ・カウ
ント・バス

Claims (1)

1. 【特許請求の範囲】 １、複数の動作ユニットをサービスするプロセッサであ
   つて： 命令を実行する実行手段であつて、前記各命令の実行に
   応答して制御信号を発生する前記実行手段； 前記実行手段から前記制御信号を受け、前記制御信号を
   前記複数の動作ユニットの１つに与える制御手段； 前記複数の動作ユニットの前記ユニットを示す値を記憶
   する第１レジスタ手段；および 前記複数の動作ユニットに接続され、そこからサービス
   要求を受け、前記第１レジスタ手段に複数の値を記憶さ
   せるスケジューラ手段によって構成され、 前記実行手段は前記命令の少なくとも１つに応答して前
   記第１レジスタ手段に１つの値を記憶することを特徴と
   するプロセッサ。 ２、請求項１記載のプロセッサであって： 前記複数の動作ユニットの１つを示す値を記憶する第２
   レジスタ手段によつてさらに構成され、前記実行手段は
   前記命令の少なくとも１つに応答して前記第２レジスタ
   手段に値を記憶し、前記スケジューラ手段は前記第２レ
   ジスタ手段に記憶された前記値に応答することを特徴と
   するプロセッサ。 ３、請求項１記載のプロセッサであつて： データを記憶する第１記憶手段によってさらに構成され
   、前記記憶手段は前記実行手段によってアドレス可能で
   あり、前記実行手段は前記命令の少なくとも１つに応答
   して、前記第１レジスタ手段に記憶された前記値から求
   められた前記第１記憶手段に対するアドレスを発生させ
   ることを特徴とするプロセッサ。 ４、請求項３記載のプロセッサであつて： 前記実行手段は、前記命令の少なくとも１つに応答し、
   別の値を前記第１レジスタ手段に記憶された前記値と結
   合することによつて、前記第１レジスタ手段に記憶され
   ている前記値から求められる前記第１記憶手段に対する
   アドレスを発生することを特徴とするプロセッサ。 ５、請求項４記載のプロセッサであって： 前記実行手段は、さらに前記命令の少なくとも１つに応
   答し、オフセット値を前記第１レジスタ手段に記憶され
   た前記値に加算することによつて前記第１レジスタ手段
   に記憶された前記値から求められる前記第１記憶手段に
   対するアドレスを発生させることを特徴とするプロセッ
   サ。 ６、複数の動作ユニットをサービスするプロセッサであ
   つて： 命令を実行する実行手段であって、前記各命令の実行に
   応答して制御信号を発生する前記実行手段； 前記実行手段から前記制御信号を受け、前記制御信号を
   前記複数の動作ユニットの１つに与える制御手段； 前記複数の動作ユニットの前記ユニットを選択する選択
   手段； 前記複数の動作ユニットの１つを示す値を記憶するリン
   ク・レジスタ手段；および 前記複数の動作ユニットに接続され、そこからサービス
   要求を受け、前記選択手段を動作させ、また前記リンク
   ・レジスタ手段に記憶された前記値に応答して前記選択
   手段を動作させるスケジューラ手段によつて構成され、 前記実行手段が前記命令の少なくとも１つに応答して前
   記リンク・レジスタ手段に１つの値を記憶することを特
   徴とするプロセッサ。 ７、請求項６記載のプロセッサであつて、前記選択手段
   はさらに： 前記選択手段によって現在選択されている前記複数の動
   作ユニットの前記ユニットを示す値を記憶するレジスタ
   手段であって、前記実行手段と前記スケジューラ手段は
   いずれも前記レジスタ手段内に複数の値を記憶すること
   ができることを特徴とするプロセッサ。 ８、請求項７記載のプロセッサであつて： データを記憶するための第１記憶手段によってさらに構
   成され、前記記憶手段は前記実行手段によつてアドレス
   可能であり、前記実行手段は前記命令の少なくとも１つ
   に応答して、前記レジスタ手段に記憶された前記値から
   求められた前記第１記憶手段に対するアドレスを発生さ
   せることを特徴とするプロセッサ。 ９、請求項８記載のプロセッサであつて： 前記実行手段は、前記命令の少なくとも１つに応答し、
   別の値を前記レジスタ手段に記憶された前記値と結合す
   ることによつて、前記レジスタ手段に記憶されている前
   記値から求められる前記第１記憶手段に対するアドレス
   を発生することを特徴とするプロセッサ。 １０、請求項８記載のプロセッサであって：前記実行手
   段は、さらに前記命令の少なくとも１つに応答し、オフ
   セット値を前記レジスタ手段に記憶された前記値に加算
   することによって前記レジスタ手段に記憶された前記値
   から求められる前記第１記憶手段に対するアドレスを発
   生させることを特徴とするプロセッサ。 １１、複数の動作ユニットをサービスするプロセッサで
   あつて： 命令を実行する実行手段であつて、前記各命令の実行に
   応答して制御信号を発生する前記実行手段； 前記実行手段から前記制御信号を受け、前記制御信号を
   前記複数の動作ユニットの１つに与える制御手段； 前記複数の動作ユニットの前記ユニットを選択する選択
   手段； データを記憶する記憶手段であつて、前記記憶手段は前
   記複数の動作ユニットと等しい数の複数の部分に論理的
   に分割され、前記各部分は前記複数の動作ユニットの１
   つに対応する前記記憶手段；および 前記複数の動作ユニットに接続され、そこからサービス
   要求を受け、前記選択手段を動作させるスケジューラ手
   段によって構成され、 前記実行手段は前記選択手段の出力に応答して前記選択
   手段の前記出力から求められた前記記憶手段へアドレス
   を発生させることを特徴とするプロセッサ。 １２、請求項１１記載のプロセッサであつて：前記選択
   手段は前記複数の動作ユニットの前記ユニットを示す値
   を記憶するレジスタ手段によつてさらに構成され； 前記実行手段は他の値を前記レジスタ手段に記憶された
   前記値と結合することによつて前記レジスタ手段に記憶
   された前記値から前記アドレスを求めることを特徴とす
   るプロセッサ。 １３、請求項１１記載のプロセッサであつて：前記選択
   手段は前記複数の動作ユニットの前記ユニットを示す値
   を記憶するレジスタ手段によってさらに構成され； 前記実行手段はオフセット値を前記レジスタ手段に記憶
   された前記値に加算することによって前記レジスタ手段
   に記憶された前記値から前記アドレスを求めることを特
   徴とするプロセッサ。 １４、請求項１１記載のプロセッサであつて：前記実行
   手段の制御下で、前記複数の動作ユニットの１つを示す
   値を記憶するリンク・レジスタ手段によつてさらに構成
   され、前記スケジューラ手段は前記リンク・レジスタ手
   段に記憶された前記値に応答して前記選択手段を動作さ
   せることを特徴とするプロセッサ。