JPH0612503B2 - チャンネル間の通信機能を有する専用サービス・プロセッサ - Google Patents

Description

【発明の詳細な説明】 （関連出願） 本出願は、全て本出願と同日に出願された下記の出願と
関連する。

日本特許出願番号：特願平１−２１０８２７、発明の名
称「多重タイマ基準機能を有するタイマ」（対応米国特
許番号第４，９４２，５２２号） 日本特許出願番号：特願平１−２１０８２８、発明の名
称「多重チャンネルおよび専用サービス・プロセッサを
有する集積回路タイマ」（対応米国特許番号第４，９２
６，３１９号） 日本特許出願番号：特願平１−２１０８２９、発明の名
称「複数チャンネル・タイマ・システムに使用するタイ
マ・チャンネル」（対応米国特許番号第４，９５２，３
６７９号） 日本特許出願番号：特願平１−２１０８３０、発明の名
称「マッチ認識特性を持つタイマ・チャンネル」（対応
米国特許番号第５，０４２，００５号） （産業上の利用分野） 本発明は、一般的にチャンネル間通信機能を有する専用
サービス・プロセッサに関する。さらに詳しくは、本発
明は、複数の各チャンルに対して順次サービスを行い、
チャンネル間での相互依存性を発揮するように設計され
たプロセッサに関する。

（従来の技術および発明が解決しようとする課題） 本発明は、集積回路マイクロコンピュータのタイマ・サ
ブシステムに関連して開示される。タイマ・サブシステ
ムは、複数のチャンネルを有し、これらのチャンネルの
各々は、タイミングに関する幾つかの動作を実行するこ
とができる。マイクロ・プログラム可能な単一のサービ
ス・プロセッサは、このようなマイクロコンピュータで
一般的に要求される種々のタイミング機能を実行するた
め、各チャンネルの能力を補足するのに必要な処理能力
を専ら供給する。このようなサービス・プロセッサのア
ーキテクチャにおけるある機能は、複雑なタイミング機
能を実行するために個々のタイマ・チャンネルを使用す
るシステムのユーザの能力に関連して、重要な特徴が提
供される。さらに、このプロセッサのアーキテクチャの
ある機能によって、サービス・プロセッサによる実行用
のマイクロプログラム、すなわち「プリミティブ」を作
成する労力を実質的に軽減させる。

マイクロコンピュータのタイマ・サブシステムに必要と
されるタイミング機能の例として、自動車エンジンにお
ける点火プラグの点火タイミングおよび燃料噴射のタイ
ミング並びにカメラのシャッタ動作のタイミングが含ま
れる。これらの用途およびその他の多くの用途は、タイ
マ・サブシステムが外部イベントの発生に応答して、何
時他のイベントをトリガし、次に適当なタイミングで何
時第２のイベントをトリガするかを決定するため、１つ
以上の計算を実行することを必要とする。

従来技術によるマイクロコンピュータ用のタイマ・サブ
システムは、タイマ・サブシステムの動作に必要な全て
の計算を実行するのに必要な処理能力をホスト・マイク
ロコンピュータに依存している。汎用コンピュータであ
るこのホスト・マイクロコンピュータは、一般にタイマ
のようなサブシステムの要求に対して効率的にサービス
を行うように特別な設計がなされていない。本発明の好
適な実施例は、マイクロコンピュータに関連する「分散
知能」を応用した１つの例である。即ち、ある程度の局
部的処理能力を有するマイクロコンピュータ・サブシス
テムは、ホスト・プロセッサにより高いレベルの処理タ
スクに専念させることができる。

（課題を解決するための手段） したがって、本発明の１つの目的は、改良したサービス
・プロセッサを提供することである。

本発明のこの目的およびその他の目的と効果は複数の動
作ユニットに対してサービスを行うプロセッサによって
提供され、このプロセッサは、命令を実行する実行手段
であって、前記命令の各々の実行に応答して制御信号を
発生する前記実行手段、前記実行手段から前記制御信号
を受取り、前記制御信号を前記複数の動作装置の１つに
与える制御手段、前記複数の動作装置の１つを示す値を
記憶する第１レジスタ手段、および前記複数の動作ユニ
ットに接続され、これらの動作ユニットからサービス要
求を受取り、前記第１レジスタ手段に複数の値を記憶す
るスケジューラ手段によって構成される。

本発明のこれらの目的およびその他の目的と特徴は、図
面と共に下記の詳細な説明から明らかとなろう。

（実施例） 「アサート(assert)」「ニゲート(negate)」という用語
およびこれらの用語の種々の文法的な形態が、「アクテ
ィブＨ」と「アクティブＬ」という論理信号を混合して
取扱う場合の混乱を回避するため、ここで使用される。
「アサート」は論理信号またはレジスタ・ビットをその
アクテブな状態に、または理論的に真の状態に置くため
に使用される。「ニゲート」は論理信号またはレジスタ
ビットをその非アクテブの状態即ち論理的に偽りの状態
に置くために使用される。

第１図は、マイクロコンピュータを示しその一部が本発
明の好適な実施例である。マイクロコンピュータ１０
は、単一の集積回路として製作されることを意図し、中
央処理装置（ＣＰＵ）１１、内部モジュール・バス（Ｉ
ＭＢ）１２、シリアル・インターフェース１３、メモリ
・モジュール１４、タイマ１５およびシステム・インテ
グレーション・モジュール（ＳＩＭ）１６によって構成
される。ＣＰＵ１１、シリアル・インターフェース１３
・メモリ１４、タイマ１５およびＳＩＭ１６の各々は、
アドレス、データおよび制御情報を交換する目的のた
め、ＩＭＢ１２と双方向に接続される。さらに、タイマ
１５はエミュレーション・バス１７によってメモリ１４
に双方向に接続されるが、その目的は以下の議論によっ
てさらに明確となるであろう。

シリアル・インターフェース１３とタイマ１５は、各々
マイクロコンピュータ１０の外部デバイスと通信を行う
ため多数のピンまたはコネクタに接続される。さらに、
ＳＩＭ１６は、外部バスを構成する多数のピンに接続さ
れる。

タイマ１５は、本発明の好適な実施例を構成するが、比
較的自立的なモジュールである。タイマ１５の目的は、
できるだけＣＰＵ１１の介在を少なくして、マイクロコ
ンピュータ１０の要求するタイミング・タスクの全てを
実行することである。マイクロコンピュータ１０によっ
て要求される可能性のあるタイミング・タスクの例に
は、自動車エンジンの点火および燃料噴射タイミング、
電子カメラのシャッタのタイミング等がある。本発明の
好適な実施例は、タイマ１５をマイクロコンピュータと
関連させているが、説明される原理はスタンド・アロー
ン(stand-alone)型のタイマ・モジュールに対する関係
をも含めて、その他の関係に対しても容易に適用するこ
とが可能である。

タイマ１５は、２つのクロック・ソースからのクロック
を基準として使用することができる。両方のクロック・
ソースは、タイマ・カウント・レジスタ♯１（ＴＣＲ
１）とタイマ・カウント・レジスタ♯２（ＴＣＲ２）と
それぞれ呼ぶフリー・ランニング(free-running)カウン
タ・レジスタの形態をとる。ＴＣＲ１は、マイクロコン
ピュータ１０のシステム・クロックと関連する内部クロ
ック・ソースによってクロックされる。ＴＣＲ２は、ピ
ンからマイクロコンピュータ１０に供給される外部ソー
スまたは外部ソース・ピンに現われる信号によってゲー
トされる内部ソースのいずれかによってクロックされ
る。

この好適な実施例では、タイマ１５は１６個のタイマ
「チャンネル」を有し、これらの各々はそれ自身のピン
を有している。タイマ・イベントの２つの基本的なタイ
プは、好適な実施例のシステムから理解されるようにマ
ッチ・イベントと捕捉イベントである。マッチン・イベ
ントは基本的に出力機能であり、捕捉イベントは基本的
に入力機能である。マッチ・イベントは、２つのタイマ
・カウント・レジスタの一方のカウント値が選択された
タイマ・チャンネルの一方のレジスタに記憶されている
値と所定の関係を有する場合に発生する。捕捉イベント
は、予め定義された遷移がタイマ・チャンネルと関連す
るピンにおいて検出され、タイマ・カウント・レジスタ
の１つの瞬間的なカウントの「捕捉」をそのタイマ・チ
ャンネルのレジスタにトリガする場合に発生する。種々
のタイマ・チャンネルの機能の詳細はさらに下記で説明
する。

ＣＰＵ１１は、「ホスト」ＣＰＵと呼ぶ場合がある。こ
れとの関連でタイマ１５は、ＣＰＵ１１に制御されて動
作し、このタイマ１５の一定のイニシャライゼーション
およびその他の機能はＣＰＵ１１によって行われる。ホ
ストＣＰＵは、この好適な実施例では、タイマ１５と同
様に同じ集積回路上に設けられているが、本発明の原理
を実行するためにこれが要求されている訳ではない。

タイマ１５の一定の機能は、ＩＭＢ１２の信号と機能の
詳細を参照することによってのみ明確に理解することが
できる。したがって、下記の第１表はＩＭＢ１２のこれ
らの機能を要約している。ＩＭＢ１２は、周知のマイク
ロプロセッサおよび本発明の譲受人から入手可能である
マイクロコンピュータのバスと多くの点で類似し、これ
との関係で最もよく理解することのできる。表における
信号の方向はタイマ１５内のそれらの機能に関連して定
義される。

「方向」の欄でアスタリスク（＊）を付けたＩＭＢの信
号は、タイマ１５によって使用されない。以下で説明す
るように、タイマ１５はＩＭＢに対してスレーブ・オン
リ・インターフェースを有し、したがって一定の信号を
使用することを要求しない。

マイクロコンピュータ１０のその他の一定の機能は、同
時係属中の米国特許出願第１１５，４７９号の主題であ
る。そこで特許の請求をしている発明は、好適な実施例
の共通な関係を除いて、本発明とは関係がない。

ＣＰＵ１１から見れば、タイマ１５はＣＰＵ１１のメモ
リマップ内の多数のロケーションとして存在している。
すなわち、ＣＰＵ１１は、これらのメモリ・ロケーショ
ンに位置しているタイマ・レジスタに読出し、書込みを
行うことによって、排他的ではないが、主としてタイマ
１５と相互作用を行う。第２Ａ図および第２Ｂ図は、タ
イマ・レジスタのローケーションと名称を示す。アドレ
スは１６進の形で示され、ファンクション・コードビッ
トは２進の形で示されている。これらのレジスタのいく
つかは下記でさらに詳しく説明するが、以下の説明はそ
の各々の機能を要約している。なお、下記の簡単な説明
は、ホストＣＰＵの立場から見たものである。タイマ１
５による種々のタイマ・レジスタに対するアクセスは、
下記の説明に含まれていない。本発明に関連のある部分
の詳細は後に説明する。

ＣＰＵ１１のスーパバイザ・アドレス・スペース内に専
ら存在するモジュール・コンフィギュレーション・レジ
スタ（ファンクション・コード・ビット１０１によって
示される）は、タイマ１５に一定の属性を規定する６ビ
ット領域を有している。これらの属性は、割込みアービ
トレイションＩＤ、一定の他のレジスタのスーパーバイ
ザ／ユーザ・アドレス空間ロケーション、停止条件フラ
グ、停止制御ビット，ＴＣＲ２ソース制御ビット、エミ
ュレーション・モード制御ビット、ＴＣＲ１プリスケー
ラ(pre-scaler)制御ビット、およびＴＣＲ２プリスケー
ラ制御ビットである。

モジュール・テスト・レジスタは、本発明と関係しない
タイマ１５のテスト・モードの局面を制御するビット領
域を有している。

開発支援制御レジスタは、タイマ１５とＣＰＵ１１の開
発支援機能との相互作用を決定する多数のビット領域を
有している。同様に、開発支援ステータス・レジスタ
は、これらの開発支援機能に対してタイマ１５のスーテ
タスとのみ関連している。これらの機能は、本発明とは
関係していない。ＣＰＵ１１の開発支援機能の詳細は、
上述の米国特許出願第１１５，４７９号に開示されてい
る。

割込みレジスタは、２つのビット領域を有し、ＣＰＵ１
１に対してタイマ１５によって発生される２つの割込み
機能を決める。一方の領域は、タイマ１５によって発生
される全ての割込みに対する割込みベクトルの最上位４
ビットを規定する。他方のビット領域は、タイマ１５に
よって発生される全ての割込みに対する優先順位を規定
する。このビット領域をタイマ１５からの全ての割込み
を不能にするようにセットし、タイマ１５からの割込み
がＣＰＵ１１に対して最高の優先順位となるようにこの
ビット領域をセットし、すなわちノンマスカブル割込、
かつこのビット領域をこれらの両極端の間の種々のレベ
ルに設定することが可能である。周知のように、割込み
優先権は、ＣＰＵ１１によって使用され、他の割込みソ
ースに対してタイマ割込みの相対的な優先権を決める。

位相割込みイネーブル・レジスタは、１６個の１ビット
の領域を有し、１つの領域はタイマ１５の１６個の「チ
ャンネル」の各々に対応する。各ビット領域は、その状
態によって、このビット領域と関連するチャンネルに対
するサービスを行いながら、タイマ１５のサービス・プ
ロセッサによる割込みの発生を可能または不能にする
（以下の第３図の議論を参照のこと）。

４つにチャンネル・プリミティブ選択レジスタは、１６
個の４ビット領域を有し、タイマ１５内のサービス・プ
ロセッサが特定のチャンネルに対してサービスを行って
いる場合、１６個の可能なプリミティブまたはタイマ・
プログラムのいずれがこのサービス・プロセッサによっ
て実行されるべきであるかを決定する。１６個のビット
領域の各々は、１６個のタイマ・チャンネルの１つと連
動する。１つの領域内の４ビットは、プロセッサがその
領域と関連するチャンネルに対してサービスを開始する
場合、サービス・プロセッサ内の制御用記憶装置に供給
されるアドレスの一部として使用される。そのアドレス
に応答して、制御用記憶装置に戻されるデータは、この
チャンネルをサービスしている間に実行されるべきプリ
ミティブに対するエントリ・ポイントまたは開始アドレ
スとして使用される。サービス・プロセッサの制御用記
憶装置は、１６個のチャンネルの各々に対して最高１６
個の異なったプリミティブと最高１６個のエントリ・ポ
イント（合計２５６個のエントリ・ポイント）を有する
ことができる。この制御用記憶装置の全体のサイズは固
定されているが、プリミティブ・コードとエントリ・ポ
イントの間の割当ては変化してもよい。即ち、合計２５
６個未満のエントリ・ポイントのロケーションを使用
し、より多くのプリミティブ・コードを含むように「余
分の」記憶能力を使用することが可能である。

２つのホスト・シーケンス・レジスタは、モジュール・
コンフィギュレーション・レジスタのビット領域の１つ
に応じて、ＣＰＵ１１のスーパーバイザまたは非制限ア
ドレス空間のいずれに存在してもよい。これはファンク
ション・コード・ビットＸ０１によって示され、ここ
で、Ｘはモジュール・コンフィギュレーション・レジス
タのＳＵＰＶビットによって決まる。ホスト・シーケン
ス・レジスタは１６個の２ビット領域から構成され、そ
れらの各１個は、１６個のタイマ・チャンネルの各々に
対応する。ホスト・シーケンスのビット領域は、ブラン
チ条件としてサービス・プロセッサに対して実行される
プリミティブによって使用されるものであるが、必ずし
もこれによって使用されなくてもよい。すなわち、２つ
のホスト・シーケンス・ビットの状態によって、プリミ
ティブ内の命令の流れを変更することが可能である。
２つのホスト・サービス・リクエスト・
レジスタは、１６個の２ビット領域から構成され、それ
らの各１個は、各タイマ・チャンネルに対応する。特定
のビット領域に書き込みを行うことによって、ホストＣ
ＰＵは、タイマ１５のサービス・プロセッサによるサー
ビスを受けるタイマ・チャンネルの全てに対するスケジ
ュールを立てることができる。各チャンネルは、ホスト
・サービス・リクエスト・レジスタの１つに２ビットを
有しているので、チャンネル当たり４つの可能な値が存
在する。各チャンネルに対して要求することのできる３
つの異なった「タイプ」のサービスがあり、これらは４
つの可能な値のうちの３つに対応する。４番目の値は、
ホストの要求するサービスがスケジュールされないこと
を示す。ホストの行うサービスに対する要求を示す３つ
の値は、上述したプリミティブ選択ビットと同じ形で使
用される。ホスト・サービス・リクエスト・ビットは、
エントリ・ポイント・アドレスを得るために直接使用さ
れないが、他のチャンネルの条件ビットと一緒に符号化
される。

２つのチャンネル優先レジスタは、１６個の２ビット領
域から構成され、各１個は各チャンネルに対応する。各
ビット領域は、その関連するチャンネルに対し４つの可
能な優先順位の１つを特定する。この優先順位は、いく
つかの競合するチャンネルのいずれが最初にサービスを
受けるかを決めるため、タイマ１５のサービス・プロセ
ッサ内のスケジューラによって使用される。４つの可能
な優先順位には、不能、低位、中位および高位がある。
サービス・スケジューラは、優先順位の低いチャンネル
でも一定の時間がたてばサービスを受けられることを保
証するような方法でサービス・プロセッサの資源を割り
当てる。チャンネルの各々は、使用可能な優先順位のい
ずれに対しても割当可能であり、１６チャンネルに対し
てどのような組み合わせの優先順位を行うことも可能で
ある。

位相割込み状況レジスタは、１６チャンネルの各々に対
して１ビットを有し、上で論じた位相割込みイネーブル
・レジスタと関連する。サービス・プロセッサが特定の
チャンネルにサービスを行っている間に、割込みを発生
させるべきであると決定すると、そのチャンネルに対応
する位相割込み状況レジスタのビットは、アサートされ
る。もし位相割込みイネーブル・レジスタの対応するビ
ットがアサートされると、割込みが発生する。もしそう
でなければ、ステータス・ビットはアサートされたまま
であるが、ホストＣＰＵに対して割込みは発生しない。

リンク・レジスタは、１６個のタイマ・チャンネルの各
々に対して、１ビットを有する。各ビットは、特定のタ
イプのサービスに対する要求、リンク・サービスに対す
る要求が、対応するチャンネルに対するサービスに要求
を行うため、アサートされていることを示す。

サービス許可ラッチ・レジスタは、１６個の１ビット領
域を有する。各タイマ・チャンネルは、これらの領域の
１つと関連する。アサートされると、このサービス許可
ラッチ・レジスタの１つのビットは、関連するチャンネ
ルがサービス・プロセッサによるサービスを行うために
「タイム・スロット」が与えられたことを示す。このレ
ジスタのビットは、サービス・プロセッサの資源を割り
当てる過程で、サービス・プロセッサ内のスケジューラ
によって使用される。

復号化チャンネル数レジスタは、各タイマ・チャンネル
に対して、１ビット領域を有し、これがアサートされる
と、サービス・プロセッサが新しいチャンネルに対して
サービスを開始した場合、それは復号チャンネル数レジ
スタで示されたチャンネルに対するサービスを行ったこ
とを示す。このチャンネルに対する見出しは、たとえ実
行中のプリミティブがサービス・プロセッサによって実
際に制御されているチャンネルの見出しを変更する「チ
ャンネル変更」機能を実行しても、一定のままである。

ホストＣＰＵから見た場合、タイマ１５の残りのメモリ
・マップは多数のチャンネル・パラメータ・レジスタに
よって構成される。１６個のタイマ・チャンネルの各々
は、これに対して専用化された６個のパラメータ・レジ
スタを有する。以下で詳細に説明するようにこれらのパ
ラメータ・レジスタは、これを介してホストＣＰＵとタ
イマ１５とが相互に情報を提供する共有のワーク・スペ
ースとして使用される。

第３図は、マイクロコンピュータ１０の残りの部分から
分離された状態のタイマ１５を示す。タイマ１５の主要
な機能部品は、サービス・プロセッサ２０、ＣＨＯ−Ｃ
Ｈ１５とも名付けられている１６個のタイマ・チャンネ
ル２１ａ−２１ｐ、およびバス・インターフェース装置
（ＢＩＵ）２２によって構成されると考えてもよい。各
タイマ・チャンネルはマイクロコンピュータ１０の１つ
のピンに接続される。チャンネル０はピンＴＰＯに接続
され、チャンネル１はピンＴＰ１に接続される等々であ
る。マイクロコンピュータでは一般的であるように、こ
れらのピンの各々は、タイマ１５とマイクロコンピュー
タ１０のその他の機能との間で「共有される」ことが可
能であるが、ここで説明する好適な実施例では、そのよ
うな構成になっていない。

サービス・プロセッサ２０とチャンネル２１ａ−２１ｐ
との間の相互接続は、サービス・バス２３、イベント・
レジスタ（ＥＲ）バス２４タイマ・カウント・レジスタ
♯１（ＴＣＲ１）バス２５、タイマ・カウンタ・レジス
タ♯２（ＴＣＲ２）バス２６および多数の種々の制御お
よび状態線２７によって構成される。サービス・バス２
３は、サービス・プロセッサ２０のサービスを要求する
ためチャンネル２１ａ−２１ｐによって使用される。Ｅ
Ｒバス２４は、各チャンネル内のイベント・レジスタの
内容をサービス・プロセッサ２０に供給し、これらのレ
ジスタをサービス・プロセッサ２０からロードするため
に使用される。２つのＴＣＲバスは、サービス・プロセ
ッサ２０内に位置している２つのタイマ・カウント・レ
ジスタの現在の内容をチャンネル２１ａ−２１ｐに伝達
するために使用される。

ＢＩＵ２２は、ＩＭＢ１２とサービス・プロセッサ２０
との間のインターフェースとして機能する。このような
バス・インターフェースの詳細は、本発明と関係するも
のではなく、技術上周知のものである。好適な実施例で
は、ＢＩＵ２２は「スレーブ・オンリー」のインターフ
ェースである。すなわち、タイマ１５はＩＭＢ１２を介
して、転送される情報を受信してもよいが、ＩＭＢ１２
上に転送を開始することはできない。

以下で詳細に説明するように、サービス・プロセッサ２
０は制御用記憶装置を有する。この制御用記憶装置は、
サービス・プロセッサ２０によって実行される命令を有
するリード・オンリー・メモリ装置から構成される。好
適な実施例では、これはマスク・プログラマブルＲＯＭ
として提供される。当業者にとって明らかなように、こ
のような制御用記憶装置は、問題となる制御用記憶装置
に対してプログラムされるべきソフトウェアの開発を行
う。この問題に対処するため、エミュレーション・イン
ターフェース１７は、サービス・プロセッサ２０をメモ
リ１４に結合する。すなわち、サービス・プロセッサ２
０は制御用記憶装置に記憶されている命令の替わりに、
メモリ１４に記憶されている命令を実行することができ
る。好適な実施例では、メモリ１４はランダム・アクセ
ス・メモリ（ＲＡＭ）のような書き換え可能なメモリで
ある。エミュレーション・インターフェース１７は、ユ
ーザーがサービス・プロセッサ２０に対してプリミティ
ブを書込み、実行し、変更することを可能にする目的の
ため機能する。一度完全にデバッグされると、これらの
プリミティブは制御用記憶装置の別のバージョンに組み
込まれることができる。

ＴＣＲ２でカウントされる基準となる外部タイミング・
ソースは、サービス・プロセッサ２０に結合される。上
述したモジュール・コンフィギュレーション・レジスタ
のビットは、ＴＲＣ２がこの外部タイミング・ソースに
よってクロックされるかまたは内部タイミング基準によ
ってクロックされるかを制御する。

一般的にサービス・プロセッサ２０は、主としてＥＲバ
ス２４と制御線２７を使用して、チャンネル２１ａ−２
１ｐを形成し、所定のタイミング・タスクを実行する。
チャンネル２１ａ−２１ｐは、命令通りにこれらのタス
クを実行し、時々、サービス・プロセッサ２０にサービ
スを要求することによって、イベントなどの発生をサー
ビス・プロセッサ２０に知らせる。サービス・プロセッ
サ２０は、もしそれが存在すれば、特定のチャンネルか
らのサービス要求に応答して、そのサービスを開始する
ためにどのようなアクションを取るべきかを決定する。
サービス・プロセッサ２０は、次に、そのホストＣＰＵ
（この場合、ＣＰＵ１１）にしたがって、以下で更に詳
しく説明するように、実行するべきタイミング機能を識
別すると共に一定のその他のサービスを行う。サービス
・プロセッサ２０は、またホストＣＰＵに対する割込み
要求を独占的に発生する。好適な実施例では、この機能
はサービス・プロセッサ２０の制御用記憶装置にあるプ
ログラムによって制御される。

ＴＣＲ１バスおよびＴＣＲ２バスは、１６個のチャンネ
ルの各々に対して連続的に使用可能であり、各々のタイ
マ・カウンタ・レジスタの新しい内容と共に所定のスケ
ジュールで更新される。同様に、１６個のチャンネルの
各々は、いつでもサービス・バス２３を介してサービス
要求をアサートすることができる。しかし、ＥＲバス２
４と制御および状態線２７に関して、サービス・プロッ
セサ２０は、ある１つの時点において１６個のチャンネ
ルの１つのみと通信を行う。ＥＲバス２４を介して行わ
れるイベント・レジスタの読み出しおよびこれに対する
書き込みと制御および状態線２７上の種々の制御および
状態信号はサービス・プロッセサ２０によってその時サ
ービスが行われているその１つのチャンネルに対しての
み有効である。必要な範囲に対して、各チャンネルは制
御線２７によってこれに与えられた制御情報をラッチ
し、サービス・プロセッサが他のチャンネルに対してサ
ービスを行っている間これを保持する。

サービス・バス２３を介してチャンネルによって行われ
るサービスに対する要求に加えて、サービス・プロッセ
サ２０は、ホストＣＰＵによって行われるサービス要求
に対応する。上述したホスト・サービス要求レジスタに
適当な値を書き込むことによって、ホストＣＰＵは全て
の特定のチャンネルに対するサービスのスケジュール化
を開始することができる。更に、サービス・プロセッサ
２０は、それ自身、以下詳細に説明するリンク・サービ
ス要求機構を介してこのようなスケジュール化を行なう
こともできる。

第４Ａないし第４Ｄ図は、第４Ｅ図に示すような相互関
係を有するが、タイマ１５の詳細な構成を示す。一般的
に、第４Ａ図はサービス・プロセッサ２０（第３図）の
マイクロエンジンを示し、第４Ｂ図は、サービス・プロ
セッサ２０の実行ユニットを示し、第４Ｃ図はタイマ・
チャンネルのハードウェアと装置の残りの部分に対する
相互接続を示し、第４Ｄ図はバス・インターフェース、
レジスタおよびサービスのスケジューラを示す。

先ず第４Ａ図を参照して、マイクロエンジンの主要な機
能要素は、優先エンコーダ３０、インクリメンタ３１、
リターン・アドレス・レジスタ３２、マルチプレクサ３
３、マルチプレクサ・コントロール３４、マイクロプロ
グラム・カウンタ３５、ＲＯＭ制御記憶３６、マルチプ
レクサ３７、マイクロ命令レジスタ３８、マイクロ命令
デコーダ３９、マルチプレクサ４０、ブランチＰＬＡ４
１および複数のフラグ・レジスタ４２によって構成され
る。一般的に、複数の可能なソースの中からマルチプレ
クサ３３によって選択されたマイクロ命令アドレスは、
マイクロプログラム・カウンタ３５にロードされ、次に
ＲＯＭ制御記憶３６に供給される。このアドレスによっ
て選択されたマイクロ命令は、ＲＯＭ制御記憶３６によ
ってマルチプレクサ３７を介してマイクロ命令レジスタ
３８に供給される。デコーダ３９は、次にマイクロ命令
レジスタ３８の内容を復号し、必要に応じてサービス・
プロセッサ全体に制御信号を与える。マイクロ命令デコ
ーダ３９は、単一の装置として図示され、これからの制
御信号がタイマの残り全体に対して供給されるが、当業
者はこの手順を変更することが有利であるかもしれない
ことを理解するであろう。マイクロ命令レジスタ３８か
ら出力されるビット数は、デコード・ロジック３９から
出力される制御信号の数よりも少ないので、マイクロ命
令レジスタ３８からの出力をタイマ全体に分配すること
が有利であるとともに、さまざまな位置に配置された複
数のデコーダを設けることが有利となる。信号のルート
を調節することとデコード論理を複製することとの二者
択一関係は、複雑な設計上の決断であり、これはケース
バイケースで行わなければならない。

上で論じたエミュレーション・インターフェース（第１
図および第３図において参照番号１７）はこれらの図で
は、エミュレーション線５０、メモリ・サイクル・スタ
ート線５１、マイクロ命令アドレス線５２およびマイク
ロ命令線５３によって構成される。エミュレーション線
５０の信号の状態によって命令され、エミュレーション
・モードが動作すると、ＲＡＭは線５２上のアドレスに
応答して線５３上にマイクロ命令を導入する。マルチプ
レクサ３７は、これらのマイクロ命令をＲＯＭ制御記憶
３６によって供給されたマイクロ命令の代わりに選択し
て、ＲＡＭから導出されたマイクロ命令をマイクロ命令
レジスタ３８に供給する。エミュレーション線５０の状
態は、モジュール・コンフィギュレーション・レジスタ
内のエミュレーション・モード制御ビットによって制御
され、したがって、ホストＣＰＵの制御下にある。メモ
リ・サイクル・スタート信号は、単にシステム・クロッ
クから導き出されるタイミング信号である。

本発明を実現するのに必要な程度に第４Ａ図に示すマイ
クロエンジンの詳細な特徴と動作を理解できるよう、第
４Ａ図は、以下で更に十分な説明が行なわれる。

第４Ｂ図には、サービス・プロセッサの実行ユニットが
描かれている。この実行ユニットは、２個の１６ビット
双方向バス、すなわちＡバス６０とＢバス６１を有す
る。イベント・レジスタ転送レジスタ６３はＡバス６０
に対し双方向に接続される。同様に、タイマ・カウント
・レジスタ♯１ ６４とタイマ・カウンタ・レジスタ♯
２ ６５は、Ａバス６０に対し双方向に接続される。デ
クリメンタ６６は、Ａバス６０に対し双方向に接続され
る。更に、デクリメンタ６６は、デクリメンタ・コント
ローラ６７から制御入力を受けとり、線６８を介して第
４Ａ図のマルチプレクサ・コントローラ３４とマイクロ
プログラム・カウンタ３５に出力を供給する。シフト・
レジスタ６９はＡバス６０に対し双方向に接続され、か
つＢバス６１に出力を与えるように接続される。シフト
・レジスタ６９は、シフタ７０から入力を受取るように
接続される。シフタ７０は、Ａバス６０に対し双方向に
接続される。

シフタ７０は、また演算ユニット（ＡＵ）７１からの入
力を受取るように接続される。ＡＵ７１は、２つの入力
ラッチＡｉｎ７２とＢｉｎ７３から入力を受取る。ラッ
チ７２と７３は、Ａバス６０とＢバス６１からそれぞれ
入力を受取るように接続される。ＡＵ７１は、ブランチ
ＰＬＡ４１に多数のコンディション・コード出力を与え
る。

汎用アキュムレータ（Ａ）７４は、Ａバス６０に対し双
方向に接続されると共にＢバス６１に出力を与えるよう
に接続される。パラメータ・プリロード(pre-load)レジ
スタ７５は、Ａバス６０に対し双方向に接続されると共
にＢバス６１に出力を与えるように接続される。更に、
このパラメータ・プリロード・レジスタ７５は、線７６
によって第４Ｃ図にチャネル制御ハードウェアに出力を
与えるように接続される。レジスタ７５は、またマルチ
プレクサ７７に対し双方向に接続される。

データ入出力バッファ（ＤＩＯＢ）レジスタ７８は、Ａ
バス６０に対し双方向に接続されると共にＢバス６１に
出力を与えるように接続される。

ＤＩＯＢ７８は、またマルチプレクサ７７に対し双方向
に接続される。更に、ＤＩＯＢ７８は、マルチプレクサ
７９に出力を与えるように接続される。マルチプレクサ
７９は、パラメータＲＡＭアドレス・レジスタ８０に出
力を与えるように接続される。

マルチプレクサ８５は、Ａバス６０からの入力と線８６
からの入力を受け取るが、この入力は第４Ｄ図のサービ
ス・スケジューラに源を発する。

マルチプレクサ８５の出力は、チャンネル・レジスタ８
７に入力として与えられる。チャンネル・レジスタ８７
は線２０１によってＡバス６０に出力を与えると共に線
８９によって第４Ｃ図のチャンネル制御ハードウェアに
出力を与えるように接続される。チャンネル・レジスタ
８７の内容によって、種々の制御信号とＥＲバス・サイ
クルが、第４Ｃ図に示すチャンネル制御ハードウェアに
おいて、現在サービスを受けている特定のチャンネルの
方向に適切に方向づけられる。図示の装置にはサービス
プログラムあるいはプリミティブの実行中にそのチャン
ネルの見出しを変更する能力があるため、チャンネル・
レジスタ８７の内容は、第２Ａ図および第２Ｂ図と関連
して上で説明した復号されたチャンネル・ナンバ・レジ
スタの内容と必ずしも対応しない。後者のレジスタは現
在実行しているプリミティブが開始されたチャンネルの
見出しを含み、一方チャンネル・レジスタ８７は現在制
御信号が与えられているチャンネルの見出しを含む。こ
の区別が本発明の理解にとって重要である範囲におい
て、下記でさらに完全に説明される。

リンク・レジスタ８８はＡバス６０から入力を受け取
り、デコーダ８９に出力を与えるように接続される。リ
ンク・レジスタ８８の４ビットはデコーダ８９によって
復号され、１６ビットを発生するが、これらの各々はタ
イマ・チャンネルの１つと関連している。これらの１６
ビットは線９０によって第４Ａ図のブランチＰＬＡ４１
と第４Ｄ図のサービス・スケジューラに接続される。リ
ンク・レジスタ８８は、サービス・プロセッサがリンク
・レジスタ８８に所望のチャンネルの見出しを書込むだ
けで、マイクロ命令によって制御されている全てのチャ
ンネルに対するサービスのスケジュールを作成すること
のできる手段を提供する。リンク・レジスタ８８は、第
２Ａ図と第２Ｂ図に関して上述したリンク・レジスタと
は別のものである。リンク・レジスタ８８は、レジスタ
の見出しを有し、これに対し、もしあるとすればサービ
ス・プロセッサによってリンク・サービス要求がそのと
き行われる。第２Ａ図および第２Ｂ図に関して上述した
リンク・レジスタは、リンク・サービス要求が行われた
ということを示し、まだこれに対する応答が行われてい
ないことを示す各チャンネルに対するフラグ・ビットを
有しているにすぎない。

本発明を実現するのに必要な程度に第４Ｂ図に示す実行
ユニットの詳細な特徴と動作を理解できるよう、第４Ｂ
図は、以下で更に十分な説明が行なわれる。

第４Ｃ図は、チャンネル・ハードウェアが示されてい
る。１つのチャンネルの詳細な構成要素が図示され、第
５図を参照して以下で説明される。

タイマの残りの部分から見れば、チャンネル・ハードウ
ェアは、ここではＥＲＯ−ＥＲ１５の符号が付けられて
いる１６個のイベント・レジスタ、１６個のデコーダ１
００内の１つおよび制御ロジック１０１のブロックによ
って構成されているように見える。ＴＣＲバスの各々
は、１６個のイベント・レジスタの各々に接続される。
ＥＲＴレジスタ６３（第４Ｂ図）と双方向の通信を行う
ＥＲバスはデコーダ１００に接続される。この手段によ
って、イベント・レジスタのいずれか１つと第４Ｂ図に
示す実行ユニットとの間で値を転送することができる。
明らかなように、タイマ・カウント値は、実行ユニット
からイベント・レジスタに転送されてマッチ・イベント
を設定し、捕捉イベントに応答してイベント・レジスタ
から実行ユニットに転送される。

チャンネル・レジスタ８７（第４Ｂ図）からの線８９
は、ロジック１０１を制御するために接続され、これに
対して現在サービスを受けているチャンネルを示す。制
御ロジック１０１は、またマイクロ命令デコーダ３９
（第４Ａ図）から直接またはマルチプレクサ１０２を介
して複数の入力を受ける。更に、制御ロジック１０１は
ブランチＰＬＡ４１（第４Ａ図）に出力を与える。最後
に、サービス・バス１０５は、制御ロジック１０１に対
して種々のチャンネルから第４Ｄ図のスケジューラにサ
ービス要求を伝達する手段を設ける。再び、チャンネル
・ハードウェアの機能は以下で詳細に説明される。

第４Ｄ図は、タイマのホスト・インターフェース部を示
す。上で示されたように、ＢＩＵ２２はＩＭＢに対して
必要な従属専用のインターフェースを提供し、ホストＣ
ＰＵがタイマのレジスタをアクセスすることを可能にす
る。ＢＩＵ２２は、ＲＡＭバス１１０に対し双方向に接
続されパラメータＲＡＭアドレス・バス１１１に出力を
与えるように接続される。第４Ｄ図に示された装置の残
りの部分は、スケジューラ１１２、システム・レジスタ
１１３、パラメータＲＡＭ１１４、プリミティブ選択レ
ジスタ１１５およびホスト・サービス要求レジスタ１１
６によって構成され、これらは全てＲＡＭバス１１０と
双方向に接続される。

スケジューラ１１２は、１６個のタイマ・チャンネルを
サービス・プロセッサの資源に割当てる手段によって構
成される。図示のように、２個のチャンネル優先レジス
タ、リンク・レジスタ、復号化チャンネル数レジスタお
よびサービス許可ラッチ・レジスタ（すべて第２Ａ図と
第２Ｂ図を参照して上述された）は、スケジューラ１１
２内に存在すると考えてよく、全てＲＡＭバス１１０と
双方向に接続される。

スケジューラ１１２は、マイクロ命令デコーダ３９から
１ビットの入力を受取り、これは特定のチャンネルに対
するサービスが終了したことを示す。これはスケジュー
ラ１１２が保留中のいずれのサービス要求を次に実行す
るかを決定するプロセスが起動される。スケジューラ１
１２は、またマイクロ命令デコーダ３９に１ビットの出
力を与え、いずれのチャンネルに対しても現在サービス
のスケジュールが立てられていないことを示し、これは
また「アイドル」状態と呼ばれる。

スケジューラ１１２は、４８ビットによって構成される
サービス・バス１２０から入力を受けとるが、これは線
１０５からの１６ビット、線９０を経由するデコーダ８
９からの１６ビットおよびホスト・サービス要求レジス
タ１１６からの１６ビットを結合することによって形成
される。これらの４８ビットは、チャンネル・ハードウ
ェア自身が現在サービスを要求しているチャンネル、リ
ンク・レジスタ８８によって現在サービスが要求されて
いるチャンネルおよびホストサービス要求レジスタ１１
６によってサービスが要求されているチャンネルをそれ
ぞれ示す。スケジューラ１１２はこれらの入力を受入
れ、チャンネル優先レジスタの値によって示されるよう
に、サービスが要求されているチャンネルの相対的優先
順位を検討し、いずれのチャンネルが次にサービスされ
るべきかを決める。選択されたチャンネルの４ビットの
指定信号が、線８６を介してマルチプレクサ８５、プリ
ミティブ選択レジスタ１１５、およびホスト・サービス
要求レジスタ１１６に出力される。

上述したように、各チャンネルは、優先レジスタ内で対
応するビットによって割当てられた４つの優先順位の１
つを有している。サービスに対する要求が保留になって
いるチャンネルにスケジュールをたてるスケジューラ１
１２の計画は、低い優先順位のチャンネルでも最終的に
はサービスが受けられることを保証している。この特徴
は、他の機能をサービスするために必要とされる時間に
対して、いかなるタイミング機能も全く失われないこと
を保証するために重要である。同じ優先順位のチャンネ
ルの間では、スケジューラ１１２はサービスを順繰りに
割当てる。

スケジューラ１１２がサービスを行う新しいチャンネル
を選択する各状況（すなわち少なくとも１つのサービス
要求が保留中であって現在いずれのチャンネルもサービ
スされていない）はタイム・スロット境界と呼ばれる。
スケジューラ１１２によって使用される計画は、各７つ
の使用可能なタイム・スロットの内４つを高位の優先順
位に設定されたチャンネルに割当てられ、７つの内２つ
が中位の優先順位に設定されたチャンネルに割当てら
れ、７つの内１つが低位の優先順位のチャンネルに割当
てられる。使用されている特定のシーケンスは、高位、
中位、高位、低位、高位、中位、高位である。もしもタ
イム・スロット境界において該当する優先順位のチャン
ネルに保留中のサービス要求がなければ、スケジューラ
１１２は下記の計画に従って次の優先順位に進む。高位
−中位−低位、中位−高位−低位および低位−高位−中
位。

スケジューラ１１２中には、各チャンネルに対するサー
ビス要求ラッチがあり、これはいずれのタイプのサービ
ス要求がそのチャンネルに対して保留された場合でも必
ずセットされる。このラッチは、タイム・スロットがそ
のチャンネルに対し割当てられた場合、スケジューラ１
１２によってクリアされ、サービスが終了するまで再び
アサートされることはない。これは、スロット間にアイ
ドル状態が無く他のチャンネルがペンディングのサービ
ス要求を有しているならば、いずれのチャンネルも２つ
の連続したタイム・スロットに割当てられないことを意
味する。

同じ優先順位のチャンネルの場合、いずれかのチャンネ
ルが２度サービスを受ける前に、スケジューラ１１２
は、サービスを要求する全てのチャンネルにサービスが
受けられることを保証する。同じ優先順位のチャンネル
のグループでは、番号の一番低いチャンネルが最初にサ
ービスを受ける。

勿論、限定された処理資源へのアクセスの要求が競合す
る場合の優先権の割当て計画は、周知のものでありこれ
は幅広く変化する。多くの他のこのような計画が今ここ
で述べた計画に代替することが可能である。ここで開示
した計画は、タイマ・システムにとっては有利なもので
あると信じられるが、その理由は、これが優先順位の最
も低い要求に対してさえサービスを保証するからであ
る。

パラメータＲＡＭ１１４は、１６個のタイマ・チャンネ
ルの各々に対して各１６ビット幅の６個のパラメータ・
レジスタによって構成され、合計１９２バイトのＲＡＭ
を有する。パラメータＲＡＭ１１４は、ホストＣＰＵと
サービス・プロセッサの両方がその中で読出しおよび書
込みを行うことができるという意味で「デュアル・アク
セス」であるが、これらの内の１つしか一時にアクセス
することができない。アドレス・マルチプレクサ１２２
とデータ・マルチプレクサ１２３は、サービス・プロセ
ッサとホストＣＰＵのいずれがアクセスを行うかを選択
する。ここで図示していない属性ロジックが実際にはい
ずれのバス・マスタがアクセス可能かを決定する。アド
レス・マルチプレクサ１１２は、アドレス・レジスタ８
０からおよびパラメータＲＡＭアドレス・バス１１１を
介してＢＩＵ２２からアドレスを受取るために接続され
る。データ・マルチプレクサ１２３は、ＲＡＭバス１１
０とマルチプレクサ７７に対し双方向に接続される。パ
ラメータＲＡＭ１１４にアクセスするために、サービス
・プロセッサがアドレスを発生する方法は、以下で本発
明に関係する程度に詳しく説明する。しかし、アドレス
はチャンネル・レジスタ８７（第４Ｂ図参照）の現在の
内容を直接基礎としてあるいはオフセット値を加えるこ
とによって変更された内容にもとずいて発生できること
に留意する必要がある。これらのアドレシング・モード
は、その中でパラメータＲＡＭのアドレスが現在のチャ
ンネルに関連して特定されるが、サービス・プロセッサ
による実行を意図するプリミティブを作成する際に極め
て大きなフレキシビリィティを提供する。

パラメータＲＡＭ１１４の設計に際して他の重要な面と
して、干渉性の問題がある。もしホストＣＰＵが、例え
ば、チャンネル０によって使用するためパラメータＲＡ
Ｍ１１４に幾つかのパラメータを書込んでいるプロセス
にあれば、全てではないが若干のパラメータが書き込ま
れた後、サービス・プロセッサによって実行されたサー
ビス・ルーチンはこれらのパラメータを使用できないこ
とということが大切である。マルチ・バイトでは、逆の
方向、すなわち、サービス・プロセッサからホストＣＰ
Ｕに転送されているパラメータに同様の問題が存在す
る。干渉性の問題を処理する方法には、技術上周知の多
くの異なった方法がある。完全を期するため、好適な実
施例で使用される干渉性に対応する計画を以下で要約し
て説明する。

パラメータＲＡＭ１１４を構成する１６ビット・ワード
の１つ、この場合、チャンネル０のパラメータ・レジス
タ５と指定されたワード（第２Ｂ図参照）は、干渉デー
タ制御レジスタ（ＣＤＣ；coherent data control)とし
て使用されるように指定される。このレジスタのビット
１５はセマフォ・ビット(semaphore bit)として使用さ
れる。サービス・プロセッサまたはホストＣＰＵのいず
れかがパラメータＲＡＭ１１４にアクセスすることを希
望する場合、このセマフォ・ビットが先ずチェックさ
れ、もしこれがセットされているならば、セマフォ・ビ
ットがクリアされるまで、干渉データ(coherent data)
の転送に使用されるこれらのロケーションに対するアク
セスは保留される。可能なバス・マスタの１つが干渉転
送(coherent transfer)を行うことを希望すれば、これ
は先ずセマフォ・ビットをセットし、次にこの転送を実
行し、次にこのセマフォ・ビットをクリアする。この計
画が実行されることを知るため、ホストＣＰＵとサービ
ス・プロセッサとの両方によって実行されるプログラム
を書くことはプログラマに委ねられている。

ビット１４は、３つまたは４つのパラメータ（各１６ビ
ット）が干渉的に転送されるべきであることを指示する
モード・ビットである。もし３つのパラメータが転送さ
れるべきであれば、チャンネル１のパラメータレジスタ
０−２として指定されたワードが保護されたロケーショ
ンとして使用される。もし４つのパラメータが転送され
るべきであれば、チャンネル１のパラメータ・レジスタ
３がまた使用される。

好適な実施例で使用される干渉性に対する計画のこれ以
上の詳細はここでは重要でないが、その理由は、その問
題とその可能な解決法の多くが、当業者にとって周知の
ものであるからである。

プリミティブ選択レジスタ１１５は、上述した４個のチ
ャンネル・プリミティブ選択レジスタによって構成され
る。これらのレジスタは、ＲＡＭバス１１０に対し双方
向に接続され、また線８６からサービスを受けてチャン
ネルを示す入力を受ける。チャンネル・プリミティブ選
択レジスタの出力は、マイクロエンジンのプリミティブ
選択・ロジックに与えられる。

ホスト・サービス要求レジスタ１１６は、上述した２つ
のホスト・サービス要求レジスタによって構成される。
ホスト・サービス要求レジスタ１１６は、ＲＡＭバス１
１０と双方向に接続され、サービス・バス１２０に１６
ビットの出力を与える。上述したように、ホスト・サー
ビス要求レジスタ１１６は、現在サービスを受けている
チャンネルを指示するスケジューラ１１２から入力を受
け取る。更に、ホスト・サービス要求レジスタ１１６
は、ブランチＰＬＡ４１から入力を受取り、これに出力
に導出す。

第４Ｄ図のどこにも示されていない残りのレジスタは、
単にシステム・レジスタとして特徴づけられ、ブロック
１１３で示される。このグループに含まれるものには、
ブランチＰＬＡ４１に入力を与えるホスト・シーケンス
・レジスタがある。モジュール・コンフィギュレーショ
ン・レジスタ、モジュール・テスト・レジスタおよび位
相割込みイネーブル・レジスタのような他のレジスタ
は、割込み発生ロジックのようなここに図示されていな
いタイマ・ロジックの部分に出力を与える。

本発明を実現するために必要な範囲で第４Ｄ図に示すホ
スト・インターフェースとスケジューラ部分の詳細な特
徴と動作が以下で更に十分に説明されるであろう。

明らかなように、第４Ａ図−第４Ｄ図に示す装置は、開
示しているシステムと同程度に複雑なシステムの可能な
各論理回路構造を必ずしも含めることができない。しか
し、開示したタイマの全体の構造と機能は、説明した装
置から当業者にとって明らかである。

第５図は、単一のタイマ・チャンネルの制御ハードウェ
アを示す。好適な実施例では、１６個のタイマ・チャン
ネルの各々は、１つおきにあらゆる点で絶対的に同一の
ものである。「チャンネル直交性」(channel orthognal
ity)と呼ぶこのシステムの特徴の１つの重要な面である
この特徴は、１つのチャンネルによって実行される全て
の機能が、他のいずれのチャンネルによっても実行する
ことができることを意味する。したがって、第５図に示
すハードウェアは、以下で特に述べる項目を除いて、好
適な実施例の１６個のチャンネルの各々に対して同一の
ものである。

各タイマ・チャンネルのイベント・レジスタ１３０は、
捕捉レジスタ１３１、マッチ・レジスタ１３２および同
等以上比較器１３３によって実際に構成される。捕捉レ
ジスタ１３１は、転送ゲート１３４を介してＥＲバスに
接続され、捕捉レジスタ１３１の内容がＥＲバス上にロ
ードされるのを可能にする。マッチ・レジスタ１３２
は、転送ゲート１３５を介してＥＲバスに対し双方向に
接続される。捕捉レジスタ１３１は、転送ゲート１３６
によってＴＣＲ１バスまたＴＣＲ２バスのいずれかから
ロードされる。同じ転送ゲート１３７は比較器１３３へ
の一方の入力がＴＣＲ１バスであるかＴＣＲ２バスであ
るかを制御する。比較器１３３に対する他方の入力は、
常にマッチ・レジスタ１３２である。

第５図に示す装置の他端において、このタイマ・チャン
ネルに関連するピン１４０は、ピン制御ロジック１４１
のブロックに接続される。ピン制御ロジック１４１は、
ピン１４０が入力タイマ用のピンとして構成されるかま
たは出力タイマ用のピンとして構成されるかを決定す
る。ピン１４０が入力用のタイマのピンとして構成され
る場合、ピン制御ロジック１４１は捕捉イベントをトリ
ガする目的のために、正方向に向かう遷移、負方向に向
かう遷移またはいずれかの遷移を認識できるように構成
する。出力用に構成された場合、ピン制御ロジック１４
１は、マッチ・イベントの発生によって、論理高レベル
または論理低レベルを発生し、またはレベルの変化即ち
トグルするようにプログラムすることができる。更に、
マッチ・イベントの発生に関係なく、上述した３つの可
能性のいずれかを強制的に発生させることが可能であ
る。サービス・プロセッサは、状態制御（それによって
ピンの状態が「強制」される）、動作制御（それによっ
て検出されるべき遷移または発生すべきレベルが選択さ
れる）および方向制御（それによってピンが「入力」ま
たは「出力」として構成される）入力を介してピン制御
ロジック１４１に対する制御を行い、その状態を状態出
力によって監視することができる。

遷移検出ラッチ１４５は、ピン制御ロジック１４１から
の入力を受取るために接続される。ピン１４０における
特定の遷移がロジック１４１によって検出された場合、
およびもしピンが入力用に構成されている場合、ラッチ
１４５がセットされる。ラッチ１４５は、マイクロコー
ドの制御下でサービス・プロセッサによってクリアまた
は二ゲートされる。以下で更に説明する一定の状況下で
は、遷移検出ラッチ１４５は連続的に二ゲートされる。

マッチ認識ラッチ１５０は、ピン制御ロジック１４１に
入力を与えるために接続される。もし、マッチ・レジス
タ１３２の内容がＴＣＲバスの選択された１つの状態と
「マッチ」し、かつその他の論理的条件が満足されれば
マッチ認識ラッチ１５０はセットされる。このことが発
生し、かつもしピン１４０が出力用に構成されていれ
ば、選択された遷移がピン制御ロジック１４１によって
ピン１４０に発生する。マッチ認識ラッチ１５０は、マ
イクロコードの制御下でサービス・プロセッサによって
ニゲートされる。

遷移検出ラッチ１４５の出力は、第１ＯＲゲート１４６
と第１ＡＮＤゲート１４７の入力に接続される。ＯＲゲ
ートの他方の入力は、マッチ認識ラッチ１５０の出力で
ある。ＯＲゲート１４６の出力は、捕捉イベント・ロジ
ック１４８に接続される。捕捉イベント・ロジック１４
８は、また２つのカウンタの一方（タイム・ベース制御
♯２）を示す制御信号を受取る。捕捉イベント・ロジッ
ク１４８の出力は、転送ゲート１３６に接続される。Ｏ
Ｒゲート１４６の出力がアクティブになると、捕捉イベ
ント・ロジック１４８は、タイム・ベース接続♯２にし
たがって、ＴＣＲ１バスまたはＴＣＲ２バスの現在の値
を捕捉レジスタ１３１にロードさせる。明らかなよう
に、捕捉イベントは、遷移の検出またはマッチ・イベン
トのいずれかによってトリガされる。

ＡＮＤート１４７の他方の入力は、サービス・プロセッ
サの制御下にある制御信号ＭＴＳＲＥ［マッチ／遷移サ
ービス要求イネーブル(Match/Transition Service Requ
est Enable)］である。ＡＮＤゲート１４７の出力は、
ＴＤＬ［遷移検出ラッチ（Ｔｒａｎｓｉｔｉｏｎ Ｄｅ
ｔｅｃｔ Ｌａｔｃｈ）］と呼ばれる制御信号であり、
サービス・プロセッサのブランチＰＬＡに接続されると
共に第２ＯＲゲート１４９の１つの入力を構成する。Ｏ
Ｒゲート１４９の出力は、図示のチャンネルに対するサ
ービス要求信号であると考えてもよい。

第２ＡＮＤゲート１５１は、マッチ認識ラッチ１５０の
出力に接続された第１入力とＭＴＳＲＥ制御信号に接続
された第２入力を有する。ＡＮＤゲート１５１の出力
は、ＭＲＬ［マッチ認識ラッチ(Match Recognition Lat
ch)］と呼ばれる制御信号を構成しサービス・プロセッ
サのブランチＰＬＡに接続されるとともにＯＲゲート１
４９の入力でもある。

インバータ１６２は、ＭＴＳＲＥ制御信号に接続された
入力とＯＲゲート１６３の一方の入力に接続された出力
を有する。ＯＲゲート１６３の他方の入力はサービス・
プロセッサからの制御信号であり、遷移検出ラッチ１４
５をニゲートにする。ＯＲゲート１６３の出力は、遷移
検出ラッチ１４５のクリアまたはリセット入力に接続さ
れる。

ＴＤＬおよびＭＲＬから以外のＯＲゲート１４９に対す
る２つの入力は、ホスト・サービス要求ラッチ１５３お
よびリンク・サービス要求ラッチ１５４の出力である。
これらはいずれもタイマ・チャンネルのハードウェア内
に物理的に位置していないが、より正確にはスケジュー
ラ内に位置しているものと考えることができる。ＯＲゲ
ート１４９は、第４Ｄ図のスケジューラ１１２内に位置
していると考えられてもよいが、その出力は、このチャ
ンネルに対するサービス要求信号である。

第３ＡＮＤゲート１５５は、マッチ認識ラッチ１５０の
入力に接続された出力を有する。ＡＮＤゲート１５５の
第１入力は、インバータ１５６の出力であり、このイン
バータ１５６の入力は遷移検出ラッチ１４５の出力に接
続される。ＡＮＤゲート１５５の第２入力は、マッチ認
識イネーブル・ラッチ１５７の出力であり、このラッチ
はマッチ認識ラッチ１５０の出力とイベント・レジスタ
書込み制御信号に接続された入力を有する。ＥＲ書込み
制御信号は、また転送ゲート１３５を制御する。ＡＮＤ
ゲート１５５の第３入力は、比較器１３３の出力であ
る。ＡＮＤゲート１５５の第４入力は、ＮＡＮＤゲート
１６０の出力である。

ＮＡＮＤゲート１６０の一方の入力は、マッチ・イネー
ブル・ラッチ１６１の出力である。マッチ・イネーブル
・ラッチ１６１は、１６個全てのタイマ・チャンネルの
間で共有され、いずれかの１つのチャンネル制御ハード
ウエア内に位置しているものとして考えることは適当で
ない。ＮＡＮＤゲート１６０の他方の入力は、図示のチ
ャンネルが現在サービス・プロセッサによってサービス
されていることを示す信号である（すなわち、この信号
は第４Ｂ図のチャンネル・レジスタの複号化出力から得
られる）。マッチ・イネーブル・ラッチ１６１は、サー
ビス・プロセッサによるいずれかのチャンネルに対する
サービスの開始時点すなわちタイム・スロット境界での
セット信号によってセットされる。したがって、デフォ
ルト状態とはサービスを受けているチャンネルに対して
マッチが禁止されることである。エントリ・ポイント中
のイネーブル・ビットあるいはマイクロプログラム・カ
ウンタの初期値は、タイム・スロットに対し割当てられ
るチャンネルのためのサービス・プログラム用である
が、もしそれがセットされているなら、マッチ・イネー
ブル・ラッチ１６１がクリアされる。マイクロエンジン
がアイドル状態であれ、いつもこのマイクロエンジンか
らのマッチ・イネーブル信号がまた存在し、その結果、
サービス・プロセッサがアイドル状態である間に、チャ
ンネルの見出しがたまたまチャンネル・レジスタ８７の
内容に対応するチャンネルに一致するために、照合が偶
然に禁止されることはない。

マッチ認識イネーブル・ラッチ１５７とマッチ・イネー
ブル・ラッチ１６１の詳細な機能は、本発明と関係する
範囲で以下さらに説明される。しかし、要約すれば、マ
ッチ・レジスタ１３２がサービス・プロセッサによって
書き込まれるまで、マッチ認識イネーブル・ラッチ１５
７は次の照合を無視することによって単のマッチ・レジ
スタ値に対する複数の照合を防ぐ動作を行ない、そして
もしそのような照合が実行中のプリミティブによって特
にイネーブルされないなら、マッチ・イネーブル・ラッ
チ１６１は現在サービス中のチャンネル上に照合が発生
するのを無効にするように動作する。

説明の行なわれているチャンネル・ハードウェアの重要
な特徴は、比較器１３３の性質である。上述したよう
に、これは同等以上比較器である。

この論理的な機能は、正の整数の組のような一連の無限
数の概念で容易に理解することができるが、しかし有限
の長さフリーランニング・カウンタを使用することによ
って示されるモジュロ演算との関係ではそれほど明確で
はない。ＴＣＲは両方とも独自クロックであるかのよう
に、時間をカウントする。これらのクロックの周期は、
それらのクロック入力の周波数によって決まるが、しか
しいずれも好適な実施例では２^１６の異なった状態を有
している。これらの状態は００００（１６進法）からＦ
ＦＦＦ（１６進法）にわたっている。いずれのカウンタ
も、ＦＦＦＦ（１６進法）のカウントからインクリメン
トされた場合、００００（１６進法）に単純に進む。特
定のマッチ・レジスタの値が現在のＴＣＲの値（クロッ
クの手の前方）を超えるかどうかまたは現在のＴＣＲの
値（クロックの手の後方）未満であるかどうかを判定し
ようとする場合、概念上の困難が発生するが、その理由
は、いずれの場合でも、ＴＣＲの値（クロックの手）が
最終的にマッチ・レジスタの値に追い付きこれを通過す
るからである。

比較器１３３に対して選ばれた同等以上という定義は下
記の通りである。クロックの手が回るに連れてこの手の
直ぐ前にあるクロック面の半分は、現在の時間より進ん
でいると定義され、このクロックの面の他の半分は、現
在の時間よりも遅れていると定義される。さらに正確に
いえば、もしマッチ・レジスタの値が選択されたＴＣＲ
の値に対して８０００（１６進）以下の負でない１６進
数値を加えることによって得ることができれば（この加
算は、通常のモジュロＦＦＦＦプラス１（１６進）演算
にしたがって行われる）、そのときこの選択されたＴＣ
Ｒの値はマッチ・レジスタの値と同等以上ではないとい
われる。この関係が真である限り、比較器１３３は出力
を発生しない。もしこの関係が真でなければ、この選択
されたＴＣＲの値はマッチ・レジスタの値に対して同等
以上であるといわれ、比較器１３３はその出力をアサー
トする。もしマッチ・レジスタの値がマッチ・レジスタ
１３２に書込まれ、この選択されたＴＣＲの値が既にマ
ッチ・レジスタの値に対して同等以上であれば、比較器
１３３は直ちにその出力をアサートする。このことは重
要であり、その結果、ピン１４０からの出力は照合機能
によってトリガされるべきであり、サービス・プロセッ
サが比較値マッチ・レジスタ１３２に「非常に遅くなっ
てから」書込んだために「失われる」が、ピン１４０か
らの出力は遅れて実行され、完全に失われるわけではな
い。

従来技術のタイマは、一般的に同等な比較器を使用し、
その結果、このタイマを使用するために書込まれたソフ
トウェアは照合値を書込む前に、ＴＣＲ値が大き過ぎな
いかを先ずチェックしなければならない。本発明による
タイマ・チャンネルの上述した機能性はこの問題を緩和
している。

上述した同等以上の比較機能を８０００（１６進）以外
の値で定義することが可能である。この数字は、８００
０（１６進）が使用している１６ビットカウンタのＦＦ
ＦＦ（１６進）の全体の幅の１／２であるためにこの好
適な実施例で選ばれている。これによって、ＴＣＲの全
範囲の半分に等しいサイズの「窓」が効率的に生みださ
れ、照合値が即時の出力を導出しないでＴＣＲへ書き込
まれる所定の用途に対して選択された特定の数は、使用
されているカウンタの全範囲と所望の窓のサイズによっ
て決まる。

本発明の原理は、第４図、特に第４Ｂ図を参照すること
によって最も良く理解されるが、この第４Ｂ図は実行ユ
ニットとよばれるサービス・プロセッサの部分を示す。
本発明と最も密接に関連する好適な実施例であるサービ
ス・プロセッサのこれらの能力は、マイクロコードの実
行を中断することなく現在サービスを受けているチャン
ネルを変更する能力（チャンネル変更特性）、他のチャ
ンネルに対するサービスのスケジュールを立てるための
特別なタイプのサービス要求を発生する能力（チャンネ
ル・リンク特性）および参照されるチャンネルが絶対チ
ャンネル数によるのではなくむしろ、現在のチャンネル
に対して相対的に特定される「相対モード」でこれらお
よびその他の機能を実行する能力（チャンネル相対モー
ド特性）である。

通常の動作モードであると考えられる場合、サービス・
プロセッサは、スケジューラ１１２によって決められた
シーケンスで同時に１６個のチャンネルに対してサービ
スを行う。サービス・プロセッサが現在のチャンネルと
関連するマイクロコード・プログラムの実行を終了する
と、マイクロ命令復号ジック３９の出力がこの事実をス
ケジューラ１１２に指示する。スケジューラ１１２は、
サービスを行うべき次のチャンネルを特定する４ビット
の値を線８６上に置くことによって応答する。この値
は、マルチプレクサ８５を経由してチャンネル・レジス
タ８７に記憶される。同時に、サービス・プロセッサ
は、新しいチャンネルに対してサービスを実行するため
にプリミティブの最初のマイクロ命令の位置を決定する
ため使用するべきエントリー・ポイントまたはスタート
・アドレスを決定する。一度にこのエントリ・ポイント
が決められると、サービス・プロセッサは、所望のプリ
ミティブの実行を開始する。

いずれのチャンネルが現在サービスを受けているかを決
定するのは、チャンネル・レジスタ８７の内容である。
チャンネル・レジスタ８７の内容は、線８９を介してチ
ャンネル制御ハードウェアの制御ロジック１０１に与え
られる。この値は復号され、サービス・プロセッサから
受取られた制御信号によって１６個のチャンネルの内の
いずれが動作されているかを識別するために使用され
る。チャンネル・レジスタ８７の内容は、また線２００
を介して、マルチプレクサ７９に与えられ、パラメータ
ＲＡＭ１１４のためのアドレスの一部を形成する。これ
によって、パラメータＲＡＭ１１４の内容が１６個の部
分に論理的に分割され、これらの部分の各々は１６個の
タイマ・チャンネルの１つと関連する機構が提供され
る。パラメータＲＡＭ１１４は、第２Ｂ図を参照して上
述したチャンネル・パラメータ・レジスタに対応する。

上述のチャンネル変更特性とリンク・チャンネル特性
は、ある種のタイミングの問題を解決するためには、協
力する形で２つ以上のチャンネル資源を利用する必要が
あるという認識から生まれたものである。例えば多くの
他のチャンネルにマツチ・イベントを設けて、１つのチ
ャンネルで発生している捕捉イベントに応答することが
望ましいかもしれない。従って、捕捉の発生したチャン
ネルに対するサービス・プログラムは、直接的または間
接的にこれらの他のチャンネルに対する影響を持つこと
ができなければならない。

チャンネル変更特性によって、サービス・プロセッサに
よって実行されているサービス・プログラムがこのプロ
グラムの実行を中断することなく、サービスを受けてい
るチャンネルの数を直接的に変更することのできる機構
が提供される。この機構は、マルチプレクサ８５とＡバ
ス６０に対する接続を含む。マルチプレクサ８５は、マ
イクロ命令復号ロジック３９の出力によって制御される
が、チャンネル・レジスタ８７にＡバス６０の１６ビッ
トの内の４ビットから取出された値をロードすることが
できる。この値の発生源は、これからデータをＡバス６
０に置くことのできるいずれの発生源であってもよい。
したがって、チャンネル・レジスタ８７に新しい値をロ
ードすることによって、サービスを受けているチャンネ
ルの見出しを直接変更する命令をマイクロプログラム中
に含めてもよい。マイクロ命令のシーケンス中における
中断は不必要である。チャンネルの変更を実行するマイ
クロ命令に続いて、全ての制御信号は古いチャンネルで
はなくて新しいチャンネルに向けられ、パラメータＲＡ
Ｍ１１４に対するアクセスは新しいチャンネルと関連す
るその中のロケーションをアクセスする。

チャンネル・リンク特性によって、１つのチャンネルか
らのサービス要求に応答して実行されているマイクロプ
ログラムが、現在のチャンネルを含む１６個のチャンネ
ルのいずれに対してもサービス要求を発生する能力が与
えられる。この特性の実行は、リンク・レジスタ８８と
Ａバス６０およびスケジューラ１１２への接続を含む。
上述したチャンネル変更特性の場合と同じように、サー
ビス・プロセッサによって実行可能である１つ以上のマ
イクロ命令は、リンク・レジスタ８８にＡバス６０から
得られた値をロードする効果を有している。１つのチャ
ンネルに対するリンク・サービスの要求のスケジュール
を立てるため、マイクロプログラムは、勿論Ａバス６０
の適当なビットに所望の値を先ず設定した後、これらの
命令の１つを単に実行する。この値はリンク・レジスタ
８８からデコーダ８９およびこれによって線９０を介し
てスケジューラ１１２に供給され、そしてスケジューラ
１１２によって他の全てのサービスに対する要求と同じ
ように取扱われる。上述したように、リンク・レジスタ
８８はまたマイクロエンジンに接続される。リンク・サ
ービス要求の結果として、チャンネルがサービスに対す
る計画を立てたという事実は、エントリ・ポイント選択
過程の一部として使用されるチャンネル条件の１つであ
り、またブランチＰＬＡ４１に対して有効なブランチ条
件である。上述したチャンネル変更特性の場合と同様
に、リンク・レジスタ８８にロードされる値の発生源
は、これからデータをＡバス６０に置くことのできる発
生源であればどれであってもよい。

チャンネル・リンク特性の特定の用途によって、マイク
ロ命令の特定の長いシーケンスがいくつかのより短いシ
ーケンスに分割される。このシーケンスは現在動作して
いる同一のチャンネルに対してリンク・サービス要求を
発生させ、次に終了させることができる。チャンネルの
スケジュールがサービスに対して再度立てられると、マ
イクロプログラムは継続する。この機構によって、長い
マイクロ命令のシーケンスが同時に実行されるなら、チ
ャンネルが要求するよりも早く他のチャンネルにサービ
スを要求することを認めるであろう。

チャンネル相対モード特性は２つの面がもち、その第１
はチャンネル変更とリンク特性との両方を相対モードで
実行する能力である。換言すれば、Ａバス６０からチャ
ンネル・レジスタ８７またはリンク・レジスタ８８のど
ちらかにロードされた値は、オフセット値を加えること
によってチャンネル・レジスタ８７内の現在値から求め
られてもよい。サービス・プロセッサによって実行可能
な少なくとも１つのマイクロ命令には、チャンネル・レ
ジスタ８７の内容が線２０１を介してＡバス６０に与え
られることを命令するコードが含まれている。一度この
値がＡバス６０上に与えられると、これはＡＵ７１によ
って処理することが可能である。代表的な例では、即時
ビット領域（すなわち、マイクロ命令自身の一部）の内
容がチャンネル・レジスタ８７から得られた値に加えら
れ、その結果は、Ａバス６０に戻される。この処理され
た値は、次に上述したようにチャンネル・レジスタ８７
またはリンク・レジスタ８８のいずれかにロードされる
ことが可能である。明らかなように、このことは、現在
のチャンネルに対し絶対的ではなく相対的に特定された
「目標」チャンネルへチャンネル変更またはチャンネル
・リンク機能のいずれかを実行する効果を有する。この
相対モードでチャンネル変更とチャンネル・リンク機能
とを実行する能力は、サービス・プロセッサによる実行
のために書かれたマイクロ命令の柔軟性を飛躍的に増加
させる。そのマイクロプログラムは、いずれの特定のチ
ャンネルまたはチャンネル群からも独立して書かれるこ
とができる。例えば、もし４つの隣接するチャンネル群
がそれらの間でチャンネル変更またはリンクのいずれか
を行いながら、エンジン制御装置の点火タイミング用に
使用されるのであれば、そのマイクロ・コードは、いず
れのチャンネル群が使用されようとこれから独立して書
くことができる。

尚、相対モードで使用された場合、チャンネルリンク特
性は、長いマイクロ命令のシーケンスを非常に使用しや
すくするため分割する機構として上述の自己リンク特性
を利用するが、この理由は、マイクロコードがリンクを
形成するのに絶対チャンネル番号を「認識する」必要が
ないからである。

相対モードの第２の面は、相対的な形で、パラメータＲ
ＡＭ１１４に対してアドレスを発生する能力、すなわ
ち、チャンネル・レジスタ８７の現在の内容に基づいて
発生する能力である。マルチプレクサ７９は、マイクロ
コードの制御下でその種々の入力を選択し、パラメータ
ＲＡＭ１１４をアドレスするために使用するレジスタ８
０に設定する７ビットのアドレスを発生する。このアド
レスは、マイクロ命令復号ロジック３９の出力から得ら
れる単一の７ビット領域によって構成されることが可能
であり、これはマイクロ命令自身内では単に１ビット領
域であった。このようなアドレスは、パラメータＲＡＭ
１１４内のいずれのロケーションをもアクセスすること
ができる。このようなアドレスは、そのパラメータ・レ
ジスタがアドレスされるチャンネルがマイクロ命令内の
即時フィールドの値によって固定されるという意味で絶
対的である。

マルチプレクサ７９によって発生されるアドレスは、ま
たマイクロ命令復号ロジック３９の出力から得られた３
ビット領域とチャンネル・レジスタ８７から得られる４
ビット領域とを結合し構成することもできる。この場
合、アドレスは、パラメータＲＡＭ１１４内の６個のパ
ラメータ・レジスタの１つをアクセスするのに限定さ
れ、それらのパラメータ・レジスタは現在サービスを受
けているチャンネルと関連し、また３個のビット領域に
よって特定される特定のレジスタと関連する。このタイ
プのアドレスは相対的であるが、その理由は、６個の可
能なパラメータ・レジスタの内の特定のレジスタが、チ
ャンネル・レジスタ８７によって供給されるチャンネル
の見出しと共にマイクロ命令自身の中で特定される必要
があるからである。従って、マイクロコードは特定の値
を得るために、例えばどれがパラメータ・レジスタ番号
３をアクセスするのかを書き込まれ、このコードは変更
なしにどのチャンネル上においても実行することができ
る。

マルチプレクサ７９から発生するアドレスは、４ビット
のチャンネル・レジスタ領域とマルチプレクサ４０の出
力から得られる３ビット領域との結合によっても構成す
ることができる。このモードは、パラメータをパラメー
タ・プリロード・レジスタ７５へ前もってロードするた
めの各シーケンスの最初のマイクロ命令の間でのみ使用
され、ここではこれ以上関係がない。

マルチプレクサ７９から発生するアドレスは、ＤＩＯＢ
レジスタ７８から得られる７ビットを選択することによ
っても得ることができる。パラメータＲＡＭ１１４をア
ドレスするこのモードを使用するためには、先ずアドレ
スを計算してこれをＤＩＯＢレジスタ７８に設定する。
これは、先ずチャンネル・レジスタ８７の内容をＡバス
６０上に置き、次いでその値にＢバス６１を介してまた
はその他の発生源から即時データとして得られたチャン
ネル・オフセットを加算する動作を行ない、次にその結
果をＤＩＯＢレジスタ７８に与えることによって達成さ
れる。次に、この値はマルチプレクサ７９によって選択
される。この方法によって得られたアドレスは、マイク
ロコードがパラメータのアクセスされているチャンネル
の見出しについて特定されていないという意味でまた相
対的である。例えば、現在のチャンネルとして識別され
ているチャンネルのパラメータ・レジスタ番号３にプラ
ス２されたチャンネルをアクセスするべきであると指定
することができる。このコードもまたいずれのチャンネ
ル上においても実行することが可能である。

明らかなように、パラメータＲＡＭ１１４に対するチャ
ンネル・相対アドレシングを用意することによって、サ
ービス・プロセッサの適応性が大幅に拡張される。例え
ば、上に示した点火タイミングの場合、イベントのタイ
ミングを計算するのに使用するパラメータとして、１つ
のチャンネルにおいて発生した結果を他のチャンネルに
使用することが望ましい。このことは、チャンネル相対
アドレスを使用しないで行うことができるであろうが、
その結果得られるマイクロプログラムは、１６個のチャ
ンネル中の特定のチャンネルで動作することが強制され
る。チャンネル相対アドレスを使用すると、マイクロプ
ログラムは、いずれのチャンネルが使用されようとそれ
から独立して書くことができる。

（発明の効果） 本発明は、マルチ・チャンネル・タイマ・システムに特
に使用するのに適したサービス・プロセッサを提供する
が、同様に他の環境で使用することも可能である。この
プロセッサは、タイマ・チャンネルのような複数の独立
した動作ユニットに対してサービスを行うことができ
る。このサービス・プロセッサは、複雑な問題を解決す
るため、整合性のある形で動作ユニットのグループを使
用するプログラムを作成するための強力な能力を提供す
る。

本発明は、好適な実施例を参照して示され、説明された
が、これに対する種々の変形と変更が当業者にとって明
らかであり、それらは本発明の精神と範囲内のものであ
る。

【図面の簡単な説明】

第１図は、シングルチップ・マイクロコンピュータのブ
ロック図であり、この一部が本発明の好適な実施例であ
る。 第２Ａ図〜第２Ｂ図は、本発明の好適な実施例を構成す
るタイマのメモリ・マップを示す図である。 第３図は、好適な実施例のマイマの主要要素を示すブロ
ック図である。 第４Ａ図〜第４Ｄ図は、好適な実施例のタイマの構造を
示す詳細ブロック図である。第４Ｅ図は第４Ａ図〜第４
Ｄ図に記載された各ブロック図の接続関係を説明するた
めの図である。 第５図は、好適な実施例によるタイマ・チャンネルの構
造を示す詳細ブロック図である。 １０…マイクロコンピュータ、１３…シリアル・インタ
ーフェース、１２…ＩＭＢ、１４…記憶装置、１５…タ
イマ、１６…シリアル・インテグレーション・モジュー
ル、２０…サービス・プロセッサ、チャンネル…２１ａ
−２１ｐ、２３…サービス・バス、２４…イベント・レ
ジスタ・バス、２４、２５…タイマ・レジスタ・カウン
ト・バス

フロントページの続き (72)発明者 マリオ・ネミロブスキー アメリカ合衆国カリフォルニア州ゴルタ、 ナンバー70、ホイットマン・ドライブ460 (72)発明者 ロバート・エス・ポーター アメリカ合衆国テキサス州オースチン、サ ラソタ・ドライブ4307 (56)参考文献 特開 昭58−48167（ＪＰ，Ａ) トランジスタ技術 1980 11月 Ｐ. 302〜309

Claims (14)

【特許請求の範囲】
1. 【請求項１】複数の動作ユニットをサービスするプロセ
   ッサにおいて、 命令を実行する実行手段であって、前記各命令の実行に
   応答して制御信号を発生する前記実行手段と、 前記複数の動作ユニットの１つを唯一正確に示す値を保
   持する第１レジスタ手段と、 前記実行手段から前記制御信号を受け、前記第１レジス
   タ手段から前記値を受け、前記制御信号を前記複数の動
   作ユニットの１つに正確に与える制御手段と、 サービス要求を受けるために前記複数の動作ユニットに
   結合されたスケジューラ手段であって、前記複数の動作
   ユニットから受けたサービス要求に優先度をつけ、前記
   受領したサービス要求の内最も高い優先度のサービス要
   求を選択し、前記選択された最も高い優先度のサービス
   要求に対応する１つの値を前記第１レジスタ手段に格納
   することを前記実行手段から独立して行なう前記スケジ
   ューラ手段と、 によって構成され、 前記実行手段は前記命令の少なくとも１つに応答して前
   記第１レジスタ手段に１つの値を前記スケジューラ手段
   の動作から独立して格納することを特徴とするプロセッ
   サ。
2. 【請求項２】請求項１記載のプロセッサであって、 前記複数の動作ユニットの１つを示す値を格納する第２
   レジスタ手段によってさらに構成され、前記実行手段は
   前記命令の少なくとも１つに応答して前記第２レジスタ
   手段に値を格納し、前記スケジューラ手段は前記第２レ
   ジスタ手段に格納された前記値に応答することを特徴と
   するプロセッサ。
3. 【請求項３】請求項１記載のプロセッサであって、 データを格納する第１記憶手段によってさらに構成さ
   れ、前記記憶手段は前記実行手段によってアドレス可能
   であり、前記実行手段は前記命令の少なくとも１つに応
   答して、前記第１レジスタ手段に格納された前記値から
   求められた前記第１記憶手段に対するアドレスを発生さ
   せることを特徴とするプロセッサ。
4. 【請求項４】請求項３記載のプロセッサであって、 前記実行手段は、前記命令の少なくとも１つに応答し、
   別の値を前記第１レジスタ手段に格納された前記値と結
   合することによって、前記第１レジスタ手段に格納され
   ている前記値から求められる前記第１記憶手段に対する
   アドレスを発生することを特徴とするプロセッサ。
5. 【請求項５】請求項４記載のプロセッサであって、 前記実行手段は、さらに前記命令の少なくとも１つに応
   答し、オフセット値を前記第１レジスタ手段に格納され
   た前記値に加算することによって前記第１レジスタ手段
   に格納された前記値から求められる前記第１記憶手段に
   対するアドレスを発生させることを特徴とするプロセッ
   サ。
6. 【請求項６】複数の動作ユニットをサービスするプロセ
   ッサにおいて、 命令を実行する実行手段であって、前記各命令の実行に
   応答して制御信号を発生する前記実行手段と、 前記複数の動作ユニットの１つを正確に選択する選択手
   段と、 前記実行手段から前記制御信号を受け、前記選択手段か
   らの出力を受け、前記制御信号を前記複数の動作ユニッ
   トの選択された１つにのみ与える制御手段と、 前記選択手段によって選択された前記複数の動作ユニッ
   トの前記１つとは異なる前記複数の動作ユニットの１つ
   を示す値を格納するリンク・レジスタ手段と、 サービス要求を受けるために前記複数の動作ユニットに
   結合されたスケジューラ手段であって、前記複数の動作
   ユニットから受けたサービス要求に優先度をつけ、前記
   受領したサービス要求の内最も高い優先度の１つを選択
   し、前記選択された最も高い優先度のサービス要求を発
   生した前記複数の動作ユニットの前記１つを選択するた
   めに前記選択手段に命令することを前記実行手段から独
   立して行ない、また前記選択手段に命令することによっ
   て前記リンク・レジスタ手段に格納された１つの値に応
   答して前記リンク・レジスタ手段に格納された前記値に
   対応する複数の動作ユニットの１つを選択することを前
   記実行手段から独立して行なう前記スケジューラ手段
   と、 によって構成され、 前記実行手段は前記命令の少なくとも１つに応答して前
   記リンク・レジスタ手段に１つの値を格納することを特
   徴とするプロセッサ。
7. 【請求項７】請求項６記載のプロセッサであって、前記
   選択手段はさらに、 前記選択手段によって現在選択されている前記複数の動
   作ユニットの前記ユニットを示す値を格納するレジスタ
   手段であって、前記実行手段と前記スケジューラ手段は
   いずれも前記レジスタ手段内に複数の値を格納すること
   ができることを特徴とするプロセッサ。
8. 【請求項８】請求項７記載のプロセッサであって、 データを格納するための第１記憶手段によってさらに構
   成され、前記記憶手段は前記実行手段によってアドレス
   可能であり、前記実行手段は前記命令の少なくとも１つ
   に応答して、前記レジスタ手段に格納された前記値から
   求められた前記第１記憶手段に対するアドレスを発生さ
   せることを特徴とするプロセッサ。
9. 【請求項９】請求項８記載のプロセッサであって、 前記実行手段は、前記命令の少なくとも１つに応答し、
   別の値を前記レジスタ手段に格納された前記値と結合す
   ることによって、前記レジスタ手段に格納されている前
   記値から求められる前記第１記憶手段に対するアドレス
   を発生することを特徴とするプロセッサ。
10. 【請求項１０】請求項８記載のプロセッサであって、 前記実行手段は、さらに前記命令の少なくとも１つに応
    答し、オフセット値を前記レジスタ手段に格納された前
    記値に加算することによって前記レジスタ手段に格納さ
    れた前記値から求められる前記第１記憶手段に対するア
    ドレスを発生させることを特徴とするプロセッサ。
11. 【請求項１１】複数の動作ユニットをサービスするプロ
    セッサにおいて、 命令を実行する実行手段であって、前記各命令の実行に
    応答して制御信号を発生する前記実行手段と、 前記複数の動作ユニットの１つを正確に選択する選択手
    段と、 前記実行手段から前記制御信号を受け、前記選択手段か
    らの出力を受け、前記制御信号を前記複数の動作ユニッ
    トの前記選択された１つに与える制御手段と、 データを格納する記憶手段であって、前記記憶手段は前
    記複数の動作ユニットと等しい数の複数の部分に論理的
    に分割され、前記各部分は前記複数の動作ユニットの１
    つに対応する前記記憶手段と、 サービス要求を受けるために前記複数の動作ユニットに
    結合されたスケジューラ手段であって、前記複数の動作
    ユニットから受けたサービス要求に優先度をつけ、前記
    受領したサービス要求の内最も高い優先度の１つを選択
    し、前記選択された最も高い優先度のサービス要求を発
    生した前記複数の動作ユニットの１つを選択するために
    前記選択手段に命令することを前記実行手段から独立し
    て行なうスケジューラ手段と、 によって構成され、 前記実行手段は前記選択手段の出力に応答して前記選択
    手段の前記出力から求められた前記記憶手段へアドレス
    を発生させることを特徴とするプロセッサ。
12. 【請求項１２】請求項１１記載のプロセッサであって、 前記選択手段は前記複数の動作ユニットの前記ユニット
    を示す値を格納するレジスタ手段によってさらに構成さ
    れ、 前記実行手段は他の値を前記レジスタ手段に格納された
    前記値と結合することによって前記レジスタ手段に格納
    された前記値から前記アドレスを求めることを特徴とす
    るプロセッサ。
13. 【請求項１３】請求項１１記載のプロセッサであって、 前記選択手段は前記複数の動作ユニットの前記ユニット
    を示す値を格納するレジスタ手段によってさらに構成さ
    れ、 前記実行手段はオフセット値を前記レジスタ手段に格納
    された前記値に加算することによって前記レジスタ手段
    に格納された前記値から前記アドレスを求めることを特
    徴とするプロセッサ。
14. 【請求項１４】請求項１１記載のプロセッサであって、 前記実行手段の制御下で、前記複数の動作ユニットの１
    つを示す値を格納するリンク・レジスタ手段によってさ
    らに構成され、前記スケジューラ手段は前記リンク・レ
    ジスタ手段に格納された前記値に応答して前記選択手段
    を動作させることを特徴とするプロセッサ。