JPH02171974A - 並列演算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、複数の演算エレメントを独立に動作させて
並列演算を行い複合演算の高速化を図った並列演算２置
に関する。

（従来の技術） この種の並列演算装置は、マイクロプログラム制御方式
の演算部を加減算部、乗算部等の複数の演算単位（以下
、演算エレメントと呼ぶ）の集合により構成することに
より実現されており、般に第４図に示すように構成され
ていた。第４図の構成においては、演算エレメント４１
．４２で例えば３サイクルの演算を実行する場合、まず
演算エレメント４１を起動するためのマイクロ命令が、
サイクルＴＩにおいてマイクロプログラム制御部４３か
らマイクロ命令バス４４上に送出される。これにより演
算エレメント４１が、第５図のタイミングチャートに示
すようにサイクルＴ２において起動される。このサイク
ルＴ２では、今度は演算エレメント４２を起動するため
のマイクロ命令がマイクロプログラム制御部４３から送
出され、これにより次のサイクルＴ３において演算エレ
メント４２が起動される。

さてサイクルＴ　４になると、演算エレメント４２は演
算結果を出力データバス４５に出力することになる。そ
こで、このサイクルＴ４では、マイクロプログラム制御
部４３は、出力データバス４５に出力された演算結果を
レジスタファイル４Ｂのどの位置（レジスタ）に格納す
るかを指定するためのアドレス（レジスタ番号）をマイ
クロ命令によってレジスタ（ＲＥＧ）４７にセットする
。これにより、サイクルＴ４において演算エレメント４
１から出力データバス４５に出力された演算結果は、次
のサイクルＴ５において、レジスタ４７によって指定さ
れるレジスタファイル４Ｇ内のレジスタ位置にバッファ
レジスタ（ＢＲＥＧ）４８を介して格納される。

同様にマイクロプログラム制御部４３は、サイクルＴ５
では演算エレメント４２が演算結果を出力することを判
断し、このサイクルＴ５において、演算エレメント４３
の演算結果のレジスタファイル４６内格納先を示すアド
レスをレジスタ４８にセットする。

これにより、次のサイクルＴ６では、サイクルＴ５にお
いて演算エレメント４２から出力データバス４５に出力
された演算結果が、レジスタ４７によって指定されるレ
ジスタファイル４Ｂ内のレジスタ位置にバッフ７レジス
タ４８を介して格納される。

（発明が解決しようとする課題） 上述したように従来の並列演算装置では、演算エレメン
トを起動しても、演算の最終サイクルで演算結果の格納
先レジスタを指定するマイクロ命令を実行しなければな
らなかった。また、演算の最終サイクルを知るためには
、演算サイクル数をノーオペレージジンマイクロ命令（
ＮＯＰマイクロ命令）などの実行によって内部でカウン
トしなければならず、マイクロプログラムが複雑になる
という問題があった。また、幾つかの演算エレメントの
演算結果の出力が同一サイクルに行われないように、そ
の演算サイクル数に応じて起動タイミングを考慮したマ
イクロプログラム構成としなければならず、この点でも
マイクロプログラムの次雑化は避けられなかった。

したがってこの発明の解決すべき課題は、複数の演算エ
レメントを用いた並列演算が、各演算エレメントの演算
サイクル数に無関係に１演算エレメントにつき１マイク
ロステツプで実行でき、もって並列演算の実行制御に必
要なマイクロプログラムの簡素化が図れるようにするこ
とである。

［発明の構成］ （課題を解決するための手段） この発明は、複数の独立に演算可能な演算エレメントの
１つをマイクロプログラム制御部がマイクロ命令によっ
て起動する際に、このマイクロ命令をもとに対応演算エ
レメントの演算結果の出力優先度を示す優先度情報、お
よびこの演算結果の記憶手段内格納先を示すアドレス情
報を発行する構成とすると共に、上記各演算エレメント
を、マイクロプログラム制御部によって起動された場合
に同制御部で発行された優先度情報を保持し、演算結果
の出力に際して他の演算エレメントとの間で優先度情報
の示す出力優先度に応じた優先度制御を行って演算結果
の出力を行う構成とし、更に出力優先度側にレジスタ手
段を用意し、この各レジスタ手段のうち演算エレメント
の起動時にマイクロプログラム制御部で発行された優先
度情報の示す出力優先度に対応するレジスタ手段に、同
情報と同時に発行されたアドレス情報を保持させ、−に
記名レジスタ手段のうち、演算結果を出力した演算エレ
メントの出力優先度に対応するレジスタ手段を選択する
構成とし、この選択されたレジスタ手段の示す記憶手段
のアドレスに演算結果を格納するようにしたことを特徴
とする。

（作用） 上記の構成によれば、マイクロプログラム制御部は並列
演算の対象となる幾つかの演算エレメントをマイクロ命
令によって順次起動し、その際に優先度情報およびアド
レス情報を発行するだけで、以降は起動された各演算エ
レメント間で演算結果出力に際して結果出力の優先度制
御が行われて、各演算エレメントの演算結果が順に記憶
手段に出力される。そして記憶手段に出力された演算結
果は、その出力光演算エレメントの出力優先度に対応し
たレジスタ手段の示す記憶手段内のアドレスに正しく格
納される。

（実施例） 第１図はこの発明の一実施例に係る並列演算装置のブロ
ック構成を示す。同図において、１１゜１２は互いに独
立に動作可能な演算エレメント、１３は演算エレメント
１１．１２を起動するためのマイクロ命令等を発行する
マイクロプログラム制御部、１４はマイクロプログラム
制御部１３からのマイクロ命令の転送に供されるマイク
ロ命令バスである。

」１記演算エレメント起動用のマイクロ命令には、対応
演算エレメントの演算結果の出力優先度を示す例えば１
ビツトの優先度情報、および対応ｅｉ算エレメントの演
算結果の後述するレジスタファイル１７内格納レジスタ
位置を示すアドレス情報が付加されている。この実施例
において上記優先度情報で示される出力優先度は、高優
先度（論理“１″の場合）と低優先度（論理“０“の場
合）の２レベルだけである。

１５は１１ｆ算エレメント１１．１２の演算結果が出力
される出力データバス、１Ｇは出力データバス１５１−
の演算結果をラッチするバッファレジスタ（ＢＲＥＧ）
である。１７はレジスタ１６の内容（演算結果）を格納
するためのレジスタファイル、１ｇ＋ｔ　、　１８Ｌは
マイクロプログラム制御部１３により演算エレメント起
動時に発行されたマイクロ命令に付された上記アドレス
情報を後述する高優先度信号２０）１．低優先度信号２
０Ｌに応じて保持するためのレジスタである。レジスタ
１８Ｂ＋　１８しは上記出力優先度に対応して設けられ
たもので、レジスタ１８　Ｈは高優先度に対応し、レジ
スタ１８Ｌは低優先度に対応している。

１９はマイクロプログラム制御部１３により演算エレメ
ント起動時に発行されたマイクロ命令に付された優先度
情報をデコードする例えばマイクロプログラム制御部【
３に設けられたデコーダ（ＤＥＣ）である。このデコー
ダ１９は上記優先度情報が高優先度を示している場合に
はアクティブな高優先度信号２０１．を出力し、低優先
度を示している場合にはアクティブな低優先度信号２０
．を出力するように構成されている。

演算エレメント１１．１．２は、マイクロプログラム制
御部１３により演算エレメント起動時に発行されたマイ
クロ命令に付された上記優先度情報を自身の起動時に保
持するレジスタ２１と、このレジスタｚ１に保持された
優先度情報をイネーブル信号ＥＮに応じてデコードし、
同優先度情報の示す出力優先度に対応する高優先度信号
２２Ｈまたは低優先度信号２２Ｌを出力するデコーダ（
ＤＥＣ）２３と、演算結果の出力の可否を判定するため
の判定回路２４とを有している。判定回路２４は、自エ
レメント内のデコーダ２３からの優先度信号２２１１　
、２２Ｌおよび後述する先度通知線２５０，２５Ｌの状
態に応じて出力データバス１５への演算結果出力の可否
を判定するようになっており、ここでは高優先度信号２
２１１がアクティブであれば、他の状態に無関係に出力
可を判定し、低優先度信号２２Ｌがアクティブであれば
高優先度通知線２５．がアクティブでないときだけ出力
可を判定する。なお、上記イネーブル信号Ｅは演算エレ
メントｌｌへの演算結果を必要とする期間だけアクティ
ブとなる。

２５）Ｉは演算エレメント１１．１２のデコーダ２３か
らの高優先度信号２２Ｈの転送に供される優先度通知線
（高優先度通知線）　、２５Ｌは同じくデコーダ２３か
らの低優先度信号２２Ｌの転送に倶される優先度通知線
（低優先度通知線）２Ｇは優先度通知線２５１（＋　２
５Ｌの論理状態をもとに、アクティブな通知線のうち最
も高い優先度を示す１ビツトの優先度情報を生成する優
先度情報生成回路（ＰＲＧ）である。なお、優先度通知
線２５ｎ　＊　２ＳＬの状態がいずれもアクティブでな
い場合には、優先度情報生成回路２Ｇからは論理“１°
または論理“０”いずれの優先度情報が出力されても差
支えないが、ここでは論理“０“の優先度情報が出力さ
れるものとする。２７は優先度情報生成回路２Ｇによっ
て生成された優先度情報を保持するレジスタ（ＲＥＧ）
、２８はレジスタ２７の保持内容に従ってレジスタ１８
Ｈまたは１８Ｌの保持内容のいずれか一方を選択してレ
ジスタファイル１７のアドレスを指定するためのマルチ
プレクサ（ＭＵＸ）である。

次に、第１図の構成の動作を第２図および第３図のタイ
ミングチャートを適宜参照して説明する。

まずサイクルＴｌにおいて、演算エレメント１１を起動
するためのマイクロ命令（第１マイクロ命令と呼ぶ）が
マイクロプログラム制御部１３から発行され、マイクロ
命令バス１４上に送出されたものとする。演算エレメン
トｉｔはこのマイクロ命令バス１４上の第１マイクロ命
令によって起動され、次のサイクルＴ２から同マイクロ
命令で指定された演算（例えば３サイクルを要する演算
）を開始する。また第１マイクロ命令には高優先度を示
す論理“１”の１ビツト優先度情報および、演算エレメ
ント１１の演算結果のレジスタファイル１７内格納先（
レジスタ）を示すアドレス情報が付加されている。

上記￥Ｓ１マイクロ命令に付加されている１ビツト優先
度情報はマイクロプログラム制御部１３内のデコーダ１
９に供給され、同じくアドレス情報はレジスタ１８０．
　１８Ｌに供給される。デコーダ１９は、上記１ビツト
優先度情報をデコードし、この例のように論理“１°　
（高優先度指定）であればアクティブな高優先度信号２
０ｏをレジスタ１８ｏに出力する。これにより、マイク
ロプログラム制御部１３からレジスタｔｇ、、　、　１
８Ｌに供給されていたアドレス情報が、レジスタ１８Ｈ
だけに保持される。上記第１マイクロ命令に付加されて
いる１ビツト優先度情報（論理“１“）は演算エレメン
ト１１．１２のレジスタ２１にも供給される。そして、
この優先度情報は演算エレメント１１．１２のうち、第
１マイクロ命令で起動された演算エレメント１１のレジ
スタ２１だけに保持される。

さてマイクロプログラム制御部１３は、演算エレメント
１１の演算が上記したように３サイクルを要する場合に
、次のサイクル（Ｔ２）で第２マイクロ命令を発行して
演算エレメント１２の起動を行うときには、今度は低優
先度を示す１ビツト優先度情報（論理″０＃）および演
算エレメントＬ２の演算結果のレジスタファイル１７内
格納先を示すアドレス情報を発行する。この場合、デコ
ーダ１９からはアクティブな低優先度信号２０Ｌが出力
され、レジスタ１８ｕ　、　１８Ｌのうちのレジスタ１
８Ｌだけに、演算エレメント１２の演算結果のレジスタ
ファイル１７内格納先（レジスタ）を示すアドレス情報
が保持される。また、低優先度塵を示す１ビ・ソト侵先
度情報は、第２マイクロ命令によって起動された演算エ
レメント１２内のレジスタ２１だけに保持される。

以上のように、マイクロプログラム制御部１３からサイ
クルＴｌにおいて第１マイクロ命令が発行されることに
より、演算エレメント１１は指定された演算をサイクル
Ｔ２から開始し、サイクルＴ２において第２マイクロ命
令が発行されることにより、演算エレメント１２は指定
された演算をサイクルＴ３から開始する（第２図および
第３図参照）。

ここで、演算エレメント１２で行われる演算が２サイク
ルを要するものとすると、ａ算エレメント１２より１サ
イクル前に起動された演算エレメント１１で行われる演
算が３サイクルを要することから、両演算エレメント１
１．１２は同じサイクルで演算結果を出力データバス１
５に出力しようとする。この場合、従来であれば第２図
に示すようにサイクルＴ４において出力データバス１５
の競合が発生してしまう。しかし従来は、この種の演算
エレメントにはエレメント相互間のバス調停機能はなく
、このため上記の例であれば、演算エレメント１２をサ
イクルＴ４またはＴ５から起動するようにマイクロプロ
グラムを工夫してバスの競合の発生を防止する必要があ
った。これに対して本実施例では、次に述べるように上
記のような工夫は不要である。

演算エレメント１１．１２はサイクルＴ４で演算結果の
出力が必要となると、イネーブル信号ＥＮをアクティブ
にする。これにより演算エレメントＩＩ。

１２のデコーダ２３は、先にレジスタ２１に保持されて
いる優先度情報をデコードし、高優先度信号２２１１ま
たは低優先度信号２２Ｌをアクティブにする。ここでは
第３図に示すように、演算エレメント１１のデコーダ２
３からの高優先度信号２２）慣と、演算エレメント１２
のデコーダ２３からの低優先度信号２２Ｌとがアクティ
ブとなり、高優先度通知線２５１１および低優先度通知
線２５Ｌがいずれもアクティブとなる。

演算エレメント１１．１２内の判定回路２４は、同じ演
算エレメント１１．１２内のデコーダ２３からの優先度
信号２２Ｈ＋　２２Ｌ　、および優先度通知線２りＨ、
２５Ｌの論理状態の組合わせにより、演算エレメント１
１、１２の演算結果出力が可能であるか否かを判定する
。この例では、演算エレメント１１の判定回路２４は、
同じ演算エレメント１１からの高優先度信号２２１１が
アクティブであることから、他の状態に無関係に演算エ
レメント１１の出力可を判定する。−方、演算エレメン
トＩ２の判定回路２４は、同じ演算エレメント１１から
の高優先度信号２２１１がアクティブでなく、且つ高優
先度通知線２５．の状態がアクティブであることから、
他の演算エレメント（演算エレメント１１）の出力可、
即ち演算エレメント１２の出力不可を判定する。

演算エレメント１１は、同エレメント１１内の判定回路
２４によって出力可が判定されると、同じサイクルＴ４
において第３図に示すように演算結果を出力データバス
１５に出力する。この演算ニレメン）１１からの演算結
果はサイクルＴ４の終了時にレジスタ１６にラッチされ
る。一方、演算エレメント１２は、同エレメント１２内
の判定回路２４によって出力不可が判定されると、第３
図に示すように同じサイクルＴ４における演算結果の出
力を控える。

さて優先度情報生成回路２Ｂは、優先度通知線２５ｕ　
、　２５Ｌの論理状態をもとに、アクティブな通知線の
うち最も高い優先度を示す１ビツトの優先度情報を生成
する。したがってサイクルＴ４では、高優先度を示す論
理“１″の優先度情報が生成される。この優先度情報生
成回路２６からの優先度情報は、レジスタ１６への演算
結果ラッチ時にレジスタゼにラッチされ、マルチプレク
サ２８の切替え制御に用いられる。即ちマルチプレクサ
２８は、レジスタ２７に保持されている１ビツト優先度
情報が本実施例のように論理“１″の場合、高優先度用
のレジスタ１８Ｉ（を選択し、その保持情報（演算エレ
ン”シト１１起動時にセットされたアドレス情報）をレ
ジスタファイル１７に出力する。この結果、サイクルＴ
４の終了時にレジスタ１６に保持された演算エレメント
１１の演算結果が、サイクルＴ５においてレジスタ１ｇ
＋１の指定するレジスタファイル１７内アドレス（レジ
スタ位置）に正しく格納される。

演算エレメント１１は、演算結果の出力サイクルＴ４が
終了すると、デコーダ２３に対するイネーブル信号ＥＮ
をインアクティブにする。これによりサイクルＴ５にお
いては、演算エレメント１１のデコーダ２３からの高優
先度信号２２１１は第３図に示すようにインアクティブ
となる。一方、サイクルＴ４における演算結果の出力が
不可となった演算エレメント１２においては、デコーダ
２３に対するイネーブル信号ＥＮはサイクルＴ５もアク
ティブとなっている。したがってサイクルＴ５では、演
算エレメント１２の判定回路２４は、同エレメント１２
のデコーダ２３からの低優先度信号２２Ｌがアクティブ
で、高優先度通知線２５１１はインアクティブであるこ
とから、このサイクルＴ５における演算エレメント１２
の出力可を判定する。この結果、演算エレメント１２は
、第３図に示すように演算結果を出力データバス１５に
出力する。この演算エレメント１２からの演算結果はサ
イクルＴ５の終了時にレジスタ１Ｇにラッチされる。

高優先度通知線２５Ｈがインアクティブとなると、優先
度情報生成回路２Ｇは論理“０″の優先度情報を生成す
る。この優先度情報はサイクルＴ５の終了時にレジスタ
２７にラッチされ、これによりマルチプレクサ２８によ
って低優先度用のレジスタ１８Ｌが選択され、このレジ
スタ１８Ｌの指定するレジスタファイル１７内アドレス
にレジスタｌＧにラッチされている演算エレメント１２
の演算結果が正しく格納される。

以上は演算エレメントが２つの場合について説明したが
、３つ以上の場合にも、優先度情報のビット数、即ち出
力優先度のレベル数を増やし、更に、このレベル数分の
（優先度通知線２５Ｈ、２５Ｌに相当する）優先度通知
線、同じくレジスタファイル１７のアドレス指定用の（
レジスタ１８Ｈ１１８Ｌに相当する）レジスタを設ける
ことにより、応用可能である。また、前記実施例では、
演算起動された演算エレメントには、マイクロプログラ
ム制御部１３で発行された優先度情報がそのまま供給さ
れるものとして説明したが、マイクロプログラム制御部
１３内のデコーダ１９のデコード結果（第１図の例では
優先度信号２０ｕ　、　２０Ｌ　）が供給される構成で
あってもよい。この方式では、各演算エレメント毎にデ
コーダ１９のデコード結果を伝達するための信号線が必
要となるものの、各演算エレメント内のデコーダ２３は
不要となる。

［発明の効果］ 以上詳述したようにこの発明によれば、複数の演算エレ
メントを並列演算させて曳合演算を実行するために幾つ
かの演算エレメントを順次起動する場合、対応演算エレ
メントの演算結果の格納先と演算結果出力の優先度とを
起動用のマイクロ命令で同時に指定するだけで、たとえ
演算エレメント間で演算結果出力に関するバスの競合が
発生しても自動的に調停できる。即ち、この発明によれ
ば、並列演算のための各演算エレメントの起動タイミン
グや、演算サイクル数や、演算結果の格納先指定タイミ
ング等をマイクロプログラム」二で同等考慮する必要が
ないため、マイクロプログラムの簡素化が図れる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係る並列演算装置のブロ
ック構成図、第２図および第３図は第１図の構成の動作
を説明するためのタイミングチャートであり、第２図は
従来方式を適用した場合のタイミングチャート、第３図
は本方式によるタイミングチャート、第４図は従来の並
列演算装置のブロック構成図、第５図は第４図の構成の
動作を説明するためのタイミングチャートである。 １１、１２・・・演算エレメント、１３・・・マイクロ
プログラム制御部、１４・・・マイクロ命令バス、１５
・・・出力データバス、１７・・・レジスタファイル、
１８ｕ　、　１８Ｌ・・・レジスタ、１９．２３・・・
デコーダ（ＤＥＣ）　、２０ｕ　。 ２２１１・・・高優先度信号、２０Ｌ　、　２２Ｌ・・
・低優先度信号、２４・・・判定回路、２５１１・・・
高優先度通知線、２５Ｌ・・・低優先度通知線、２８・
・・優先度情報生成回路（ＰＲＧ）、２８・・・マルチ
プレクサ（ＭＵＸ）。 出願人代理人　弁理士　鈴江武彦 々イ２Ωブｏ　７”ヲ瓜 １４クル 濱′ｊｒエレメント１１ シ寅１１エレメント１２ Ｔ２　　　　Ｔ３ ０　　　　ｊｉ、９石コ ロ＝］ｉコ 第２図

Claims (1)

1. 【特許請求の範囲】 マイクロプログラム制御部からの制御によって独立に演
   算動作可能な複数の演算エレメントと、この複数の演算
   装置の各演算結果が出力される出力データバスと、この
   出力データバスに出力された上記演算結果を格納するた
   めの記憶手段とを備え、上記複数の演算エレメントの幾
   つかを用いて並列演算を行う並列演算装置において、 上記複数の演算エレメントの１つを起動するためのマイ
   クロ命令の実行時に、このマイクロ命令をもとに上記マ
   イクロプログラム制御部において、起動対象演算エレメ
   ントの演算結果の出力優先度を示す優先度情報、および
   この演算結果の上記記憶手段内格納先を示すアドレス情
   報を発行する手段と、この手段によって上記マイクロプ
   ログラム制御部で発行された優先度情報をデコードする
   デコード手段と、上記演算結果の上記記憶手段内格納先
   を示すアドレス情報を保持するための上記出力優先度別
   に用意されたレジスタ手段であって、上記デコード手段
   のデコード結果に応じてその１つに上記マイクロプログ
   ラム制御部で発行されたアドレス情報が選択的に保持さ
   れるレジスタ手段と、上記各演算エレメントにそれぞれ
   設けられた演算結果出力制御手段であって、対応する上
   記演算エレメントの起動時に上記マイクロプログラム制
   御部で発行された優先度情報を保持し、演算結果出力に
   際しては上記保持した優先度情報の示す出力優先度に基
   づいて他の演算エレメントとの間で上記出力データバス
   の争奪を行い、同バスが取得できたときに同バスに演算
   結果を出力する演算結果出力制御手段と、上記各レジス
   タ手段のうち、上記出力データバスに演算結果を出力し
   た上記演算結果出力制御手段に保持された上記優先度情
   報の示す出力優先度に対応するレジスタ手段を選択する
   選択手段とを具備し、この選択手段によって選択された
   レジスタ手段の保持内容で指定される上記記憶手段のア
   ドレスに上記出力データバスに出力された演算結果を格
   納するようにしたことを特徴とする並列演算装置。