JPS6030984B2 - 多重共通バスを有するデ−タ処理システム - Google Patents
多重共通バスを有するデ−タ処理システムInfo
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- JPS6030984B2 JPS6030984B2 JP55009508A JP950880A JPS6030984B2 JP S6030984 B2 JPS6030984 B2 JP S6030984B2 JP 55009508 A JP55009508 A JP 55009508A JP 950880 A JP950880 A JP 950880A JP S6030984 B2 JPS6030984 B2 JP S6030984B2
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Description
〔関連出願〕
本願と同じ談受人に譲渡された下記の特許出願は本願と
同期日に出願され関連する主題を有する。 本文中に開示されたシステムおよびプロセスのある部分
は本発明ではなく、下記特許出願の特許請求の範囲によ
り規定される如き下記発明者の発明である。〔発明の分
野〕 本発明はデータ処理システムに関し、特に主メモリーと
共通バスに接続された諸ユニットとの間に情報の転送の
ための多数の共通バスを有するシステムに関する。 〔従来技術〕 今日のデータ処理システムのアーキテクチユアにおいて
は、中央処理ユニットと、主メモリーと、入出力サブシ
ステムは１組のバスにより論理的に接続されている。 各バス構造には４つの主なセクション、即ちアドレス、
データ、制御および電源がある。各セクションは信号又
は電流を送るための多数の回線からなり、その内のある
回線は２つ以上のセクション間で共用される可能性があ
る。物理的には、これら回線は、回路板モジュールおよ
びサブシステムが挿入されるコネクタ間の印刷回路板上
に食刻されたワイヤ、被覆線又は半田付け線、又は種々
のタイプのリボン・ケーブルである。アドレス・バスは
、データが読出されあるいは書込まれる主メモリーのロ
ケーション又は入出力コント。ーラを指定するのに使用
される。取扱われるデー外まデータ・バス上の１つのサ
ブシステムから他のサブシステムへ転送される。アドレ
ス指定およびデータ転送機能の制御に使用される信号は
制御バス上で送られる。アドレス存在、メモリーからの
読出し、メモリーへの書込み、データ存在、等の条件を
指定するためこのグループには種々の信号が含まれる。
給電バスは電力をシステム電源からデータ処理システム
の種々のサブシステムに分配するために使用される。典
型例のシステムにおいては、十５Ｖ、十１２Ｖ、一５Ｖ
等のいくつかのＤＣ電力が必要とされる。１つのバスに
対し複数のユニットが接続されるシステムにおいては、
この１つのバスは共通バスと考えられ、４つのセクショ
ン則ちアドレス・バス、データ・バス、制御バス、およ
び給電バスをそれぞれ含む。 １つの共通の入出力バスに結合される複数のュニットを
有するシステムにおいては、情報の両方向の転送をこの
ような諸ユニット間に提供する秩序化システムが設けら
れねばならない。 この問題は、このようなユニットが、例えば、中央処理
ユニット（ＣＰＵ）、１つ以上の主メモリー・ユニット
、および磁気テープ記憶デバイス、ディスク記憶デバイ
ス、力ード読出し装置等の種種のタイプの周辺デバイス
を含む時益々複雑化する。これ等の全ての周辺デバイス
は屡々ＣＰＵ又は主メモリーに対してアクセスしなけれ
ばならない。 このようなアクセスは「通常、その１つはアドレス指定
された情報のため、ある１つはデータ情報のため、他は
制御機能情報のために使用される多くのグループのワイ
ヤ線を含む共通のバスによって達成される。非常な混乱
を防止するため、予め定めた構成に従ってこの共通バス
に対するアクセスを制御するための装置が設けられねば
ならない。このような制御を行うため多くの方式が提供
されて来たが、その一例はＤ．Ｒ．Ａｐｐｅｌｔの米国
特許第３８８６５２４号「非同期通信バス」である。こ
のような制御のための構成の中には、周辺デバイスが共
通バスに対するアクセスを必要としているかを確認する
ため、ＣＰＵが予め定めたシーケンスで個々の周辺デバ
イスをポールするボーリング方式がある。この時ＣＰＵ
は、予め定めた優先順位スケジュールに塞いて周辺デバ
イスの１つに対する共通バスへのアクセスを付与する。
別のタイプの構成においては、周辺デバイスに対し順次
送出される制御信号が生成され、優先順位は連続ストリ
ングに従う直列順序により決定される。 このような方式の１つはＲ．Ａ．Ｈｅｎｚｅｌ等の米国
特許第３８３２６９２号「多回線バスにより結合される
諸デバイスに対する優先順位回路網」に示される。この
ようなコンピュータ・システムの構成においては、各周
辺デバイスと共通バスとの間に別個の１／０コントロー
ラがあるのが通常である。これ等の１／０コントローラ
は通常カード・ケージ内の予め定められたスロットに挿
入される回路カード上にある。第１のタイプのアクセス
・システムにおいては、特定の周辺デバイスのアドレス
はこのカード・ケージにおけるスロットの予め定めた１
つと関連付けられる。換言すれば、中央プロセスはカー
ド・ケージにおける特定のスロットをアドレス指定して
選択された周辺デバイスをアクセスする。前述の方式の
内の第２のタイプにおいては、選択されたアドレスは個
々のカード上にあるが、その直列の関係がカード・スロ
ットの配列に制約を課す。直列接続に対する要件がある
ため、カードはその優先順位でスロット内に挿入され、
最初と最後のカード間のスロットにギャップを持たず最
初のスロットから始まる。この両方の方式においては、
共通バスへ選択周辺デバイスを実際にアクセスさせる手
順にかなりの時間が必要とされる。現在使用中のコンピ
ュータ・システムを示す１つの典型例においては、マス
ター・ユニットとスレーフ・ユニットとの間の共通バス
は、別の制御回線と共に１６並列データ回線のデ−夕・
チャネルと２０並列アドレス・チャネルとからなる。 データ回線と、アドレス回線と、制御回線はその合計本
数が約８０となるのが一般である。このようなシステム
は、中央の１組のディジタル・ロジックを使用して、種
々のマスター・ユニットによりこのシステムに入れられ
たアドレス又はデータ情報の転送のための共通バスに対
するアクセスの要求を全て追跡する。Ｊ．Ｂ．Ｃｏｈｅ
ｎ等の米国特許第３７１０３２４号「データ処理システ
ム」はこのようなシステムを開示する。調停用論理回路
網がシステム全体に分布される他のシステムが存在する
。 システム内のいくつかのマスター・ユニットから調停要
求を行うため、同様なロジックが各マスター・ユニット
に設けられる。Ａｐｐｅｌｔの米国特許第３８８６５２
４号はこのような１つのシステムを開示し、ＧＪ．Ｂａ
ｒｌｏｗの米国特許第４０３００７５号「優先順位回路
網を分布したデータ処理システムトＧ．Ｊ．Ｂａｒｌｏ
ｗの米国特許第４００１７９び号「共通バス上のデータ
処理システム中に結合されたモジュールでアドレス指定
可能な装置」、Ｆ．Ｖ．Ｃａｓｓａｒｌｎｏ、Ｊｒ．等
の米国特許第３９９７８９６号「スプリッド・バス・サ
イクル操作を行うデータ処理システム．トおよびＦ．Ｖ
．Ｃａｓｓａｎｎｏ、Ｊｒ．等の米国特許第３９９３９
８１号「データ処理システムにおけるデータ転送要求の
処理のための装置」は別のこのようなシステムを開示し
ている。これ等の両システムは、マスター・ユニット間
に割当てられた優先順位の順序で直列に接続された１つ
以上の回線を有する。従って、制御回線を介して論理回
路を動作させて割当てられた優先順位の順序でバスに対
するアクセスを制限し、共通バスの可用度に関してアク
セスを要求する他のマスター・ユニットと通信する装置
が提供される。このようなシステムを相互に結合するた
め種々の方法および装置が従来技術において知られてい
る。 このような従来技術のシステムは、共通データ・バス経
路を有するものから種々のデバイス間に特殊な経路を有
するものまである。このようなシステムは又、バス・タ
イプと組合わされる同期又は非同期操作の能力も含んで
いる。更に、このようなシステムは、一般に種々のパリ
ティ検査装置、優先順位方式および割込み構造を含んで
いる。このような構成の１つは、Ｂ．０．０ａｙｍａｎ
等の米国特許第３８８６１８１号「割込み順序付け制御
装置」に示される。共通バスを用いるデータ処理システ
ムに対するバス割当て装置は、Ｊ．Ｇ．Ｖａｌａｓｓｉ
ｓ等の米国特許第３９５９７７５号「マイクロプロセサ
で構成される多車処理・システム」に示される。割込み
信号の走査を取扱うシステムは、Ｗ．ＥＷｏｏｄｓ等の
米国特許第４０２０４７１号「データ処理システム用の
割込み走査兼処理システム」に示される。他の優先方式
については、Ｋ．Ｋｏｗａｌ等の米国特許第３９９１５
６１号「データ処理システムにおける直列結合された周
辺インターフェース装置用の優先順位決定装置↓Ｒ．Ｄ
．Ｒｏｙｅｒ等の米国特許第４０２３６６８号「高速メ
モリー・アクセスのためのディジタル・コンピュータ構
成↓Ｒ．日．Ｇｒ皿ｅｒ等の米国特許第３９３１６１３
号「データ処理システム」、ＳＡ．Ｃａｍ等の米国特許
第３４４７１３５号「周辺装置のデータ交換」に示され
ている。バス構造を取扱った論文としては、本文中に参
考のため引用したＤｒ．Ｄ．Ｐ．Ｂｍ■ｎとＤｒ．Ａ．
ＬＤｅ幻ｅｒ著「マイクロコンピュータのバス構造につ
いての知識」（エレクトロニクス・デザイン１入１９７
群王６月２１日号）に見出される。 例えば、このようなシステムにおいてアドレス指定が行
われる方法、並びに、例えば諸デバイスのどれか１つが
データ転送を制御し得る方法は、システムの構成に依存
し、即ち、共通バスがあるか、その操作が同期的か非同
期的か、等に依存する。このシステムの応答能力および
処理能力は大いにこれ等の構造に依存する。共通バス上
のユニット数が増加するに伴って、このバス上の種々の
ユニットに使用される通常のＴＴＬ回路は全てを駆動す
るに十分な電力は持たず、特殊なドライバ回路が必要と
される。 更に、共通バス上のユニット数が増加するに伴ってバス
の長さが増大し、このためバスの伝送回線特性により悪
影響が生じる。もしバスが短かく保持できるならば、終
端抵抗は除くことができる。又長い共通バスは漏話その
他のノイズ問題を生じるおそれがある。 更に、もし信号が共通バス上のユニットからユニットへ
と連鎖されると、ユニット数が多くなる程遅延が大きく
なり、バスの処理能力が低くなる。このことは、バス上
の各ユニットがバス要求のできる特定の時間スロットを
割当てられる場合特にそうである。この場合、ユニット
数が多くなり時間スロットが増加する程、バス要求を行
うため個々のユニットが待たねばならない平均時間が長
くなるのである。〔発明の目的〕 従って、本発明の目的は複数のユニットを取扱うことが
可能な改良された共通バス構造の提供にある。 別の目的は、送出側のユニットに特殊なドライバ回路を
必要としない共通バス構造の提供にある。他の目的は、
多数の共通バスのどれに対して第１又は第２のユニット
が接続されるかを知ることなく第１のユニットが第２の
ユニットに関して送受し得る多くの共通バスを有するバ
ス構造の提供にある。 本発明の更に他の目的は、増大した処理能力および短縮
されたバス要求待機時間を有する共通バス構造の提供に
ある。 〔発明の要約〕 ． 本発明によれば、第１の転送サイクルの間複数の共通バ
スの第１のバスに結合された第１のユニットから複数の
共通バスの１つに結合された第２のユニットに対する情
報の転送を制御するバス・コントーラが提供される。 更に、第２の後の転送サイクルの間の第２のユニットか
ら第１のユニットに対する情報の転送を許可する別の装
置が提供される。更に又提供される装置は、複数の共通
バスの内のどのバスにアドレス指定されたユニットが結
合されているかについて事前に知ることなく、バス・コ
ントローラに制御指令を複数のユニットのそのアドレス
指定されたユニットに対して送出させそしてこのアドレ
ス指定されたユニットからの応答を受信させる。本発明
とその望ましい実施態様との対応関係第ＩＡ図のフロー
チャートは、どのように本発明が望ましい実施態様にお
いて実施されるかを簡潔に示すものである。 このフローチャートから判るように、ＣＰＵ又はバス・
コントローラは、要求側ユニットの要求を諸バスの全て
に散布し、それによって要求側ユニット及びバス・コン
トローラのいずれも宛先のユニットが結合された特定の
バスの識別を与えられなくてもよいようにする。これは
、諸バスの内の任意のバス上のデータを取扱うユニット
がそれらバスの内の任意のバス上の別のユニットと通信
できるようにする。本発明については頭書の特許請求の
範囲において特に規定される。 本発明の前記およびその他の目的および長所については
、添付図面に関して以下の記述を照合すれば理解されよ
う。〔目次〕 望ましい実施態様の説明 Ａ 説明における約束 Ｂ システム・バスの概要 Ｃ 中央処理システム（ＣＰＵ）の説明 ａ ＣＰＵの主要構成要素 ｂ プログラミングの考察 ィ ソフトウェア可視レジスタ ロ ワードおよびアドレスの書式 ハ主メモリー Ｄ ＣＰＵおよびシステム・バスのインターフェースａ
システム・バスＡ ｂ システム・／ゞスＢ Ｅ ＣＰＵのハードウェアの説明 ａ マイクロフ。 ロセサｂ システム・バスの制御 ｃ 制御パネル ｄ 基本のシステム・タイミング ｅ システムの初期化 Ｆ システム・バスの操作 ａ メモリー・アクセス ｂ メモリー・リフレツシユ ｃ ｌ／○コントローラに対する機能コードｄ ＤＭＣ
データ転送要求ｅ ＤＭＡデータ転送要求 ｆ ｌ／０コントローラ割込み ｇ 入出力命令の実行 ィ チャネル番号 ロ １／０機能コード ｉ 出力機能コード指令 ｉｉ 入力機能コード指令 ハ ソフトウェア入出力命令 ｉ ｌ○命令 ｉｉ ｌＯＬＤ命令 ｉｉｉ ｌＯＨ命令 ニ トラップおよびソフトウェア割込み ｊ ソフトウェア割込み ｉｉ トラツプ Ｇ ファームウェアの概要 ａ ファームウェア・フローの概説 ｂ ソフトウェア割込み、トラツプ・ハードウェア割込
みの対話イ ソフトウエア・フ。 ログラムロ フアームウエア・マイクロプログラムハ
ソフトウェア割込み、ハードウェア害旧み、およびトラ
ツプｉ ソフトウェア割込み １１ ハードウェア割込み ｉｉｉ トラツフ。 ニ 割込およびトラツプ 日 ＣＰＵファームウェア・ワードの説明ａ スクラッ
チパッド・メモリーの制御 ｂ 演算ロジック・ユニットの制御 ｃ 副指令および制御 ｄ 読出し専用記憶アドレス指定 １ １／０コントローラ・ロジックの詳細ａ ｌ／○コ
ントローラ・デバイス・ｏジツクイ 指令ロジックロ
タスクおよび構成ロジック ハ 割込みロジック ニ 状態およびデバイスの識別ロジック ホ データ転送ロジック ヘ アドレスおよび範囲ロジック ｂ ｌ／○コントローラ・タイミング・ロジツクｃ ｌ
ノ○コントローラ要求ロジック ｄ ｌ／○コントローラ割込み要求ロジックｅ ｌ／○
コントローラ要求リセツト・ロジックｆ ＤＭＡＩＯＣ
要求およびリセット・ロジックＪ Ｉ／○コントローラ
・システム・バス要求およびリンク・ロジックの要約Ｋ
ＣＰＵロジックの詳細 ａ 制御ストア・ロジックの詳細 ィ ＲＯＳアドレス生成ロジック ロ ハードウェア割込みロジック ｉ 主メモリーのリフレッシュ時間切れロジック ｉｉ 主メモリーのパリティ・ェフー・ロジツクｉｉｉ
不在メモリ−検出ロジック ハ ソフトウェア割込みロジック ニ ブートＰＲＯＭロジック ｂ ＣＰＵロジックの詳細 イデータ・トランシーバ・ロジック ロ スクラツチ／ぐンド・メモリー・ロジツクハ ／
ゞイト・スワッピング・ロジックニ マィクロプロセサ
およびデータ選択ロジツクホ １、ＭＩおよびＦレジス
夕・ロジックへ バス指令ロジック ｉ ｌ／○指令ロジック ｉｉ 進行中および使用中のロジック ｉｉｉ 読出し／書込みバイト・ロジックｉｖ メモリ
ーＧＯロジック Ｌ 主メモリーの説明 ａ システム・／ゞス・インターフエースイデータ・ワ
ード 。 アドレス・ワードｂ 王メモリーの構造の概要 ｃ モジュールの物理的／構造的特性 ィ モジュール・アドレス指定 ｄ メモリー保管ユニット ｅ 主メモリーの機能の概要 イ主メモリーのタイミング ロ 主メモリー・モジュール ｉ タイミング・ゼネレータ １１ 一５ボルト・ゼネレータ 餌 電源故障ロジック ｉｖ ＲＡＭアドレス制御および分配ロジックｖ セグ
メント選択ロジック Ｗ データ・イン／データ・アウト・レジスタ 肘 パリティ・ゼネレータおよび検査ロジツク 価 議出し／書込み制御ロジック １×リフレツシュ・ロジック ｘ チップ選択ロジック ｆ 主メモリーの要約 〔望ましい実施態様の説明〕 Ａ 説明における約束 本発明のシステムにおいては、２進数字（ビット）を表
示する電気信号は、種々の論理ゲート又は他の回路素子
に対して与えられかつこれから得られる。 以下の説明の簡明化のため、ビットを表示する信号とし
てよりも屡々ビットそれ自体について述べられる。更に
、簡明化のため、種々の論理ゲートおよび回路素子を結
ぶ回線を示すため信号名称を屡々使用．する。これ等の
信号は時に１群の文字又は番号により示される。例えば
、第１４図においては、右上部のＢＣＹＣＯＴ−はＮＡ
ＮＤゲート２９５により出力される信号を識別する。１
群の文字は屡々十符号又は一符号が後に続く。 十符号は、信号が２進数１（即ち、真）を示す時はハィ
のレベルの信号であることを意味し、一符号は信号が２
進数零（即ち、偽）を示す時ローのレベルの信号である
ことを意味する。ある場合には、十符号又は−符号の後
に複数の文字又は番号を付して名称の始めが同じ類似の
信号名称を区別する。例えば、第４３図において、信号
ＰＲＯＣＥＤ−はデコーダ２４４一３から出力され、信
号ＰＲＯＣＥＤ−２Ａはィンバータ５４６により出力さ
れ、信号ＰＲＯＣＥＤ−２０はＮＯＲゲート５５０‘こ
よって出力される。 意味が明らかである時には、この十符号又は一符号又は
他の修飾接尾辞（文字又は番号）は屡々少略される。例
えば、第３９図（その１）においては、接尾辞ＢＡおよ
びＢＢが信号ＲＤＤＴ２９十から省略され、１／０コン
トローラがシステム・バスＡに接続されるならば信号は
ＲＤＤＴ２９十ＢＡとなり、又１／０コントローラがシ
ステム・バスＢに接続されるならば信号はＲＤＤＴ２９
十ＢＢとなることを意味する。他の場合において意味が
明瞭であれば、文字「Ｘ」を信号に用いていくつかの信
号の内の１つを表示する。例えば、第３９図（その１）
において、もし１／０コントローラがシステム・バスＡ
に接続されると信号名称ＰＩＮＴＲＸ−およびＰＩＯＣ
ＴＸ−は信号Ｐ瓜ＴＲＩおよびＰＩＯＣＴＡ−を示し、
１／０コントローラがシステム・バスＢに接続されると
これ等の信号は信号ＰＩＮＴＲ２一およびＰＩＯＣＴＢ
−を示す。ある場合には、最初の信号名称の後に／・ィ
フオンを用いその後に最後の信号名称の接尾辞をおくこ
とより一連の信号を示す。例えば、第４２図（その２）
においては、レジス夕２４２の出力は、ＲＤＤＴＯＯ＋
乃至ＲＯＤＴ４７十と呼ばれる４８の信号である。簡潔
のため、論理ゲートはＡＮＤ、ＯＲ、ＮＡＮＤおよびＮ
ＯＲゲートと呼ばれる。 ＡＮＤゲートとＮＡＮＤゲートの相異は、ＮＡＮＤゲー
トは図中その出力回線における小さな円で示されるィン
バータを有することである。出力回線におけるィンバー
タの存在は、ＮＯＲゲートとＯＲゲートの識別のために
も用いられる。ゲートの入力回線上のィンバータは論理
ゲートに付された名称に何の影響も及ばさない。例えば
、第４２図（その１）においては、ゲート５９１はＡＮ
Ｄゲート、ゲート５９４はＮＡＮＤゲート（反転出力）
、ゲート５８４と５９４はＮＯＲゲート（引用に際し共
に反転出力を有し、そしてゲート５８４の入力のィンバ
ー夕は無視される）と呼ばれる。又、例えば、他の表示
がなければ、正の出力のためには正の入力を要求するロ
ジックを用いるものとする。 即ち、例えば、母ＮＤおよびＯＲ回路の如き論理回路は
、出力側に／・ィ・レベルの信号を生じるため入力側に
ハイの信号レベルにより操作される。ハイでない論理レ
ベルはローと呼ばれる。Ｂ システム・バスの概要 システムのブロック図は第１図に示される。 中央処理ユニットＰ（ＣＰＵ）２００はシステム・バス
を制御する。このシステム・バスは、システム・バスＡ
２０２およびシステム・バスＢ２０４と呼ばれる２つの
バスからなる。システム・バスＡ２０２とシステム・バ
スＢ２０４は、ＣＰＵ２００と、入出力（１／０）コン
トローラ２０６，２０８，２１０および２．１２と、主
メモリー又は１／０コントローラ２４１，２１６，２１
８および２２０と、メモリー保管ユニット２２２を相互
に結合するため使用される。簡素化のため、第１図は各
システム・バスに接続された４つの主メモリー又は１／
０コントローラのみを示す。 望ましい実施態様においては、システムの物理的実装（
使用可能な印刷回路板のスロット）が許容すれば、各シ
ステム・バスに対して８つ迄の１／０コントローラが接
続可能である。以下で明らかになるように、システム・
バス当りの１／０コントローラの数を８つに制限するの
はタイミング上の配慮によるもので、システム・タイミ
ングが変化するとき許容されるシステム・バス当りの１
／０コントローラ数は多くなったり少なくなったりする
。制御パネル２０１は直接ＣＰＵ２００に接続される。 システム・バスＢ２０４はシステム・バスＡ２０２と類
似するが、システム・バスＢはシステム・バスＡには存
在しない別のメモリー制御信号を含む。従って、システ
ム・バスＡには１／０コントローラだけしか組込むこと
ができないが、システム・バスＢに対しては主メモリー
又は１／○コントローラを接続することができる。これ
等システム・バスに接続された１／０コントローラは、
これらコントローラに接続された周辺デバイスの動作を
制御するために使用される。システム・バスＢにのみ接
続し得る主メモリーは、ＣＰＵにより処理されるソフト
ウェア・プログラムの記憶に使用される。ＣＰＵ２００
に直結された制御パネル２０１は、システムの動作の開
始、監視および指揮のためシステム・オペレータによっ
て使用される。 任意選択のメモリー保管ユニット２２２がシステムの揮
発性半導体ランダム・アクセス主メモリーに対しＤＣ電
圧を提供する。正常な電源状態においては、メモリー保
管ユニット２２２は、局部シス・テム電源（図示せず）
により供給されるＤＣ電圧により作動し、この電源は充
電可能バッテリを完全充電状態に維持し乍ら所要のメモ
リー電圧を発生する。停電中は、給電されている主メモ
リーの量に従って例えば５乃至１び分の期間バッテリ給
電を行うことにより、揮発性の半導体主メモリーの内容
を保持するための緊急能力をメモリー保管ュニット２２
２が提供する。第１図に示したシステムは、主メモリー
、１／○コントローラおよび周辺デバイスの種々の組合
せを選択することにより種々の特定の形態に構成するこ
とができる。 このようなシステム構成の一例を第２図に示す。この第
２図において、システム・バスＡ２０２およびシステム
・バスＢ２０４に接続されたＣＰＵ２００を有するシス
テム構成の例が示される。第２図は、６巡（ＩＫ＝ｌｏ
２４）０ワードの主メモリーと、４つのデイスケツト周
辺デバイスと、ライン・プリンタと、４つの通信回線と
、制御卓デバイスと、プリンタとを下記の如く接続した
中央プロセサ・ユニット（ＣＰＵ）を示す。４舷ワード
を含む主メモリー１，２４１‐１と、１雌ワードを含む
主メモリー２，２１６−１はシステム・バスＢ２０４に
接続されている。 メモリー保管ユニット２２２も又システム・バスＢ２０
４に接続される。システム・バスＡ２０２およびシステ
ム・バスＢ２０４はＣＰＵ２００に接続され、制御パネ
ル２０１はＣＰＵ２００と直結される。デイスケット周
辺デバイスー，２０７−１及び２，２０７−２はデイス
ケツト・コントローラ１，２０６一１を介してシステム
・バスＡ２０２に接続される。ディスケット周辺デバイ
ス３，２２１−１と４，２２１一２はデイスケツト・コ
ントローラ２２０−１を蚤てシステム・バスＢ２０４と
接続される。通信回線１および２は通信コントローラ２
１０一１を介してシステム・バスＡ２０２と接続される
。プリンタ周辺デバイス２０９はプリンタ・コントロー
ラ２０８−１を介してシステム・バスＡと接続される。
制御卓周辺デバイス２１３は制御卓コントローラ２１２
一１を介してシステム・バスＡ２０２と接続される。異
なった図面において同一番号を付した素子は同一の素子
を示し、例えば、第２図の制御パネル２０１は第１図の
制御パネル２０１で示されたものと同じ素子を示す。Ｃ
中央プロセサ・ユニット（ＣＰＵ）の説明中央プロセ
サ・ユニット（ＣＰＵ）は、システム内の制御素子とし
て設計されたファームウェアにより管理されるプロセサ
である。 このＣＰＵが含む内部バスは２つのボート則ちシステム
・バスＡ及びシステム・バスＢとを有し、これらはＣＰ
Ｕ、１／０コントローラおよび王〆モリー（第１図およ
び第２図に示す）を相互に接続する。システム・バスの
ハードウェアと結合されたＣＰＵフアームウエアは、１
／０コントローラおよび主メモリーの転送の制御を行う
。任意のソースからのデータはＣＰＵファームウェア指
令によりシステム・バス上におかれ、主メモリーのアク
セスがこのＣＰＵ又は１／０コントローラいずれのため
に実施されていようとも主メモリーのアクセスがＣＰＵ
によってしか開始できない。このように、システム・バ
スの使用に対する要求の競合を解消するため各コントロ
ーラおよび主メモリー内に優先順位解決ロジックを設け
る必要がなくなる。ＣＰＵ Ｉ／○構成は、２つのタイ
プの１／０チャネル即ちデータ多重制御（ＤＭＣ）チャ
ネルと直接メモリー・アクセス（ＤＭＡ）チャネルにお
ける主メモリーと１／０コントローラとの間の対話を支
持する。 ＤＭＣとＤＭＡのいずれかのタイプのチャネルに対し、
システムは次データ・アドレス（即ち、１／０コントロ
−ラを介して周辺デバイスとの間で転送される次のユニ
ット情報が主メモリーから読出されあるいはこれに書込
まれるところの主メモリー内のロケ−ションのアドレス
）とおよび１つの範囲（レンジ）とを維持する。 この範囲は、ＣＰＵを介する主メモリーと１／０コント
ローフ（周辺デバイス）との間で転送されるべき情報ユ
ニットの数のカウントである。望ましい実施態様におい
ては、主メモリーは２つの８ビット・バイトを含むワー
ド‘こ構成される。次データ・アドレスはバイト・アド
レスとして指定され、範囲は転送されるべきバイト数と
して指定される。ＤＭＣチャネルに対しては、ＣＰＵが
ＣＰＵ常駐スクラツチパッド・メモリー（ＳＰＭ）内に
範囲および次データ・アドレスの情報を保持し管理する
。 ＤＭＡチャネルに対しては、範囲および次データ・アド
レスが１／０コントローラ内に局所的に維持される。１
ノ○コントローラは、専らシステム用に設計され、ＤＭ
Ｃタイプ又はＤＭＡタイプのいずれかである。 チャネルの割当ては、ソフトウェア１／０命令における
チャネル番号による。ＣＰＵは予め定めた数のＤＭＣ入
出力チャネル対を支持し、こ）で各入出力チャネル対は
１つの入力チャネルと１つの出力チャネルを有する。例
えば、望ましい実施態様においては６４の入出力チャネ
ル対があり、これ等はＤＭＣ Ｉ／○コントローうによ
ってしか使用できない。しかし、ＤＭＣチャネル番号は
、ＤＭＡ又はＤＭＣタイプの１／０コントローラに割当
てられるが、同じシステム内でその両方に割当てられる
ことはない。ＣＰＵが支持するオペレーティング・ソフ
トウェアは、可視レジスタと、データ書式と、命令セッ
トと、トラップおよび割込みの諸動作を含む。 オペレータ・インターフェースは制御パネルと制御卓周
辺デバイスを介する。制御パネルは、オペレータのアク
セスがシステムを初期化することを可能にする。ＣａＣ
ＰＵの主要構成要素 ＣＰＵ機能領域の主要ブロック図は第３図に示され、以
下の節において説明する。 制御ストア２３川まＣＰＵのコントローラ素子である。 これは、ファームウエア・マイクロプログラムを記憶す
る謙出し専用メモリーを含む。これ等のファームウェア
・マイクロプログラムはＣＰＵ動作の制御に必要な機能
を保有する。この領域に含まれるのは、ファームウェア
・マイクロプログラムを順次進行させステップ毎にハー
ドウェアに指令を発するのに必要な全てのアドレス指定
および復号ロジックである。マイクロプロセサ２３２は
ＣＰＵ内の主要な処理素子である。 これは全ての演算、比較、論理積の諸操作を行い、専ら
ファームウェア・マイクロ命令指令により制御される。
１／０システム・バス領域２３４は、ＣＰＵが１／０コ
ントローラと通信するのに必要な全てのドライバ／レシ
ーバ、および制御回路を含んでいる。 ２つのバス、即ちシステム・バスＡおよびシステム・バ
スＢが使用可能である。 主メモリーはシステム・バスＢ２０４にのみ接続できる
。システム・バス領域２３４はハードウェアおよびファ
ームウェアのマイクロ命令指令によって制御される。ス
クラツチパツド・メモリー２３６は、ＣＰＵデータに対
する一時的記憶を提供する読出し／書込みメモリーであ
る。 このメモリーには、ＤＭＣチャネルに対する範囲および
アドレス情報およびＣＰＵ動作に必要な種々の作業レジ
スタが保持される。このスクラツチパツド・メモリー２
３６はファームウェア・マイクロ命令指令により制御さ
れる。Ｃｂ プログラミングの考察 本項では、ソフトウェア可視の種々のＣＰＵレジスタに
ついて説明し、ＣＰＵにより使用される種々のデータお
よびアドレス書式を定義する。 Ｃｂイ プログラム可視レジスタソフトウェア命令セッ
トを使用するプログラマーから可視である１８の中央プ
ロセサ・レジスタがある。 各レジスタの書式および有意ビットは第４ Ｊ図に示さ
れる。これ等のレジスタは下記の如くである。ソフトウ
ェア可視レジスタ ７ワードのオペランド・レジスタＲＩ〜Ｒ７。 その内の３つは又指標レジスタＲＩ〜Ｒ３である。これ
等のレジスタは各々１６ビットのものである。８アドレ
ス・レジスタＢＩ〜Ｂ７およびＰ。 これ等のレジスタは各々１６ビットである。マスク（Ｍ
Ｉ）レジスタ（８ビットは追跡トラップ付勢およびオー
バーフロー・トラツブ付勢を制御する）。 標識（１）レジスタ（８ビット：オーバーフロー、将来
の使用のため予約される（ＲＦＵは不便用）、キヤリー
・アウト、ビット・テスト、１／○、より大きい、より
小さい、および不等の記号）。 状態（Ｓ）レジスタ（１６ビット：特権モード・ビット
、プロセサＩＤ（４ビット）、優先順位レベル数（６ビ
ット））。 Ｃｂロ ワードおよびアドレスの書式 この項は、中央プロセサ・ユニットにより使用される、
第５図に示された種々のワードおよびアドレスの書式を
規定する。 ビット又はバイトの如き全てのデータ・ワード要素は１
６ビットの主メモリー・ワード‘こ基く。 各ワードの書式は左から右へ規定し、最初のビットに０
を最後のビットに１５の番号を付す。主メモリー・デー
タ要素は命令によって、ビット、バイト、ワード又は多
重ワード・データの項目レベルでアクセスできる。これ
らあらゆる場合、左端の要素はワードの最上位要素であ
り、例えばビット０は最初のビット、ビット１は第２の
ビット、ビット０乃至７は最初のバイト、ビット８乃至
１５は第２のバイト・・・・・・…である。多重ワード
項目は連続したワード・ロケーションを必要とし、最も
小さいアドレスは左端、即ちデータ項目の最上位の部分
として定義される。アドレス・ポインタは、ビット、バ
イト、ワード又は多重ワードのデータ項目を指示するの
に使用される。 このアドレスは、データ項目の最も左方で最も上位の要
素を表示する。１つの配列内ではデータ項目が左から右
へ番号を付される。 ＣＰＵアドレス、アドレス・レジスタおよびプログラム
・カウンタは１６ビットおよび記憶ワード・アドレスを
含む。いずれのアドレス・フィールドの最も右側のビッ
ト（ビット１５）もワード・アドレスの最下位のビット
であり、全てのアドレス・フィールド‘こは符号は付さ
ない。システムは１２雛バイト（Ｋコ１０２４）迄をア
ドレス指定するよう構成することができる。ＤＭＣデー
タ要求に対するバイト依存アドレスはＣＰＵスクラツチ
パツド・メモリーにおいて１７ビット・アドレスとして
記憶される。その最下位ビット（ビット１６）は、バイ
ト１がアドレス指定される時セットされる。１つのメモ
リー・ワードおよび１つのメモリー・バイトに対するア
ドレス書式を第５図に示す。 Ｃｂハ 主メモリー 主メモリーは、最小４ＫＷ（キロ・ワード）から最大６
４ＫＷ迄に構成することができる。 メモリーは読出し／書込みランダム・アクセス・メモリ
ーからなる。主メモリーはシステム・バスＢに取０付け
られたメモリー・ボードに含まれる。主メモリーのサイ
ズは必Ｗ単位で増大することができ、最小の４ＫＷの主
メモリーは最下位の４ＫＷアドレス空間に構成される。
ＣＰＵ‘こおけるメモリー・サイズ・スイッチは、ＣＰ
Ｕが不在の主メモタリーの参照を試みるメモリー・アド
レスを検査できるように、システム内に構成された主メ
モリーのサイズと対応するようセットされねばならない
。以下に詳細に論述するように、ＣＰＵは、アクセスが
ＣＰＵのために行われつ）あるか（ソフ０トウェア命令
又はデータに対する）、ＤＭＡ又はＤＭＣの１／０コン
トローラのために行われつ）あるか（周辺デバイスに出
入りするデータに対する）にかかわらず、全てのメモリ
ー・アクセスに関して不在の主メモリーへの参照を検査
する。Ｄ ＣＰＵおよびシステム・バスのインターフェ
ースシステム・バスを備えた中央プロセサに対する２つ
の外部インターフェース、即ちシステム・バスＡインタ
ーフェースおよびシステム・バスＢインターフェースが
ある。 このシステム・バスＡおよびＢは、システムのシャシー
の一部であり、ＣＰＵ、主メモリー又は１／０コントロ
ーラ間に通信経路を提供する。 これ等のシステム・バスは又コントローラおよび王〆モ
リーに対して配電する。システム・バスＡおよびＢは殆
んど同じで、それぞれ約５０のワイヤ則ち信号を含む。
その異なる点は、システム・バスＢが、システム・バス
Ａにおける絹をなす信号の外に主メモリー・インターフ
ェースを有することである。信号のリストについては第
６図を参照され度い。Ｄａ システム・／ぐスＡ システム・バスＡは、配電し、そしてシステムのシャシ
ーのシステム・バスＡ側のバス・コネクタに挿入された
各１／０コントローラ（ＩＯＣ）とＣＰＵとの間にデー
タ転送および割込みのための通信経路を提供する。 ＣＰ山ま、システム・バスの使用を制御し、別々の時間
基準でサービス要求サイクルを割当てる。システム・バ
スＡにおける各ＩＯＣは、前記１／０コントローラに対
し唯一でありかつシステム・バスＡにおける１／０コン
トローラの位置（ＣＰＵに対する）の関数である時間に
おいてのみ（データ転送又は割込みの目的のため）サー
ビス要求をすることを許可される。システム・バスＡと
Ｂの作用については以下に説明する。第７図はシステム
・バスＡにおける信号を示す。 システム・バスＡは、ＣＰＵに対して特有の２つの信号
Ｍ旧ＭＶＡＬ，ＢＷＡＣ６０を有する。これ等の信号は
、システム・バスＡのＣＰＵのシャシー・スロット・コ
ネクタにのみ存在する。このバスにおける他の全ての信
号は、２つの位置を除いて各バス・コネクタの同じピン
上にある。１つのバス・コネク夕のＢＣＹＣＯＴ−ＢＡ
信号（システムＡのサイクル・アウト時間）ピンは次の
バス・コネクタのＢＣＹＣＩＮ−ＢＡ信号（システム・
バスＡのサイクル・ィン時間）ピンに配線される。 このように、優先順位タイミング信号はバス上の１つの
ＩＯＣから次のＩＯＣに送られる。第６図は、システム
・バスＡおよびＢ上の各信号の機能およびソースを示し
ている。Ｄｂ システム・バスＢ システム・バスＢは、配電し、そしてシステムのシステ
ム・バスＢ側のバス・コネクタに挿入された各主メモリ
ー・ボード又は１／０コントローラとＣＰＵとの間にデ
ータ転送および割込みのための通信経路を提供する。 システム・バス８はシステム・バスＢと類似している。
然し、このシステム・バスは、システム・バスＡには存
在しない３つの追加の主メモリー制御信号ＰＭＥＭＧ○
，ＰＭＦＲＳＨ，Ｐ茂ＦＭＤを含む。従って、主メモリ
ー・ボードは、システムのシステム・バスＢの側のシャ
シーのスロットにのみとり付け得る。他の全てのシステ
ム・バスＢの信号はシステム・バスＡと類似するが、別
々の組のドライバによって駆動される。ＣＰＵシャシー
・スロット・コネクタに特有な信号は全くシステムリゞ
スＢには存在せず、各信号はシステム・バスＢにおける
全てのシャシーのスロット・コネクタに与えられる。シ
ステム・バスＡおよびＢの動作および制御については以
下に説明する。第６図は各システム・バス信号の機能お
よびソースについて示している。システム・バスＡの場
合における如く、システム・バスＢにおける各１／０コ
ントローラは、前記ＩＯＣに特有のものでありかつシス
テム・バスＢのＩＯＣの位置（ＣＰＵ‘こ対する）の関
数である時間においてのみサービス（データ転送又は割
込みのための）の要求を許可される。主メモリーは、シ
ステム・バスＢにおかれるが、サービス要求を行わず、
システム・バスＢにおける１／０コントローラによる使
用のため優先順位タイミング信号ＢＣＹＣＯＴ−ＢＢお
よびＢＣＹＣＩＮ−ＢＢを依然として伝えなければなら
ない。システム・バスＡ又はＢのいずれか一方において
一時に唯１つの１／０コントローラしかサービス要求を
行えないが、システム・バスＡおよびシステム・バスＢ
において同じ相対的（時間スロット）位置にある２つの
１／○コントローラにより同時に２つのサービス要求が
なされ得る。例えば、第２図によれば、システム・バス
Ｂにおけるデイスケツト・コントローフ２，２２０一丁
は、システム・バスＡにおけるプリンタ・コントローラ
２０８−１がＤＭＣデータ要求を行うのと同時のシステ
ム・バス要求間の優先順位は、未完でありまだ応答され
ていない他の先のシステム・バス要求と共に、以下に述
べる如くＣＰＵによって解決される。システム・バスＡ
におけるプリンタ・コントローラ２０８ーーはＣＰＵも
こ関して第２の物理的バス・コネクタ・ス。 ットおよび第２のバス要求時間スロットにあるが、デイ
スケツト・コントローラ２，２２０−１はＣＰＵに関し
て第４の物理的バス要求時間スロットにあるがシステム
・バスＢの第２のバス要求時間スロットにあることが判
る。物理的バス・コネクタ・スロットとシステム・バス
Ｂにおけるバス要求時間スロットとの間の差は、各主メ
モリー・ボードが１つの物理的バス・コネクタ・スロッ
トを占めるがバス要求時間スロットを占めないという事
実に因る。その理由は、主メモリーが決してこのシステ
ム・バスを要求しないためである（即ち、主メモリーは
システム・バスにおいてどのデータ転送も開始せず、従
って優先順位タイミング信号ＢＣＹＣＯＴ−ＢＢおよび
ＢＣＹＣＩＮ−ＢＢは主メモリー・ボードによって遅延
される必要はない。Ｅ ＣＰＵのハードウェアの説明 ＣＰＵのハードウェアのブロック図は第８図に示される
。 主要なＣＰＵ機能領域 ＣＰＵのハードウェアは４つの主な領域に分けられる。 即ち、第３図に示す如く、制御ストアと、スクラツチパ
ツド・メモリーと、マイクロプロセサと、１／０システ
ム・バスである。以下の項は各領域にある構成要素をブ
ロック図レベルで説明する。制御ストア 第９図において、制御ストア２３０‘まシステムにおけ
る主要な制御素子である。 これは、ファームウェア・マイクロプログラムを含む読
出し専用言己除くＲＯＳ）メモリーと、これ等のマイク
ロプログラムの解釈に必要な関連するアドレス指定およ
び復号ロジックからなる。ファームウェアは・ソフトウ
ェア制御プログラミングとシステムのハードウェア動作
との間のＩＪンクである。ファームウェアは、制御スト
アと、スクラッチパッド・メモリーと、マイクロプロセ
ッサと、１／０システム・バスの全ての諸動作を制御す
るあらゆる機能を有する。これ等のマイクロプログラム
は、ある論理的順序に配置されたファームウェア・ワー
ド（マイクロ命令）からなる。各々のファームウェアの
マイクロ命令ワードは４８ビットの符号化データを含み
、これは復号される時特定のハードウェア操作を生じる
。５００ナノ砂毎に、１つのファームウエア・ワードは
ＲＯＳメモリーからサイクル・アウトされ、復号されて
次のファームウェア・アドレスを決定し、そしてマイク
ロプロセサとスクラツチパツド・メモリーとおよび１／
０システム・バスとに対して特定の指令を発生する。 ファームウェア・マイクロプログラムを順次実行するこ
とにより、ハードウェアの諸動作は所望のＣＰＵ操作を
行うため適正な順序で実施される。多くのファームウェ
アのマイクロプログラムは、１つのハードウェア活動（
即ち、制御パネル操作、割込みのサービス）又は１つの
ソフトウェア命令の実行のため実行され得る。ファーム
・フローの概要およびファームウェア・ワードの説明に
ついては以下に行う。ＣＰＵハードウェアの説明を助け
るため制御ストアの中間規模のブロック図を第９図に示
し、各フロックについては以下の項において説明する。 次に第９図において、ファームウェアはＩＫロケーショ
ン×４８ビットの議出し専用ストア（ＲＯＳ）メモリー
２３８に記憶される。 各ロケ−ションは、工場においてＲＯＳメモリーに恒久
的に書込まれ変更不能な１つのファームウェア・ワード
を記憶する。１つのアドレスがこのＲＯＳ〆モリーに与
えられると、対応するファームウェア・ワードが読出さ
れる。ブートＰＲＯＭ２４０はＩＫ×８ビットのＲＯＳ
〆モリーであり、ブートストラツプ操作の間だけ使用さ
れる。 これは、初期化の間主メモリーにロードされるソフトウ
ェア命令を含んでいる。ブートＰＲＯＭ２４０の出力は
正規のファームウェアＲＯＳメモリー２３８の出力のビ
ット２４乃至３１に対してワイアドＯＲ結合される。ブ
ートストラップ操作の間、このブートＰＲＯＭが付勢さ
れて正規ＲＯＳのビット２４乃至３１が消勢される。局
部レジスタ２４２は４８ビットのレジスタであり、ＲＯ
Ｓメモリーからアドレス指定されたファームウェア・ワ
ードを受取る。このデータは時間ＰＴＩＭＥＯにおいて
ストローブ入力され、５００ナノ秒のＣＰＵサイクルの
始めを表示する。デコーダ２４４はマルチプレクサおよ
び復号ロジックの回路網であり、局部レジスタ２４２に
現在記憶されているファームウェア・ワードに従って特
定のハードウェア指令を生じる。指令デコーダ２４４の
出力は、制御パネル２０１と、制御フロップ２５８と、
雑用フロップ２６４と、他のＣＰＵロジック（第８図参
照）とに配分される。。デコーダ２４４は制御パネル２
０１における種々の指示灯を制御する。制御フロツプ２
５８は、マイクロ命令制御下でＣＰＵファームウェアに
より直接セットされテストできる４つのフロツプＣＦＩ
乃至ＣＦ４からなる。 これ等のフロツプは、ファームウェア・ステップ間のあ
る一定の条件を記憶しそしてテストするために使用され
る。例えば、制御フロツプ３ＣＦ３はＣＰＵファームウ
ェアによりＤＭＣデータ転送シーケンスの間使用されて
、どのシステム・バスＡ又はＢにデータ転送を要求する
１／０コントローラが配置されているかを想起する。雑
用フロツプ２６４は、ＣＰＵファームウェアによって直
接セットおよび（又は）テストが可能な他のフロツプか
らなる。 このフロツプ群に含まれるのはファームウェア監視タイ
マー（ＭＤＴ）フロップと、ファームウェア実時間クロ
ック（ＲＴＣ）フロツプと、電源故障フロップとがある
。又この雑用フロップ２６４の群にはＰＣＬＥＡＲフロ
ツプとＰＤＭＣＩＯフロツプとがあり、これらはＣＰＵ
ファームウェアにより使用されて、進行時間中応答する
１／０コントローラによってセットされるシステム・バ
ス信号ＰＢＹＴＥＸの状態を想起し、それによってＣＰ
Ｕ指令シーケンス（第２０図）の間ＣＰＵに対しその１
／０コントローラのタイプ（ＤＭＡ又はＤＭＣ）を知ら
せる。 ＣＰＵは、入力アドレス又は入力範囲のＣＰＵ指令の間
ＰＤＭＣＩＯフロップに記憶されたそのＩＯＣタイプを
用いて、ＤＭＣＩＯＣにおける場合のようにＣＰＵのＳ
ＰＭ（スクラッチパッド・メモリ）プログラム・チャネ
ル表内にＩＯＣのアドレスおよび範囲が見出されるか、
あるいはＤＭＡＩＯＣによりそこにおかれた後システム
・バスから受取られるかどうかを決定する。アドレス・
レジスタ２４６は現行ファームウェア・ワード・アドレ
スを記憶する１０ビット・レジスタである。 その出力はＲＯＳメモリー２３８をアドレス指定するた
め使用される。次のファームウェア・ワード・アドレス
は各ＣＰＵサイクルの時庵歌ＴＩＭＥ２においてこのレ
ジスタにクロックされる。制御ストア・アドレス・ゼネ
レータ２４８はＲＯＳメモリー２３８から謙出されるべ
き次のフア−ムウェア・ワードのアドレスを選択する。 全てのアドレスは分岐アドレスであり、現行ファームウ
ェア・ワード（マイクロ命令）から直援復号されるか、
ハードウェア割込みにより強制されることができる。フ
ァームウェア・ワードとＣＰＵテスト条件から直接４つ
のタイプのファームウェア・アドレスが復号される（第
３５Ｄ図参照）。 即ちｍ現行ファームウェア・ワードのビット３８乃至４
７におけるファームウェア・アドレスへの無条件分岐（
ＵＣＢ）、｛２｝３２のファームウェア・テスト可能条
件の１つを選択して、選択された条件の真又は偽の状態
に従って２つのファームウェア・ロケーションの内の１
つへの分岐アドレスを生じるテスト条件に基く分岐（８
０Ｔ）（２通りのテスト分岐）、｛３’選択されたテス
ト条件に基〈１６通りの分岐を実施することによりソフ
トウェア命令ＯＰコードおよびアドレス・シラブルと、
記憶された定数およびソフトウェア割込みを復号するた
め、ファームウェアにより使用されるメジャー・テスト
に基く分岐（ＢＭＴ）（多重テスト分岐）、および｛４
）ハードウェア割込み戻りレジス夕に記憶されたファー
ムウェア・アドレスへの分岐を生じ、ハードウェア割込
みファームウェア・シーケンスの完了時に正規のファー
ムウェア・フローに技るため使用される正規復帰（ＲＴ
Ｎ）（ハードウェア割込み復帰分岐）である。ハードウ
ェア割込み回路網２５川ま、ＣＰＵによる即時動作が必
要とされる時、常に制御ストア・アドレス・ゼネレー夕
２４８に分岐アドレスを強制する。 ハードウェア割込みアドレスは各ＣＰＵサイクル毎に生
成でき、別のアドレスは各ハードウェア割込み条件に対
して生成される。このハードウェア割込み条件および優
先順位は第９図に示される。ファームウェアはどのある
いは全てのハードウェア割込み条件の検出も禁止するこ
とができる。もしハードウェア割込みが生ずれば、正規
の次のファームウェア・アドレスがハードウェア割込み
復帰レジスタ２５２に記憶される。ハードウェア割込み
復帰レジスタ２５２は１０ビット中であり、ハードウェ
ア割込みが生じる時次の正規ファームウェア・ワード・
アドレスを記憶する。 このアドレスは、ハードウエア割込みシーケンスの完了
時に正規のファームウェア・フローに再び入るため使用
される。分岐オン・テスト回路網２５４は現行ファーム
ウェア・ワードを用いて３２のファームウエア・テスト
可能条件の１つを選択し、制御ストア・アドレス・ゼネ
レータ２４８に対し選択された条件の真又は偽の状態を
通知する。 メジャー分岐回路網２５６は、ＢＭＴ（１６通り）分岐
が行われる時次のファームウェア・アドレスを生成する
。 現行ファームウェア・ワード（ビツト４０，４１，４２
，４３）は、〇Ｐコード、アドレス・シラブル、定常又
はソフトウェア割込み条件のどれが上記次のファームウ
ェア・アドレスの形成に用いられるかを表示する。ソフ
トウェア割込み回路２５７は、ソフトウェア処理に割込
むことが可能な諸条件を検出し、優先順位に基いて各条
件に対する独特なファームウェア・アドレスを生成する
。 ファームウェアはこれ等のアドレスを用いて割込み条件
をサービスする適正なファームウェア・ルーチンへ分岐
する。ソフトウェア割込み条件のテストのためのＢＭＴ
分岐は、主メモリからのソフトウェア命令取出しシーケ
ンスの始めにのみ実施されることに留意すべきである。
下表は、最高から最低への優先順位の順序でソフトウェ
ア割込み条件を含む。即ち、（１｝ データ操作の間オ
ーバーフローがＣＰＵレジスタＲＩ〜Ｒ７に生じ、その
レジスタがトラツプ付勢マスク・レジスタＭＩにその対
応ビットをセットさせる時の、レジスタ・オーバーフロ
ー・トラツプ。■ 電力損失が最小２ミリ秒間生じるこ
とを電源が検出する時の、電源故障。 ‘３｝ システム・バスＡに取付けられた１／０コント
ローラが割込みサイクルを要求した時の、１／０割込み
システム・バスＡ。 ■ システム・バスＢに取付けられた１／０コントロー
ラが割込みサイクルを要求した時の、１／０割込みシス
テム。 バスＢ、および｛５１ 実時間クロックの更新に使用さ
れるＡＣ回線信号から固定調時割込みを得る時の、タイ
マー割込み、である。 次に第８図において、スクラツチパッド・メモリー（Ｓ
ＰＭ）２３６は、ＣＰＵ状態、１／０範囲およびＤＭＣ
チャネルに対するバッファ・アドレスの記憶のため使用
される２５６ロケーション×１７ビットのランダム・ア
クセス・メモリーである。 これは又、データ、アドレス、固定情報および１／０バ
イトの転送のための一時記憶域を提供する。ＳＰＭには
、１５作業ロケーション、ＣＰＵ状態レジスタ、および
プログラム・チャネル表（ＰＣＴ）が保持される。 ＳＰＭのロケーションの全てが使用される訳でない。 次に第１０図のスクラッチパッド・メモリーのレイアウ
トについて述べる。１５の作業ロケーション（１６隻表
示のロケーション００乃至０６および場所０８乃至ＯＦ
）は一時記憶城として使用される。 これ等の作業。ケーションのある用途は、対メモリー転
送前の１／０データの一時記憶（先のプログラム・アド
レスを維持する）、およびＤＭＣデータ転送の間バイト
・スワッピングのための中間記憶である。ＣＰＵ状態レ
ジスタはＳＰＭのロケーション０７（１６隻表示）であ
る。 このロケーションはソフトウェアにより直接アクセス可
能である。このロケーションは常に現行のＣＰＵ状態を
保持する。ビットの定義については第４図を参照され度
い。プログラム・チャネル表（ＰＣＴ）はＳＰＭの上位
（比較高いアドレス）の１２８０ケーションを占有する
。これはＤＭＣチャネル操作の管理のため専らＣＰ川こ
より使用される。プログラム・チャネル表の属性は下記
の如くである。即ち、‘１｝ ６４のェントリからなり
、入出力チャネルが半２重（即ち、いかなる時点でも入
力モード又は出力モードのいずれかにある）であるため
各ェントリは入力チャネル又は出力チャネルのいずれか
として使用でき、従って入出力チャネル対当り唯１つの
ェントリが必要とされる。 ｛２１各ェントリは１７ビットのバイト・アドレスおよ
び１６ビットの範囲からなり、２つの隣接するＳＰＭロ
ケーションを占有する。 １つの１／０ロード（１０ＬＤ）ソフトウェア命令がそ
の関連するＤＭＣチャネルに指向される時、常に１つの
ＰＣＴェントリがロードされる。 １つのＤＭＣデータ転送が生じる度毎に適当なＰＣＴェ
ントリが更新される。 情報はＰＣＴェントリからソフトウェア１／０命令を介
してＤＭＣチャネルへ読出すことができ、次の１／０指
令良Ｐち、｛１）入力アドレス、■ 入力範囲および（
３１入力モジュ−ル、の１つをその機能コード・フィー
ルド‘こおいて指定する。スクラツチパツド・メモリー
は現行フア−ムウェア・ワ−ド（以下のフア−ムウェア
・ワードの説明参照）により直接制御される。 もしファームウェア・ワードのビット０が２進数１であ
れば、ＰＭ書込みはＰＴＩＭＥ４において生じる。ＳＰ
Ｍ２３６に対するデータ入力は、内部バス２６０からバ
イト・スワッピング・マルチプレクサ２６２を介する（
第８図参照）。バイト動作においては、内部バス２６川
こおけるワードの左バイトを操作する場合、マルチプレ
クサ２６２がＳＰＭ入力データの左右のバイトをスワッ
プ則ち交換する。ＤＭＣチヤネルについては、フアーム
ウエアがＳＰＭ内のＰＣＴェントリ・アドレス・ポイン
タのビット１６をリセットして、メモリー・ワードの左
バイトが操作されつ）あることを識別する。ＳＰＭ内の
ロケーションのアドレス指定も又ファームウェアによっ
て制御される。ＰＭアクセス・アドレスは、第８図のＰ
Ｍアドレス・マルチプレクサ２９４を介し第９図のデコ
ーダ２４４から作業場所および状態レジスタをアクセス
する時、ファームウェア・ワードから直接生じる。さも
なければ、ＰＣＴに対するアクセスが要求される時ＤＭ
Ｃチャネル番号が使用され、この場合はＳＰＭアドレス
は第８図のＳＰＭアドレス・マルチプレクサ２９４を介
してチャネル番号レジスタ２９６から生じる。ＤＭＣデ
ータ転送操作を行う時、ＣＰＵファームウェアはチャネ
ル番号の下位ビット（第２４図のビット９）を用い、そ
れによって関連する入出力チャネル対に対するＰＣＴェ
ントリに記憶されたアドレスおよび範囲を使用して入力
操作と出力操作のいずれが行われるべきかを決生定する
。Ｅａ マイクロプロセサ 再び第８図において、ＣＰＵにおけるあらゆる活動はフ
ァームウェア制御のマイクロプロセサ２３２の処理能力
に集中する。 ＣＰＵ内の全ての演算、比較、および論理積操作はマイ
クロプロセサ２３２により実行され、これは４蓮の４ビ
ットに分割されたマイクロプロセサからなり１６ビット
のタ マィクブロセサを形成する。望ましい実施態様に
おいては、マイクロプロセサ２３２は、米国カルフオル
ニア州サニーベールのＡｄｖａｎｃｅ ｍｌｃｒｏＤｅ
ｖｉｃｅｓ社製の４タイプのＡｍ２９０１マイクロフロ
セサからなっている。マイクロプロセサ２３２内０には
１６ロケーション×１６ビットのレジスタ・フアィル２
６８と、８機能の１６ビット中の演算論理装置（ＡＬＵ
）２６６と、マイクロプロセサの諸能力を支持するため
必要なシフト・ロジックと雑用ロジックがある。タ マ
ィクロプロセサ２３２に対するデータ入力はデータ・セ
レク夕・マルチプレクサ２６９からの１６ビット出力で
ある。 マルチプレクサ２６９は、ＳＰＭ２３６の出力、内部バ
ス２６０、標識レジスタ２７０プラスＭＩレジスタ２７
２の内容、又０は局部レジスタ２４２（第９図）からの
現行ファームウェア・ワードからの定数のいずれかから
データを選択できる。マイクロプロセサ２３２に対する
入力データは、レジスタ・ファイル２６８又はマイクロ
プロセサ内の作業レジスタに記憶でき、あるいはＡＬＵ
２６６を経てマイクロプロセサの出力データとして内部
バス２６川こ送ることができる。これは、マイクロプロ
セサに対するファームウェア入力によって決定される。
現行ファームウェア・ワードのビット８乃至１９がマイ
クロプロセサを制御する（以下のファームウェア・ワー
ドの説明参照）。 これ等のビットは、ＡＬＵに対するデータ入力、ＡＬＵ
が行うべき機能、およびＡＬＵの結果の行先を制御する
。このマイクロプロセサは、各ＣＰＵサイクル（本実施
例では５００ナノ秒）でファーム・ワード‘こ従って新
らしい動作を行う。マイクロプロセサ２３２にはしジス
タ・フアイル２６８の１６のレジスタが保持され、その
内の１５がソフトウェア可視である（第１１図参照）。 このマイクロプロセサに与えられる４ビット・アドレス
はしジスタ・ファイルをアドレス指定するため使用され
る。このアドレスは、機能レジスタ（ＦＲ）２７４から
、あるいはファームウエア・ワードから直接に選択が可
能である。ＦＲレジスタ２７４は最初ＯＰコードを記憶
し、次に種々のアドレス・シラブルおよび定数を保持し
、あるいはファームウェア・フローによって決定される
如く増減分できる。ファイル・アドレス指定のため、Ｆ
Ｒレジスタ２７４は３つのセクションＦＲＯ，タＦＲ２
およびＦＲ３に分割され、これ等のセクションの内のど
れか１つがマイクロプロセサのレジス夕・ファイル２６
８のアドレス指定のため使用されるようファイル・アド
レス・マルチプレクサ２７６により選択できる。レジス
タ・ファイル２６ Ｚ８に対するデータ入力はＡＬＵ２
６６を介する。レジス夕・ファイル２６８の出力デー外
ま、現行ファームウェア・ワードにより決定された通り
ＡＬＵ２６６、内部作業レジスタＱ又は内部バス２６０
へ送ることができる。 Ｚマイクロプ
ロセサ２３２からのデータ出力は、内部バス２６０１こ
おけるシステム・バスＡおよびＢからのデータ入力レシ
ーバとワィアドＯＲ結合される。従って、もシステム・
バスＡ又はＢのレシーバのいずれかか付勢されるならば
、マイクロ２プロセサの出力が消勢される。しかし、マ
イクロプロセサ２３２からは常にファームウェア・テス
ト可能信号（ＡＬＵ＝零、ＳＩＧＮ、オーバフロー、キ
ヤｌｉ−）が出力される。マイクロプロセサ２３２に対
して入力データを２与えることの他、データ・セレクタ
・マルチプレクサ２６９の出力は、ファームウェア制御
下でＭＩレジスタ２７２および標識レジスタ２７０‘こ
ゲートされ得る。 データセレクタ２６９の出力の４ビットも又ファームウ
ェア制御下で品質論理テスト（ＱＬＴ）レジスタ２７８
にゲートすることができる。ＱＬＴレジスタ２７８の出
力は、システムの初期化における品質論理テストの成否
の視覚的表示をデータ処理システムのオペレータに与え
るため使用されるＣＰＵボード上に配された４つのＬＥ
Ｄ標識の点灯を制御する。クロック２８１は、システム
全体で使用される種々のタイミング信号ＰＴＩＭ旧○乃
至ＰＵＩＭＥ４およびＢＣＹＣＯＴを与える。 （第１４図および第１５図参照）Ｅｂ システム・バス
の制御 第１２図は、両システム・バスＡおよびＢ、データ経路
および制御信号の生成を示す。 主な構成素子は、バス副指令デコーダ２４４とＣＰＵ内
部バス２６０と、各１／０システム・インターフェース
・データ／アドレス回線に対する別個のレシーバ２８４
，２８８とドライバ２８２，２８６と、ＣＰＵサイクル
・アウト時間ゼネレータ２８０である。ファームウェア
は、両システム・バスＡとＢ上のデータ・フロー、およ
び１６ビットのＣＰＵの内部バス２６０１こおいて生じ
る転送を制御する。 各ＣＰＵサイクルの間、副指令デコーグ２４４は現行フ
ァームウェア・ワードを解釈し、サイクルの時間ＰＴＩ
Ｍ旧１からＰＴＩＭＥ４まで有効であるバス制御副指令
を生じる。これ等の復号された副指令は特定のデータ経
路を付勢し、ファームウェアにより要求される如くデー
タ転送を生じる。システム・バス上で行い得る対話は以
下においてシステム・バス動作の項で説明する。基本的
なシステム・バス制御は次の節で説明する。別個の副指
令は、システム・バスのレシーバ２８４と２８８のどち
らが付勢されて内部バス２６０‘こデータをおくかを決
定する。 もし両方のシステム・バスＡ，Ｂのレシーバ２８４と２
８８が消勢されると、マイクロプロセサ２３２の出力が
内部バス２６０１こ転送される。もしデータが１／０コ
ントｏ−ラに送られると、ＣＰＵからシステム・バスへ
の適当なドライバ２８２又は２８６が付勢されて、内部
バス２６０‘こおけるデータを付勢されたシステム・バ
スのデータ／アドレス回線に対して転送させる。もしデ
ータがＩＯＣからＣＰＵへ転送されるならば、適当な付
勢１／０コントロｏ‐ラ・データ・ドライバ信号（ＰＥ
Ｎ既Ａ−又はＰＥＮＢＳＢ−）が復号され、１／０コン
トローラを経て特定システム・バスにおける全ての１／
０コントローラに送られる。しかし、バス・アクセスを
要求したＩＯＣのみがシステム・バスにデータを夕おく
。主メモリーがＣＰＵにデータを転送する時は別の副指
令が生成される。主メモリーのデータを内部バスに転送
するためには適当なＣＰＵレシーバ経路も又付勢されね
ばならない。前述の如く、全ての転送は内部バス２６０
を経０由する。 例えば、もしファームウェアが、データをシステム・バ
スＡ上のＩＯＣからシステム・バスＢの主メモリーへ転
送すべきことを決定するならば、このフアームウエアは
システム・バスＡのＩＯＣのデータ・ドライバ（信号Ｐ
ＥＮ既Ａ−を介して）とシステム・バスＡのレシーバ２
８８とを付勢してロントローラから内部バス２６０へデ
ータを転送させる。もしこれが直接メモリー・アクセス
（ＤＭＡ）転送であれば、ファームウェアは同時にシス
テム・バスＢのドライバ２８２も付勢して内部バス２６
０のデータを主メモリーに転送させる。もしこれカｍＭ
Ｃ転送であれば、生じ得るバイト・スワッピングのため
内部バス・データが最初にＳＰＭ２３６（第８図）へ送
られる。以降のＣＰＵサイクルの間、このデータはＳＰ
Ｍ２３６からマイクロプロセサ２３２を介して検索され
、システム・バスＢのドライバ２８２が付勢されて、デ
ータを内部バス２６０からシステム・バスＢ上の主メモ
リーに転送させる。ＣＰＵサイクル・アウト時間信号Ｂ
ＣＹＣＯＴを用いてＩＯＣによるデータ転送又は割込み
のためのシステム・バスの要求を許可する。 これにより、一時に唯１つの１／０コントローラがＣＰ
Ｕと通信することを確保する。この信号は４マイクロ秒
毎に生成され、各システム・バスを介してコントローラ
からコントローラへ伝播される。各１／０コントローラ
はこのパルスを受入れ、このパルスを次のコントローラ
（第１３図参照）に送出する前に５００ナノ秒間だけ遅
延させる。１／０コントローラがこの信号を遅らせる時
間は、この１／０コントローラに関してはサイクル・イ
ン時間と呼ぶ。 前に論述したように、主メモリーが決してデータ転送又
は割込み要求を行わないため、主メモリーはシステム・
バスにおけるサイクル・アウト時間信号は遅延させない
。その代り、主メモリーは信号ＢＣＹＣＯＴを遅延させ
ずに次の主メモリー又はシステム・バスＢ上のＩＯＣに
送る。サイクル・イン時間は、１／〇コントローラがシ
ステム・バス・アクセスを要求し得る唯１のインターバ
ルである。もしＣＰＵファームウェアがアクセスを許可
すれば、ＣＰＵとその１／０コントローラ間のりンクが
形成されて、値の１／０コントローラがシステム・バス
にアクセスすることを阻止する。ＣＰＵおよびＩＯＣが
リンクされるこの期間中、同じシステム・バス又は別の
システム・バスにおける他の１／０コントローラがそれ
らのサイクル・ィン時間中にシステム・バス要求を行う
ことができるが、ＣＰＵはこのシステム・バスに対して
はアクセスを許与しない。 このＣＰＵ−ＩＯＣリンクは、このリンクが解除される
迄ソフトウェアおよびハードウェアの割込みを禁止する
ことによりファームウェア制御下で行われる。このＣＰ
Ｕ−ＩＯＣリンクを確立し維持するのは、ハードウェア
（およびソフトウェア）の割込みを禁止するようリセッ
トされたビットを有するデータ転送要求又は割込み要求
の処理に使用されるマイクロプログラムの各ファームウ
ェア・マイクロ命令ワードである。ハードウェア割込み
ビットがリセツトされた最初のマイクロ命令がＣＰＵ−
ＩＯＣリンクを確立し、その後そのビットをセットする
最初のマイクロ命令ワードがこのリンクを解除する。Ｅ
ｃ 制御パネル 制御パネル（第９図の２０１）は直接ＣＰＵと結合し、
オペレータが手動にてシステムを初期化し、ブートロー
ドし、かつこれを始動することを許容する。 制御パネルは、初期化（ブ−トロード）シーケンスを開
始するため使用される押しボタン（瞬間形）スイッチを
含む。この初期化用押しボタンを押すと、スイッチはＲ
ＯＳアドレス・レジス夕（第９図の２４６。制御ストア
・アドレス・ゼネレー夕２４８を介する）をリセットし
て初期化ファームウェア・ルーチンの分岐を生じる。こ
のスイッチは又両方のシステム・バス上の信号ＰＣＬＥ
ＡＲ−を瞬間的に接地して１／０コントローラに品質論
理テスト（ＱＬＴ）を開始させる。Ｅｄ 基本システム
・タイミング 次に第１４図において、基本システム・タイミングが１
０メガヘルツの発振器２９０から生成され、その信号則
ちＰＣＬＯＣＫ−はクロック（Ｃ）入力の５ビットのシ
スト・レジスタ２９１に接続される。 シフト・レジス夕２９１は、米国テキサス州、ダラス市
のＴｅｘａｓＩｎｓｔｒｕｍｅｎｔｓ社製のタイプＳＮ
７４９６であり、参考として本文中に引用された「設計
技術者のためのＴＴＬデータ・ブック」なる文献（第２
版）に記載される。シフト・レジスタ２９１はプリセッ
ト付勢（ＰＥ）入力に２進数零、クリア（Ｒ）入力に２
進数１、プリセット入力ＳＩ乃至Ｓ５に２進数零を有す
る。ＡＮＤゲート２９３の出力（信号ＰＴＩＭＩＮ＋）
はシフト・レジスタ２９１の直列（Ｄ）入力側に接続さ
れる。シフト・レジスタ２９１の出力即ち信号ＰＴＩＭ
ＥＯ＋乃至ＰＴＩＭＥ４キは、第１５図に示される５つ
の等しい１００ナノ秒期間に分割される基本５００ナノ
秒ＣＰＵサイクルを生じるため使用される。これ等の時
間は特定の事象をストローブしゲートするためシステム
全体で使用される。ＰＴＩＭＥＯはＣＰＵサイクルの始
めを表示する。 アドレス指定されたファームウェア・ワードは制御スト
ア局部レジスタ２４２にゲートされ、そしてデコーダ２
４４が付勢される（第９図参照）。ＰＴＩＭ旧１の始め
は全てのシステム・バス制御信号を付勢し、この状態は
ＰＴＩＭ旧４の終り迄維持される。反転される時ＰＴＩ
ＭＥＩからＰＴＩＭ旧４まで２進数１である信号ＰＴＩ
ＭＥＯ＋は、副指令デコーダ２４４（第１２図参照）を
介してシステム・バスおよび内部バス内の特定のデータ
経路を付勢する。ＰＴＩＭＥ２は、この時有効な次のフ
ァームウェア・アドレスを制御ストア・アドレス・レジ
スタ２４６（第９図参照）に対してゲートするため使用
される。 ＰＴＩＭＥ３はシステム・バス上の全ての１／０コント
ローラへ送られ、ＣＰＵおよび１／０コントローラを同
期させる。 バス・データはこの時有効である。ＰＴＩＭＥ４は主と
してＣＰＵマイクロプロセサにより使用される。 マイクロプロセサ２３２およびスクラッチパッド・メモ
リー２３６内の情報のどの書込み又は記憶もこの時生じ
る（第８図参照）。次に第１４図において、基本システ
ム・タイミング・ロジックの作用について簡単に説明す
る。 最初にシフト・レジス夕２９１の出力、信号ＰＴＩＭＥ
Ｏ＋乃至ＰＴＩＭＥ４十が２進数零であり、又クロック
・ストール信号ＰＦＲＥＥＺ十が２進数零であってクロ
ックがストール即ち停止されるべきでないことを表示す
るものとすれば、ＡＮＤゲート２９３の出力（信号ＰＴ
ＩＭＩＮ十）は２進数１となる。シフト・レジスタ２９
１の直列（Ｄ）入力側が２進数１であれば、発振器２９
０からのクロック信号ＰＣＬＯＣＫ−の２進数零から２
進数１への遷移が生じると出力信号ＰＴＩＭＥＩ十を２
進数１にし、これが更にＡＮＤゲート２９３の出力（信
号ＰＴＩＭＩＮ＋）を第１５図に示す如くに２進数零に
する。発振器２９０からの夫々連続するクロック・パル
スにより、第１１図に示す如く、シフト・レジスタ２９
１の出力の１つは２進数１となり、他の４つの出力は２
進数零となる（２進数雫状態を維持する）。シフト・レ
ジスタ２９１の各出力はィンバータに与えられてタイミ
ング信号（即ち、信号ＰＴＩＭＥＯ＋乃至ＰＴＩＭＥ４
一）の反転を生じる。簡単にするため、第１４図には信
号ＰＴＩＭＥＯ＋用のィンバータ２９７のみを示す。信
号ＰＴＩＭＥＯ十は又同期可逆２進カウンタ２９２に対
するクロツク（Ｃ）入力として使用される。カウンタ２
９２は、米国テキサス州ダラス市のＴｅｘａｓ ｌｎｓ
ｔｒｍｅｎｔｓ社製のタイプＳＮ７４ＳＩ６船であり、
前掲の文献に記載されている。カゥンタ２９２は、ＮＡ
ＮＤゲート２９５と関連して使用されてＣＰＵサイクル
・アウト時間信号８ＣＹＣＯＴ−を発生し、この信号は
１つのシステム・バス当り唯１つの１／０コントローラ
のみが一時にそのシステム・バスに対する要求を行うこ
とを保証するため両システム・バスにおける１／０コン
トローラによって使用するため両方のシステム・バスＡ
およびＢに与えられる。２進数零から２進数１の状態へ
の８つのＰＴＩＭＥＯ＋信号遷移をカウント・ダウンす
ることにより、カウンタ２９２はＮＡＮＤゲート２９５
と関連して信号ＢＣＹＣＯＴ−を１つのＣＰＵサイクル
時間（５００ナノ砂）の間２進数零にし、その後７つの
ＣＰＵサイクル時間の間２進数１とする。 詳細には、カウン夕２９２のロード（Ｌ）入力は２進数
１にセットされ、その結果データ入力ＤＩ乃至Ｄ８は無
視され（即ち、カウンタのプリロードには使用されす）
、両カウント付勢入力ＰおよびＴが２進教養にセットミ
れてカウント動作を付勢にし、可逆（Ｕ／Ｄ）入力が２
進数零にセットされてカウンタをカウント・ダウン・モ
ードにセットする。このように、クロック信号ＰＴＩＭ
旧０十の２進数零から２進数１の状態への最初の遷移が
生じると同時に、カウンタ２９２の４つの出力（信号Ｂ
ＣＮＴＬＩ＋乃至ＢＣＮＴＬ８十）は２進数１となり（
零から２進数ＩＳ室カウント・ダウン）、ＮＡＮＤゲー
ト２９５の出力（信号ＢＣＹＣＯＴ−）が２進数零とな
る。信号ＰＴＩＭ旧０十の２番目の２進数零から２進数
１状態への遷移が生じる時に、信号ＢＣＮＴＬＩ十は２
進数零になりＮＡＮＤゲート２９５の出力は２進数１と
なる。信号ＰＴＩＭＥＯ十９回目の２進数零からの２進
数１の状態への変換の発生までは、信号ＢＣＹＣＯＴ一
は２進数１の状態に留まり、この９回目の時に信号ＢＣ
ＮＴＬＩ十、ＢＣＮＴＬ２十およびＢＣＮＴＬ４十が再
び全て２進数１となってその結果ＮＡＮＤゲート２９５
の出力が２進数零となる。ＣＰＵの１次（基本）時間信
号ＰＴＩＭ旧０乃至ＰＴＩＭＥ４とＣＰＵのサイクル・
アウト時間信号ＢＣＹＣＯＴ−間の関係は第１３図に示
す。次に第１３図において、ＣＰＵのサイクル・アウト
時間信号ＢＣＹＣＯＴ−（最初のコントローラ・サイク
ル・ィン）は第２のＣＰＵサイクルのＰＴＩＭＥＯの前
縁において２進数１から２進数零の状態に変り、第３の
ＣＰＵサイクルのＰＴＩＭＥＯの前緑において２進数零
から２進数１の状態に変ることが判る。このことは、Ｐ
ＴＩＭＥ３−信号の後縁の発生と同時に２進数１から２
進数零の状態に変り、ＰＴＩＭＥ３−信号の次の後緑の
発生と同時に２進数零から２進数１の状態へ変る第２及
びそれに続くコントローフ・サイクル・イン（ＢＣＹＣ
ＯＴ−）信号と対照的である。 この差は、前述の如く、８番目のＰＴＩＭＥＯ毎にカウ
ントすることによりＣＰＵのサイクル・アウト信号を得
たことから生じ、一方各コントローラのサイクル・アウ
ト信号は信号ＰＴＩＭＥ３の後緑を受取ることにより得
られるが、前の（ＣＰＵ側に隣接する）１／０コントロ
ーラからのサイクル・アウト信号は第４０図に関して以
下に説明するように２進数零となる。適正に機能するよ
う実施される如き本システムに生じる必要条件は、ある
システム・バスの唯１つのＩＯＣがＴＩＭＥ３の後緑に
会するが、その隣接するＩＯＣ（又はＣＰＵ）からのサ
イクル・アウト信号は２進数零であることである。各時
点において、システム・バスＡの最初のＩＯＣからシス
テム・バスＡ上の（例えば）第２のＩＯＣによって受取
られる信号ＢＣＹＣＯＴ−が、システム・バスＢ上の最
初のＩＯＣからシステム・バスＢ上の第２のＩＣＯによ
り受取られるＢＣＹＣＯＴ−信号と同じ状態にあること
が判る。Ｅｅ システムの初期化 ＣＰＵは第１６図に示す如くパワーアップ信号貝０４ち
初期化信号に対して反応する。 次に第１６図によれば、もし電源からのパワー・オン信
号の発生が検出されるならば、ブロック３００において
ＣＰＵ初期化シーケンスにェントリされる。 もし電源が既にＯＮでありＣＰＵ制御パネル上の初期化
押しボタンが押されると、ェントリはブロック３０２か
らも行われる。フロツク３０４においては、マスター・
クリア信号が１／０コントロ−ラに送られてＩＯＣにそ
れらロジックを初期化させることによりシステム・バス
ＡおよびＢをクリアし、自蔵のＩＯＣ品質論理テスト（
ＱＬＴ）を惹起する。 マスター・クリアは又ＣＰＵロジックも初期化し、フロ
ツク３０６に入る。フロック３０６は、制御ストアＲＯ
Ｓ（第９図の２３８）のロケーション０でＣＰＵファー
ムウェアを開始する。ブロック３０７においては、ＣＰ
Ｕフアームウエアは、シーケンスのエントリが初期化押
しボタン（即ち、ブロック３０２を介して）の押下げに
より開始されたかどうか、又そうであれば完全初期化が
行われてブロック３１２に入るかどうかを決定するため
テストする。もしシーケンス・ェントリがブロック３０
０を介してパワー・オンの検出時になされたならば、ブ
ロック３０７からブロック３０８に入って、完全初期化
に至らない初期化が行われる。フロック３０８は主メモ
リーの内容が有効であるかをテストする（即ち、信号Ｍ
ＥＭＶＡＬ−が２進数零であり、いかなる停電期間中で
も主メモリー・リフレッシュ電圧が維持されるようにメ
モリー保管ユニットが充電状態のバッテリを有すること
を示す。 ）。もし主メモリーが有効であれば、限定された初期化
のみが行われればよく、フロック３１川こ入って主メモ
リーのロケーション０への分岐を実行し、ソフトウェア
の実行が開始される。主メモリーのロケーション０はソ
フトウェア・スタート・アップ手順の最初のワードを含
む。次に、ブロック３１０はブロック３２４を出てソフ
トウェアを実行する。もし主メモリーが有効でなければ
、あるいはもしシーケンスのェントリが初期化押しボタ
ンによりなされたならば、完全初期化が行われてブロッ
ク３１２に入る。ＣＰＵフア−ムウェアＱＬＴ（第９図
のＲＯＳメモリー２３８に常駐）がブロック３１２にお
いて実行される。ＣＰＵファームウェアＱＬＴが完了す
ると、フロック３ １ ４に入り、ブートＰＲＯＭ（第
９図の２４０）におけるソフトェゥア・プログラムが主
メモリー（１６隼表示のロケーション１００乃至２ＦＦ
）へ転送されて実行される。ブロック３１６においては
、ブートＰＲＯＭからロードされたソフトエウア・プロ
グラムの実行の結果、主メモリーのサイズの調べ、使用
可能な全ての主メモリーにおけるパリティ・テストの実
施、および拡張にＰＵＱＬＴおよび１／０テストの実施
が行われる。ブロック３１８においては、拡張ＣＰＵの
ソフトウェアＱＬＴテストの結果が検査される。もし拡
張ＣＰＵＱＬＴによりエラーが検出されなければ、ブロ
ック３２０に入り、ソフトウエア・ブート・プログラム
がブート・ロード・デバイスから最初のレコードを主メ
モリーの。ケーション１ ００（１６隼表示）にロード
する。ブロック３２２においては、一たん最初のレコー
ドが主メモリーにロードされると、主メモリーのロケー
ション１００への分岐が行われ、ＣＰＵが稼働してブロ
ック３２４において初期化シーケンスが完了する。もし
拡張ＣＰＵのソフトウェアＱＬＴの結果エラーの検出が
なされると、ブロック３１８からブロック３２６に入り
、制御パネル上の制御パネル検査指示器が点灯状態を維
持し、ＣＰＵＱＬＴ指示器（ＣＰＵボード上のＬＥＤ灯
）がエラーを表示する。次にブロック３２８に入り、Ｃ
ＰＵが停止する。もしブロック３２４におけるソフトウ
ェア実行中に電源ブロック３３０１こより差し迫った電
源故障が検出されると、ソフトウェア実行が中断されて
ブロック３３２に入る。 ブロック３３２においては、ＣＰＵが、電源故障の時に
実行中のソフトウェア・プログラムの文脈保管を含む電
源故障割込みシーケンスを実施しようとする。文脈保管
の前に、ＣＰＵがシステム・バスをクリアしてこれ等の
バスを主メモリーのデータ転送に対するＣＰＵの使用の
ため解放する。 文脈保管操作は、もし電源が維持されねばその情報を消
失する揮発性のＣＰＵレジスタを停電期間中保持するた
め主メモリー内に記憶させるようにする。差し迫った電
源故障の検出の約２ミリ砂後に、主メモリーはＣＰＵ要
求への応答を停止してブロック３３４におけるソフトェ
ゥアの実行の停止を惹起する。十分な電力がない時もＣ
ＰＵのファームウェア実行がブロック３３４で停止する
。その後ブロック３００‘こおいて電源によるパワー・
オンの検出により、ＣＰＵはブロック３３４から出て、
主メモリーが停電期間中有効な状態を維持したかどうか
に従って、部分的初期化又は完全初期化を実施する。Ｆ
システム・バスの操作 システム・バスの操作は、システムに組込まれたＣＰＵ
と、１／０コントローラと、主メモリー間のアドレス、
データ、および制御情報の転送を行う（データ書式につ
いては、第１７図参照）。 全てのシステム・バス操作はＣＰＵタイミングおよびフ
ァームウェア・シーケンスによって制御される。本項は
、ＣＰＵが１／０コントローラ又は主メモリーと通信す
る時に生じるシステム・バスＡおよびＢにおける事象の
シーケンスについて記述する。システム・バスの操作は
ＣＰＵ又は１／０コントローラのいずれかによっても開
始可能である。 ＣＰ山ま、下記理由からシステム・バス対話を開始する
。即ち、（１｝全ての主メモリーのアクセス、■主メモ
リーのリフレツシュ、‘３１１／０コントローラに対す
る機能コード。１／０コントローラは下記理由からシス
テム・バス対話を開始する。即ち、｛１｝直接メモリー
・アクセス（ＤＭＡ）データ転送、‘２｝データ多重制
御（ＤＭＣ）データ転送、および〔３’１／０コントロ
ーラ割込み。王〆モリーはシステム・バス対話を開始す
ることはない。全ての１／０コントローラが開始したバ
スの活動は別々の時間に基く。コントローフ・ロジック
のみが、この特定のバス上の他のＩＯＣが既に同じタイ
プのバス・サイクル要求を行っていなければ、この１／
０コントローラの独自のサイクル・ィン時間中１つのバ
ス・サイクルをこのＩＯＣが最初に要求することを許可
する（例えば、システム・バスＢ上のあるＩＯＣが既に
回線ＰＤＭＣＲ２を２進数零にセットしているならばシ
ステム・バスＢ上の別のＩＯＣはＤＭＣ要求を行うこと
はできないが、回線ＰＤＭＣＲＩを２進数零にセットす
ることによりシステム・バスＡ上の別のＤＭＣ ＩＯＣ
が既にＤＭＣ要求を行ったと云う事がシステム・バスＢ
上のＤＭＣ要求を禁止することはない）。１／０コント
ローラのみがその独自のサイクル・イン時間中システム
・バスを要求することができるため、この１／０コント
ローラ内には優先順位回路は一切必要とされない。 ２つの１／０バスが使用可能でありかつ１／０コントロ
ーラが異なる目的にためバスを要求することができるた
め、ＣＰＵは下記の如き最高から最低の優先順位におい
て反応する。 即ち、‘１｝ＢバスがＤＭ娘伝送を要求する。｛２）Ａ
バスがＤＭＮ転送を要求する。■ＡバスがＤＭＣ転送を
要求する。
同期日に出願され関連する主題を有する。 本文中に開示されたシステムおよびプロセスのある部分
は本発明ではなく、下記特許出願の特許請求の範囲によ
り規定される如き下記発明者の発明である。〔発明の分
野〕 本発明はデータ処理システムに関し、特に主メモリーと
共通バスに接続された諸ユニットとの間に情報の転送の
ための多数の共通バスを有するシステムに関する。 〔従来技術〕 今日のデータ処理システムのアーキテクチユアにおいて
は、中央処理ユニットと、主メモリーと、入出力サブシ
ステムは１組のバスにより論理的に接続されている。 各バス構造には４つの主なセクション、即ちアドレス、
データ、制御および電源がある。各セクションは信号又
は電流を送るための多数の回線からなり、その内のある
回線は２つ以上のセクション間で共用される可能性があ
る。物理的には、これら回線は、回路板モジュールおよ
びサブシステムが挿入されるコネクタ間の印刷回路板上
に食刻されたワイヤ、被覆線又は半田付け線、又は種々
のタイプのリボン・ケーブルである。アドレス・バスは
、データが読出されあるいは書込まれる主メモリーのロ
ケーション又は入出力コント。ーラを指定するのに使用
される。取扱われるデー外まデータ・バス上の１つのサ
ブシステムから他のサブシステムへ転送される。アドレ
ス指定およびデータ転送機能の制御に使用される信号は
制御バス上で送られる。アドレス存在、メモリーからの
読出し、メモリーへの書込み、データ存在、等の条件を
指定するためこのグループには種々の信号が含まれる。
給電バスは電力をシステム電源からデータ処理システム
の種々のサブシステムに分配するために使用される。典
型例のシステムにおいては、十５Ｖ、十１２Ｖ、一５Ｖ
等のいくつかのＤＣ電力が必要とされる。１つのバスに
対し複数のユニットが接続されるシステムにおいては、
この１つのバスは共通バスと考えられ、４つのセクショ
ン則ちアドレス・バス、データ・バス、制御バス、およ
び給電バスをそれぞれ含む。 １つの共通の入出力バスに結合される複数のュニットを
有するシステムにおいては、情報の両方向の転送をこの
ような諸ユニット間に提供する秩序化システムが設けら
れねばならない。 この問題は、このようなユニットが、例えば、中央処理
ユニット（ＣＰＵ）、１つ以上の主メモリー・ユニット
、および磁気テープ記憶デバイス、ディスク記憶デバイ
ス、力ード読出し装置等の種種のタイプの周辺デバイス
を含む時益々複雑化する。これ等の全ての周辺デバイス
は屡々ＣＰＵ又は主メモリーに対してアクセスしなけれ
ばならない。 このようなアクセスは「通常、その１つはアドレス指定
された情報のため、ある１つはデータ情報のため、他は
制御機能情報のために使用される多くのグループのワイ
ヤ線を含む共通のバスによって達成される。非常な混乱
を防止するため、予め定めた構成に従ってこの共通バス
に対するアクセスを制御するための装置が設けられねば
ならない。このような制御を行うため多くの方式が提供
されて来たが、その一例はＤ．Ｒ．Ａｐｐｅｌｔの米国
特許第３８８６５２４号「非同期通信バス」である。こ
のような制御のための構成の中には、周辺デバイスが共
通バスに対するアクセスを必要としているかを確認する
ため、ＣＰＵが予め定めたシーケンスで個々の周辺デバ
イスをポールするボーリング方式がある。この時ＣＰＵ
は、予め定めた優先順位スケジュールに塞いて周辺デバ
イスの１つに対する共通バスへのアクセスを付与する。
別のタイプの構成においては、周辺デバイスに対し順次
送出される制御信号が生成され、優先順位は連続ストリ
ングに従う直列順序により決定される。 このような方式の１つはＲ．Ａ．Ｈｅｎｚｅｌ等の米国
特許第３８３２６９２号「多回線バスにより結合される
諸デバイスに対する優先順位回路網」に示される。この
ようなコンピュータ・システムの構成においては、各周
辺デバイスと共通バスとの間に別個の１／０コントロー
ラがあるのが通常である。これ等の１／０コントローラ
は通常カード・ケージ内の予め定められたスロットに挿
入される回路カード上にある。第１のタイプのアクセス
・システムにおいては、特定の周辺デバイスのアドレス
はこのカード・ケージにおけるスロットの予め定めた１
つと関連付けられる。換言すれば、中央プロセスはカー
ド・ケージにおける特定のスロットをアドレス指定して
選択された周辺デバイスをアクセスする。前述の方式の
内の第２のタイプにおいては、選択されたアドレスは個
々のカード上にあるが、その直列の関係がカード・スロ
ットの配列に制約を課す。直列接続に対する要件がある
ため、カードはその優先順位でスロット内に挿入され、
最初と最後のカード間のスロットにギャップを持たず最
初のスロットから始まる。この両方の方式においては、
共通バスへ選択周辺デバイスを実際にアクセスさせる手
順にかなりの時間が必要とされる。現在使用中のコンピ
ュータ・システムを示す１つの典型例においては、マス
ター・ユニットとスレーフ・ユニットとの間の共通バス
は、別の制御回線と共に１６並列データ回線のデ−夕・
チャネルと２０並列アドレス・チャネルとからなる。 データ回線と、アドレス回線と、制御回線はその合計本
数が約８０となるのが一般である。このようなシステム
は、中央の１組のディジタル・ロジックを使用して、種
々のマスター・ユニットによりこのシステムに入れられ
たアドレス又はデータ情報の転送のための共通バスに対
するアクセスの要求を全て追跡する。Ｊ．Ｂ．Ｃｏｈｅ
ｎ等の米国特許第３７１０３２４号「データ処理システ
ム」はこのようなシステムを開示する。調停用論理回路
網がシステム全体に分布される他のシステムが存在する
。 システム内のいくつかのマスター・ユニットから調停要
求を行うため、同様なロジックが各マスター・ユニット
に設けられる。Ａｐｐｅｌｔの米国特許第３８８６５２
４号はこのような１つのシステムを開示し、ＧＪ．Ｂａ
ｒｌｏｗの米国特許第４０３００７５号「優先順位回路
網を分布したデータ処理システムトＧ．Ｊ．Ｂａｒｌｏ
ｗの米国特許第４００１７９び号「共通バス上のデータ
処理システム中に結合されたモジュールでアドレス指定
可能な装置」、Ｆ．Ｖ．Ｃａｓｓａｒｌｎｏ、Ｊｒ．等
の米国特許第３９９７８９６号「スプリッド・バス・サ
イクル操作を行うデータ処理システム．トおよびＦ．Ｖ
．Ｃａｓｓａｎｎｏ、Ｊｒ．等の米国特許第３９９３９
８１号「データ処理システムにおけるデータ転送要求の
処理のための装置」は別のこのようなシステムを開示し
ている。これ等の両システムは、マスター・ユニット間
に割当てられた優先順位の順序で直列に接続された１つ
以上の回線を有する。従って、制御回線を介して論理回
路を動作させて割当てられた優先順位の順序でバスに対
するアクセスを制限し、共通バスの可用度に関してアク
セスを要求する他のマスター・ユニットと通信する装置
が提供される。このようなシステムを相互に結合するた
め種々の方法および装置が従来技術において知られてい
る。 このような従来技術のシステムは、共通データ・バス経
路を有するものから種々のデバイス間に特殊な経路を有
するものまである。このようなシステムは又、バス・タ
イプと組合わされる同期又は非同期操作の能力も含んで
いる。更に、このようなシステムは、一般に種々のパリ
ティ検査装置、優先順位方式および割込み構造を含んで
いる。このような構成の１つは、Ｂ．０．０ａｙｍａｎ
等の米国特許第３８８６１８１号「割込み順序付け制御
装置」に示される。共通バスを用いるデータ処理システ
ムに対するバス割当て装置は、Ｊ．Ｇ．Ｖａｌａｓｓｉ
ｓ等の米国特許第３９５９７７５号「マイクロプロセサ
で構成される多車処理・システム」に示される。割込み
信号の走査を取扱うシステムは、Ｗ．ＥＷｏｏｄｓ等の
米国特許第４０２０４７１号「データ処理システム用の
割込み走査兼処理システム」に示される。他の優先方式
については、Ｋ．Ｋｏｗａｌ等の米国特許第３９９１５
６１号「データ処理システムにおける直列結合された周
辺インターフェース装置用の優先順位決定装置↓Ｒ．Ｄ
．Ｒｏｙｅｒ等の米国特許第４０２３６６８号「高速メ
モリー・アクセスのためのディジタル・コンピュータ構
成↓Ｒ．日．Ｇｒ皿ｅｒ等の米国特許第３９３１６１３
号「データ処理システム」、ＳＡ．Ｃａｍ等の米国特許
第３４４７１３５号「周辺装置のデータ交換」に示され
ている。バス構造を取扱った論文としては、本文中に参
考のため引用したＤｒ．Ｄ．Ｐ．Ｂｍ■ｎとＤｒ．Ａ．
ＬＤｅ幻ｅｒ著「マイクロコンピュータのバス構造につ
いての知識」（エレクトロニクス・デザイン１入１９７
群王６月２１日号）に見出される。 例えば、このようなシステムにおいてアドレス指定が行
われる方法、並びに、例えば諸デバイスのどれか１つが
データ転送を制御し得る方法は、システムの構成に依存
し、即ち、共通バスがあるか、その操作が同期的か非同
期的か、等に依存する。このシステムの応答能力および
処理能力は大いにこれ等の構造に依存する。共通バス上
のユニット数が増加するに伴って、このバス上の種々の
ユニットに使用される通常のＴＴＬ回路は全てを駆動す
るに十分な電力は持たず、特殊なドライバ回路が必要と
される。 更に、共通バス上のユニット数が増加するに伴ってバス
の長さが増大し、このためバスの伝送回線特性により悪
影響が生じる。もしバスが短かく保持できるならば、終
端抵抗は除くことができる。又長い共通バスは漏話その
他のノイズ問題を生じるおそれがある。 更に、もし信号が共通バス上のユニットからユニットへ
と連鎖されると、ユニット数が多くなる程遅延が大きく
なり、バスの処理能力が低くなる。このことは、バス上
の各ユニットがバス要求のできる特定の時間スロットを
割当てられる場合特にそうである。この場合、ユニット
数が多くなり時間スロットが増加する程、バス要求を行
うため個々のユニットが待たねばならない平均時間が長
くなるのである。〔発明の目的〕 従って、本発明の目的は複数のユニットを取扱うことが
可能な改良された共通バス構造の提供にある。 別の目的は、送出側のユニットに特殊なドライバ回路を
必要としない共通バス構造の提供にある。他の目的は、
多数の共通バスのどれに対して第１又は第２のユニット
が接続されるかを知ることなく第１のユニットが第２の
ユニットに関して送受し得る多くの共通バスを有するバ
ス構造の提供にある。 本発明の更に他の目的は、増大した処理能力および短縮
されたバス要求待機時間を有する共通バス構造の提供に
ある。 〔発明の要約〕 ． 本発明によれば、第１の転送サイクルの間複数の共通バ
スの第１のバスに結合された第１のユニットから複数の
共通バスの１つに結合された第２のユニットに対する情
報の転送を制御するバス・コントーラが提供される。 更に、第２の後の転送サイクルの間の第２のユニットか
ら第１のユニットに対する情報の転送を許可する別の装
置が提供される。更に又提供される装置は、複数の共通
バスの内のどのバスにアドレス指定されたユニットが結
合されているかについて事前に知ることなく、バス・コ
ントローラに制御指令を複数のユニットのそのアドレス
指定されたユニットに対して送出させそしてこのアドレ
ス指定されたユニットからの応答を受信させる。本発明
とその望ましい実施態様との対応関係第ＩＡ図のフロー
チャートは、どのように本発明が望ましい実施態様にお
いて実施されるかを簡潔に示すものである。 このフローチャートから判るように、ＣＰＵ又はバス・
コントローラは、要求側ユニットの要求を諸バスの全て
に散布し、それによって要求側ユニット及びバス・コン
トローラのいずれも宛先のユニットが結合された特定の
バスの識別を与えられなくてもよいようにする。これは
、諸バスの内の任意のバス上のデータを取扱うユニット
がそれらバスの内の任意のバス上の別のユニットと通信
できるようにする。本発明については頭書の特許請求の
範囲において特に規定される。 本発明の前記およびその他の目的および長所については
、添付図面に関して以下の記述を照合すれば理解されよ
う。〔目次〕 望ましい実施態様の説明 Ａ 説明における約束 Ｂ システム・バスの概要 Ｃ 中央処理システム（ＣＰＵ）の説明 ａ ＣＰＵの主要構成要素 ｂ プログラミングの考察 ィ ソフトウェア可視レジスタ ロ ワードおよびアドレスの書式 ハ主メモリー Ｄ ＣＰＵおよびシステム・バスのインターフェースａ
システム・バスＡ ｂ システム・／ゞスＢ Ｅ ＣＰＵのハードウェアの説明 ａ マイクロフ。 ロセサｂ システム・バスの制御 ｃ 制御パネル ｄ 基本のシステム・タイミング ｅ システムの初期化 Ｆ システム・バスの操作 ａ メモリー・アクセス ｂ メモリー・リフレツシユ ｃ ｌ／○コントローラに対する機能コードｄ ＤＭＣ
データ転送要求ｅ ＤＭＡデータ転送要求 ｆ ｌ／０コントローラ割込み ｇ 入出力命令の実行 ィ チャネル番号 ロ １／０機能コード ｉ 出力機能コード指令 ｉｉ 入力機能コード指令 ハ ソフトウェア入出力命令 ｉ ｌ○命令 ｉｉ ｌＯＬＤ命令 ｉｉｉ ｌＯＨ命令 ニ トラップおよびソフトウェア割込み ｊ ソフトウェア割込み ｉｉ トラツプ Ｇ ファームウェアの概要 ａ ファームウェア・フローの概説 ｂ ソフトウェア割込み、トラツプ・ハードウェア割込
みの対話イ ソフトウエア・フ。 ログラムロ フアームウエア・マイクロプログラムハ
ソフトウェア割込み、ハードウェア害旧み、およびトラ
ツプｉ ソフトウェア割込み １１ ハードウェア割込み ｉｉｉ トラツフ。 ニ 割込およびトラツプ 日 ＣＰＵファームウェア・ワードの説明ａ スクラッ
チパッド・メモリーの制御 ｂ 演算ロジック・ユニットの制御 ｃ 副指令および制御 ｄ 読出し専用記憶アドレス指定 １ １／０コントローラ・ロジックの詳細ａ ｌ／○コ
ントローラ・デバイス・ｏジツクイ 指令ロジックロ
タスクおよび構成ロジック ハ 割込みロジック ニ 状態およびデバイスの識別ロジック ホ データ転送ロジック ヘ アドレスおよび範囲ロジック ｂ ｌ／○コントローラ・タイミング・ロジツクｃ ｌ
ノ○コントローラ要求ロジック ｄ ｌ／○コントローラ割込み要求ロジックｅ ｌ／○
コントローラ要求リセツト・ロジックｆ ＤＭＡＩＯＣ
要求およびリセット・ロジックＪ Ｉ／○コントローラ
・システム・バス要求およびリンク・ロジックの要約Ｋ
ＣＰＵロジックの詳細 ａ 制御ストア・ロジックの詳細 ィ ＲＯＳアドレス生成ロジック ロ ハードウェア割込みロジック ｉ 主メモリーのリフレッシュ時間切れロジック ｉｉ 主メモリーのパリティ・ェフー・ロジツクｉｉｉ
不在メモリ−検出ロジック ハ ソフトウェア割込みロジック ニ ブートＰＲＯＭロジック ｂ ＣＰＵロジックの詳細 イデータ・トランシーバ・ロジック ロ スクラツチ／ぐンド・メモリー・ロジツクハ ／
ゞイト・スワッピング・ロジックニ マィクロプロセサ
およびデータ選択ロジツクホ １、ＭＩおよびＦレジス
夕・ロジックへ バス指令ロジック ｉ ｌ／○指令ロジック ｉｉ 進行中および使用中のロジック ｉｉｉ 読出し／書込みバイト・ロジックｉｖ メモリ
ーＧＯロジック Ｌ 主メモリーの説明 ａ システム・／ゞス・インターフエースイデータ・ワ
ード 。 アドレス・ワードｂ 王メモリーの構造の概要 ｃ モジュールの物理的／構造的特性 ィ モジュール・アドレス指定 ｄ メモリー保管ユニット ｅ 主メモリーの機能の概要 イ主メモリーのタイミング ロ 主メモリー・モジュール ｉ タイミング・ゼネレータ １１ 一５ボルト・ゼネレータ 餌 電源故障ロジック ｉｖ ＲＡＭアドレス制御および分配ロジックｖ セグ
メント選択ロジック Ｗ データ・イン／データ・アウト・レジスタ 肘 パリティ・ゼネレータおよび検査ロジツク 価 議出し／書込み制御ロジック １×リフレツシュ・ロジック ｘ チップ選択ロジック ｆ 主メモリーの要約 〔望ましい実施態様の説明〕 Ａ 説明における約束 本発明のシステムにおいては、２進数字（ビット）を表
示する電気信号は、種々の論理ゲート又は他の回路素子
に対して与えられかつこれから得られる。 以下の説明の簡明化のため、ビットを表示する信号とし
てよりも屡々ビットそれ自体について述べられる。更に
、簡明化のため、種々の論理ゲートおよび回路素子を結
ぶ回線を示すため信号名称を屡々使用．する。これ等の
信号は時に１群の文字又は番号により示される。例えば
、第１４図においては、右上部のＢＣＹＣＯＴ−はＮＡ
ＮＤゲート２９５により出力される信号を識別する。１
群の文字は屡々十符号又は一符号が後に続く。 十符号は、信号が２進数１（即ち、真）を示す時はハィ
のレベルの信号であることを意味し、一符号は信号が２
進数零（即ち、偽）を示す時ローのレベルの信号である
ことを意味する。ある場合には、十符号又は−符号の後
に複数の文字又は番号を付して名称の始めが同じ類似の
信号名称を区別する。例えば、第４３図において、信号
ＰＲＯＣＥＤ−はデコーダ２４４一３から出力され、信
号ＰＲＯＣＥＤ−２Ａはィンバータ５４６により出力さ
れ、信号ＰＲＯＣＥＤ−２０はＮＯＲゲート５５０‘こ
よって出力される。 意味が明らかである時には、この十符号又は一符号又は
他の修飾接尾辞（文字又は番号）は屡々少略される。例
えば、第３９図（その１）においては、接尾辞ＢＡおよ
びＢＢが信号ＲＤＤＴ２９十から省略され、１／０コン
トローラがシステム・バスＡに接続されるならば信号は
ＲＤＤＴ２９十ＢＡとなり、又１／０コントローラがシ
ステム・バスＢに接続されるならば信号はＲＤＤＴ２９
十ＢＢとなることを意味する。他の場合において意味が
明瞭であれば、文字「Ｘ」を信号に用いていくつかの信
号の内の１つを表示する。例えば、第３９図（その１）
において、もし１／０コントローラがシステム・バスＡ
に接続されると信号名称ＰＩＮＴＲＸ−およびＰＩＯＣ
ＴＸ−は信号Ｐ瓜ＴＲＩおよびＰＩＯＣＴＡ−を示し、
１／０コントローラがシステム・バスＢに接続されると
これ等の信号は信号ＰＩＮＴＲ２一およびＰＩＯＣＴＢ
−を示す。ある場合には、最初の信号名称の後に／・ィ
フオンを用いその後に最後の信号名称の接尾辞をおくこ
とより一連の信号を示す。例えば、第４２図（その２）
においては、レジス夕２４２の出力は、ＲＤＤＴＯＯ＋
乃至ＲＯＤＴ４７十と呼ばれる４８の信号である。簡潔
のため、論理ゲートはＡＮＤ、ＯＲ、ＮＡＮＤおよびＮ
ＯＲゲートと呼ばれる。 ＡＮＤゲートとＮＡＮＤゲートの相異は、ＮＡＮＤゲー
トは図中その出力回線における小さな円で示されるィン
バータを有することである。出力回線におけるィンバー
タの存在は、ＮＯＲゲートとＯＲゲートの識別のために
も用いられる。ゲートの入力回線上のィンバータは論理
ゲートに付された名称に何の影響も及ばさない。例えば
、第４２図（その１）においては、ゲート５９１はＡＮ
Ｄゲート、ゲート５９４はＮＡＮＤゲート（反転出力）
、ゲート５８４と５９４はＮＯＲゲート（引用に際し共
に反転出力を有し、そしてゲート５８４の入力のィンバ
ー夕は無視される）と呼ばれる。又、例えば、他の表示
がなければ、正の出力のためには正の入力を要求するロ
ジックを用いるものとする。 即ち、例えば、母ＮＤおよびＯＲ回路の如き論理回路は
、出力側に／・ィ・レベルの信号を生じるため入力側に
ハイの信号レベルにより操作される。ハイでない論理レ
ベルはローと呼ばれる。Ｂ システム・バスの概要 システムのブロック図は第１図に示される。 中央処理ユニットＰ（ＣＰＵ）２００はシステム・バス
を制御する。このシステム・バスは、システム・バスＡ
２０２およびシステム・バスＢ２０４と呼ばれる２つの
バスからなる。システム・バスＡ２０２とシステム・バ
スＢ２０４は、ＣＰＵ２００と、入出力（１／０）コン
トローラ２０６，２０８，２１０および２．１２と、主
メモリー又は１／０コントローラ２４１，２１６，２１
８および２２０と、メモリー保管ユニット２２２を相互
に結合するため使用される。簡素化のため、第１図は各
システム・バスに接続された４つの主メモリー又は１／
０コントローラのみを示す。 望ましい実施態様においては、システムの物理的実装（
使用可能な印刷回路板のスロット）が許容すれば、各シ
ステム・バスに対して８つ迄の１／０コントローラが接
続可能である。以下で明らかになるように、システム・
バス当りの１／０コントローラの数を８つに制限するの
はタイミング上の配慮によるもので、システム・タイミ
ングが変化するとき許容されるシステム・バス当りの１
／０コントローラ数は多くなったり少なくなったりする
。制御パネル２０１は直接ＣＰＵ２００に接続される。 システム・バスＢ２０４はシステム・バスＡ２０２と類
似するが、システム・バスＢはシステム・バスＡには存
在しない別のメモリー制御信号を含む。従って、システ
ム・バスＡには１／０コントローラだけしか組込むこと
ができないが、システム・バスＢに対しては主メモリー
又は１／○コントローラを接続することができる。これ
等システム・バスに接続された１／０コントローラは、
これらコントローラに接続された周辺デバイスの動作を
制御するために使用される。システム・バスＢにのみ接
続し得る主メモリーは、ＣＰＵにより処理されるソフト
ウェア・プログラムの記憶に使用される。ＣＰＵ２００
に直結された制御パネル２０１は、システムの動作の開
始、監視および指揮のためシステム・オペレータによっ
て使用される。 任意選択のメモリー保管ユニット２２２がシステムの揮
発性半導体ランダム・アクセス主メモリーに対しＤＣ電
圧を提供する。正常な電源状態においては、メモリー保
管ユニット２２２は、局部シス・テム電源（図示せず）
により供給されるＤＣ電圧により作動し、この電源は充
電可能バッテリを完全充電状態に維持し乍ら所要のメモ
リー電圧を発生する。停電中は、給電されている主メモ
リーの量に従って例えば５乃至１び分の期間バッテリ給
電を行うことにより、揮発性の半導体主メモリーの内容
を保持するための緊急能力をメモリー保管ュニット２２
２が提供する。第１図に示したシステムは、主メモリー
、１／○コントローラおよび周辺デバイスの種々の組合
せを選択することにより種々の特定の形態に構成するこ
とができる。 このようなシステム構成の一例を第２図に示す。この第
２図において、システム・バスＡ２０２およびシステム
・バスＢ２０４に接続されたＣＰＵ２００を有するシス
テム構成の例が示される。第２図は、６巡（ＩＫ＝ｌｏ
２４）０ワードの主メモリーと、４つのデイスケツト周
辺デバイスと、ライン・プリンタと、４つの通信回線と
、制御卓デバイスと、プリンタとを下記の如く接続した
中央プロセサ・ユニット（ＣＰＵ）を示す。４舷ワード
を含む主メモリー１，２４１‐１と、１雌ワードを含む
主メモリー２，２１６−１はシステム・バスＢ２０４に
接続されている。 メモリー保管ユニット２２２も又システム・バスＢ２０
４に接続される。システム・バスＡ２０２およびシステ
ム・バスＢ２０４はＣＰＵ２００に接続され、制御パネ
ル２０１はＣＰＵ２００と直結される。デイスケット周
辺デバイスー，２０７−１及び２，２０７−２はデイス
ケツト・コントローラ１，２０６一１を介してシステム
・バスＡ２０２に接続される。ディスケット周辺デバイ
ス３，２２１−１と４，２２１一２はデイスケツト・コ
ントローラ２２０−１を蚤てシステム・バスＢ２０４と
接続される。通信回線１および２は通信コントローラ２
１０一１を介してシステム・バスＡ２０２と接続される
。プリンタ周辺デバイス２０９はプリンタ・コントロー
ラ２０８−１を介してシステム・バスＡと接続される。
制御卓周辺デバイス２１３は制御卓コントローラ２１２
一１を介してシステム・バスＡ２０２と接続される。異
なった図面において同一番号を付した素子は同一の素子
を示し、例えば、第２図の制御パネル２０１は第１図の
制御パネル２０１で示されたものと同じ素子を示す。Ｃ
中央プロセサ・ユニット（ＣＰＵ）の説明中央プロセ
サ・ユニット（ＣＰＵ）は、システム内の制御素子とし
て設計されたファームウェアにより管理されるプロセサ
である。 このＣＰＵが含む内部バスは２つのボート則ちシステム
・バスＡ及びシステム・バスＢとを有し、これらはＣＰ
Ｕ、１／０コントローラおよび王〆モリー（第１図およ
び第２図に示す）を相互に接続する。システム・バスの
ハードウェアと結合されたＣＰＵフアームウエアは、１
／０コントローラおよび主メモリーの転送の制御を行う
。任意のソースからのデータはＣＰＵファームウェア指
令によりシステム・バス上におかれ、主メモリーのアク
セスがこのＣＰＵ又は１／０コントローラいずれのため
に実施されていようとも主メモリーのアクセスがＣＰＵ
によってしか開始できない。このように、システム・バ
スの使用に対する要求の競合を解消するため各コントロ
ーラおよび主メモリー内に優先順位解決ロジックを設け
る必要がなくなる。ＣＰＵ Ｉ／○構成は、２つのタイ
プの１／０チャネル即ちデータ多重制御（ＤＭＣ）チャ
ネルと直接メモリー・アクセス（ＤＭＡ）チャネルにお
ける主メモリーと１／０コントローラとの間の対話を支
持する。 ＤＭＣとＤＭＡのいずれかのタイプのチャネルに対し、
システムは次データ・アドレス（即ち、１／０コントロ
−ラを介して周辺デバイスとの間で転送される次のユニ
ット情報が主メモリーから読出されあるいはこれに書込
まれるところの主メモリー内のロケ−ションのアドレス
）とおよび１つの範囲（レンジ）とを維持する。 この範囲は、ＣＰＵを介する主メモリーと１／０コント
ローフ（周辺デバイス）との間で転送されるべき情報ユ
ニットの数のカウントである。望ましい実施態様におい
ては、主メモリーは２つの８ビット・バイトを含むワー
ド‘こ構成される。次データ・アドレスはバイト・アド
レスとして指定され、範囲は転送されるべきバイト数と
して指定される。ＤＭＣチャネルに対しては、ＣＰＵが
ＣＰＵ常駐スクラツチパッド・メモリー（ＳＰＭ）内に
範囲および次データ・アドレスの情報を保持し管理する
。 ＤＭＡチャネルに対しては、範囲および次データ・アド
レスが１／０コントローラ内に局所的に維持される。１
ノ○コントローラは、専らシステム用に設計され、ＤＭ
Ｃタイプ又はＤＭＡタイプのいずれかである。 チャネルの割当ては、ソフトウェア１／０命令における
チャネル番号による。ＣＰＵは予め定めた数のＤＭＣ入
出力チャネル対を支持し、こ）で各入出力チャネル対は
１つの入力チャネルと１つの出力チャネルを有する。例
えば、望ましい実施態様においては６４の入出力チャネ
ル対があり、これ等はＤＭＣ Ｉ／○コントローうによ
ってしか使用できない。しかし、ＤＭＣチャネル番号は
、ＤＭＡ又はＤＭＣタイプの１／０コントローラに割当
てられるが、同じシステム内でその両方に割当てられる
ことはない。ＣＰＵが支持するオペレーティング・ソフ
トウェアは、可視レジスタと、データ書式と、命令セッ
トと、トラップおよび割込みの諸動作を含む。 オペレータ・インターフェースは制御パネルと制御卓周
辺デバイスを介する。制御パネルは、オペレータのアク
セスがシステムを初期化することを可能にする。ＣａＣ
ＰＵの主要構成要素 ＣＰＵ機能領域の主要ブロック図は第３図に示され、以
下の節において説明する。 制御ストア２３川まＣＰＵのコントローラ素子である。 これは、ファームウエア・マイクロプログラムを記憶す
る謙出し専用メモリーを含む。これ等のファームウェア
・マイクロプログラムはＣＰＵ動作の制御に必要な機能
を保有する。この領域に含まれるのは、ファームウェア
・マイクロプログラムを順次進行させステップ毎にハー
ドウェアに指令を発するのに必要な全てのアドレス指定
および復号ロジックである。マイクロプロセサ２３２は
ＣＰＵ内の主要な処理素子である。 これは全ての演算、比較、論理積の諸操作を行い、専ら
ファームウェア・マイクロ命令指令により制御される。
１／０システム・バス領域２３４は、ＣＰＵが１／０コ
ントローラと通信するのに必要な全てのドライバ／レシ
ーバ、および制御回路を含んでいる。 ２つのバス、即ちシステム・バスＡおよびシステム・バ
スＢが使用可能である。 主メモリーはシステム・バスＢ２０４にのみ接続できる
。システム・バス領域２３４はハードウェアおよびファ
ームウェアのマイクロ命令指令によって制御される。ス
クラツチパツド・メモリー２３６は、ＣＰＵデータに対
する一時的記憶を提供する読出し／書込みメモリーであ
る。 このメモリーには、ＤＭＣチャネルに対する範囲および
アドレス情報およびＣＰＵ動作に必要な種々の作業レジ
スタが保持される。このスクラツチパツド・メモリー２
３６はファームウェア・マイクロ命令指令により制御さ
れる。Ｃｂ プログラミングの考察 本項では、ソフトウェア可視の種々のＣＰＵレジスタに
ついて説明し、ＣＰＵにより使用される種々のデータお
よびアドレス書式を定義する。 Ｃｂイ プログラム可視レジスタソフトウェア命令セッ
トを使用するプログラマーから可視である１８の中央プ
ロセサ・レジスタがある。 各レジスタの書式および有意ビットは第４ Ｊ図に示さ
れる。これ等のレジスタは下記の如くである。ソフトウ
ェア可視レジスタ ７ワードのオペランド・レジスタＲＩ〜Ｒ７。 その内の３つは又指標レジスタＲＩ〜Ｒ３である。これ
等のレジスタは各々１６ビットのものである。８アドレ
ス・レジスタＢＩ〜Ｂ７およびＰ。 これ等のレジスタは各々１６ビットである。マスク（Ｍ
Ｉ）レジスタ（８ビットは追跡トラップ付勢およびオー
バーフロー・トラツブ付勢を制御する）。 標識（１）レジスタ（８ビット：オーバーフロー、将来
の使用のため予約される（ＲＦＵは不便用）、キヤリー
・アウト、ビット・テスト、１／○、より大きい、より
小さい、および不等の記号）。 状態（Ｓ）レジスタ（１６ビット：特権モード・ビット
、プロセサＩＤ（４ビット）、優先順位レベル数（６ビ
ット））。 Ｃｂロ ワードおよびアドレスの書式 この項は、中央プロセサ・ユニットにより使用される、
第５図に示された種々のワードおよびアドレスの書式を
規定する。 ビット又はバイトの如き全てのデータ・ワード要素は１
６ビットの主メモリー・ワード‘こ基く。 各ワードの書式は左から右へ規定し、最初のビットに０
を最後のビットに１５の番号を付す。主メモリー・デー
タ要素は命令によって、ビット、バイト、ワード又は多
重ワード・データの項目レベルでアクセスできる。これ
らあらゆる場合、左端の要素はワードの最上位要素であ
り、例えばビット０は最初のビット、ビット１は第２の
ビット、ビット０乃至７は最初のバイト、ビット８乃至
１５は第２のバイト・・・・・・…である。多重ワード
項目は連続したワード・ロケーションを必要とし、最も
小さいアドレスは左端、即ちデータ項目の最上位の部分
として定義される。アドレス・ポインタは、ビット、バ
イト、ワード又は多重ワードのデータ項目を指示するの
に使用される。 このアドレスは、データ項目の最も左方で最も上位の要
素を表示する。１つの配列内ではデータ項目が左から右
へ番号を付される。 ＣＰＵアドレス、アドレス・レジスタおよびプログラム
・カウンタは１６ビットおよび記憶ワード・アドレスを
含む。いずれのアドレス・フィールドの最も右側のビッ
ト（ビット１５）もワード・アドレスの最下位のビット
であり、全てのアドレス・フィールド‘こは符号は付さ
ない。システムは１２雛バイト（Ｋコ１０２４）迄をア
ドレス指定するよう構成することができる。ＤＭＣデー
タ要求に対するバイト依存アドレスはＣＰＵスクラツチ
パツド・メモリーにおいて１７ビット・アドレスとして
記憶される。その最下位ビット（ビット１６）は、バイ
ト１がアドレス指定される時セットされる。１つのメモ
リー・ワードおよび１つのメモリー・バイトに対するア
ドレス書式を第５図に示す。 Ｃｂハ 主メモリー 主メモリーは、最小４ＫＷ（キロ・ワード）から最大６
４ＫＷ迄に構成することができる。 メモリーは読出し／書込みランダム・アクセス・メモリ
ーからなる。主メモリーはシステム・バスＢに取０付け
られたメモリー・ボードに含まれる。主メモリーのサイ
ズは必Ｗ単位で増大することができ、最小の４ＫＷの主
メモリーは最下位の４ＫＷアドレス空間に構成される。
ＣＰＵ‘こおけるメモリー・サイズ・スイッチは、ＣＰ
Ｕが不在の主メモタリーの参照を試みるメモリー・アド
レスを検査できるように、システム内に構成された主メ
モリーのサイズと対応するようセットされねばならない
。以下に詳細に論述するように、ＣＰＵは、アクセスが
ＣＰＵのために行われつ）あるか（ソフ０トウェア命令
又はデータに対する）、ＤＭＡ又はＤＭＣの１／０コン
トローラのために行われつ）あるか（周辺デバイスに出
入りするデータに対する）にかかわらず、全てのメモリ
ー・アクセスに関して不在の主メモリーへの参照を検査
する。Ｄ ＣＰＵおよびシステム・バスのインターフェ
ースシステム・バスを備えた中央プロセサに対する２つ
の外部インターフェース、即ちシステム・バスＡインタ
ーフェースおよびシステム・バスＢインターフェースが
ある。 このシステム・バスＡおよびＢは、システムのシャシー
の一部であり、ＣＰＵ、主メモリー又は１／０コントロ
ーラ間に通信経路を提供する。 これ等のシステム・バスは又コントローラおよび王〆モ
リーに対して配電する。システム・バスＡおよびＢは殆
んど同じで、それぞれ約５０のワイヤ則ち信号を含む。
その異なる点は、システム・バスＢが、システム・バス
Ａにおける絹をなす信号の外に主メモリー・インターフ
ェースを有することである。信号のリストについては第
６図を参照され度い。Ｄａ システム・／ぐスＡ システム・バスＡは、配電し、そしてシステムのシャシ
ーのシステム・バスＡ側のバス・コネクタに挿入された
各１／０コントローラ（ＩＯＣ）とＣＰＵとの間にデー
タ転送および割込みのための通信経路を提供する。 ＣＰ山ま、システム・バスの使用を制御し、別々の時間
基準でサービス要求サイクルを割当てる。システム・バ
スＡにおける各ＩＯＣは、前記１／０コントローラに対
し唯一でありかつシステム・バスＡにおける１／０コン
トローラの位置（ＣＰＵに対する）の関数である時間に
おいてのみ（データ転送又は割込みの目的のため）サー
ビス要求をすることを許可される。システム・バスＡと
Ｂの作用については以下に説明する。第７図はシステム
・バスＡにおける信号を示す。 システム・バスＡは、ＣＰＵに対して特有の２つの信号
Ｍ旧ＭＶＡＬ，ＢＷＡＣ６０を有する。これ等の信号は
、システム・バスＡのＣＰＵのシャシー・スロット・コ
ネクタにのみ存在する。このバスにおける他の全ての信
号は、２つの位置を除いて各バス・コネクタの同じピン
上にある。１つのバス・コネク夕のＢＣＹＣＯＴ−ＢＡ
信号（システムＡのサイクル・アウト時間）ピンは次の
バス・コネクタのＢＣＹＣＩＮ−ＢＡ信号（システム・
バスＡのサイクル・ィン時間）ピンに配線される。 このように、優先順位タイミング信号はバス上の１つの
ＩＯＣから次のＩＯＣに送られる。第６図は、システム
・バスＡおよびＢ上の各信号の機能およびソースを示し
ている。Ｄｂ システム・バスＢ システム・バスＢは、配電し、そしてシステムのシステ
ム・バスＢ側のバス・コネクタに挿入された各主メモリ
ー・ボード又は１／０コントローラとＣＰＵとの間にデ
ータ転送および割込みのための通信経路を提供する。 システム・バス８はシステム・バスＢと類似している。
然し、このシステム・バスは、システム・バスＡには存
在しない３つの追加の主メモリー制御信号ＰＭＥＭＧ○
，ＰＭＦＲＳＨ，Ｐ茂ＦＭＤを含む。従って、主メモリ
ー・ボードは、システムのシステム・バスＢの側のシャ
シーのスロットにのみとり付け得る。他の全てのシステ
ム・バスＢの信号はシステム・バスＡと類似するが、別
々の組のドライバによって駆動される。ＣＰＵシャシー
・スロット・コネクタに特有な信号は全くシステムリゞ
スＢには存在せず、各信号はシステム・バスＢにおける
全てのシャシーのスロット・コネクタに与えられる。シ
ステム・バスＡおよびＢの動作および制御については以
下に説明する。第６図は各システム・バス信号の機能お
よびソースについて示している。システム・バスＡの場
合における如く、システム・バスＢにおける各１／０コ
ントローラは、前記ＩＯＣに特有のものでありかつシス
テム・バスＢのＩＯＣの位置（ＣＰＵ‘こ対する）の関
数である時間においてのみサービス（データ転送又は割
込みのための）の要求を許可される。主メモリーは、シ
ステム・バスＢにおかれるが、サービス要求を行わず、
システム・バスＢにおける１／０コントローラによる使
用のため優先順位タイミング信号ＢＣＹＣＯＴ−ＢＢお
よびＢＣＹＣＩＮ−ＢＢを依然として伝えなければなら
ない。システム・バスＡ又はＢのいずれか一方において
一時に唯１つの１／０コントローラしかサービス要求を
行えないが、システム・バスＡおよびシステム・バスＢ
において同じ相対的（時間スロット）位置にある２つの
１／○コントローラにより同時に２つのサービス要求が
なされ得る。例えば、第２図によれば、システム・バス
Ｂにおけるデイスケツト・コントローフ２，２２０一丁
は、システム・バスＡにおけるプリンタ・コントローラ
２０８−１がＤＭＣデータ要求を行うのと同時のシステ
ム・バス要求間の優先順位は、未完でありまだ応答され
ていない他の先のシステム・バス要求と共に、以下に述
べる如くＣＰＵによって解決される。システム・バスＡ
におけるプリンタ・コントローラ２０８ーーはＣＰＵも
こ関して第２の物理的バス・コネクタ・ス。 ットおよび第２のバス要求時間スロットにあるが、デイ
スケツト・コントローラ２，２２０−１はＣＰＵに関し
て第４の物理的バス要求時間スロットにあるがシステム
・バスＢの第２のバス要求時間スロットにあることが判
る。物理的バス・コネクタ・スロットとシステム・バス
Ｂにおけるバス要求時間スロットとの間の差は、各主メ
モリー・ボードが１つの物理的バス・コネクタ・スロッ
トを占めるがバス要求時間スロットを占めないという事
実に因る。その理由は、主メモリーが決してこのシステ
ム・バスを要求しないためである（即ち、主メモリーは
システム・バスにおいてどのデータ転送も開始せず、従
って優先順位タイミング信号ＢＣＹＣＯＴ−ＢＢおよび
ＢＣＹＣＩＮ−ＢＢは主メモリー・ボードによって遅延
される必要はない。Ｅ ＣＰＵのハードウェアの説明 ＣＰＵのハードウェアのブロック図は第８図に示される
。 主要なＣＰＵ機能領域 ＣＰＵのハードウェアは４つの主な領域に分けられる。 即ち、第３図に示す如く、制御ストアと、スクラツチパ
ツド・メモリーと、マイクロプロセサと、１／０システ
ム・バスである。以下の項は各領域にある構成要素をブ
ロック図レベルで説明する。制御ストア 第９図において、制御ストア２３０‘まシステムにおけ
る主要な制御素子である。 これは、ファームウェア・マイクロプログラムを含む読
出し専用言己除くＲＯＳ）メモリーと、これ等のマイク
ロプログラムの解釈に必要な関連するアドレス指定およ
び復号ロジックからなる。ファームウェアは・ソフトウ
ェア制御プログラミングとシステムのハードウェア動作
との間のＩＪンクである。ファームウェアは、制御スト
アと、スクラッチパッド・メモリーと、マイクロプロセ
ッサと、１／０システム・バスの全ての諸動作を制御す
るあらゆる機能を有する。これ等のマイクロプログラム
は、ある論理的順序に配置されたファームウェア・ワー
ド（マイクロ命令）からなる。各々のファームウェアの
マイクロ命令ワードは４８ビットの符号化データを含み
、これは復号される時特定のハードウェア操作を生じる
。５００ナノ砂毎に、１つのファームウエア・ワードは
ＲＯＳメモリーからサイクル・アウトされ、復号されて
次のファームウェア・アドレスを決定し、そしてマイク
ロプロセサとスクラツチパツド・メモリーとおよび１／
０システム・バスとに対して特定の指令を発生する。 ファームウェア・マイクロプログラムを順次実行するこ
とにより、ハードウェアの諸動作は所望のＣＰＵ操作を
行うため適正な順序で実施される。多くのファームウェ
アのマイクロプログラムは、１つのハードウェア活動（
即ち、制御パネル操作、割込みのサービス）又は１つの
ソフトウェア命令の実行のため実行され得る。ファーム
・フローの概要およびファームウェア・ワードの説明に
ついては以下に行う。ＣＰＵハードウェアの説明を助け
るため制御ストアの中間規模のブロック図を第９図に示
し、各フロックについては以下の項において説明する。 次に第９図において、ファームウェアはＩＫロケーショ
ン×４８ビットの議出し専用ストア（ＲＯＳ）メモリー
２３８に記憶される。 各ロケ−ションは、工場においてＲＯＳメモリーに恒久
的に書込まれ変更不能な１つのファームウェア・ワード
を記憶する。１つのアドレスがこのＲＯＳ〆モリーに与
えられると、対応するファームウェア・ワードが読出さ
れる。ブートＰＲＯＭ２４０はＩＫ×８ビットのＲＯＳ
〆モリーであり、ブートストラツプ操作の間だけ使用さ
れる。 これは、初期化の間主メモリーにロードされるソフトウ
ェア命令を含んでいる。ブートＰＲＯＭ２４０の出力は
正規のファームウェアＲＯＳメモリー２３８の出力のビ
ット２４乃至３１に対してワイアドＯＲ結合される。ブ
ートストラップ操作の間、このブートＰＲＯＭが付勢さ
れて正規ＲＯＳのビット２４乃至３１が消勢される。局
部レジスタ２４２は４８ビットのレジスタであり、ＲＯ
Ｓメモリーからアドレス指定されたファームウェア・ワ
ードを受取る。このデータは時間ＰＴＩＭＥＯにおいて
ストローブ入力され、５００ナノ秒のＣＰＵサイクルの
始めを表示する。デコーダ２４４はマルチプレクサおよ
び復号ロジックの回路網であり、局部レジスタ２４２に
現在記憶されているファームウェア・ワードに従って特
定のハードウェア指令を生じる。指令デコーダ２４４の
出力は、制御パネル２０１と、制御フロップ２５８と、
雑用フロップ２６４と、他のＣＰＵロジック（第８図参
照）とに配分される。。デコーダ２４４は制御パネル２
０１における種々の指示灯を制御する。制御フロツプ２
５８は、マイクロ命令制御下でＣＰＵファームウェアに
より直接セットされテストできる４つのフロツプＣＦＩ
乃至ＣＦ４からなる。 これ等のフロツプは、ファームウェア・ステップ間のあ
る一定の条件を記憶しそしてテストするために使用され
る。例えば、制御フロツプ３ＣＦ３はＣＰＵファームウ
ェアによりＤＭＣデータ転送シーケンスの間使用されて
、どのシステム・バスＡ又はＢにデータ転送を要求する
１／０コントローラが配置されているかを想起する。雑
用フロツプ２６４は、ＣＰＵファームウェアによって直
接セットおよび（又は）テストが可能な他のフロツプか
らなる。 このフロツプ群に含まれるのはファームウェア監視タイ
マー（ＭＤＴ）フロップと、ファームウェア実時間クロ
ック（ＲＴＣ）フロツプと、電源故障フロップとがある
。又この雑用フロップ２６４の群にはＰＣＬＥＡＲフロ
ツプとＰＤＭＣＩＯフロツプとがあり、これらはＣＰＵ
ファームウェアにより使用されて、進行時間中応答する
１／０コントローラによってセットされるシステム・バ
ス信号ＰＢＹＴＥＸの状態を想起し、それによってＣＰ
Ｕ指令シーケンス（第２０図）の間ＣＰＵに対しその１
／０コントローラのタイプ（ＤＭＡ又はＤＭＣ）を知ら
せる。 ＣＰＵは、入力アドレス又は入力範囲のＣＰＵ指令の間
ＰＤＭＣＩＯフロップに記憶されたそのＩＯＣタイプを
用いて、ＤＭＣＩＯＣにおける場合のようにＣＰＵのＳ
ＰＭ（スクラッチパッド・メモリ）プログラム・チャネ
ル表内にＩＯＣのアドレスおよび範囲が見出されるか、
あるいはＤＭＡＩＯＣによりそこにおかれた後システム
・バスから受取られるかどうかを決定する。アドレス・
レジスタ２４６は現行ファームウェア・ワード・アドレ
スを記憶する１０ビット・レジスタである。 その出力はＲＯＳメモリー２３８をアドレス指定するた
め使用される。次のファームウェア・ワード・アドレス
は各ＣＰＵサイクルの時庵歌ＴＩＭＥ２においてこのレ
ジスタにクロックされる。制御ストア・アドレス・ゼネ
レータ２４８はＲＯＳメモリー２３８から謙出されるべ
き次のフア−ムウェア・ワードのアドレスを選択する。 全てのアドレスは分岐アドレスであり、現行ファームウ
ェア・ワード（マイクロ命令）から直援復号されるか、
ハードウェア割込みにより強制されることができる。フ
ァームウェア・ワードとＣＰＵテスト条件から直接４つ
のタイプのファームウェア・アドレスが復号される（第
３５Ｄ図参照）。 即ちｍ現行ファームウェア・ワードのビット３８乃至４
７におけるファームウェア・アドレスへの無条件分岐（
ＵＣＢ）、｛２｝３２のファームウェア・テスト可能条
件の１つを選択して、選択された条件の真又は偽の状態
に従って２つのファームウェア・ロケーションの内の１
つへの分岐アドレスを生じるテスト条件に基く分岐（８
０Ｔ）（２通りのテスト分岐）、｛３’選択されたテス
ト条件に基〈１６通りの分岐を実施することによりソフ
トウェア命令ＯＰコードおよびアドレス・シラブルと、
記憶された定数およびソフトウェア割込みを復号するた
め、ファームウェアにより使用されるメジャー・テスト
に基く分岐（ＢＭＴ）（多重テスト分岐）、および｛４
）ハードウェア割込み戻りレジス夕に記憶されたファー
ムウェア・アドレスへの分岐を生じ、ハードウェア割込
みファームウェア・シーケンスの完了時に正規のファー
ムウェア・フローに技るため使用される正規復帰（ＲＴ
Ｎ）（ハードウェア割込み復帰分岐）である。ハードウ
ェア割込み回路網２５川ま、ＣＰＵによる即時動作が必
要とされる時、常に制御ストア・アドレス・ゼネレー夕
２４８に分岐アドレスを強制する。 ハードウェア割込みアドレスは各ＣＰＵサイクル毎に生
成でき、別のアドレスは各ハードウェア割込み条件に対
して生成される。このハードウェア割込み条件および優
先順位は第９図に示される。ファームウェアはどのある
いは全てのハードウェア割込み条件の検出も禁止するこ
とができる。もしハードウェア割込みが生ずれば、正規
の次のファームウェア・アドレスがハードウェア割込み
復帰レジスタ２５２に記憶される。ハードウェア割込み
復帰レジスタ２５２は１０ビット中であり、ハードウェ
ア割込みが生じる時次の正規ファームウェア・ワード・
アドレスを記憶する。 このアドレスは、ハードウエア割込みシーケンスの完了
時に正規のファームウェア・フローに再び入るため使用
される。分岐オン・テスト回路網２５４は現行ファーム
ウェア・ワードを用いて３２のファームウエア・テスト
可能条件の１つを選択し、制御ストア・アドレス・ゼネ
レータ２４８に対し選択された条件の真又は偽の状態を
通知する。 メジャー分岐回路網２５６は、ＢＭＴ（１６通り）分岐
が行われる時次のファームウェア・アドレスを生成する
。 現行ファームウェア・ワード（ビツト４０，４１，４２
，４３）は、〇Ｐコード、アドレス・シラブル、定常又
はソフトウェア割込み条件のどれが上記次のファームウ
ェア・アドレスの形成に用いられるかを表示する。ソフ
トウェア割込み回路２５７は、ソフトウェア処理に割込
むことが可能な諸条件を検出し、優先順位に基いて各条
件に対する独特なファームウェア・アドレスを生成する
。 ファームウェアはこれ等のアドレスを用いて割込み条件
をサービスする適正なファームウェア・ルーチンへ分岐
する。ソフトウェア割込み条件のテストのためのＢＭＴ
分岐は、主メモリからのソフトウェア命令取出しシーケ
ンスの始めにのみ実施されることに留意すべきである。
下表は、最高から最低への優先順位の順序でソフトウェ
ア割込み条件を含む。即ち、（１｝ データ操作の間オ
ーバーフローがＣＰＵレジスタＲＩ〜Ｒ７に生じ、その
レジスタがトラツプ付勢マスク・レジスタＭＩにその対
応ビットをセットさせる時の、レジスタ・オーバーフロ
ー・トラツプ。■ 電力損失が最小２ミリ秒間生じるこ
とを電源が検出する時の、電源故障。 ‘３｝ システム・バスＡに取付けられた１／０コント
ローラが割込みサイクルを要求した時の、１／０割込み
システム・バスＡ。 ■ システム・バスＢに取付けられた１／０コントロー
ラが割込みサイクルを要求した時の、１／０割込みシス
テム。 バスＢ、および｛５１ 実時間クロックの更新に使用さ
れるＡＣ回線信号から固定調時割込みを得る時の、タイ
マー割込み、である。 次に第８図において、スクラツチパッド・メモリー（Ｓ
ＰＭ）２３６は、ＣＰＵ状態、１／０範囲およびＤＭＣ
チャネルに対するバッファ・アドレスの記憶のため使用
される２５６ロケーション×１７ビットのランダム・ア
クセス・メモリーである。 これは又、データ、アドレス、固定情報および１／０バ
イトの転送のための一時記憶域を提供する。ＳＰＭには
、１５作業ロケーション、ＣＰＵ状態レジスタ、および
プログラム・チャネル表（ＰＣＴ）が保持される。 ＳＰＭのロケーションの全てが使用される訳でない。 次に第１０図のスクラッチパッド・メモリーのレイアウ
トについて述べる。１５の作業ロケーション（１６隻表
示のロケーション００乃至０６および場所０８乃至ＯＦ
）は一時記憶城として使用される。 これ等の作業。ケーションのある用途は、対メモリー転
送前の１／０データの一時記憶（先のプログラム・アド
レスを維持する）、およびＤＭＣデータ転送の間バイト
・スワッピングのための中間記憶である。ＣＰＵ状態レ
ジスタはＳＰＭのロケーション０７（１６隻表示）であ
る。 このロケーションはソフトウェアにより直接アクセス可
能である。このロケーションは常に現行のＣＰＵ状態を
保持する。ビットの定義については第４図を参照され度
い。プログラム・チャネル表（ＰＣＴ）はＳＰＭの上位
（比較高いアドレス）の１２８０ケーションを占有する
。これはＤＭＣチャネル操作の管理のため専らＣＰ川こ
より使用される。プログラム・チャネル表の属性は下記
の如くである。即ち、‘１｝ ６４のェントリからなり
、入出力チャネルが半２重（即ち、いかなる時点でも入
力モード又は出力モードのいずれかにある）であるため
各ェントリは入力チャネル又は出力チャネルのいずれか
として使用でき、従って入出力チャネル対当り唯１つの
ェントリが必要とされる。 ｛２１各ェントリは１７ビットのバイト・アドレスおよ
び１６ビットの範囲からなり、２つの隣接するＳＰＭロ
ケーションを占有する。 １つの１／０ロード（１０ＬＤ）ソフトウェア命令がそ
の関連するＤＭＣチャネルに指向される時、常に１つの
ＰＣＴェントリがロードされる。 １つのＤＭＣデータ転送が生じる度毎に適当なＰＣＴェ
ントリが更新される。 情報はＰＣＴェントリからソフトウェア１／０命令を介
してＤＭＣチャネルへ読出すことができ、次の１／０指
令良Ｐち、｛１）入力アドレス、■ 入力範囲および（
３１入力モジュ−ル、の１つをその機能コード・フィー
ルド‘こおいて指定する。スクラツチパツド・メモリー
は現行フア−ムウェア・ワ−ド（以下のフア−ムウェア
・ワードの説明参照）により直接制御される。 もしファームウェア・ワードのビット０が２進数１であ
れば、ＰＭ書込みはＰＴＩＭＥ４において生じる。ＳＰ
Ｍ２３６に対するデータ入力は、内部バス２６０からバ
イト・スワッピング・マルチプレクサ２６２を介する（
第８図参照）。バイト動作においては、内部バス２６川
こおけるワードの左バイトを操作する場合、マルチプレ
クサ２６２がＳＰＭ入力データの左右のバイトをスワッ
プ則ち交換する。ＤＭＣチヤネルについては、フアーム
ウエアがＳＰＭ内のＰＣＴェントリ・アドレス・ポイン
タのビット１６をリセットして、メモリー・ワードの左
バイトが操作されつ）あることを識別する。ＳＰＭ内の
ロケーションのアドレス指定も又ファームウェアによっ
て制御される。ＰＭアクセス・アドレスは、第８図のＰ
Ｍアドレス・マルチプレクサ２９４を介し第９図のデコ
ーダ２４４から作業場所および状態レジスタをアクセス
する時、ファームウェア・ワードから直接生じる。さも
なければ、ＰＣＴに対するアクセスが要求される時ＤＭ
Ｃチャネル番号が使用され、この場合はＳＰＭアドレス
は第８図のＳＰＭアドレス・マルチプレクサ２９４を介
してチャネル番号レジスタ２９６から生じる。ＤＭＣデ
ータ転送操作を行う時、ＣＰＵファームウェアはチャネ
ル番号の下位ビット（第２４図のビット９）を用い、そ
れによって関連する入出力チャネル対に対するＰＣＴェ
ントリに記憶されたアドレスおよび範囲を使用して入力
操作と出力操作のいずれが行われるべきかを決生定する
。Ｅａ マイクロプロセサ 再び第８図において、ＣＰＵにおけるあらゆる活動はフ
ァームウェア制御のマイクロプロセサ２３２の処理能力
に集中する。 ＣＰＵ内の全ての演算、比較、および論理積操作はマイ
クロプロセサ２３２により実行され、これは４蓮の４ビ
ットに分割されたマイクロプロセサからなり１６ビット
のタ マィクブロセサを形成する。望ましい実施態様に
おいては、マイクロプロセサ２３２は、米国カルフオル
ニア州サニーベールのＡｄｖａｎｃｅ ｍｌｃｒｏＤｅ
ｖｉｃｅｓ社製の４タイプのＡｍ２９０１マイクロフロ
セサからなっている。マイクロプロセサ２３２内０には
１６ロケーション×１６ビットのレジスタ・フアィル２
６８と、８機能の１６ビット中の演算論理装置（ＡＬＵ
）２６６と、マイクロプロセサの諸能力を支持するため
必要なシフト・ロジックと雑用ロジックがある。タ マ
ィクロプロセサ２３２に対するデータ入力はデータ・セ
レク夕・マルチプレクサ２６９からの１６ビット出力で
ある。 マルチプレクサ２６９は、ＳＰＭ２３６の出力、内部バ
ス２６０、標識レジスタ２７０プラスＭＩレジスタ２７
２の内容、又０は局部レジスタ２４２（第９図）からの
現行ファームウェア・ワードからの定数のいずれかから
データを選択できる。マイクロプロセサ２３２に対する
入力データは、レジスタ・ファイル２６８又はマイクロ
プロセサ内の作業レジスタに記憶でき、あるいはＡＬＵ
２６６を経てマイクロプロセサの出力データとして内部
バス２６川こ送ることができる。これは、マイクロプロ
セサに対するファームウェア入力によって決定される。
現行ファームウェア・ワードのビット８乃至１９がマイ
クロプロセサを制御する（以下のファームウェア・ワー
ドの説明参照）。 これ等のビットは、ＡＬＵに対するデータ入力、ＡＬＵ
が行うべき機能、およびＡＬＵの結果の行先を制御する
。このマイクロプロセサは、各ＣＰＵサイクル（本実施
例では５００ナノ秒）でファーム・ワード‘こ従って新
らしい動作を行う。マイクロプロセサ２３２にはしジス
タ・フアイル２６８の１６のレジスタが保持され、その
内の１５がソフトウェア可視である（第１１図参照）。 このマイクロプロセサに与えられる４ビット・アドレス
はしジスタ・ファイルをアドレス指定するため使用され
る。このアドレスは、機能レジスタ（ＦＲ）２７４から
、あるいはファームウエア・ワードから直接に選択が可
能である。ＦＲレジスタ２７４は最初ＯＰコードを記憶
し、次に種々のアドレス・シラブルおよび定数を保持し
、あるいはファームウェア・フローによって決定される
如く増減分できる。ファイル・アドレス指定のため、Ｆ
Ｒレジスタ２７４は３つのセクションＦＲＯ，タＦＲ２
およびＦＲ３に分割され、これ等のセクションの内のど
れか１つがマイクロプロセサのレジス夕・ファイル２６
８のアドレス指定のため使用されるようファイル・アド
レス・マルチプレクサ２７６により選択できる。レジス
タ・ファイル２６ Ｚ８に対するデータ入力はＡＬＵ２
６６を介する。レジス夕・ファイル２６８の出力デー外
ま、現行ファームウェア・ワードにより決定された通り
ＡＬＵ２６６、内部作業レジスタＱ又は内部バス２６０
へ送ることができる。 Ｚマイクロプ
ロセサ２３２からのデータ出力は、内部バス２６０１こ
おけるシステム・バスＡおよびＢからのデータ入力レシ
ーバとワィアドＯＲ結合される。従って、もシステム・
バスＡ又はＢのレシーバのいずれかか付勢されるならば
、マイクロ２プロセサの出力が消勢される。しかし、マ
イクロプロセサ２３２からは常にファームウェア・テス
ト可能信号（ＡＬＵ＝零、ＳＩＧＮ、オーバフロー、キ
ヤｌｉ−）が出力される。マイクロプロセサ２３２に対
して入力データを２与えることの他、データ・セレクタ
・マルチプレクサ２６９の出力は、ファームウェア制御
下でＭＩレジスタ２７２および標識レジスタ２７０‘こ
ゲートされ得る。 データセレクタ２６９の出力の４ビットも又ファームウ
ェア制御下で品質論理テスト（ＱＬＴ）レジスタ２７８
にゲートすることができる。ＱＬＴレジスタ２７８の出
力は、システムの初期化における品質論理テストの成否
の視覚的表示をデータ処理システムのオペレータに与え
るため使用されるＣＰＵボード上に配された４つのＬＥ
Ｄ標識の点灯を制御する。クロック２８１は、システム
全体で使用される種々のタイミング信号ＰＴＩＭ旧○乃
至ＰＵＩＭＥ４およびＢＣＹＣＯＴを与える。 （第１４図および第１５図参照）Ｅｂ システム・バス
の制御 第１２図は、両システム・バスＡおよびＢ、データ経路
および制御信号の生成を示す。 主な構成素子は、バス副指令デコーダ２４４とＣＰＵ内
部バス２６０と、各１／０システム・インターフェース
・データ／アドレス回線に対する別個のレシーバ２８４
，２８８とドライバ２８２，２８６と、ＣＰＵサイクル
・アウト時間ゼネレータ２８０である。ファームウェア
は、両システム・バスＡとＢ上のデータ・フロー、およ
び１６ビットのＣＰＵの内部バス２６０１こおいて生じ
る転送を制御する。 各ＣＰＵサイクルの間、副指令デコーグ２４４は現行フ
ァームウェア・ワードを解釈し、サイクルの時間ＰＴＩ
Ｍ旧１からＰＴＩＭＥ４まで有効であるバス制御副指令
を生じる。これ等の復号された副指令は特定のデータ経
路を付勢し、ファームウェアにより要求される如くデー
タ転送を生じる。システム・バス上で行い得る対話は以
下においてシステム・バス動作の項で説明する。基本的
なシステム・バス制御は次の節で説明する。別個の副指
令は、システム・バスのレシーバ２８４と２８８のどち
らが付勢されて内部バス２６０‘こデータをおくかを決
定する。 もし両方のシステム・バスＡ，Ｂのレシーバ２８４と２
８８が消勢されると、マイクロプロセサ２３２の出力が
内部バス２６０１こ転送される。もしデータが１／０コ
ントｏ−ラに送られると、ＣＰＵからシステム・バスへ
の適当なドライバ２８２又は２８６が付勢されて、内部
バス２６０‘こおけるデータを付勢されたシステム・バ
スのデータ／アドレス回線に対して転送させる。もしデ
ータがＩＯＣからＣＰＵへ転送されるならば、適当な付
勢１／０コントロｏ‐ラ・データ・ドライバ信号（ＰＥ
Ｎ既Ａ−又はＰＥＮＢＳＢ−）が復号され、１／０コン
トローラを経て特定システム・バスにおける全ての１／
０コントローラに送られる。しかし、バス・アクセスを
要求したＩＯＣのみがシステム・バスにデータを夕おく
。主メモリーがＣＰＵにデータを転送する時は別の副指
令が生成される。主メモリーのデータを内部バスに転送
するためには適当なＣＰＵレシーバ経路も又付勢されね
ばならない。前述の如く、全ての転送は内部バス２６０
を経０由する。 例えば、もしファームウェアが、データをシステム・バ
スＡ上のＩＯＣからシステム・バスＢの主メモリーへ転
送すべきことを決定するならば、このフアームウエアは
システム・バスＡのＩＯＣのデータ・ドライバ（信号Ｐ
ＥＮ既Ａ−を介して）とシステム・バスＡのレシーバ２
８８とを付勢してロントローラから内部バス２６０へデ
ータを転送させる。もしこれが直接メモリー・アクセス
（ＤＭＡ）転送であれば、ファームウェアは同時にシス
テム・バスＢのドライバ２８２も付勢して内部バス２６
０のデータを主メモリーに転送させる。もしこれカｍＭ
Ｃ転送であれば、生じ得るバイト・スワッピングのため
内部バス・データが最初にＳＰＭ２３６（第８図）へ送
られる。以降のＣＰＵサイクルの間、このデータはＳＰ
Ｍ２３６からマイクロプロセサ２３２を介して検索され
、システム・バスＢのドライバ２８２が付勢されて、デ
ータを内部バス２６０からシステム・バスＢ上の主メモ
リーに転送させる。ＣＰＵサイクル・アウト時間信号Ｂ
ＣＹＣＯＴを用いてＩＯＣによるデータ転送又は割込み
のためのシステム・バスの要求を許可する。 これにより、一時に唯１つの１／０コントローラがＣＰ
Ｕと通信することを確保する。この信号は４マイクロ秒
毎に生成され、各システム・バスを介してコントローラ
からコントローラへ伝播される。各１／０コントローラ
はこのパルスを受入れ、このパルスを次のコントローラ
（第１３図参照）に送出する前に５００ナノ秒間だけ遅
延させる。１／０コントローラがこの信号を遅らせる時
間は、この１／０コントローラに関してはサイクル・イ
ン時間と呼ぶ。 前に論述したように、主メモリーが決してデータ転送又
は割込み要求を行わないため、主メモリーはシステム・
バスにおけるサイクル・アウト時間信号は遅延させない
。その代り、主メモリーは信号ＢＣＹＣＯＴを遅延させ
ずに次の主メモリー又はシステム・バスＢ上のＩＯＣに
送る。サイクル・イン時間は、１／〇コントローラがシ
ステム・バス・アクセスを要求し得る唯１のインターバ
ルである。もしＣＰＵファームウェアがアクセスを許可
すれば、ＣＰＵとその１／０コントローラ間のりンクが
形成されて、値の１／０コントローラがシステム・バス
にアクセスすることを阻止する。ＣＰＵおよびＩＯＣが
リンクされるこの期間中、同じシステム・バス又は別の
システム・バスにおける他の１／０コントローラがそれ
らのサイクル・ィン時間中にシステム・バス要求を行う
ことができるが、ＣＰＵはこのシステム・バスに対して
はアクセスを許与しない。 このＣＰＵ−ＩＯＣリンクは、このリンクが解除される
迄ソフトウェアおよびハードウェアの割込みを禁止する
ことによりファームウェア制御下で行われる。このＣＰ
Ｕ−ＩＯＣリンクを確立し維持するのは、ハードウェア
（およびソフトウェア）の割込みを禁止するようリセッ
トされたビットを有するデータ転送要求又は割込み要求
の処理に使用されるマイクロプログラムの各ファームウ
ェア・マイクロ命令ワードである。ハードウェア割込み
ビットがリセツトされた最初のマイクロ命令がＣＰＵ−
ＩＯＣリンクを確立し、その後そのビットをセットする
最初のマイクロ命令ワードがこのリンクを解除する。Ｅ
ｃ 制御パネル 制御パネル（第９図の２０１）は直接ＣＰＵと結合し、
オペレータが手動にてシステムを初期化し、ブートロー
ドし、かつこれを始動することを許容する。 制御パネルは、初期化（ブ−トロード）シーケンスを開
始するため使用される押しボタン（瞬間形）スイッチを
含む。この初期化用押しボタンを押すと、スイッチはＲ
ＯＳアドレス・レジス夕（第９図の２４６。制御ストア
・アドレス・ゼネレー夕２４８を介する）をリセットし
て初期化ファームウェア・ルーチンの分岐を生じる。こ
のスイッチは又両方のシステム・バス上の信号ＰＣＬＥ
ＡＲ−を瞬間的に接地して１／０コントローラに品質論
理テスト（ＱＬＴ）を開始させる。Ｅｄ 基本システム
・タイミング 次に第１４図において、基本システム・タイミングが１
０メガヘルツの発振器２９０から生成され、その信号則
ちＰＣＬＯＣＫ−はクロック（Ｃ）入力の５ビットのシ
スト・レジスタ２９１に接続される。 シフト・レジス夕２９１は、米国テキサス州、ダラス市
のＴｅｘａｓＩｎｓｔｒｕｍｅｎｔｓ社製のタイプＳＮ
７４９６であり、参考として本文中に引用された「設計
技術者のためのＴＴＬデータ・ブック」なる文献（第２
版）に記載される。シフト・レジスタ２９１はプリセッ
ト付勢（ＰＥ）入力に２進数零、クリア（Ｒ）入力に２
進数１、プリセット入力ＳＩ乃至Ｓ５に２進数零を有す
る。ＡＮＤゲート２９３の出力（信号ＰＴＩＭＩＮ＋）
はシフト・レジスタ２９１の直列（Ｄ）入力側に接続さ
れる。シフト・レジスタ２９１の出力即ち信号ＰＴＩＭ
ＥＯ＋乃至ＰＴＩＭＥ４キは、第１５図に示される５つ
の等しい１００ナノ秒期間に分割される基本５００ナノ
秒ＣＰＵサイクルを生じるため使用される。これ等の時
間は特定の事象をストローブしゲートするためシステム
全体で使用される。ＰＴＩＭＥＯはＣＰＵサイクルの始
めを表示する。 アドレス指定されたファームウェア・ワードは制御スト
ア局部レジスタ２４２にゲートされ、そしてデコーダ２
４４が付勢される（第９図参照）。ＰＴＩＭ旧１の始め
は全てのシステム・バス制御信号を付勢し、この状態は
ＰＴＩＭ旧４の終り迄維持される。反転される時ＰＴＩ
ＭＥＩからＰＴＩＭ旧４まで２進数１である信号ＰＴＩ
ＭＥＯ＋は、副指令デコーダ２４４（第１２図参照）を
介してシステム・バスおよび内部バス内の特定のデータ
経路を付勢する。ＰＴＩＭＥ２は、この時有効な次のフ
ァームウェア・アドレスを制御ストア・アドレス・レジ
スタ２４６（第９図参照）に対してゲートするため使用
される。 ＰＴＩＭＥ３はシステム・バス上の全ての１／０コント
ローラへ送られ、ＣＰＵおよび１／０コントローラを同
期させる。 バス・データはこの時有効である。ＰＴＩＭＥ４は主と
してＣＰＵマイクロプロセサにより使用される。 マイクロプロセサ２３２およびスクラッチパッド・メモ
リー２３６内の情報のどの書込み又は記憶もこの時生じ
る（第８図参照）。次に第１４図において、基本システ
ム・タイミング・ロジックの作用について簡単に説明す
る。 最初にシフト・レジス夕２９１の出力、信号ＰＴＩＭＥ
Ｏ＋乃至ＰＴＩＭＥ４十が２進数零であり、又クロック
・ストール信号ＰＦＲＥＥＺ十が２進数零であってクロ
ックがストール即ち停止されるべきでないことを表示す
るものとすれば、ＡＮＤゲート２９３の出力（信号ＰＴ
ＩＭＩＮ十）は２進数１となる。シフト・レジスタ２９
１の直列（Ｄ）入力側が２進数１であれば、発振器２９
０からのクロック信号ＰＣＬＯＣＫ−の２進数零から２
進数１への遷移が生じると出力信号ＰＴＩＭＥＩ十を２
進数１にし、これが更にＡＮＤゲート２９３の出力（信
号ＰＴＩＭＩＮ＋）を第１５図に示す如くに２進数零に
する。発振器２９０からの夫々連続するクロック・パル
スにより、第１１図に示す如く、シフト・レジスタ２９
１の出力の１つは２進数１となり、他の４つの出力は２
進数零となる（２進数雫状態を維持する）。シフト・レ
ジスタ２９１の各出力はィンバータに与えられてタイミ
ング信号（即ち、信号ＰＴＩＭＥＯ＋乃至ＰＴＩＭＥ４
一）の反転を生じる。簡単にするため、第１４図には信
号ＰＴＩＭＥＯ＋用のィンバータ２９７のみを示す。信
号ＰＴＩＭＥＯ十は又同期可逆２進カウンタ２９２に対
するクロツク（Ｃ）入力として使用される。カウンタ２
９２は、米国テキサス州ダラス市のＴｅｘａｓ ｌｎｓ
ｔｒｍｅｎｔｓ社製のタイプＳＮ７４ＳＩ６船であり、
前掲の文献に記載されている。カゥンタ２９２は、ＮＡ
ＮＤゲート２９５と関連して使用されてＣＰＵサイクル
・アウト時間信号８ＣＹＣＯＴ−を発生し、この信号は
１つのシステム・バス当り唯１つの１／０コントローラ
のみが一時にそのシステム・バスに対する要求を行うこ
とを保証するため両システム・バスにおける１／０コン
トローラによって使用するため両方のシステム・バスＡ
およびＢに与えられる。２進数零から２進数１の状態へ
の８つのＰＴＩＭＥＯ＋信号遷移をカウント・ダウンす
ることにより、カウンタ２９２はＮＡＮＤゲート２９５
と関連して信号ＢＣＹＣＯＴ−を１つのＣＰＵサイクル
時間（５００ナノ砂）の間２進数零にし、その後７つの
ＣＰＵサイクル時間の間２進数１とする。 詳細には、カウン夕２９２のロード（Ｌ）入力は２進数
１にセットされ、その結果データ入力ＤＩ乃至Ｄ８は無
視され（即ち、カウンタのプリロードには使用されす）
、両カウント付勢入力ＰおよびＴが２進教養にセットミ
れてカウント動作を付勢にし、可逆（Ｕ／Ｄ）入力が２
進数零にセットされてカウンタをカウント・ダウン・モ
ードにセットする。このように、クロック信号ＰＴＩＭ
旧０十の２進数零から２進数１の状態への最初の遷移が
生じると同時に、カウンタ２９２の４つの出力（信号Ｂ
ＣＮＴＬＩ＋乃至ＢＣＮＴＬ８十）は２進数１となり（
零から２進数ＩＳ室カウント・ダウン）、ＮＡＮＤゲー
ト２９５の出力（信号ＢＣＹＣＯＴ−）が２進数零とな
る。信号ＰＴＩＭ旧０十の２番目の２進数零から２進数
１状態への遷移が生じる時に、信号ＢＣＮＴＬＩ十は２
進数零になりＮＡＮＤゲート２９５の出力は２進数１と
なる。信号ＰＴＩＭＥＯ十９回目の２進数零からの２進
数１の状態への変換の発生までは、信号ＢＣＹＣＯＴ一
は２進数１の状態に留まり、この９回目の時に信号ＢＣ
ＮＴＬＩ十、ＢＣＮＴＬ２十およびＢＣＮＴＬ４十が再
び全て２進数１となってその結果ＮＡＮＤゲート２９５
の出力が２進数零となる。ＣＰＵの１次（基本）時間信
号ＰＴＩＭ旧０乃至ＰＴＩＭＥ４とＣＰＵのサイクル・
アウト時間信号ＢＣＹＣＯＴ−間の関係は第１３図に示
す。次に第１３図において、ＣＰＵのサイクル・アウト
時間信号ＢＣＹＣＯＴ−（最初のコントローラ・サイク
ル・ィン）は第２のＣＰＵサイクルのＰＴＩＭＥＯの前
縁において２進数１から２進数零の状態に変り、第３の
ＣＰＵサイクルのＰＴＩＭＥＯの前緑において２進数零
から２進数１の状態に変ることが判る。このことは、Ｐ
ＴＩＭＥ３−信号の後縁の発生と同時に２進数１から２
進数零の状態に変り、ＰＴＩＭＥ３−信号の次の後緑の
発生と同時に２進数零から２進数１の状態へ変る第２及
びそれに続くコントローフ・サイクル・イン（ＢＣＹＣ
ＯＴ−）信号と対照的である。 この差は、前述の如く、８番目のＰＴＩＭＥＯ毎にカウ
ントすることによりＣＰＵのサイクル・アウト信号を得
たことから生じ、一方各コントローラのサイクル・アウ
ト信号は信号ＰＴＩＭＥ３の後緑を受取ることにより得
られるが、前の（ＣＰＵ側に隣接する）１／０コントロ
ーラからのサイクル・アウト信号は第４０図に関して以
下に説明するように２進数零となる。適正に機能するよ
う実施される如き本システムに生じる必要条件は、ある
システム・バスの唯１つのＩＯＣがＴＩＭＥ３の後緑に
会するが、その隣接するＩＯＣ（又はＣＰＵ）からのサ
イクル・アウト信号は２進数零であることである。各時
点において、システム・バスＡの最初のＩＯＣからシス
テム・バスＡ上の（例えば）第２のＩＯＣによって受取
られる信号ＢＣＹＣＯＴ−が、システム・バスＢ上の最
初のＩＯＣからシステム・バスＢ上の第２のＩＣＯによ
り受取られるＢＣＹＣＯＴ−信号と同じ状態にあること
が判る。Ｅｅ システムの初期化 ＣＰＵは第１６図に示す如くパワーアップ信号貝０４ち
初期化信号に対して反応する。 次に第１６図によれば、もし電源からのパワー・オン信
号の発生が検出されるならば、ブロック３００において
ＣＰＵ初期化シーケンスにェントリされる。 もし電源が既にＯＮでありＣＰＵ制御パネル上の初期化
押しボタンが押されると、ェントリはブロック３０２か
らも行われる。フロツク３０４においては、マスター・
クリア信号が１／０コントロ−ラに送られてＩＯＣにそ
れらロジックを初期化させることによりシステム・バス
ＡおよびＢをクリアし、自蔵のＩＯＣ品質論理テスト（
ＱＬＴ）を惹起する。 マスター・クリアは又ＣＰＵロジックも初期化し、フロ
ツク３０６に入る。フロック３０６は、制御ストアＲＯ
Ｓ（第９図の２３８）のロケーション０でＣＰＵファー
ムウェアを開始する。ブロック３０７においては、ＣＰ
Ｕフアームウエアは、シーケンスのエントリが初期化押
しボタン（即ち、ブロック３０２を介して）の押下げに
より開始されたかどうか、又そうであれば完全初期化が
行われてブロック３１２に入るかどうかを決定するため
テストする。もしシーケンス・ェントリがブロック３０
０を介してパワー・オンの検出時になされたならば、ブ
ロック３０７からブロック３０８に入って、完全初期化
に至らない初期化が行われる。フロック３０８は主メモ
リーの内容が有効であるかをテストする（即ち、信号Ｍ
ＥＭＶＡＬ−が２進数零であり、いかなる停電期間中で
も主メモリー・リフレッシュ電圧が維持されるようにメ
モリー保管ユニットが充電状態のバッテリを有すること
を示す。 ）。もし主メモリーが有効であれば、限定された初期化
のみが行われればよく、フロック３１川こ入って主メモ
リーのロケーション０への分岐を実行し、ソフトウェア
の実行が開始される。主メモリーのロケーション０はソ
フトウェア・スタート・アップ手順の最初のワードを含
む。次に、ブロック３１０はブロック３２４を出てソフ
トウェアを実行する。もし主メモリーが有効でなければ
、あるいはもしシーケンスのェントリが初期化押しボタ
ンによりなされたならば、完全初期化が行われてブロッ
ク３１２に入る。ＣＰＵフア−ムウェアＱＬＴ（第９図
のＲＯＳメモリー２３８に常駐）がブロック３１２にお
いて実行される。ＣＰＵファームウェアＱＬＴが完了す
ると、フロック３ １ ４に入り、ブートＰＲＯＭ（第
９図の２４０）におけるソフトェゥア・プログラムが主
メモリー（１６隼表示のロケーション１００乃至２ＦＦ
）へ転送されて実行される。ブロック３１６においては
、ブートＰＲＯＭからロードされたソフトエウア・プロ
グラムの実行の結果、主メモリーのサイズの調べ、使用
可能な全ての主メモリーにおけるパリティ・テストの実
施、および拡張にＰＵＱＬＴおよび１／０テストの実施
が行われる。ブロック３１８においては、拡張ＣＰＵの
ソフトウェアＱＬＴテストの結果が検査される。もし拡
張ＣＰＵＱＬＴによりエラーが検出されなければ、ブロ
ック３２０に入り、ソフトウエア・ブート・プログラム
がブート・ロード・デバイスから最初のレコードを主メ
モリーの。ケーション１ ００（１６隼表示）にロード
する。ブロック３２２においては、一たん最初のレコー
ドが主メモリーにロードされると、主メモリーのロケー
ション１００への分岐が行われ、ＣＰＵが稼働してブロ
ック３２４において初期化シーケンスが完了する。もし
拡張ＣＰＵのソフトウェアＱＬＴの結果エラーの検出が
なされると、ブロック３１８からブロック３２６に入り
、制御パネル上の制御パネル検査指示器が点灯状態を維
持し、ＣＰＵＱＬＴ指示器（ＣＰＵボード上のＬＥＤ灯
）がエラーを表示する。次にブロック３２８に入り、Ｃ
ＰＵが停止する。もしブロック３２４におけるソフトウ
ェア実行中に電源ブロック３３０１こより差し迫った電
源故障が検出されると、ソフトウェア実行が中断されて
ブロック３３２に入る。 ブロック３３２においては、ＣＰＵが、電源故障の時に
実行中のソフトウェア・プログラムの文脈保管を含む電
源故障割込みシーケンスを実施しようとする。文脈保管
の前に、ＣＰＵがシステム・バスをクリアしてこれ等の
バスを主メモリーのデータ転送に対するＣＰＵの使用の
ため解放する。 文脈保管操作は、もし電源が維持されねばその情報を消
失する揮発性のＣＰＵレジスタを停電期間中保持するた
め主メモリー内に記憶させるようにする。差し迫った電
源故障の検出の約２ミリ砂後に、主メモリーはＣＰＵ要
求への応答を停止してブロック３３４におけるソフトェ
ゥアの実行の停止を惹起する。十分な電力がない時もＣ
ＰＵのファームウェア実行がブロック３３４で停止する
。その後ブロック３００‘こおいて電源によるパワー・
オンの検出により、ＣＰＵはブロック３３４から出て、
主メモリーが停電期間中有効な状態を維持したかどうか
に従って、部分的初期化又は完全初期化を実施する。Ｆ
システム・バスの操作 システム・バスの操作は、システムに組込まれたＣＰＵ
と、１／０コントローラと、主メモリー間のアドレス、
データ、および制御情報の転送を行う（データ書式につ
いては、第１７図参照）。 全てのシステム・バス操作はＣＰＵタイミングおよびフ
ァームウェア・シーケンスによって制御される。本項は
、ＣＰＵが１／０コントローラ又は主メモリーと通信す
る時に生じるシステム・バスＡおよびＢにおける事象の
シーケンスについて記述する。システム・バスの操作は
ＣＰＵ又は１／０コントローラのいずれかによっても開
始可能である。 ＣＰ山ま、下記理由からシステム・バス対話を開始する
。即ち、（１｝全ての主メモリーのアクセス、■主メモ
リーのリフレツシュ、‘３１１／０コントローラに対す
る機能コード。１／０コントローラは下記理由からシス
テム・バス対話を開始する。即ち、｛１｝直接メモリー
・アクセス（ＤＭＡ）データ転送、‘２｝データ多重制
御（ＤＭＣ）データ転送、および〔３’１／０コントロ
ーラ割込み。王〆モリーはシステム・バス対話を開始す
ることはない。全ての１／０コントローラが開始したバ
スの活動は別々の時間に基く。コントローフ・ロジック
のみが、この特定のバス上の他のＩＯＣが既に同じタイ
プのバス・サイクル要求を行っていなければ、この１／
０コントローラの独自のサイクル・ィン時間中１つのバ
ス・サイクルをこのＩＯＣが最初に要求することを許可
する（例えば、システム・バスＢ上のあるＩＯＣが既に
回線ＰＤＭＣＲ２を２進数零にセットしているならばシ
ステム・バスＢ上の別のＩＯＣはＤＭＣ要求を行うこと
はできないが、回線ＰＤＭＣＲＩを２進数零にセットす
ることによりシステム・バスＡ上の別のＤＭＣ ＩＯＣ
が既にＤＭＣ要求を行ったと云う事がシステム・バスＢ
上のＤＭＣ要求を禁止することはない）。１／０コント
ローラのみがその独自のサイクル・イン時間中システム
・バスを要求することができるため、この１／０コント
ローラ内には優先順位回路は一切必要とされない。 ２つの１／０バスが使用可能でありかつ１／０コントロ
ーラが異なる目的にためバスを要求することができるた
め、ＣＰＵは下記の如き最高から最低の優先順位におい
て反応する。 即ち、‘１｝ＢバスがＤＭ娘伝送を要求する。｛２）Ａ
バスがＤＭＮ転送を要求する。■ＡバスがＤＭＣ転送を
要求する。
【４｝ＢバスがＤＭＣ転送を要求する。｛５
’Ａバスが割込みを要求する。‘６｝Ｂバスが割込みを
要求する。第９図によれば、４つの最高優先順位のバス
要求（ＤＭＡ／ＤＭＣ転送）がハードウェア割込みとし
て取扱われ、ハードウェア割込み回路網２５０により取
扱われることが判る。２つの最低の優先順位のバス要求
（割込み）はソフトウェア割込みとして取扱われ、ソフ
トウェア割込み回路網２５８によって取扱われる。 各システム・バス操作はＣＰＵファームウェア・シーケ
ンスにより制御される。 特定のファームウェア指令が１／０コントローラに対し
、所要の動作がシステム・バス上に発生されることを通
知する。これ等の１／０コントローラ指令はシステム・
バスのＲＤＤＴ回線（第６図のＲＤＤＴ２９，ＲＤＤＴ
３０，ＲＯＤＴ３１）上に発され、現行ＣＰＵファーム
ウェア・ワードから直接来る。ファームウェアが１つの
ＩＯＣに対して指令を発する時、符号化された指令がシ
ステム・バスＲＤＤＴ回線上におかれ、指令ストローブ
回線（システム・バスＡ上のＰＩＯＣＴＡ、又はシステ
ム・バスＢ上のＰＩＯＣＴＢ、又はＰＩＯＣＴＡとＰＩ
ＯＣＴＢの両方。第７図参照）が２進数零に強制される
。これは、システム・バス上のＩＯＣに指令を復号させ
て所要の動作を行う。第１８図は、１つの１／０コント
ロ−ラに対して発し得る全てのＣＰＵファームウェア１
／０指令を列挙している。以下において更に詳細に論述
する如く、第１８図に示された１／０指令は、指令が指
向される１／０コントローラがシステム・バスＡとＢの
いずれかにあるかに関わらずシステムＡとＢの両方の回
線ＲＤＤＴ上に送られる。 指令が唯１のシステム・バスに対して送られねばならな
い場合、例えば、システム・バスＢ上の１つのＩＯＣの
ＤＭＡ要求に答える時、唯１つの指令ストローブ回線（
システム・バスＡ上のＰＩＯＣＴＡ又はシステム・バス
Ｂ上のＰＩＯＣＴＢ）が２進数零の状態にセットされ、
その結果そのシステム・バスのみの１／０コントローラ
が１／０指令と会することになる。ＣＰＵがＩＯＣ指令
をどちらかのシステム・バスにあるＩＯＣに指向する他
の場合、例えば、ＩＯＣに対してＣＰＵ指令（ＣＰＣＭ
Ｄ）を開始する時、両方の指令ストローブ回線（ＰＩＯ
ＣＴＡおよびＰＩＯＣＴＢ）が２進数零にセットされ、
その結果全ての１／０コントローラが１／０指令に会す
る。Ｆａ メモリー・アクセス 全てのメモリーアクセスはＣＰＵファームウェアにより
生成される。 これはメモリーをアクセスするため本ＰＵサイクル（合
計１マイクロ秒）を要する。第１９図はメモリーに関し
データを転入出するのに必要な事象と信号のシーケンス
を示している。第１のＣＰＵ（５００ナノ秒）のサイク
ルの間、書込みバイト信号が生成されるＰＷＲＴＢ１，
ＰＷＲＴＢＯ。 もしデータ左側のバイト（零）がメモリーに書込まれる
るならば、信号ＰＷＲＴＢ川ま２進数１である。もしデ
ータの右側バイト１がメモリーに書込まれるならば、信
号ＰＷＲＴＢＩは２進数１である。これ等の信号はＤＭ
Ａコントローラ又はＣＰＵファームウェアから来る。い
ずれの場合も、これ等信号は最初のＣＰＵサイクルの１
次時間１から１次時間４まで有効である。これ等信号は
１ワードの読出し又は関連するバイトの書込みを行うこ
とをメモリーに通知する。最初のＣＰＵサイクルの１次
時間３において、メモリーＧＯパルスＲＭ旧ＭＯＯが生
成される。このメモリーＧＯパルスと共に、ワード・ア
ドレス（１６ビット）がシステム・バスＢのアドレス／
データ回線ＢＵＳＢＯＯ乃至ＢＵＳＢ１ ５におかれる
。このアドレスはＤＭＡＩ／○コントｏーラ又はＣＰＵ
のいずれかから生じ得る。全ての場合に、これは１つの
システム・バスＡ又はＢから内部バスを経て他のシステ
ム・バスＢ又はＡへ送られる。アドレス（第１のサイク
ルの間）およびデータ（第２のサイクルの間）は内部バ
スを経て両方のシステム・バスＡおよびＢにおかれる。
この両方のシステム・バスにアドレス又はデータをおく
ことは、いずれかのシステム・バスをアドレス又はデー
タに関してモニターするのを許可するという便宜のため
には、そのアドレス（又はデータ）がシステム．バスＢ
のＤＭＡＩ／○コントローラからあるいはＣＰＵから来
たときでさえも起こるが、便宜を考えなければそのアド
レス又はデータをおくことはこれらの場合適正なシステ
ム動作のためには必要としない。メモリーＧＯパルスは
、メモリ一にアドレスを受入れさせてそのアクセス１シ
ーケンスを開始させる。もしアクセスがＤＭＡ Ｉ／○
コントローラ要求によるものであるならば、ＣＰＵはこ
のＣＰＵにおける主メモリー構成スイッチのセットによ
り許可される最大アドレスに対してそのアドレスを試験
する。もしアドレスがスイッチのセット値より大きけれ
ば、メモリー・ェフー信号（ＰＥＭＰＡＲおよびＭＥＭ
ＰＥＲ）を強制して１／０コントローラに対し不在アド
レスの検出を通知する。次に１／０コントローラはその
状態レジスタの適正なビットをセットする。ＣＰＵが開
始したメモリー要求はメモリーＧＯの前に不在メモリー
・アドレスについて検査され、そしてトラツプ１５が生
じる。第２のＣＰＵサイクルの間、データ転送が生じる
。 もしＣＰＵ又は１／０コントローラがデータを受取るべ
き場合、ＣＰＵがメモリー・ボードのデータ・ドラィバ
（Ｐ既ＦＭＤ）を付勢し、１次時間３においてメモリー
がデータをシステム・バスＢにおきそしてＣＰＵの内部
バスを経てシステム・バスＡにおく。もしメモリーがフ
ルワード読出しを行ってパリティ・エラーを検出したな
らば、このメモリーはメモリー・エラー信号Ｍ駐Ｍ円Ｅ
Ｒを強制する。 ＣＰＵは、パリティ検査エラー信号ＰＭＭＰＡＲにより
システム・バスＡにそのエラーを送る。もしアクセスが
１／０コントローラ要求によるものであるならば、コン
トローフはその状態レジスタのエラー・ビットをセット
する。ＣＰＵが要求した主メモリー・アクセスに関し検
出されたパリティエラーはトラツプ１７を生じる。どの
主メモリー・エラー信号も、次の主メモリー動作の次の
メモリーＧＯ時にリセットされる。もしデータがメモリ
ーへ書込まれるべき場合、ＣＰＵ又は１／０コントロー
ラは第２のサイクルの間システム・バスにデータをおき
、メモリーは書込みバイト信号に従ってデータを１時時
間３においてアドレス指定されたロケーションへ書込む
。Ｆｂ メモリー・リフレツシュ もしＣＰＵがシステム・バスＢにおけるメモリー・リフ
レツシュ信号ＰＭＦＲＳＨと共にメモリーＧＯＰＭＥＭ
ＧＯを発するならば、主メモリーのリフレッシュ・サイ
クルが生じる。 他のシステム・バス対話は要求されない。ＣＰＵは少く
とも１５マイクロ秒毎に主メモリー・リフレッシュを発
する。もしＣＰＵファームウェアが主メモリーが使用さ
れていないことを決定すれば、ＣＰＵはいつでもメモリ
ー・リフレツシュ信号を発し得、こうしてＣＰＵ処理の
中断を防止してメモリー・リフレツシュを発する。Ｆｃ
ｌ／○コントローラに対する機能コードＣＰＵは１０
，１０日，１０ＬＤソフトウェア命令の実行中１／０コ
ントローラに対して機能コードを転送し、その結果１６
ビット・ワードが１／０コントローラに転送されるかこ
れら受取られる。 第２０図はこのシステム・バス操作を実施するのに要す
る事象および信号のシーケンスを示す。このシーケンス
はＣＰＵにより開始され、ＲＤＤＴ回線上にＣＰＵ指令
（ＣＰＣＭＤ）を発して両システム・バスＡおよびＢの
アドレス／データ回線ＢＵＳＸＯＯ乃至ＢＵＳＸ１５に
チャネル番号および機能コードをおく。 ＣＰＵは、チャネル番号により識別される１／０コント
ローラから応答のため最大１．２ミリ秒を待機する。こ
の時間中ＣＰＵが実効上停止、ソフトウェア割込みは全
く認められないが、データ転送要求はサービスされる。
このＣＰＵのストール則ち停止は、ＣＰＵ指令を１／０
コントローラに対して発させたソフトウェア命令１０，
１０日，１０ＬＤを処理するＣＰＵマイクロプログラミ
ング内でのファームウェア・ループ動作から生じる。こ
の１／０ソフトウェア命令内のループ動作は他のソフト
ウェア命令の処理又はソフトウェア割込みに対する応答
を禁止する。このループ動作の間、ＣＰＵファームウェ
アは、ファームウェアがＳＰＭ作業ロケーションに記憶
した時間切れカウンタをカウント・ダウンするまで、１
／０コントローラからの進行又は使用中の信号ＰＲＯＣ
ＥＤ又はＰＢＵＳＹを待機する。 下記の応答が可能である。もしＣＰＵが不在又は欠陥の
ある資源をアクセスすることを試みるならば、応答は得
られない。 ＣＰＵファームウェア・タイマーはこの条件を検出し、
トラツプ１５が生じる。アドレス指定された１／０コン
トローラが使用中であり、１／０コントローラは現在の
指令を受入れることができない。 この場合、１／０コントローラは使用中の回線ＰＢＵＳ
Ｙを２進数零に強制して命令を終了させる。もしアドレ
ス指定された１／０コントローラが、アドレス指定され
たチャネル番号と関連しない１／０コントローラ内の１
時条件の故に新らしい指令を受入れることができなけれ
ば、再試行（待機）応答が受取られる。 コントローラは進行中ＰＲＯＣＥＤおよび使用中ＰＢＵ
ＳＹの両回線を２進数零に強制して、ＣＰＵ‘こ現行命
令を再抽出させ対話を再開させる。正規の応答は、１／
０コントローラが進行中ＰＲＯＣＥＤ回線を２進数零に
強制して、１／０コントローラが使用中でないことおよ
びＣＰＵがこのシーケンスを完了すべきことを通知する
。 もしアドレス指定された１／０コントローラがＤＭＡタ
イプであれば、これも又信号ＰＢＹＴＥＸをロー（２進
数零）に強制してＣＰＵに応答する１／０コントローラ
のタイプを通知する。１／０コントローラからの応答の
検出時に、ＣＰＵはＲＤＤＴ回線上に回答指令（ＡＳＣ
ＭＤ）指令を発して、１／０コントローラに使用中／進
行中の回線をリセットさせる。 回答指令が発されると、ＣＰＵおよび１／０コントロー
ラかりンクされ、ＣＰＵファームウェアがＣＰＵ−１／
０コントローラの転送に専用化される。リンク使用中、
ＣＰＵはＤＭＣコントローラであるかどうか範囲値を検
査する。 もしこの範囲値が零と等しければ、ＣＰＵがＲＤＤＴ回
線上の範囲終り（ＥＯＦＲＧ）指令を発することにより
この条件をＩＯＣに通知する。あるＤＭＣ Ｉ／○コン
トローラはこの情報を必要とし、他のものはこれを無視
する。ＣＰＵが回答指令（ＡＳＣＭＤ）を発した後約６
マイクロ秒時に、ＣＰＵはＲＤＤＴ回線上にリンク終り
（ＥＯＦＬＫ）指令を発する。 ＣＰＵがＡＳＣＭＤ指令とＥＯＦＬＫ指令とを発生する
時の時間インターバルは、ＣＰＣＭＤ指令において送ら
れた特定の機能コードに対して実行されねばならないＣ
ＰＵファームウェア・ステップ（マイクロ命令ワード）
の数に依存する。ＣＰＵおよびＩＯＣはこの期間中りン
クされてＣＰＵファームウエアおよびシステム・バスが
ＩＯＣシーケンスに専用化されかつハ−ドウェァ割込み
が禁止されるため、設計パラメータとしてこの時間は約
６マイクロ秒に制限されてハードウェア割込みおよびシ
ステム・バス要求に対するシステムの応答性を保証する
。「リンク終り」時間の始めに、もし機能コードが入力
タイプであったならば、ＣＰＵはＩＯＣデータ・ドライ
バＰＥＮＢＳＸを付勢し、データ・ワードがアドレス／
データ回線上をＣＰＵ迄転送される。もし機能コードが
出力タイプであったならば、ＣＰＵはデータをシステム
・バス・アドレス／データ回線におき、ＩＯＣはリンク
終り時間の１次時間３時にバスからデータをストローブ
する。もしＣＰＵが１７ビット・アドレスをＤＭＡコン
トローラに転送中であれば、回線ＰＢＹＴＥＸはリンク
終り時間中下位のアドレス・ビット（バイト・オフセッ
ト）を反映する。ＣＰＵ−ＩＯＣリンクはリンク終りが
検出された結果としてリセットされる。ＦｄＤＭＣデー
タ転送要求 ＤＭＣＩ／○コントローラは、１／〇コントローラがデ
ータのバイトを主メモリー内の１／０バッファに関して
転入出させることを要求する時、ＤＭＣデータ転送要求
シーケンスを開始する。 この要求は、ソフトウェア１０ＬＤ命令がＤｈ４Ｃ Ｉ
ＯＣに対して発され入出力操作を開始した後でのみ生じ
得る。第２１図Ａ図乃至第２１Ｄ図は、ＤＭＣデータ転
送シーケンスに対するシステム・バス対話を示す。次に
第２１Ａ図においては、データ転送が要求されるとき、
ＤＭＣ Ｉ／○コントローラは、要求側の１／○コント
ローラがおかれたシステム・バスのＤＭＣデータ要求回
線ＰＤＭＣＲＸを２進教養に強制することによってＣＰ
Ｕファームウェアに通知する。 もし下記２条件、即ち、（１にの回線が既に特定のシス
テム・バス上の他のＩＯＣもこより既に活動状態におか
れていないこと、および■このＩＯＣに対するサイクル
・イン時間の１次時間３におけること、が満たされされ
すれば、ＩＯＣはこの回線を２進数零に強制することを
許可される。サイクル・ィン時間（ＢＣＹＣＩＮ信号）
は、特定のシステム・バスにおいて一時に１つのＩＯＣ
のみが１つのデータ転送シーケンスを開始できることを
保証する。ＤＭＣ要求回線ＰＤＭＣＲＸはＣＰＵが応答
する迄セット状態を維持する。ＤＭＣ要求回線の付勢に
よりＤＭＣ要求ＣＰＵファームウェア・マイクロプログ
ラムに対するＣＰＵハードウェア割込みを生じる。 他の優先順位の高いハードウェア割込みの関数であるハ
ードウェア割込みが生じる時、かつＣＰＵファームウエ
アがハードウェア割込みを禁止しているかどうかに従っ
て、ＣＰＵは回線ＲＤＤＴＲＤＤＴ２９乃至ＲＧＧＴ３
１上に回答ＤＭＣ要求（ＡＳＤＭＣ）指令を発すること
によりＤＭＣ要求に対し肯定応答する。この時ＣＰＵと
ＩＯＣはリンクされた状態になる。次の略々６マイクロ
秒間、ＤＭＣ転送に関与するＣＰＵファームウェア・ス
テップ数に従ってＣＰＵがこのＤＭＣデータ転送に専用
化され、このＤＭＣデータ転送と関連するものを除いて
他の通信はシステム・バスＡ，Ｂのいずれにも許可され
ない。ＡＮＳＤＭＣの後の次のサイクルにおいて、ＣＰ
Ｕは１／０コントローフ・ドライバ（信号ＰＥＮＢＳＸ
を介して）を付勢し、これによりＩＯＣにそのチャネル
番号をアドレス／データ回線ＢＵＳＸＯＯ乃至ＢＵＳＸ
１５におくことを通知する。 チャネル番号はＣＰＵフア−ムウェアにより使用されて
スクラツチパツド・メモリーにおけるプログラム・チャ
ネル表をアクセスし、又転送方向を決定する。次の６乃
至７ＣＰＵサイクルの間、ＣＰＵはプログラム・チャネ
ル表からのこのチャネルに対するメモリー・アドレスお
よび範囲の情報を得る。 この範囲は城分され、メモリー・アドレスは増分され、
そしてプログラム・チャネル表に記憶される。もしこの
範囲がこの要求によって減少し尽されるならば、ＣＰＵ
はＲＤＤＴ回線上に範囲終り（ＥＯＦＲＧ）指令を発し
て、ＩＯＣに対してこれが最後の転送であることを通知
する（第２１Ａ図乃至第２１Ｄ図）。もしデータがメモ
リーから読出されるべき場合（第２１Ｂ図乃至第２１Ｄ
図）、ＣＰＵは、メモリーをアクセスし、必要なバイト
・スワッピングを行い、データをシステム・バス・アド
レス／データ回線上のバイト位置１（即ち、ビット８〜
１５）におく。次に、ＣＰＵはＲＤＤＴ回線上にリンク
終り（ＥＯＦＬＫ）指令を発する。 これは、１／０コントローラに対して、もしメモリーか
らの議出しならば主メモリーからのデータがデータ／ア
ドレス回線上にあることを表示する。もしメモリ一読出
しが行われつ）あれば、１／０コントローラはこのデー
タをＥＯＦＬＫの１次時間３において得る。主メモリー
の書込みの場合、ＣＰＵは信号ＰＥＮＢＳＸを介して１
／０コントローラ・ドライバを付勢し、１／０コントロ
ーラはデータをバイト位置１（即ちビット８〜１５）に
おき、このバイトは起こり得るバイト・スワッピングの
ためＳＰＭに転送され、次にＣＰＵはメモリー・アクセ
スを行ってデータを主メモリーに書込む。 リンク終り（ＥＯＦＬＫ）は、ＣＰＵと１／０コントロ
ーフ間のりンクを終了させて、ＣＰＵと１／０コントロ
ーラ間に別のりンクが確立される迄これ以上ある種のシ
ステム・バス指令に応答しないように１／０コントロー
ラをリセットする。ＤＭＣデータ転送のためのＣＰＵフ
ァームウェア・マイクロプログラムが完了するとハード
ウェア割込み（ＤＭＡおよびＤＭＣデータ転送要求およ
び転送要求および主メモリー・リフレッシュ時間切れ）
を付勢し、これら割込みの夫々は継続中であればシステ
ム・バス通信をもたらす。全システム・バス通信はＣＰ
Ｕファームウェアの制御下にあるため、ＣＰＵ−ＩＯＣ
リンクの終了は、ハードウェア割込みを許可するＣＰＵ
ファームウェアなしには他のシステム・バスの通信を確
立するのには不十分であることに留意すべきである。例
えば、第２１Ａ図において、ＣＰＵサイクル８および９
の間、システム・バスの通信はいずれのシステムリベス
においても生じ得ないが、これはＣＰＵが依然として占
有されＩＯＣからメモリーへのＤＭＣ入力転送のための
ファームウェア・マイクロプログラムを実行しているた
めである。ＦｅＤＭＡデータ転送要求 １／０コントローラがデータのバイト又はワードを主メ
モリーにおける１／０バッファに関して転入出させるこ
とを要求する時、ＤＭＡ Ｉ／○コントローラはＤＭＡ
データ転送シーケンスを開始する。 この要求は、ソフトウェア１０ＬＤ命令が１／０コント
ｏ−ラに対して発された後にのみ生じ得る。第２２図は
このシーケンスのためのシステム・バス対話を示す。Ｄ
ＭＡ Ｉ／○コントローラは、この要求側の１／０コン
トローラが配置されているシステム・バス上のＤＭＡ要
求回線ＰＤＭＡＲＸを２進数零に強制することにより、
これがＤＭＡデータ要求を行うことをＣＰＵに通知する
。 この回線ＰＤＭＡＲＸはＣＰＵから応答が受取られる迄
活動状態を維持する。もし下記２つの条件、即ち、【１
）この回線がその特定のシステム・バス上のある他の１
／０コントローラにより既に活動状態におかれていない
こと、‘２にの１／０コントローラに対するサイクル・
ィン時間（ＢＣＹＣｍ−２進数零）の１次時間３ ＰＴ
ＩＭＥ３にあること、が満たされさえすれば、１／０コ
ントローラはこの回線を（１次時間３において）セット
することが許可される。ＤＭＡ要求回線の付勢により、
ＤＤＭＡ要求マイクロプログラムに対するＣＰＵのハー
ドウェア割込みを生じる。この状態が生じると、ＣＰＵ
はＲＤＤＴ回線ＲＤＤＴ２９乃至ＲＤＤＴ３ １上に回
答ＤＭＡ要求（ＡＳＤＭＡ）指令を発することによりこ
の要求を肯定応答し、適当なシステム・バス上の（ＰＥ
ＮＢＸ）回線をセットすることによって１／０コントロ
ーラ・ドライバを付勢する。ＣＰＵと１／０コント。ー
ラはリンクされ、全てのシステム・バス活動はこのＤＭ
Ａ転送に対してのみ専用化される。１／０コントローラ
が回答ＤＭＡ要求 （ＡＳＤＭＡ）指令を検出する時、この１／０コントロ
ーラは即時下記動作を行う。 即ち（１｝要求回線ＰＤＭＡＲＸをリセットし、■アド
レス／データ回線ＢＵＳＸＯＯ乃至ＢＵＳＸ１ ５上に
メモリー・ワード・アドレスをおき、｛３レゞス回線Ｐ
ＷＲＴＢＩおよびＰＷＲＴＢＯ上に書込みバイト信号を
ゲートする。もしコントローラがシステム・バスＡ上に
あれば、ＣＰＵは主メモリーの使用のためアドレスおよ
び書込みバイト信号をシステム・バスＢに対して付勢す
ることに留意されたい。回答ＤＭＡ要求（ＡＳＤＭＡ）
指令サイクルの１次時間３において、ＣＰＵはメモリー
ＧＯ信号ＰＭＥＭＧＯを発し、主メモリーはこのメモリ
ーＧＯ信号を用いてストローブする。 もしこのアドレスがＣＰＵボード上におかれたメモリー
構成スイッチにより許可されたものよりも大きいことを
ＣＰＵが検出すると、ＣＰＵはメモリー・エラー回線（
システム・バスＡ上のＰＭＭＰＡＲおよびシステム・バ
スＢ上，のＭＥＭＰＥＲ）をセットすることにより１／
０コントローラに通知し、ェフー・ビットを１／０コン
トローラの状態レジスタ内でセットさせる。回答指令Ａ
ＳＤＭＡに続くＣＰＵサイクルにおいて、ＣＰＵはＲＤ
ＤＴ回線上にリンク終り指令ＥＯＦＬＫを発してデータ
転送が生じることを指示する。 もしこれが書込み操作であれば、ＣＰＵはコントローラ
・ドライバＰＥＮＳＢＸを付勢し、１／０コントローラ
はデータ・ワードをアドレス／データ回線上におく。も
し１／０コントローラがシステム・バスＡ上にあれば、
ＣＰＵはシステム・バスＢおよび主メモリーに対するデ
ータ転送を付勢する。もしこの操作がメモリー読出しで
あれば、メモリー・ドライバはＣＰＵにより付勢され、
主メモリーはデータをバス上におき（ＣＰ山ま必要に応
じてシステム・バスＡにおけるデータを付勢する）、１
／０コントローラはリンク終り（ＥＯＦＬＫ）サイクル
の１次時間３においてこのデータを取る。 もし主メモリーがパリティ・エラーを検出した場合、こ
れは主メモリーのパリティ・ェフー（Ｍ旧ＭＰＥＲ）回
線をセットすることにより１／０コントローラに通知す
る。必要に応じて、このエラーは回線ＰＭＡ作ＡＲ上を
ＣＰＵ‘こよりシステム・バスＡに送られる。リンク終
り信号の直後のＣＰＵサイクルにおいては、ＣＰＵ．１
／０コントローラ・リンクが終了され、メモリー・エラ
ー信号ＭＥＭＢＥＲおよびＰＭＡ仲ＡＲがリセットされ
る。Ｆｆ ｌ／○コントローラ割込み １／０コントローラは、あるデータ転送が完了するか又
はあるデバイスの状態が変化する時、システム・バス１
／０割込みシーケンスを開始する。 第２３図はシステム・バス上で行われる対話を示す。１
／０割込みはソフトウェア割込みであってハードウェア
割込みではないことが判る。 即ち、もしＣＰＵにより受入れられるならば、この１／
０割込みは、ＣＰＵを強制してソフトウェアの現行状態
を保管させることにより現行ソフトウェア・プログラム
の実行を中断する。この時、ＣＰＵは１／０割込みのサ
ービスに専用化された他のソフトウェアの実行を開始す
る。１／０割込みソフトウェアの完了時に、割込みを受
けたソフトウェアの状態は復元され、ＣＰ山ま元の割込
みされたソフトウェア・プログラムの実行を続行する。 割込みが要求されるとき、１／０コントローフは、割込
み要求回線ＰＩＭＴＲＸを２進数零に強制することによ
りＣＰＵファームウェアに通知する。この回線はＣＰＵ
が応答する迄セットされた状態を維持する。１／０コン
トローラは、そのサイクル・イン時間の１次時間３にお
いてのみ、かつこの回線が既に同じシステム・バスＡ又
はＢ上のある他のＩＯＣにより付勢されていない場合、
この回線を付勢することを許可される。 ＣＰＵファームウェアが次のソフトウェア命令の処理を
開始する時、どちらかのシステム・バス上の１／０割込
み要求回線ＰＩＮＴＲＸの付勢がＣＰＵを１／０割込み
ファームウェアに分岐させる。 ソフトウェア命令の実行の間においてのみソフトウェア
割込みが生じる（即ち、ソフトウエア割込みの存在には
、あるソフトウェア命令の実行中ではなく次のソフトウ
ェア命令の始めにのみＣＰＵが作用する）。 これは、ＣＰＵソフトウェア命令を実施するのに使用さ
れるＣＰＵファームウェアをマイクロプログラムして、
主メモリーから次のソフトウェア命令を取出して復号す
るそのＣＰＵファームウェア・マイクロプログラムの開
始時においてのみソフトウェア割込に分岐させるように
すること、によって達成される。もしあるソフトウェア
命令の実行の始めに１／０割込みが未完であれば、ＣＰ
Ｕファームウェアは次のソフトウェア命令の実行を打切
り、１／０割込み処理を取扱うＣＰＵファームウェア・
マイクロプログラムに分岐する。１／０割込みの処理中
に第２３図に示したシーケンスがシステム・バスに生じ
る。 もし１／０割込みがＣＰ山こより受入れられると（即ち
、ＩＯＣの優先順位レベルが現在実行中のソフトウェア
・プログラムのそれよりも高ければ）、ＣＰＵファーム
ウェアは現行ソフトウェア状態を保管し、この１／０割
込みと関連するソフトウェア・プログラムの実行を開始
する。もし１／○割込みが拒絶させれば、ＣＰＵファー
ムウェアは割込みを生じることなくソフトウェア命令の
実行を続行する。次に、第２３図において、ＣＰＵが１
／０割込みファームウェアに分岐する時、ＣＰＵはＲＤ
ＤＴ回線上に回答割込み（ＡＳＩＮＴ）指令を発するこ
とによりこの要求に対し肯定応答する。 これはＩＯＣに割込み要求回線をリセツトさせる。ＣＰ
Ｕおよび１／０コントローラはリンクされ、全てのシス
テム・バス、主メモリーおよびＣＰＵの活動はシステム
・バスの１／０割込み要求のサービスに専用化される。
回答割込み（ＡＳＩＮＴ）指令の直後、ＣＰＵは付勢コ
ントローラ・ドライバ回線ＰＥＮＳＢＸを付勢し、ＩＯ
Ｃはアドレスノデータ回線上にそのチャネルおよび割込
みレベルをおく。 もしＩＯＣがＤＭＣタイプでありその割込みが後退文字
によるものであれば、チャネル番号および割込みレベル
をシステム・バスのアドレス／データ回線ＢＵＳＸＯＯ
乃至ＢＵＳＸ１５を介してＣＰＵへ送出する時、ＩＯＣ
は回線ＰＢＹＴＥＸを２進数零にセットすることによっ
てＣＰＵに通知する。後退文字割込みの場合には、この
レベルは無視されて割込みは常に受入れられる。後退文
字割込みは、関連するＤＭＣチャネルに対するＰＣＴ内
のメモリー・アドレスおよび範囲カウントを、ＣＰＵフ
ァームウェアにより変更させて前の文字を無視する。も
し後退文字でなければ、ＣＰＵが割込みレベルを受取る
時、ＣＰＵはＩＯＣにより示されるレベルがＣＰＵにお
ける現行レベルよりも高い優先順位であるかどうかを決
定する。 もしこのＩＯＣ割みが高い優先順位のものであれば、Ｃ
ＰＵはＲＤＤＴ回線上のりンク終り（ＥＯＦＬＫ）指令
の発生と関連して進行回線ＰＲＯＣＥＤをセットし、リ
ンクは終了させられる。もしコントローラ割込みが低い
（又は等しい）優先順位であれば、ＣＰＵはＥＯＦＬＫ
の発生と関連させて使用中回線ＰＢＵＳＹをセットする
。この場合、リンク終了され、ＩＯＣは１／０割込みを
スタツクしてＣＰＵがＲＤＤＴ回線上に再開割込み（Ｒ
ＥＳＵＭ）指令を発生する迄待機しなければならない。
ＣＰＵはしベル変化が生じる時常に再開割込み（ＲＥＳ
ＵＭ）指令を発する。 このＲＥＳＵＭ指令は、両システム・バスＡおよびＢ上
に同報通信され、システム・バス上の各１／０コントロ
ーラによって監視される。割込みをスタックさせたＩＯ
ＣがＲＥＳＵＭ指令を復号する時、ＩＯＣは１／０コン
トローラ内の標識をセットし、その結果このＩＯＣのサ
イクル・イン時間（ＢＣＹＣＩＮ時間）中ＩＯＣが１／
０割込み要求を再発し、割込みシーケンスが再開する。
この時再発された１／０割込み要求は受入れられるかあ
るいは拒絶される。もし割込み要求が把絶されると（Ｐ
ＢＵＳＹが零）、ＩＯＣは再び１／０割込みをスタツク
し、ＣＰＵからのＲＥＳＵＭ指令を待機する。ＲＥＳＵ
Ｍ指令が発されるときは常に、各システム・バスの割込
みをスタックさせた各ＩＯＣは、割込み要求回線ＰＩＮ
ＴＲＸが既に特定のシステム・バス上の別のＩＯＣによ
りセットされていなければ、そのサイクル・ィン時間に
おいて１／０割込み要求を行う。 １／０割込み要求回線がＣＰＵからＡＳＩＮＴ指令に応
答してＩＯ０こよりセットされるため（ＣＰＵが割込み
を受入れるか拒絶するかにかかわらず）、ＣＰＵが依然
として最初の１／０割込み要求を処理している間別のＩ
ＯＣが１／０割込み要求を行い（即ち、ＰＩＮＴＲＸを
２進数零にセットする）得る。 この第２の１／０割込み要求は、ＣＰＵファームウェア
が次のソフトウェア命令の処理を開始する迄ＣＰＵによ
る作用を受けない。割込みが要求側のＩＯＣにスタツク
される結果となる１／０割込み要求の拒絶は、ＲＥＳＵ
Ｍ指令に続いて１／０割込み要求（スタックされたもの
又は、他のもの）を行うこの特定のシステム・バスにお
ける他の１／０コントローラをブロックしたりあるいは
干渉したりすることがない。これは、ＩＯＣが１／０割
込みのスタックの後ＲＥＳＵＭ指令を受取る迄はスタッ
クされた割込みが再試行されないためである。このよう
に、各ＩＯＣは、（各ＩＯＣが割込み要求を行う機会を
持つ前に第２のＲＥＳＵＭ指令が生じなければ）各ＲＥ
ＳＵＭ指令に続いてそのスタックされた割込みに関し割
込み要求を行う。ソフトウェア割込みの受入れは他のソ
フトウェア割込みをブロックせず単にＣＰＵ優先順位レ
ベルを上げるのみであることを留意すべきである。 従って、もし第２の割込みが第１の割込みよりも高い優
先レベルであるならば、第１のソフトウェア割込みの処
理中はその第２のソフトウェア割込み要求が受入れられ
得る。この高いレベルの受入れは、割込みレベルが割込
みされたレベルより高い優先順位であると云う要件によ
り、又ＣＰＵにおけるレベル数（本例では６４）によっ
てのみ制限されるある瞬間において、実行を待機する如
き多くの優先レベルに対して割込みを入れ子にする結果
を生じ得るのである。Ｆｇ 入出力命令の実行ＣＰＵも
こより支持されるソフトウェア１／０命令は３つのタイ
プ即ち１０，１０ＬＤおよび１０日がある。 これ等命令の実行によりＣＰＵは、選択されたチャネル
に割当てられた１／０コントローラとの対話を開始し、
そしてＩＯＣがこの指令を受入れたかどうかをＣＰＵの
１標識を介してソフトウェアに通知する。 １標識は標識レジス夕のビット１２である（第４図参照
）。 もし１＝０ならば、ＩＯＣは指令を受入れなかった。も
し１＝１ならば、ＩＯＣは指令を受入れた。１／０コン
トローラからの応答が検出されなかったとき、トラップ
１５が生じる。 もし１／０コントローラから応答（ＰＲＯＣＥＤ又はＰ
ＢＵＳＹ信号）が受取られなければ、１．２ミリ秒のＣ
ＰＵファームウェア・タイマは時間切れとなる。 １．２ミリ秒の時間切れ期間中、ソフトウェア割込みは
生じ得ない（これが１／０ソフトウェア命令の実行開始
後であるため）が、ハードウェア割込みはＣＰＵ時間切
れファームウェアにより禁止されないため生じ得る（第
２０図参照）。 ＣＰＵが−たんＩＯＣから進行信号ＰＲＯＣＥＤを受取
ると、ＣＰＵファームウェアはハードウェア割込みを禁
止して回答（ＡＳＣＭＤ）指令を発する。ＣＰＵファー
ムウェアはリンク終りＥＯＦＬＫを発した後迄ハードウ
ェア割込みの禁止を維持する。Ｆｇイ チヤネル番号 入出力データ転送チャネルは、メモリー・アドレスによ
ってだけ識別される主メモリーを除き、システム・バス
に取付けられた各ユニット（ＣＰＵ、１／０コントロー
ラ、又は主メモリー）のために存在する。 チャネル番号は、プロセサ、周辺デバイス、および必要
ならばシステムに取付けられる。１／０コントローラと
関連する１／０チャネルを識別する。 ＣＰＵは常にチャネル零が付される。第１の８つの１／
０チャネル対はＣＰＵによる使用のため予約され（即ち
、チャネル番号０００乃至０３００（１６進表示））、
その結果、ＳＰＭプログラム・チャネル表（第１０図参
照）において６４のチャネル対に対する空間が予約され
ているが、本実施例の６４のＤＭＣ Ｉ／○チャネル対
の内５６が実際にＤＭＣ １／０コントローラに後続さ
れた周辺デバイスの使用のため利用可能である。ソフト
ウェアはこのチャネル番号を用いてどの１／０コントロ
ーラに対してソフトウ．ェア１／０命令を指向させるか
を識別する。 （チャネル番号はソフトウェア１／０命令の制御ワード
に含まれる。）このチャネル番号は又、データ転送時間
中データ転送の方向を識別するためＣＰＵによっても使
用される（即ち、チャネル番号のビット９が方向を決定
する）。第２４図はソフトウェア１／０命令制御ワード
書式を示す。 第２４図は又有効ＤＭＣチャネル番号および有効ＤＭＡ
チャネル番号も示している。ＤＭＡおよびＤＭＣの両方
に対しては、最初の８チャネル対（１６チャネル番号）
がＣＰＵの使用にため予約され、従って有効１／０チャ
ネル番号ではない。システムに組込まれた１／０コント
ローフのチャネル番号スイッチ・セット値とは一致しな
いチャネル番号を指定するソフトウェア１／０命令は、
ＣＰＵファームウェア・タイマの時間切れ時にＣＰＵに
より通知されるトラツプ１５を生じる結果となる。１／
０コントローラはこのチャネル番号を用いてこれがＣＰ
Ｕからサービスを要求する時そのチャネルを識別する。
２つのタイプのサービスが存在する。 即ち、｛１１割込み一全てのチャネルＤＭＡおよびＤＭ
Ｃにより使用されてＣＰＵに対するそのレベル番号を指
定する（第１７図参照）、および【２｝データ−ＤＭＣ
チャネルにより使用されバイトの送受を行う。このチャ
ネル番号はＣＰＵによって使用されてプログラム・チャ
ネル表（ＰＴＣ）をアドレス指定することを留意された
い。ＣＰＵに対し送られたチャネル番号は第２４図に示
した書式を有する。ＤＭＣデータ転送要求に対しては制
御ワードのビット１０乃至１５が第１７図に示す如く無
視されることに留意されたい。Ｆｇロ １／０機能コー
ド １／０機能コードは第２５図に示される。 この機能コードは１／０コントローラによって実施され
る特定の１／０機能を指定する。全ての奇数機能コード
は出力転送（書込み）を表示し、全ての偶数機能コード
は入力転送要求（読出し）を示す。機能コード指令は、
常に、チャネルに関して１６ビット（もし１０命令を介
して発されるならば）又は８ビット（もしｌＯＨ命令を
介して発されるならば）のいずれかを入出力する。それ
にも拘わらず、１／０コントローラは転送に関わるデー
タ・ビットの一部のみ又は全部を使用するよう選択でき
る。Ｆｇｏｉ 出力機能コード指令 ８つの出力機能コード指令については以下に説明する。 初期化（ＦＣ＝０１）。この指令はチャネルに対して１
６ビットの制御ワードをロードする。個々のビットは下
記の如く特定の動作を生じる。即ち、ビット０＝初期化
、ビット１＝１停止１／０、ビット２乃至１５＝将来の
使用のため予約。この指令はチャネル使用中条件の如何
に関わらず受入れられる。初期化（ＩＯＣ用）：ＩＯＣ
にその常駐の品質論理テスト（ＱＬＴ）を実行させ、Ｉ
ＯＣの全チャネルをクリアし、バス・インターフェース
をクリアし、割込みをブロックし、使用中条件をクリア
する。ストップ１／０（チャネル用）：使用中条件をク
リアし、付勢されれば割込みを生じ、チャネルからの転
送を急激に停止し、同じＩＯＣ上の他のチャネルには影
響を与えない。出力割込み制御ワード（ＦＣ＝０３）。 この指令は、チャネルに対して１６ビットの割込み制御
ワードを送出し、ビット０乃至９においてＣＰＵチャネ
ル番号（零）をそしてビット１０乃至１５において割込
みレベルを指定する。チャネルはその割込み制御レジス
外こ割込み制御ワードを記憶する。割込み時に、ＩＯＣ
は第１７図に示す如く割込み制御ワードを戻す。出力タ
スク（ＥＣ＝０７）。 この指令はタスク・ワード（又はバイト）をチャネルに
対し出力する。個々のビットの意味はデバイス固有のも
のである。出力タスクは、構成指令（以下参照）を介し
て出力される比較的静的な情報と比較して瀕繁に出力さ
れねばならない機能（例、ディスク・レコードの議出し
等）に対し意図されたものである。出力アドレス（ＥＣ
＝０９）。この指令は、データ転送が行われる開始バイ
ト・アドレスとしてチャネルにより使用される１７ビッ
ト量を出力する。もしこの指令力ｍＭＡチャネルに対し
て指向されると、バイト・アドレスはバス上をチャネル
に対して送られてＩＯＣに記憶される。もしこの指令が
ＤＭＣチャネルに送られると、バイト・アドレスはＣＰ
Ｕ内の適当なＰＣＴヱントリに記憶される。出力アドレ
スＦＣはソフトウェア１０ＬＤ命令と関連して使用され
る。他の入出力命令によるこの指令の使用は規定されな
い結果を生じる。出力範囲（ＦＣ＝血）。 この指令は、０乃至ぞ５−１の範囲内のチャネルに対し
範囲情報を出力する。もしこの指令力ｍＭＡチャネルに
対して指向されると、範囲はバス上をチャネルに対して
送られてＩＯＣ‘こ記憶される。もしこの指令がＤＭＣ
チャネルに指向されると、範囲はＣＰＵ内の適当なＰＣ
Ｔェントリに記憶される。出力範囲ＦＣはソフトウェア
１０ＬＤ命令とともに使用される。他の入出力命令のい
ずれかとともにこの指令を使用すると規定されざる結果
を生じる。出力構成ワードＡ（ＦＣ＝１１）。 この指令は構成情報をチャネルへ出力する。個々のビッ
トの意味はデバイス（即ちＩＯＣ）固有のものである。
出力構成は、あまり瀕繁に出力されない機能（例、端末
速度、カード・リーダ・モード等）に対し意図されたも
のである。出力構成ワードＢ（ＦＣ＝１３）。 この指令は別の構成情報をチャネルに対し出力する。ビ
ットの意味はデバイス（即ちＩＯＣ）固有である。この
指令は、構成ワードＡに符号化される場合よりも更に大
〈の情報が要求される場合に使用される。Ｆｇロｉｉ
入力機能コード指令１０入力機能コード指令について以
下に述べる。入力割込み制御（ＦＣ＝０２）。この指令
はチャネルをしてその割込み制御レジスタの内容をシス
テム・バス・データ回線ＢＵＳＸＯＯ乃至ＢＵＳＸ１
５におかせる。データ書式は第１７図に示す如くである
。チャネル番号はＣＰＵのチャネル番号（即ち零）であ
って応答するＩＯＣのそれではない。入力タスク（ＦＣ
＝０６）。この指令はチャネルをしてそのタスク・レジ
スタの内容をシステム・バス・データ回線ＢＵＳＸＯＯ
乃至ＢＵＳＸ１５におかせる。入力アドレス（ＦＣ＝８
０）。 この指令はＤＭＡチャネルをしてそのアドレス・レジス
タの内容（下位の１６ビット）をシステム・バス・デー
タ回線ＢＵＳＸＯＯ乃至ＢＵＳＸ１ ５におかせる。こ
の指令はＤＭＣチャネルに指向される時、ＣＰＵをして
ＣＰＵ内の適当なＰＣＴェントリからアドレス（残余）
情報を抽出させる。入力モジュール（ＦＣ＝船）。 この指令は、ＤＭＡチヤネルをしてそのアドレス・レジ
スタの上位ビット（右寄せされた）をシステム・バス上
におかせる。この指令はＤＭＣチャネルに指向された時
ＣＰＵをしてＣＰＵ内の適当なＰＣＴェントリからアド
レス情報の上位ビットを抽出させる。この上位アドレス
・ビット（即ち、モジュール番号）はシステム・バス上
で右寄せされてデータ回線ＢＵＳＸ１５上におかれる。
入力範囲（ＥＣ＝に）。 この指令は、ＤＭＡチャネルをしてその範囲レジスタの
内容をシステム・バス・データ回線ＢＵＳＸＯＯ乃至Ｂ
ＵＳＸ１ ５におかせる。この指令はＤＭＡチャネルに
指向される時、ＣＰＵをしてその適当なＰＣＴェントリ
から残余範囲を抽出させる。入力構成ワードＡ（ＦＣ＝
１０）。 この指令はチャネルをしてその範囲ワードＡの内容をシ
ステム・バス・データ回線ＢＵＳＸＯＯ乃至ＢＵＳＸ１
５におかせる。入力構成ワードＢ（ＦＣ＝１２）。 この指令はチャネルをしてその構成ワードＢの内容をシ
ステム・バス・データ回線ＢＵＳＸＯＯ乃至ＢＵＳＸ１
５におかせる。入力状態ワード１（ＦＣ＝１８）。 この指令はチャネルをしてその最初の状態ワードをシス
テム・バス・データ回線ＢＵＳＸＯＯ乃至ＢＵＳＸ１
５におかせる。入力状態ワード２（ＦＣ＝ＩＡ）。 この指令はチャネルをしてその第２の状態ワードをシス
テム・バス・データ回線ＢＵＳＸＯＯ乃至ＢＵＳＸ１
５をおかせる。状態ビットの定義はＩＯＣ個有のもので
ある。入力デバイス識別（ＦＣ＝２６）。 この指令はチャネルをしてその１６ビットのデバイス識
別番号をシステム・バス・データ回線ＢＵＳＸＯＯ乃至
ＢＵＳＸ１５におかせる。各周辺デバイス・タイプは独
自の識別番号を割当てられ、これによりソフトウェア・
プログラムがシステム内の各チャネルに取付けられた特
定の周辺デバイス・タイプを識別することを可能にする
。Ｆｇハ ソフトウェア入出力命令 ＣＰＵはファームウェアを介して次の３タイプのソフト
ウェア１／０命令を認識してこれを実行する。 即ち、‘１）データ・ワードおよび指令１／０命令（ソ
フトウェア・プログラミング簡略符号１０）、■データ
・バイト（半ワード）および指令１／０命令（ソフトウ
ェア・プログラミング簡略符号１０Ｈ）、および‘３’
アドレスおよび範囲ロード１／０命令（ソフトウェア・
プログラミング簡略符号１０ＬＤ）。Ｆｇハｉ ｌ○命
令「 制御ワードを１／０コントローラに関して送受するため
１０ソフトウェア命令が使用される。 １０命令により規定される機能コードは情報転送方向を
決定する。 代表的には、このソフトウェアは１０命令を用いてＩＯ
Ｃに対して必要なタスク・ワードおよびデータ転送の実
施に必要な構成情報を送る。又、１／０操作の完了時に
、ソフトウェアは再び１０命令を用いて状態および残余
範囲の情報を検索する。１０ソフトウェア命令（および
１０日命令）の書式は第２６Ａ図および第２６８図に示
される。 １０命令は２つの量、即ち、０１ＤＡＳにより識別され
るデータ・ワード、および（２ー実施すべき外部チャネ
ル（又はデバイス）および実行すべき機能を識別する制
御ワード、を規定する。 この制御ワードは、第２６Ａ図の書式に示す如く１０命
令に直嬢盛込まれ、あるいはソフトウェア・プログラム
のどこかにおかれて第２６Ｂ図の書式により示す如き１
０命令により指示されるようにすることができる。 次に、第２６Ａ図および第２６Ｂ図においては、ＯＰ＝
命令ＯＰコード・フィールド ＯＰ＝０００００（２進数表示）（１０命令に対して）
＝０００１０（２進数表示）（１０日命令に対して）Ｄ
ＡＳ＝データ・アドレス・シラブル。 これは、ワード（１０命令に対する）又はバイト（１０
日命令に対する）が１／０チャネルに関して転入出させ
る主メモリーのロケ ーション又はＣＰＵレジスタを指定す る。 データ・アドレス・シラブル（ＯＡＳ）は次の３つの書
式の内の１つを有する。 即ち、・ＣＰＵレジスタが操作の行先のソースであるレ
ジタ・アドレス・シラブル。 ・適当なサイズのオペランド（ワード又はバイト）直接
命令中に盛込まれる即値オペランド・アドレス・シラブ
ル。 ・オペランドを含む主メモリー内のロケーションのアド
レスが規定されるメモリー・アドレス・シラブル。 ＣＩＩ＝チャネル番号又は１／０デバイス・アドレス。 Ｆ ＝機能コード。下記制約においてＩＯＣ即ちデバイ
ス固有である。即ち、・もしＦが偶数ならば、データは
ＩＯＣからＣＰＵ／メモリーへ転送される（例、読出し
状態）。 ・もしＦが、奇数ならば、データはＣＰＵ／メモリーか
らＩＯＣへ転送される（例、制御レジスタのロード）。 ＣＡＳ＝制御ワード・アドレス・シラブル。ＣＨおよび
Ｆを含む制御ワードを指示する。ＣＡＳに対する書式は
ＤＡＳと同じであ る。 １０ソフトウェア命令の実行はＣＰＵファームウェアに
より制御される。 １０命令のフローチャートについては第２８図参照のこ
と。 １０命令実行中のシステム・バス操作については既に説
明した。 ＤＡＣチャネルに対し指向される１／０命令を実行する
とき、ＣＰＵは機能コードを検査してこれが下記の内の
いずれであるかどうかを決定する。 即ち、・入力モジュール（１ビットのモジュール番号）
・入力アドレス（１６ビットのバイト・アドレス）・入
力範囲 もし前記の機能コードの内の１つであれば、これはスク
ラツチパツド・メモリーにおいてこの情報を管理するた
め、ＣＰＵは直ちにこの命令の全て又は一部を実行する
。 もしこれが前記の機能コードの１つでなければ、データ
は１／０コントローラに対し転送されるかあるいはこれ
から受取られる。ＤＭＡチャネルに指向される１／０命
令を実行する時は、ＣＰＵは機能コードを１／０コント
ローラに対して送り、１／０コントローラに対し情報の
１ワードを送りあるいは１／０コントローフからこれを
受取る。 次に第２８図において、１０ソフトウェア命令を実行す
るのに使用されるＣＰＵファームウェアについて詳細に
論述する。 第２８図について説明する前に、フローチャートに示さ
れるブロックとおよび各ブロックの実施に使われるＣＰ
Ｕファームウェア・マイクロ命令の数との間には必ずし
も１対１の対応はないことに留意すべきである。例えば
、多重ＣＰＵファームウェア・マイクロ命令はブロック
９０４に示される如き機能の実施に使用され、１つのＣ
ＰＵファームウエア・マイクロ命令はブロック９１４お
よび９２０として示された機能の実施に使用される。Ｃ
ＰＵファームウエアは、ファームウェアが主メモリーか
らソフトウェア（ＳＷ）命令の最初のワードを取出すブ
ロック９０１において、１０ソフトウェア命令の処理を
開始する。 主メモリーからのソフトウェア命令の最初のワードの議
出いこ続いて、ＣＰＵファームウェアは任意のソフトウ
ェア割込みが未完であるかどうかを知るためにテストを
行う（第２８図には示さないが、第３３図および第３４
図参照）。もしソフトウェア割込みが禾完でない場合、
ブロック９０２に入り、ソフトウェア命令の最初のワー
ドを指示するプログラム・カウンタは保管され、次のＣ
ＰＵサイクルの間はメモリーがアクセスされないためメ
モリー・リフレッシュ操作が開始され、主メモリーから
取出されたソフトウェア命令の命令コードのテストが行
われる。もし主メモリーから取出されたソフトウェア命
令の命令（ＯＰ）コードが１０ソフトウェア命令であれ
ば、ブロック９０３に入り、１０命令の実行と関連する
ＣＰＵファームウェア・ルーチンが開始される。ブロッ
ク９０４においては、ＣＰＵフアームウエアがデータ・
アドレス・シラブル（ＤＡＳ）を用いてワード・アドレ
スを決定する（第２６図参照）。もし指標付けが指定さ
れると、指標値はバイトではなくワード基準となる。Ｄ
ＡＳにより指定されるワード・アドレスは主メモリーの
ロケーション又はＣＰＵレジスタを指定し、これとＩＯ
Ｃとの間で１ワードのデータが転送される。この指定さ
れたロケーションは、ＩＯＣに対し送られるべきデータ
のワードを含むか、あるいはこのロケーションはＩＯＣ
から読出されたデータのワードが記憶される場所である
。ブロック９０５においては、ＣＰＵフアームウエアが
、必要に応じてＣＡＳを用いることにより１０ソフトウ
ェア命令により指定されたチャネル番号および機能コー
ドを決定する（第２６Ｂ図参照）。ブロック９２７にお
いては、機能コードが出力機能コードであるかどうか、
又そうであればＯＡＳにより指定されるデータ・ワード
がアクセスされてスクラッチパッド・メモリーの作業ロ
ケーションに記憶されるかどうかを決定するためテスト
が行われる。ブロック９０６においては、チャネル番号
および機能コードがシステム・バスのデータ／アドレス
回線ＢＵＳＸＯＯ乃至ＢＵＳＸ１５上のＩＯＣに対し送
られる（第１７図、１／０指令書式参照）。更にブロッ
ク９０６においては、ＣＰＵはシステム・バスのＲＤＤ
Ｔ回線上にＣＰＣＭＤ指令を送り、全てのＩＯＣに対し
て、チャネル番号および機能コードがシステム・バス上
に存在することを表示する（第２０図参照）。ＣＰＵの
ＣＰＣＭＤ指令の送りに続いて、ファームウェアは１／
０命令処理されたファームウェア艮０ちブロック９４８
に入り、このブロックはアドレス指定された（チャネル
番号により）ＩＯＣがＣＰＣＭＤ指令を受入れるか拒絶
するか、あるいはＣＰＵに対し１／０ソフト命令を再試
行することを通知する迄ループ動作する。 ブロック９０７において応答時間切れカウンタを初期化
することにより、１／０命令進行ファームウェア・ブロ
ック９４８が開始する。この応答時間切れカゥンタはス
クラッチパッド・メモリーの作業ロケーションに含まれ
、このカウンタは、入出力（１０、１０日又は１０ＬＤ
）ソフトウェア命令からのＣＰＣＭＤ指令をＩＯＣが肯
定応答するのをファームウェアがループ動作をして待機
するとき、カウント・ダウンされる。もし、ＩＯＣが１
．２ミリ秒以内にＣＰＣＭＤ指令を肯定応答又は拒絶を
しなければ、応答時間切れカウン夕は零迄滅分され、Ｃ
ＰＵファームウェアはトラップを生じる（第２０図参照
）。応答時間切れカウンタの初期化の後、ブロック９０
８においてＣＰＵフアームウエアはＩＯＣがシステム・
バスのＰＲＯＣＥＤ回線をローにセットしたかどうかを
テストする。もしＰＲＯＣＥＤ回線がローでなければブ
ロック９０９に入り、ＩＯＣがシステム・バス上のＰＢ
ＵＳＹ回線をローにセットしたかどうかを知るためテス
トが行われる。もしシステム・バスＰＢＵＳＹ回線がロ
ーでなければブロック９１０に入り、応答時間切れカウ
ンタが滅分される。ブロック９１１においては、応答時
間切れカウンタが零に等しいかを知るためテストが行わ
れ、又等しければ１．２ミリ秒の時間が切れてＣＰＣＭ
功旨令が不在１／０コントローラあるいは誤動作１／０
コントローラに向けられたことを表示する（即ち、シス
テム・バスＡ又はＢにおけるＩＯＣがチャネル番号に応
答しない）。もしいずれのシステム・バスＡ又はＢにお
けるＩＯＣも応答しなければブロック９１２に入り、標
識（１）レジスタの入出力標識（１）ビットに零がセッ
トされる。標識レジスタにおけるこの入出力標識ビット
は以降のソフトウェア命令によりテストされて、前の１
／０指令が受入れられたかどうかを決定する。入出力ビ
ット標識のセット後ブロック９１３に入り、トラツプ番
号１５が実施されて、使用できない資源がアドレス指定
されて１／０ソフトウェア命令の実行が終了されること
を示す。次にブロック９０８において、もしＩＯＣがシ
ステム・バスのＰＲＯＣＥＤ回線をローにセットする場
合ブロック９１９に入り、ＰＢＵＳＹ回線がテストされ
る。 ブロック９１９において、もしシステム・バスの回線Ｐ
ＢＵＳＹがＩＯＣによりローにセットされればこのこと
はＩＯＣが一時的に使用中でありかつＣＰＵが命令を再
試行すべきこと（即ち、待機条件）を表示する。もし待
機条件が存在すればブロック９２０に入り、ＣＰＵファ
ームウエアはシステム・バスＲＤＤＴ回線上でＡＳＣＭ
Ｄ指令をＩＯＣに送り、これがＣＰＵ−ＩＯＣリンクを
確立する。これに続いてＣＰＵがブロック９２１におい
てＥＯＦＬＫ指令をシステム・バスＲＤＤＴ回線を介し
てＩＯＣに送り、これによりＣＰＵ−ＩＯＣリンクを終
了する（第２０図参照）。ＣＰＵ−ＩＯＣリンクの終了
後にブロック９２２に入り、前に保管されたプログラム
・カウンタを後退させて現在実行中の１／０ソフトウェ
ア命令の最初のワードを指示する。次にブロック９２３
へ入り、ＣＰＵファームウェアはプログラム・カウンタ
により指示されたソフトウェア命令の最初のワードを取
出す。その結果、ソフトウェアが１／０コントローラか
ら待機応答を受取った同じ１／０ソフトウェア命令を再
び取出して再実行する。１／０ソフトウェア命令が始め
から再試行されるため、プログラム’カウンタの復元だ
けでなく、一時的に使用中のＩＯＣから待期応答を受取
る前の実行の試みの間変更される可能性のある他のＣＰ
Ｕレジスタの復元にも注意がされなければならない。 望ましい実施態様においては、これは、アドレス生成に
おいて使用されるレジスタの自動的な増分又は滅分を生
じる結果となるオペランド・アドレス指定形式を、許可
しないことにより達成される。この制限条件のため、プ
ログラム・カウンタ以外のどのレジスタの復元に対する
必要もなくなる。次にブロック９０９において、ＩＯＣ
はシステムバスのＰＢＵＳＹ回線をローにセットしてブ
ロック９１ ４に入り、ＰＲＯＣＥＤ回線も又ローであ
るかどうかを知るためテストが行われる。 もし両方の回線ＰＢＵＳＹおよびＰＲＯＣＥＤがローで
あればブロック９２０に入ってＣＰＵがＣＰＵ−ＩＯＣ
リンクの確保および終了を行い、次に前述の如く１／０
ソフトウェア命令を再実行する。ブロック９１４におい
て、もしシステム・バスのＰＲＯＣＥＤ回線がローでな
くＩＯＣが使用中であることを表示するならば、ブロッ
ク９１５に入る。再びブロック９１５において、標識（
１）レジス外こおける入出力標識（１）ビットが零にセ
ットされ、これはＩＯＣが最終１／０指令を受入れなか
ったことを表示するため以降のソフトウェア命令により
テストされる。次のブロック９１ ６に入り、ＣＰＵは
ＡＳＣＭＤ指令をＩＯＣに送ってＣＰＵ−ＩＯＣリンク
を確立する。フロツク９１７において、ＣＰＵフアーム
ウェアはＩＯＣに対してシステム・バスのＰＤＤＴ回線
上にＥＯＦＬＫ指令を送出して、これによりＣＰＵ−Ｉ
ＯＣリンクを終了する。次にブロック９１８に入り、Ｃ
ＰＵファームウェアが主メモリーから次のソフトウェア
（ＳＷ）命令を取出すことになる。１／０命令進行ファ
ームウェア、ブロック９４８の論述を終る前に、注目す
べき重要なことは、ＣＰＵファームウェアがループ動作
して１／０コントｏ−ラが進行、使用中、待機又は時間
切れで応答するのを待機する期間中、ブロック９０８乃
至９１１のル−プ内のあるファームウェア・マイクロ命
令の間でのハードウェア割込みが禁止されるが、ハード
ウェア割込みがループの各通過の終りもこ許可されるこ
とである。 従って、ＤＭＡデータ転送、ＤＭＣデータ転送、又はメ
モリー・リフレツシュ操作を行うためにＣＰＵファーム
ウェアに割込んでシステム・バスを使用することができ
る。第３４図に関して以下において明らかになるように
、ソフトウェア割込みが主メモリーからのソフトウェア
命令の取出しの直後（即ちブロック９０１の後）にのみ
ＣＰＵファームウェアによりテストされるため、この１
．２ミリ秒間のタイミング操作中にはソフトウェア割込
みは応答を受けない。ＣＰＵファームウェアが進行条件
を検出する時（即ち、応答側のＩＯＣはシステム・バス
の回線ＰＲＯＣＥＤをローにセットし、ＰＢＵＳＹ回線
はハィにしたままである）、ブロック９２４に入る。 ブロック９２４においては、ＣＰＵフアームウエアは、
標識（１）レジスタの入出力標識（１）ビットに２進数
１をセットし、又以降のＩＯＣタイプのテストのためＰ
ＤＭＣＩＯフロツプにシステム・バスのＰＢＹＴＥＸ回
線の状態を記憶する。もしシステム・バスのＰＢＹＴＥ
Ｘが／・ィであれば、これは応答するＩＯＣがＤＭＣＩ
ＯＣであり、もしローならば、応答するＩＯＣがＤＭＡ
ＩＯＣであることを表示する。次に、ＣＰＵファームウ
エアはブロック９２５において応答するＩＯＣに対しシ
ステム・バスのＲＤＤＴ回線上でＡＳＣＭＤ指令を送出
してＣＰＵ−ＩＯＣリンクを確立する。ブロック９２６
においては、機能コードがテストされる。もし機能コー
ドが奇数であって出力機能コードを表示すればブロック
９２８に入り、ＣＰＵファームウエアはＳＰＭの作業ロ
ケ−ションからデータ・アドレス・シラブル（ＤＡＳ）
により指示されるデータのワードを得る。このデータ・
ワードはシステム・バスのアドレス／データ回線ＢＵＳ
ＸＯＯ乃至ＢＵＳＸ１５上をＩＯＣに送られ、ＣＰＵも
又ＦＯＦＬＫ指令をＲＤＤＴ回線上でＩＯＣに対して送
出する。ＩＯＣはＥＯＦＬＫ指令と会すると、アドレス
／データ回線からデータ・ワードを取りＣＰＵ−ＩＯＣ
リンクを終了する。ブロック９２８は１／０ソフトウェ
ア命令の処理を完了し、次にＣＰＵがブロック９２９を
出て、ブロック９２９がＣＰＵファームウエアに行き次
のソフトウェア命令を出す。もし機能コードが偶数であ
り入力機能コードを表示すれば、ブロック９２６からブ
ロック９３０に入り、ＩＯＣタイプを決めるためテスト
が行われる。 もし応答するＩＯＣがＤＭＣ ＩＯＣであれば、ブロッ
ク９３１に入って別のテストを行ない、機能コードが関
連するプログラム・チャネル表（ＰＣＴ）であるかどう
かを決定する。 もし１０ソフトウェア命令からの機能が関連するプログ
ラム・チャネル表であれば（即ち、入力モジュール、入
力アドレス、又は入力範囲）、ブロック９３２に入って
機能コーｌゞ‘こより指定されたデータがスクラッチパ
ッド・メモリ一に記憶されたプログラムチャネル表から
抽出され、ＥＯＦＬＫ指令がＩＯＣに与えられてＣＰＵ
−ＩＯＣリンクを終了する。再びブロック９３０に戻っ
て、ＩＯＣタイプは前記ブロック９２４においてロード
されたままＰＤＭＣＩＯフロップの状態をテストするこ
とにより決定される。ブロック９３３において、ＣＰＵ
からＥ○ＦＬＫおよび付勢（ＰＥＮＢＳＸ）信号を受取
ると同時に、システム・バスのアドレス／データ回線（
第１７図、データ・ワード書式参照）にＩＯＣがデータ
をおく。ブロック９３４において、プログラム・チャネ
ル表（ＰＣＴ）から抽出されるかＩＯＣから受取られる
データは、１０ソフトウェア命令のデータ・アドレス・
シラブル（ＤＡＳ）により指定されるロケーションに記
憶される。１０ソフトウェア命令はＤＡＳロケーション
にデータ・ワードを記憶して完了し、ＣＰＵファームウ
ェアがブロック９３５において次のソフトウェア命令を
取出す。 １０ソフトウェア命令の論議を終るに先立ち、ソフトウ
ェアの観点からは、１／０コントローフがＤＭＡＩ／。 コントローラかＤＭＣＩ／○コントローラの如何を問わ
ず、１０ソフトウェア命令の実行結果は同じであること
に留意すべきである。ＤＭＡＩ／○コントローラとＤＭ
ＣＩ／○コントローラ間の差は、ＣＰＵファームウェア
によりソフトウエアからマスクされていることである。
ソフトウェア・プログラムは、入出力プログラムを書込
んでいるデバイスがＤＭＡ又はＤＭＣＩ／○コントロー
ラのいずれに取付けられているかについて認識する必要
はない。Ｆｇハｉｉ ｌＯＬＤ命令 １０ＬＤソフトウェア命令は、主メモリー内の１／０バ
ッファとのデータの転入出の準備のために使用される。 ある１／０コントローラに関しては、１０ＬＤソフトウ
ェア命令は又データ転送を関始する。ＤＭＣ Ｉ／○コ
ントローラに関しては、ＣＰＵは常に１／０バッファが
構成された主メモリー内に含まれることを保証する。も
しそうでなければ、使用できない資源トラッフ。ＴＶ１
５が生じる。１０ＬＤソフトウェア命令の書式は第２７
Ａ図および第２７Ｂ図に示される。 １０ＬＤ命令は３つの量を指定する。 即ち、（１’ＡＡＳにより識別される１／０バッファ開
始アドレス、｛２｝外部チャネル（又はデバイス）およ
び実施すべき機能を識別する制御ワード、および、【３
’ＲＡＳにより識別される１／０バッファ範囲（サイズ
）である。制御ワードは、第２７Ａ図に示す如き１０Ｌ
Ｄ命令に直綾盛込まれるか、ソフトウェア・プログラム
のどこか他におかれて第２７Ｂ図の書式に示す如く１０
ＬＤ命令により指示される。 次に第２７Ａ図および第２７Ｂ図において、ＯＰ＝命令
ＯＰコード・フィールド。 ＯＰ＝０００１１（２進数表示）（１０ＬＤ命令に対し
て）ＡＡＳ＝アドレス・アドレス・シラブル。 これは１つ以上のバイトが１／０チャネルとの間で転入
出される主メモリー内のバイ ト・ロケーションを指示する。 アドレス・アドレス・シラブル（ＡＡＳ）は２ つの書式を有する ・適当なサイズ（１つ又は２つのバイト）の１／０バッ
ファが直接命令に組込まれる即値オペランド・アドレス
・シラブル。 ・主メモリー内の１／０バッファの開始バイト・アドレ
スが指定されるメモリー・アドレス・シラブル。 ＣＨ＝チャネル番号又は１／０デバイス・アドレス。 Ｆ＝出力アドレスを指定する０９（１金隼）の機能コー
ド。 ＣＰＵファームウェアによる１０ＬＤソフトウェア命令
の実行中、アドレスが出力された後、ＣＰＵファームウ ェアがこの機能コードを０Ｄ（１６進）に変更して範囲
を出力する。 ＣＡＳ＝ＣＨおよびＦを含む制御ワードを指示する制御
ワード・アドレス・シラプル。 ＣＡＳの書式はＤＡＳと同じである（１０ソフトウェア
命令参照）。 ＲＡＳ＝範囲アドレス・シラブル。 これは、データのバイト数に照して１／０バッファの範
囲が１／０チャネルの転送されるべき 場所を指示する。 ＲＡＳの書式はＯＡＳと同じである（１０ソフトウェア
命令参 照）。 １０ＬＤ命令の実行はＣＰＵファームウェアにより制御
される。 ソフトウェア１０ＬＤ命令実行については第２９図参照
。１０ＬＤ実行中のシステム・バス操作および実行後の
１／０バッファ転送の１／０コントローラ要求について
は既に述べた。 ＣＰＵファームウェアによる１０ＬＤ命令実行は指向さ
れるＩＯＣタイプにより決定される如く変化し、詳細に
は、・ＤＭＡＩ／○コントローラに指向された１０ＬＤ
命令は２つのシステム・バス転送を生じる。 即ち、第１の転送は主メモリー内の１／０バッファ開始
ロケーションを指定する１７ビットのバイト・アドレス
であり、第２の転送は１６ビットの範囲値であり、１／
０操作の間転送されるバイト数に塞いで１／０バッファ
のサイズを指定する。これはチャネルにとって２つの別
々のバス転送の如く見え、これ等はアドレス転送に関し
ては機能コード０９（１６隻）そして範囲転送に関して
は機能コード血を有する。プログラムは、１０ＬＤ命令
制御ワーＮこおける第１の機能コードを指定するだけで
よく、ＣＰＵファームウェアは第２の機能コードを生成
する。 アドレス転送：第１の転送は１７ビットの量であり、こ
れは１／０バッファに対するデータの転入出のための開
始バイト・アドレスとしてチャネルによって使用される
。 範囲の転送：第２の転送は１６ビットの範囲値であり、
これはＤＭＡ操作の間転送されるバイト数を表示する。
この範囲は、範囲値が００００乃至７ＦＦＦ（１６進）
である正の整数のデータ・ワードである。この範囲の転
送が生じると、これも又１／０バッファに対するデータ
転送要求を開始するようにある１／０コントローラを条
件付ける。データ転送は、ＩＯＣ特定機能コードをもつ
１０ソフトウェア命令の使用により他の１／０コントロ
ーラにおいて開始される。。・ＤＭＣＩＯＣに指向され
る１０ＬＤ命令は、適当なプログラム・チャネル表のェ
ントリ内に１７ビット・バイト・アドレスおよび１６ビ
ットの範囲値をＣＰＵに記憶させる。 （第３０図参照）１／０操作の完了時に、残余アドレス
および範囲はＰＣＴにおいて使用可能となる。ＣＰＵは
又２つの転送を生じ、これによりシステム・バス上でバ
ッファ・アドレスおよび範囲を１／０コントローラへ送
出する。もしプログラマが範囲値零を符号化すれば、あ
る１／０コントローラの特定動作が必要とされる。この
条件をＤＭＣＩＯＣに通知するため、ＤＭＣチャネルに
指向される１０ＬＤの実行中、ＣＰＵが１／０コントロ
ーフへ範囲終り信号を送る。あるＤＭＣ Ｉ／○コント
ローラはこの条件を無視する。次に第２９図に関して、
１０ＬＤソフトウェア命令を実施するため使用されるＣ
ＰＵファームウェアについて詳細に説明する。 再び第２８図に関して説明したように、第２９図におい
ては、フローチャートに示したブロックと各ブ。ツクの
構成に使用したＣＰＵファームウェア・マイクロ命令の
数との間には必らずしも１対１の対応関係はないことに
留意すべきである。ＣＰＵフアームウエアはブロック９
０ １において１０ＬＤソフトウェア命令の処理を開始
し、こ）でファームウェアは主メモリーからソフトウェ
ア（ＳＷ）命令の最初のワードを取出す。 主メモリーからのソフトウェア命令の最初のワードの議
出しに続いて、このソフトウェアはソフトウヱア割込み
が禾完であるかどうかについて知るためにテストを行う
（第２９図には示されず、第３３図および第３４図参照
）。もしどのソフトウェア割込みも禾完でなければブロ
ック９０２に入り、ソフトウェア命令の最初のワードを
指示するプログラム・カウンタが保管され、メモリーが
次のＣＰＵサイクルの間アクセスされないためメモリー
・リフレツシュ操作が開始され、主メモリーから取出さ
れたソフトウェア命令のＯＰコードのテストが行われる
。もし主メモリーから取出されたソフトウェア命令のＯ
Ｐコードが１０ＬＤソフトウェア命令であれば、ブロッ
ク９４２に入った１０ＬＤソフトウェア命令と関連する
ＣＰＵファームウェア・ルーチンが実行される。第２９
図のブロック９０１と９０２は第２８図のブロック９０
１と９０２に示されたものと同じファームウェア命令で
ある。フロツク９４３において、ＣＰＵフアームウエア
は、アドレス・アドレス・シラブル（ＡＡＳ）（第２７
図参照）を用いてバイト・アドレスを決定する。もし指
標付けが指定されれば、指標値はワードではなくバイト
に基〈。ＡＡＳにより指定されるバイト・アドレスは、
ＩＯＣとの間でデータの転入出が生じる１／０バッファ
の主メモリー内の開始バイト・ロケーションを指定する
（第３０図参照）。ブロック９４４においては、ＣＰＵ
ファームウェアは、必要に応じてＣＡＳを用いて１０Ｌ
Ｄソフトウェア命令により指定されるチャネル番‐号お
よび機能コードを決定する（第２７Ｂ図参照）。ブロッ
ク９４５においては、機能コードが０９（１６隻）であ
るかどうかを決定するため機能コードについてテストが
行われ、もし０９でなければ、トラツプ１６がブロック
９４９により行われてプログラム・エラーを表示し、１
０ＬＤソフト命令の実行が終了される。もしブロック９
４５が、機能コードが出力アドレス機能コード（０９
１金隼表示）であることを決定すれば、ブロック９４６
に入る。フロツク９４６においては、ＣＰＵフアームウ
ェアが範囲アドレス・シラブル（ＲＡＳ）を用いて１／
０転送の範囲（バイト数）を決定し、この範囲をＳＰＭ
の作業ロケーションに記憶する。 フロック９４７において、チャネル番号および機能コー
ドがシステム・バスのアドレス／データ回線ＢＵＳＸＯ
Ｏ乃至ＢＵＳＸ１ ５上をＩＯＣに送られる（第１７
図の１／０指命書式参照）。更に、フロック９４７にお
いて、ＣＰＵがシステム・バスＲＤＤＴ回線上にＣＰＣ
ＭＤ指令を送り、全てのＩＯＣに対してチャネル番号お
よび機能コードはシステム・バス上に存在することを表
示する（第２０図参照）。ＣＰＵがＣＰＣＭＤ指令を送
出するのに続いて、ファームウェアが１／０命令進行フ
ァームウェアに入り（第２８図のブロック９４８）、ア
ドレス指定（チャネル番号による）されたＩＯＣがＣＰ
ＣＭＤ指令を受入れあるいは拒絶するか、あるいはＩＯ
Ｃが再び１／０ソフトウェア命令を試行すること（即ち
、待機）をＣＰＵ‘こ通知する迄ループ動作する。もし
アドレス指定されたＩＯＣがＣＰＣＭＤ指令を肯定応答
すれば、ブロック９４８はブロック９５１に出る。ＣＰ
Ｕファームウェアが進行条件を検出する時（即ち、応答
するＩＯＣは、システム・バスのＰＲＯＣＥＤ回線をロ
ーにセットし、ＰＢＵＳＹ回線をハイのままにする）、
ブロック９５１に入る。 フロツク９５１においては、ＣＰＵフアームウエアは入
出力標識（１）レジスタに２進数１をセットし、更にＰ
ＤＭＣＩＯフロップにシステム・バスＰＢＹＴＥＸ回線
の状態を記憶する。もしシステム・バスのＰＢＹＴＥＸ
回線が／・ィであれば、応答するＩＯＣがＤＭＣＩＯＣ
であることを表示し、もしローならば応答するＩＯＣが
ＤＭＡＩＯＣであることを示す（第２０図参照）。この
時ＣＰＵファームウェアは応答するＩＯＣに対してシス
テム・バスのＲＯＤＴ回線上にＡＳＣＭＤ指令を送出し
てＣＰＵ−ＩＯＣリンクを確立する。ブロック９５３に
おいては、機能コードがテストされる。もしこの機能コ
ードが０９（１６隻）で出力アドレス機能コードを表示
すればブロック９５４に入る。ブロック９５４において
は、機能コードを４だけ増補して０９（１６進）の出力
アドレス機能コードを血（１６進）の出力範囲機能コー
ドに変化させる。機能コードを０９からＯＤに増補する
ことにより、ファームウェアがブロック９４７に入った
後１０ＬＤソフトウェア命令の出力範囲機能について再
び実行される時、ブロック９５３が出力範囲経路をとっ
てブロック９６４に行く。機能コードの増補の後ブロッ
ク９５５に入り、ＰＤＭＣＩＯフロップがテストされて
ＣＰＣＭＤ指命に応答したＩＯＣのタイプを決定する。
もし応答するＩＯＣがＤＭＣ ＩＯＣであればブロック
９ ５ ６に入り、ＡＡＳにより決定される１０バッフ
ァ開始バイト・アドレスはスクラツチパツド・メモリー
内の指定されたチャネル番号と関連したプログラム・チ
ャネル表ェント川こ記憶される（第３０図参照）。又、
ブロック９５６においては、その１０バッファの開始バ
イト・アドレスはシステム・バスのアドレス／データ回
線ＢＵＳＸＯＯ乃至ＢＵＳＸ１５におかれ、これととも
にシステム・バス回線ＰＢＹＴＥＸによりこれがバイト
零かバイト１かを表示する。更に、フロック９５６はＥ
ＯＦＬＫ指令をＩＯＣに送り、ＩＯＣ‘こ対するデータ
がシステム・バス上にあることを表示する。バッファの
開始バイト・アドレスはＤＭＣおよびＤＭＡのＩＯＣに
対するシステム・バス上で同報通信されるが、ＤＭＣＩ
ＯＣはこの開始バイト・アドレスを無視する。ブロック
９５６におけるＥＯＦＬＫ指令のＩＯＣに対する送出は
ブロック９５２において送出されたＡＳＣＮ■指令によ
り確立されたＣＰＵ−ＩＯＣリンクを終了させる。フロ
ツク９５７においては、ＣＰＵファームウェアは、１／
０バッファの開始バイト・アドレスを取りそして１／０
バッファの範囲（バイトにおける）を加算することによ
り１／０バッファの上限を決定する。フロツク９５８に
おいては、ＣＰＵフアームウェアは、１／０バッファの
最終バイトがシステム内に物理的に存在する主メモリー
内に存在するかどうかを決定するが、これは１／０バッ
ファの最終ワード（最終バイトを含む）をアドレス指定
するメモリー・リフレッシュ操作を実行することにより
行う。 もしＣＰＵロジックが不在メモリー・ロケーションのア
ドレス指定の試みを検出するならば、ハードウエア割込
みが生じてブロック９７０へ入り、トラップ１５へ分岐
して（ブロック９６ １）１０ＬＤソフトウェア命令の
実行を終了する。もし１／０バッファの最終バイトがシ
ステム内に物理的に存在する主メモリー内に含まれるな
らばブロック９５９に入り、別の検査を行なって、１／
０バッファが６４Ｋワード・メモリーの上端から下位の
アドレス・メモリー・ロケーションに循環したかどうか
を知る。もし循環が生じるならばブロック９６１に入り
、トラップ１５（使用不熊ネの資源）が実行され、１０
ＬＤソフトウェア命令の実行が終了させられる。もし１
／０バッファが循環しなければ、ブロック９５９はブロ
ック９６０１こ出て１０ＬＤファームウェアに再び入り
、範囲を出力する。ブロック９６川まブロック９５０に
入り、これからブロック９４７へ入り、この時点の出力
範囲（ＯＤ、１６進）機能コードで処理を開始する。次
にブロック９５５に戻って、もしＩＯＣタイプがＤＭＡ
ＩＯＣであればブロック９６２に入る。 ブロック９６２においては、１／０バッファの開始バイ
ト・アドレスがシステム・バスのアドレス／データ回線
ＢＵＳＸＯＯ乃至ＢＵＳＸ１ ５上をＤＭＡＩＯＣに送
られ（第１７図のメモリー・アドレス書式参照）、これ
とともにシステム・バスの回線ＰＢＹＴＥＸでバイト雫
又はバイト１を表示する。フロツク９６２も又ＥＯＦＬ
Ｋ指令をシステム・バスのＲＤＤＴ回線上のＩＯＣに対
して送出し、これによりのＣに対してアドレスがシステ
ム・バス上にあることを通知し、又ブロック９５２にお
いて前述の如く確立されたＣＰＵ−ＩＯＣリンクを終了
させる。次にＣＰＵファームウェアがブロック９６３に
出て範囲を出力し、更にブロック９５０を介してブロッ
ク９４７に入る。フロック９４７に２回目に入って範囲
をＩＯＣに対して出力する時、チャネル番号および機龍
コ−ドは再びＣＰＣＭＤ指令と共にＩＯＣに送られる。 アドレス指定されたＩＯＣが進行で応答する時、ブロッ
ク９５１に入り、その後ブロック９５２が続いて２回目
のＣＰＵ−ＩＯＣリンクを再び確立する。この時ブロッ
ク９５３に入って機能コードがテストされ、この時出力
範囲機能コード血（１６進）のためブロック９６４に入
る。ブロック９６４においては、ＰＤＭＣＩＯフロツプ
がテストされてＩＯＣタイプを決定し、もしＤＭＣＩＯ
Ｃが応答すればブロック９６５に入る。ブロック９６５
においては、ＣＰＵファームウェアが範囲をＳＰＭの作
業ロケーションから取り、この範囲をチャネル番号と関
連するプログラム・チャネル表ェントリの第２のワー日
こ記憶する（第３０図参照）。ブロック９６５に続いて
、もしＤＭＣＩＯＣ又はＤＭＡＩＯＣが応答したらブロ
ック９６６に入り、１０ＬＤソフトウェア命令に指定さ
れた範囲が零に等しいかどうかを決定するためテストが
行われる。もし範囲が零であれば、ブロック９６７に入
ってＣＰＵが指令ＥＯＦＲＧをシステム・バスＲＤＤＴ
回線上でＩＯＣに送出する。ある１／０コントローラは
その状態標識にこの範囲終り条件を記憶し、他のＩＯＣ
はこの条件を無視する。ブロック９６８においてはＣＰ
Ｕがこの範囲をバイト数でシステム・バスのアドレス／
データ回線上でＩＯＣに送出し（第１７図のデータ・ワ
ード書式参照）、又ＥＯＦＬＫ指令をシステム・バスの
ＲＤＤＴ回線上に送出する。ＤＭＡＩＯＣとＤＭＣ Ｉ
ＯＣのあるものとはＩＯＣ内にその範囲を記憶し、他の
ＤＭＣＩＯＣはこの範囲を無視する。ブロック９６８に
おけるＥＯＦＬＫ指令はブロック９５２において確立さ
れたＣＰＵ−ＩＯＣリンクを終了させ、他の用途のため
このシステム・バスを解放する。ＣＰＵ−ＩＯＣリンク
の終了で１０ＬＤソフトウェア命令の処理を完了し、Ｃ
ＰＵファームウェアはブロック９６９に出て次のソフト
ウェア命令を取出す。１０ＬＤソフトウェア命令の論述
を終るに先立ち、ソフトウェアの観点から、ソフトウェ
ア１０ＬＤ命令の実行結果は１／０コントローラがＤＭ
Ａ Ｉ／○コ・ントローラであるかＤＭＣ Ｉ／○コン
トローラであるかに拘わらず同じであることに留意すべ
きである。 ＤＭＡとＤＭＣの１／０コントローラ間の差はＣＰＵフ
ァームウェアによりソフトウェアからマスクされること
である。再び１０ソフトウェア命令の場合と同様に、プ
ログラマは入出力プログラムを書込んでいるデバイスが
ＤＭＡＩ／〇コントローラとＤＭＣＩ／〇コントローラ
のいずれに取付けられているのかを認識する必要はない
。ソフトウエア・プログラマはＩＯＣタイプについて認
識する必要はないが、デバイスがＤＭＡＩＯＣとＤＭＣ
ＩＯＣのどちらに接続されるかに依存して、１／０バッ
ファ限界越えを指定する１０ＬＤ命令に対しシステムが
応答する方法に相異がある。 前述の如く、ＤＭＣ Ｉ／○コントローラにおいては、
１０ＬＤＣＰＵフアームウエアが１／０バッファの終り
がシステムに存在する物理的メモリー内にあるかどうか
を検査し、もしなければ使用不能な資源（トラツプ１５
）が生じ、１０ＬＤソフトウェア命令の実行はＩＯＣと
主メモリーとの間にデータ転送を開始することなく終了
される。システム内の主メモリーが物理的に連続してい
る（即ち、アドレス空間に空孔がない）これが必要であ
るため、もし１０バッファの主メモリーの終端ロケーシ
ョンがシステム内で物理的に存在するならば、開始ロケ
ーションと中間のロケーションも又存在しなくてはなら
ない。従って、ＤＭＣ Ｉ／○コントローラに対するこ
の最初の検査が、個々のロケーションが個々のＤＭＣデ
ータ転送操作時にシステムに物理的に存在するかどうか
の検査の必要を軽減することになる。ＤＭＡＩ／○コン
トローフについては、最初の１／０バッファ範囲検査は
行われず、アドレス指定されたロケーションが主メモリ
ー内に物理的に存在するかどうかを決定するため各ＤＭ
Ａデータ転送中に検査が行われる。従つて、ＤＭＡＩ／
○コントローラは、システム・バスの回線Ｍ旧ＭＭＥＲ
又はＰＭＭＰＡＲで受取られる使用不能資源の標識を記
憶し、かつ転送の状態がＣＰＵにより要求される時ＣＰ
川こ後で通知するためのこのエラー標識を記憶すること
ができなければならない。Ｆｇハｉｉｉ １Ｏ日命令 １０日ソフトウェア命令は１／０コントローラとの間で
制御バイト又はデータを送受するために使用される。 この命令は、ワード転送の代物こバイト転送を取扱う点
を除けば１０命令と類似する。１０ソフトウェア命令の
場合と同様、ＣＰＵファームウェアは１０日命令の実行
を制御する。 １０日命令のフローチャートは下記の点を異にする外は
１０命令のそれと同様である。 次に第２８図によれば、１０日命令に対しては、ブロッ
ク９０４においてバイト・アドレススが決定され、ブロ
ック９２７においては１バイトのデータがアクセスされ
、ブロック９２８においては１バイトがＩＯＣに送られ
、ブロック９３３においては１バイトがＩＯＣから読出
される。１０日命令の実行中のシステム・バス操作につ
いては既に述べた。 Ｆｇニ トラツプおよびソフトウェア割込みソフトウェ
ア割込みは、現行ソフトウェア命令の完了時に対処され
る電源故障、ＩＯＣ割込み等の如きＣＰ山こより実行さ
れている現行命令にとって外部の事象により生じる。 しかし、トラツプは、パリティ・ェフー、プログラム・
ェフ−、不在資源アドレス指定等の如き現行ソフトウェ
ア命令と関連する事象によって惹起され、命令完了を待
つことなく即時対処される。Ｆｇニｉ ソフトウェア割
込み 中央プロセサにおける各プログラムはあるソフトウェア
優先順位レベルにおいて実行するが、より高い優先順位
を有する事象により割込みされ得る。 割込みを行う各事象はある優先順位レベルを割当てられ
る。ソフトウェア割込みは０から６３まで付番された６
４のレベルがあり、レベル０が最高、６３が最低の陵先
順位を持つ。優先レベル０，１および２は固定事象に対
し予約され、他の事象はソフトウェアにより動的に割込
みレベルを割当てられている。望ましい実施態様におい
ては、６４のソフトウェア割込みレベルが下記の如く割
当てられる。即ち、電源故障はしベル０（最高のレベル
）、監視タイマー（ＷＤＴ）切れはしペルー、使用ごれ
た最終トラップ保管城はしベル２、実時間クロック（Ｒ
ＴＣ）は０〜２以外の任意のレベル（ソフトウェア割当
てレベルは主メモリーのロケーション００１６（１６進
）で表示される）、周辺デバイス又はＩＯＣのサービス
要求は０〜２以外の任意のレベル（ソフトウェアにより
動的に制御される）レベル変更（ＬＥＶ）ソフトウェア
命令はどのレベルでもよい（このレベルはＬＥＶソフト
ウェア命令において規定される）。各ソフトウェア割込
みレベルと関連するのは割込みベクトルを含む専用化さ
れた主メモリー・ロケーションである。この割込みベク
トルは、レベルと関連する割込み保管域（第３１図）へ
のポィンタである。ソフトウェアは、特定のソフトウェ
ア・プログラムにおいて活動的な各レベルに対し割込み
保管城をセットアップする。割込み保管城は常に６つの
ロケーションを保有し、別の１６のロケーションを有す
ることもできる。各割込み保管城のレイアウトは下記の
如くである。第１のロケーションはこのレベルと現在関
連するトラップ保管域ＴＳＡＰのリストに対するポィン
タである。 第２のロケーションは割込みを行うデバイス（ＤＥＶ）
のチャネル番号および割込みレベルを保有する。 このロケーションはＣＰＵファームウェアによってロー
ドされる。第３のロケーションは割込み保管マスク （ＩＳＭ）を保有する。 このマスクはどのレジスタが可変場所で保管されるべき
かを決定する。第４のロケーションは将来の使用のため
予約され、零でなければならない（Ｍ旧Ｚ）。第５のロ
ケーションは割込みハンドラ手順（ＩＨＰ）ポィンタを
有する。 これは新らしいレベルに対する割込み取扱い手順（ソフ
トウェア・プログラム）へのポインタとして作用し、割
込み取扱い手順からの復帰のため復帰アドレスを記憶す
るために使用される。第６のロケーションは状態（Ｓ）
レジスタ（例、割込みレベルおよび（ＣＰＵＩＤ）を記
憶する。 残りのコケーションは割込み保管マスクの制御下で記憶
されるレジスタ用の予約される。もしマスクが全て零で
あれば、これ等のロケーションは全て使用されない。各
割込み優先レベルに対する活動／不活動フラッグ・ビッ
トが専用化された主メモリーに保持される（第３２図参
照）。 フラッグはソフトウェア命令が開始される時セットされ
、ソフトウェア・レベル変化（ＬＥＶ）命令によりセッ
ト／リセットされる。ＣＰＵファームウェアはこれ等フ
ラッグを走査して処理されるべき最高レベルのソフトウ
ェア割込みを決定する。Ｆｇニｉｉ トラツフ。 トラップは現行ソフト命令の実行と同期する事象によっ
て生じる。 各タイプのトラップと関連しているのは、ソフトウェア
・トラップ取扱手順に対するポィンタを含む専用化され
た主メモリ−・ロケーションである。これ等のロケーシ
ョンはトラップ・ベクトル（ＴＶ）と呼ばれる。１７の
トラップ・ベクトルが使用可能（第３２図におけるロケ
ーション００６Ｆ乃至００７Ｆ）であるが、本実施例に
おいてはその全ては使用されない。 本実施例では、カッコ内に示されたトラツプ・ベクトル
数を有する下記の事象の取扱いに使用されるトラップ・
ベクトルを有する。即ち、パリティ・エラー１７、プロ
グラム・エラー１６、使用不能資源１５、特権操作違法
１３、整数演算オーバーフロー６、組込まれない（科学
計算ではない）操作５、組込まれない科学計算３、追跡
／区切り点トラップ２、およびモニター呼出し１である
。トラツプ事象が生じると、ＣＰＵファームウェアがソ
フトウェア命令の実行を打切ってトラップを生じ、主メ
モリー内の関連するトラップ・ベクトルからトラップ取
扱い手順ポインタを抜出してそのトラップ・ハンドラに
分岐する。トラップはどのソフトウヱア割込みレベルで
も生じ得、いくつかのトラップが一時に継続され得る。
トラップは、ソフトウェア・トラッブ手順の実行中割込
まれる１つのソフトウェア・レベルで入り得、同じソフ
トウェア・トラツプ手順が異なるレベルで入り得、ある
いは新らしいトラップが元のトラップの処理中生じ得る
。この可能性を調整するため、トラップ保管域のプール
が使用可能である。 これ等のトラップ保管城は主メモリー内保持され、この
トラップと関連するあるレジスタおよび情報を記憶する
ために使用される（第３１図参照）。専用化された主メ
モリー・ロケーション００１０（頭）は常に次に使用可
能なトラップ保管城を指示する。トラップが生じると、
ＣＤＵファームウェアが次の使用可能なトラップ保管城
において関連するレジスタの文脈を記憶し、現行割込み
保管域の最初のワ−ド‘こおけるポィンタ（ＴＳＡＰ）
がトラップ保管城を指示する（即ち、新らしいトラツプ
保管域がリストの始めにリンクされる）ように調整され
る。トラップ保管城リンク（ＴＳＡＬ）の最初のロケー
ションにおけるポィン夕は同じ割込みレベルで生じた他
のトラッブを指示するりンクである。もしこのロケーシ
ョンがリストにおいて空であれば、これは、この保管城
がソフトウェア割込みレベルに対する最後のトラッププ
保管域であることを表示する。もしリンクが空でなけれ
ば、これはこのソフトウェア割込みレベルと関連する次
のトラップ保管城を指示する。更に、トラツプ保管城を
指示する最初のロケーションは、空であるかあるいはこ
のソフトウェア割込みレベルに対する別のトラップ保管
城を指示する。各トラップ取扱い手順の終りでは、トラ
ツプ・ソフトウェア命令からの戻りが実行されねばなら
ず、このため保管されたトラツブ文脈の復元を生じ、リ
ストの始めからのトラップ保管域のりンクを解き、リン
ク・ポィンタをその元の状態にリセットする。トラツプ
と割込みとそのベクトル・リンクの関係は第３１図に示
す。 トラツプ・ベクトルはトラップ取扱い手順を指示する。
このトラップ保管城は割込みレベルと関連している。割
込みベクトルは割込み保管域を指示し、これが更に関連
するトラップ保管域および割込み取扱い手順を指示する
。トラップ保管域は下記の情報を保持する。即ち、最初
のロケーションはこの割込みレベルと関連する他のトラ
ツプ保管城を指示するトラップ保管リンク（ＴＳＡＬ）
を有する。 第２のロケーションはトラップが生じる時標識（１）レ
ジスタの内容を記憶する。 第３のロケーションはトラツプが生じた時汎用レジスタ
Ｒ３の内容を記憶する。 第４のロケーションはトラップが生じるソフトウェア命
令（ＩＮＳＴ）の最初のワードを記憶する。 第５図のロケーションＺは種々の情報（即ち、トラツプ
された命令のサイズ、フィールド情報の有効性、特権状
態等）を記憶する。 第６のロケーションＡはトラップされたソフトウェア命
令により生成される実効アドレスを記憶する。 第７のロケーションはトラップ取扱い手順からの復帰に
用いられるプログラム（Ｐ）カウンタ・アドレスを記憶
する。 第８のロケーションはトラップが生じる時基底Ｂ３レジ
ス夕の内容を記憶する。 Ｇ ファームウェアの概要 Ｇａ ファームウェア・フローの概説 ＣＰＵフア−ムウエアは、１０２４ワード×４８ビット
の読出し専用ストア（ＲＯＳ）（第９図の素子２３８）
に常駐する１組の機能ルーチンからなる。 これ等のルーチンは、ソフトウェア命令およびハードウ
ェア条件に応答して種々のハードウェア動作を制御する
。これ等の動作は、初期化／パワーアップの自動スター
ト、命令の取出し、命令の実行、および割込み（ハ−ド
ウェア又はソフトウェア）である。ファームウェア・ス
テップが復号されるとき、２つのレジスタの内容をＡＬ
Ｕに算術的に加算させてレジスタ内容を再びレジスタの
１つにロードさせたり、要求をスクラッチパツド・メモ
リーに書込ませたり等のある種のハードウェア動作が生
じる。 順序付けは、マイクロ動作をマイクロ命令に分類して次
にマイクロ命令の分類を行うことにより行われる。 １つのマイクロ命令は５００ナノ秒の各フアームウエア
・ステップ（ＣＰＵサイクル）の間に実施される。 これ等のマイクロ命令シーケンスはマイクロルーチン又
はマイクロプログラムと呼ばれる。これ等はソフトウェ
ア制御のシステム・プログラミングとハードウェア動作
との間のりンクを与える。ＣＰＵファームウェア制御下
で行われる主メモリーからのソフトウェア命令の取出し
の間、実行されるべきソフトウェア割込み及びソフトウ
ェア命令の書式に関する分岐が実行され、それによって
未完のソフトウェア割込み又は主メモリーから丁度読出
されたばかりのソフトウェア命令を処理するためファー
ムウェアを含むＲＯＳ内の特定のマイク。 ルーチンを選択する。マイクロル−チンの各ファームウ
ェア命令（マイクロ命令）復号されるとき、これは更に
適正なハードウェア経路を付勢する。指定されたマイク
ロ命令が実行された後、次のファームウェア・マイクロ
命令がアドレス指定されて実行されるか、分岐先のマイ
クロ命令が実行される。 ある状況下では、次のマイクロ命令アドレスの決定のた
め条件分岐テストが行われる。このように、ＣＰＵフア
ームウエアはソフトウェア命令の実行の完了に必要な種
々のシーケンスに沿って循環する。完了すると、次のソ
フトウェア命令が主メモリーから取出されて同機に実行
される。一般的なファームウェア・フローを第３３図に
示す。 本システムは、システムに電力を供給する（ブロック３
５０）か、制御パネル上のＣＬＥＡＲ押しボタンを押す
（ブロック３５２）ことにより初期化される。初期化シ
ーケンス（ブロック３５４）はファームウェア常駐品質
論理テスト（ＱＬＴ）を実行し、そしてソフトウェアを
システム・バスに取付けられたある周辺デバイスから主
メモリーヘブートロードする。 ブートロードが完了すると、ソフトウェア命令抽出（ブ
ロック３５６）および実行（ブロック３５８）のための
ファームウェア・ループに入る。もしトラップ条件が生
じると、トラツプ・ファームウェアに入ったこの条件を
処理する。トラツプ・ルーチン（ブ。ック３６２）のフ
ァームウェアはトラップ条件の初期処理を行い、優先順
位レベル変更ルーチン（ブロック３７４）に出る。この
優先順位レベル変更ルーチンにおいては、ソフトウェア
の優先順位レベル変更は行われない（即ち、トラップを
生じたソフトウェア命令のレベルと同じソフトウェア優
先順位レベルでトラツプが処理される）が、ファームウ
ェアがトラップ保管域の処理を完了し、そしてプログラ
ム・カウンタをセットアップしそれによって、ソフトウ
ェア命令抽出シーケンスへ出る時にトラップ取扱い手順
の最初のソフトウェア命令が抜出されるようにする。ソ
フトウェア・トラップ取扱い手順は、「トラップからの
復帰（ＲＴＴ）ソフトウェア命令」を実行することによ
り終了し、このソフトウェア命令はトラップ保管域に保
管されたレジスタを復元してそして実行されるべき次の
ソフトウェア命令（トラップを生じた事象によって決定
される）への復帰を制御する。第３３図のトラップ・ル
ーチン・フロック３６２は、１組のＣＰＵファームウェ
ア・マイクロ命令であり、第３１図に示されるソフトウ
ェア・トラップ取扱手順の実行をＣＰＵが開始する準備
において実行される。再び第３３図において、１／０ソ
フトウェア割込み（ブロック３６０）、監視タイマーＷ
ＤＴ（ブロック３６４）、又は実時間クロックＲＴＣ（
ブロック３６４）のいずれかのサービスは、ソフトウェ
ア命令の抽出シーケンスの完了時でかつソフトウェア命
令抽出シーケンスが開始される前にファームウェアによ
り実施される。 この割込みファームウェアの完了（ブロック３６０又は
３６４）時に、ファームウェアはソフトウェア命令抽出
シーケンスに再び分岐して戻る。もしソフトウェア割込
みのソフトウェア優先順位レベルがブロック３６０にお
けるファームウェアにより決定される如きＣＰ川こより
現在実行されつつあるプログラムの優先順位レベルより
も高い場合、又はブロック３６４における監視タイマー
（ＷＤＴ）又は実時間クロック（ＲＴＣ）と関連するカ
ウンタが零に滅分される場合、優先順位レベル変更ファ
−ムウェア・ルーチン・ブロック３７４に入り、現在実
行中のソフトウェア・プログラムは中断される。 優先順位レベルの変更の場合は、優先順位レベル変更ル
ーチンはソフトウェア命令抽出シーケンスに出（ブロッ
ク３５６）、サービス中のソフトウェア割込みと関連す
る割込み取扱い手順の最初のソフトウェア命令の実行を
開始する。ソフトウェア割込み取扱手順の完了時に、Ｃ
ＰＵはソフトウェア・レベル変更（ＬＥＶ）命令の実行
によりソフトウェア優先順位レベルを変更する。もし割
込みを受けたプログラムが実行を待機する最高優先順位
レベルであれば、ファームウェアは、抽出と実行との間
で割込みを受けたそのソフトウェア命令を再び抽出する
ことによりその割込みを受けたソフトウェア・プログラ
ムの実行をピックアップする。もしソフトウェア割込み
のソフトウェア優先順位レベルが現在ＣＰＵにより実行
されつ）あるプログラムの優先順位レベル（再びブロッ
ク３６０におけるファームウェアにより決定される）よ
り低いかこれと同じであれば、ソフトウェア優先順位レ
ベルは変更されず、割込みルーチン・フロック３６０は
ブロック３５６におけるソフトウェア命令抽出シーケン
スへ再び分岐することにより出て、その実行が打切られ
たソフトウェア命令の再抽出を生じることになる。この
場合、比較的低い優先順位のソフトウェア割込みは未完
状態のままであり、この割込みは、最終的に優先順位レ
ベル変更ルーチン・フロック３７４に入．ることにより
実行されるソフトウェア・プログラムの優先順位レベル
をＣＰＵが下げる時順番を与えられる。第３３図のソフ
トウェア割込みルーチソ・フロック３６０と優先順位レ
ベル変更ルーチン３７４は１組のＣＰＵフア−ムウェア
・マイクロ命令であり、これが第３１図に示されるソフ
トウェア割込み取扱い手順の実行を開始するＣＰＵの準
備のため実行される。再び第３３図において、もしハー
ドウェア割込み条件が検出出されると、ハードウェア割
込みファームウェア（ブロック３７０）への即時強制ェ
ントリ（ブロック３６８）が実行され、この条件がサー
ビスされる。 ハードウェア割込みシーケンスの完了時に、割込みを受
けたファームウェア・フローへの戻り分岐（ブロック３
７２）が実行される。Ｇｂ ソフトウエア割込み、トラ
ツプ、ハードウェア割込みの対話ＣＰＵによって実行さ
れるソフトウェア・プログラムとＣＰＵファームウェア
との関係は、ソフトウェア割込み、トラツプおよびハー
ドウェア割込み対話を示す第３４図において知ることが
できる。 Ｇｂイ ソフトウエア・プログラム 第３４図において、ＣＰＵ‘こおいて実行中の現行ソフ
トウエア（ＳＷ）プログラムはブロック３８０として示
される。 望ましい実施態様においては、実行中に現行ソフトウェ
ア・プログラム３８０は主メモリーに常駐し、ファーム
ウェア制御下のＣＰＵにより一時に１つの命令が主メモ
リーから読出されて処理される。第３４図においては３
つのソフトウェア命令、即ち前のソフトウェア命令３１
８Ｓ、現行ソフトウェア命令３８２Ｓ、および次のソフ
トウェア命令３８３Ｓが詳細に示される。修飾辞の「前
の↓「現行」および「次の」はソフトウェア命令の一時
的関係を取扱うもので、必らずしもソフトウェア命令の
空間的な関係について述べるものではない。即ち、実際
において、前のソフトウェア命令は主メモリー内のロケ
ーション１０００１こおかれ、もしこれが分岐命令であ
れば、これはロケーション２０００におかれた現行ソフ
トウェア命令に分岐し、次のソフトウェア命令はロケー
ション２００１におかれてもよい。従って、修飾辞「前
の」、「現行」、「次の」は命令が実行される順序を記
述し、必らずしも王〆モリー内の相対的位置を述べるも
のではない。Ｇｂロ フアームウヱア・マイクロプログ
ラム再び第３４図において、前のソフトウェア命令ファ
ームウェア・ブロック３８１Ｆ、現行ソフトウェア命令
ファームウェア・ブロック３８２Ｆ、および次のソフト
ウェア命令ファームウェア・ブロック３８３Ｆは、それ
ぞれ前のソフトウヱア命令３８１Ｓ、現行ソフトウェア
命令３８２Ｓおよび次のソフトウェア命令３８３Ｓの処
理において実行されるＣＰＵファームウェア・マイクロ
命令のシーケンスを表わす。ブロック３８１Ｆ乃至３８
３Ｆにより表わされるファームウェアは、実行されるＣ
ＰＵファームウェア・マイクロ命令のシーケンスを表わ
すが、必らずしもファームウェアＲＯＳ（第９図の２３
８）に個々に記憶されるファームウェア・マイクロ命令
自体を表わすとは限らない。又、もし現行ソフトウェア
命令３８２Ｓが前のソフトウェア命令３８１Ｓと同じも
のであれば、ブロック３８２Ｆで実行されるファームウ
ェア命令がブロック３８１Ｆで実行されるファームウェ
ア命令と同じものが可能であることが判る。特に、現行
ソフトウェア命令ファームウェア・ブロック３８２Ｆ内
の抽出ファームウェア・ブロック３８４も又、ソフトウ
ェア割込み判断ブロック３８５と同様前のソフトウェア
命令ファームウェア・ブロック３８１Ｆおよび次のソフ
トウェア命令ファームウエア・ブロック３８３Ｆにおい
て実行され、その相万は実行される特定のソフトウェア
命令とは無関係であることが判る。ソフトウェア命令の
関係と同様に、ソフトウェア命令ファームウェアに関す
る用語「前の」、「現行」および「次の」はファームウ
ェアの実行シーケンス間の一時的関係を示し、ファーム
ウェアＲＯＳ内に記憶された通りのファームウェア命令
それ自体の空間的関係を表わすものではない。このよう
に、第３４図においては、前のソフトウェア命令ファー
ムウェア３８１Ｆが前のソフトウェア命令３８１Ｓの処
理を完了する時に現行ソフトウェア命令ファームウェア
３８２Ｆに入り、又その完了時に次のソフトウェア命令
ファームウェア３８３Ｆに入ることが判る。Ｇｂハ ソ
フトウェア割込み、ハードウェア割込み、およびトラツ
プ次に現行ソフトウェア命令ファームウェアブロック３
８２Ｆに関しては、現行ソフトウェア命令３８２Ｓの実
行はソフトウェア割込み、ハードウェア割込み又はトラ
ップの発生によって中断され得ることが判る。 以下において判るように、１つのソフトウェア割込みの
発生は常に現行ソフトウェア命令の処理の中止をもたら
し、ソフトウェア割込みの優先順位レベルに依存して現
行ソフトウェア命令の実行の再開に先立ってソフトウェ
ア割込み取扱手順の実行をもたらし得る。あるハードウ
ェア割込みの発生は現行ソフトウェア命令ファームウェ
アの実行の中止をもたらし、その間ＣＰＵファームウェ
アはハードウェア割込みを処理し、その完了時にハード
ウェア割込み時の現行ソフトウェア命令の処理に復帰す
る。１つのトラッブの発生は現行ソフトウェア命令の実
行の放棄およびこのトラツプの処理に専用化された１組
のソフトウェア命令であるトラツプ取扱手順によるトラ
ップの処理をもたらすことになる。 トラツプ取扱手順ソフトウェアの完了時に、トラツプさ
れたソフトウェア命令に続く次のソフトウェア命令が処
理され、あるいは以下で明らかになるように別のソフト
ウェア・プログラム実行が開始され得る。Ｇｂハｉ ソ
フトウェア割込み 次に、現行ソフトウェア命令ファームウェア３８２Ｆに
ついて詳細に論述する。 ＣＰＵファームウェアによる現行ソフトウェア命令の処
理は、ブロック３８４においてファームウェア制御下で
主メモリーから現行ソフトウェア命令を抽出するファー
ムウェアによって開始される。現行ソフトウェア命令の
最初のワードの抽出の完了時に、ブロック３８５におい
て禾完のソフトウェア割込みがあるかどうかをテストす
るためファームウェア分岐が行われる。もし１つ以上の
ソフトウェア割込みが未完であれば、ファームウェア分
岐が最高優先順位の禾完ソフトウェア割込みのファーム
ウェア・マイクロプログラムへ分岐する。第３４図にお
いては２つのソフトウェア割込みファームウェア・ルー
チン則ちブロック３８８一１および３８８一２が示され
、その各々は特定のソフトウェア割込みを取扱うＣＰＵ
ファームウェア・マイクロプログラムを表わす。３８８
一２の如き特定のソフトウェア割込みファームウェア・
マイクロプログラム内では、ソフトウェア割込みの優先
順位が現在実行中のソフトウェア・プログラムの優先順
位より高いかどうかを知るためテストが行われる。 このテストはブロック３８９において行われる。もしこ
のソフトウェア割込みが現在実行中のソフトウェア・プ
ログラムのそれより低いかあるいはこれと等しければ、
割込みは受入れられず、フロック３８９からの低いか等
しい分岐が行われ、ファームウェアは、ブロック３８２
Ｆに入り続いてブロック３８４において主メモリーから
現行ソフトウェア命令の再抽出を行うことにより現行ソ
フトウェア命令の実行を再開する。もしこのソフトウェ
ア命令の優先順位が現在実行中のソフトウェア・プログ
ラムより高い場合にはソフトウェア割込みは受入れられ
、ブロック３８９からブロック３９０‘こ入り、このブ
ロックは現行ソフトウェア・プログラムの状態を保管す
る割込み保管城をセットアップし、そしてこのソフトウ
ェア割込みと関連するソフトウェア割込み取扱い手順に
分岐する。ブロック３９１において１組のソフトウェア
命令であるソフトウェア割込み取扱い手順がこの時実行
されて、それに含まれるソフトウェア命令の各々がＣＰ
Ｕファームウェアによって処理される。ソフトウェア割
込み取扱い手順ソフトウェアにおける最後の命令がレベ
ル変更（ＬＥＶ）ソフトウェア命令３９１Ｌであり、こ
の命令が実行を待機中の最高優先順位のソフトウェア・
プログラムに対するＣＰＵファームウェア走査をもたら
す。 このレベル変更ソフトウェア命令３９１Ｌはしベル変更
命令ファームウェア・マイクロプログラム３９２により
実行され、これはブロック３９３において現在実行を待
機中の最高優先順位のソフトウェア・プログラムを決定
する。もし更に高い優先順位のソフトウェア・プログラ
ム３９４が実行を待機中であれば、このソフトウェア・
プログラムがＣＰＵファームウェア制御下で実行され、
そして又ＬＥＶソフトウェア命令３９４Ｌによって終了
される。ソフトウェア命令３９４ＬのレベルはＬＥＶ命
令ファームウェア・マイクロプログラム３９２の実行を
もたらし、再び最高優先順位のソフトウェア・プログラ
ム・レベルに対するテストがブロック３９３で行われる
。もしこのブロック３９３におけるレベル・テストによ
り前に中止された現行ソフトウェア・プログラム３８０
が実行を待機中の最高優先順位のプログラムであること
を決定するならば、現行ソフトウェア命令ファームウェ
ア３８２日こ入り、現行ソフトウェア命令３８２Ｓが抽
出ファームウェア３８４により再抽出され、現行ソフト
ウェア命令のＣＰＵファームウェア実行が続行する。要
約すれば、ＣＰＵファームウェアは、あるソフトウェア
命令の実行中にソフトウェア割込みの未完状況をテスト
し、ある特定のソフトウェア割込みを取扱うよう専用化
された特定のソフトウェア割込みファームウェア・マイ
クロプログラムにベクトル化され、このソフトウェア割
込みファームウェアは現行ソフトウェア・プ。 グラムの優先順位に対するそのソフトウェア割込みの優
先順位についてテストし、もしこの優先順位が現行ソフ
トウェア・プログラムの優先順位より低い又はこれに等
しい場合には、現行ソフトウェア・プログラムは割込み
されずＣＰＵファームウェアによる現行ソフトウェア命
令の処理が再開されることが判る。一方、もしソフトウ
ェア割込みが現在実行中のソフトウェア・プログラムよ
り高い優先順位であるならば、割込み保管城に現行ソフ
トウェア・プログラムの状態を保管しかつそれ自体１組
のソフトウェア命令であるソフトウェア割込み取扱い手
順の実行を開始することによりそのソフトウェア割込み
はサービスされる。このソフトウェア割込み取扱い手順
は次にレベル変更ソフトウェア命令によって終了し、こ
のレベル・ソフトウェア命令は早晩割込みされた現行ソ
フトウェア命令の再活動化をもたらし、現行ソフトウェ
ア命令の実行が壬〆モリーからその現行ソフトウェア命
令を再抽出することにより再開される。○ｂハｉｉ ハ
ードウェア割込み 現行ソフトウェア命令の実行中に未完のソフトウェア割
込みがなければ、ブロック３８５が実行ファームウェア
・ブロック３８６に出る。 この実行ファームウェア・ブロック３８６は現行ソフト
ウェア命令の実行を完了するため必要なファームウェア
・ステップを実施する。ブロック３８６における実行フ
ァームウェアの実施の過程においてはハードウェア割込
みが生じ得る。ソフトウェア割込みの場合はＣＰＵファ
ームウェアが検出して未完のソフトウェア割込のときに
特定のソフトウェア割込みファームウェア・ルーチンに
分岐してその特定の未完ソフトウェア割込みを取扱うの
であるが、これとは異なってハードウェア（ＨＷ）割込
みの場合は、ＣＰＵファームウェアによって検出されず
、その代りハードウェア割込みロジックがＣＰＵファー
ムウェアを強制してハードウェア割込みと関連する一連
のマイクロ命令の実行を開始させることによりハードウ
ェア割込みが生ずる。第３４図においては、４つのハー
ドウェア割込みファームウェア・マイクロプログラム３
９５−１乃至３９５一４が示される。これ等のハードウ
ェア割込みファームウェア・マイクロプログラム３９５
ーー乃至３９５−４はＣＰＵファームウェア・マイクロ
命令からなり、これ等はハードウェア割込みを生じた特
定の割込み条件を取扱うよう構成されている。これ等の
４つのハードウェア割込みマイクロプログラムの内、２
つは非トラツプ・ハードウェア割込み条件に対するもの
であり３９５−１および３９５一２として示される。非
トラップ条件ハードウェア割込みファームウェア・ルー
チン３９５−２についてみれば、マイクロプログラムの
最後のマイクロ命令３９５一２Ｒはハードウェア割込み
復帰マイクロ操作を含み、これはハードウェア割込みの
発生の直前に実行されたものに後続するフア−ムウェア
・マイクロ命令へのファームウェア復帰制御をもたらす
。例えば、ハードウェア割込みをもたらし得るある条件
はシステムリゞス上のＤＭＡデータ転送要求の発生であ
る。この場合、ＣＰＵファームウェアによる現行ソフト
ウェア命令の実行が中止され、ＤＭＡデータ転送がＣＰ
Ｕファームウェア・ルーチンによって取扱われ、その完
了にＤＭＡハードウェア割込みの発生時点の現行ソフト
ウェア命令の実行がピックアップされる。再び第３４図
に示す２つのトラツプ条件ハードウェア割込みファーム
ウエア・マイクロプログラム、即ちブロック３９５−３
および３９５−４については、トラツプ条件と関連する
ハードウェア割込みの発生により３９５−４の如き関連
するハードウェア割込みファームウェア．マイクロプロ
グラムに入る。このトラップ条件ハードウェア割込みフ
ァームウェア・マイクロプログラムは、このトラップの
処理を完了するトラツプフアームウェア・マイクロプロ
グラムへ出る前にハードウェア割込みのある予備的処理
を行う。例えば、ブロック３９５−４はトラツプ・ファ
ームウェアに行く（ブロック３９６−２）。トラツプ条
件ハードウェア割込みファームウェア・マイクロプログ
ラム３９５−３および３９５−４は割込みの時点の実行
ファームウェア３８６へは戻らないため、現行ソフトウ
ェア命令の実行はハードウェア割込みにより検出される
トラップ条件の場合には打切られる。一方、非トラッフ
。条件ハードウェア割込みは現行ソフトウェア命令の実
行の延期をもたらすのみであるが、これはこれ等の割込
みが割込みの時点の実行ファームウェア３８６に戻るた
めである。ハードウェア割込みにより検出されるトラッ
プ条件の一例は主メモリー・パリティ・エラーで、これ
はハードウエア割込みの発生をもたらす。パリティ・エ
ラーの場合、ＣＰＵファームウェアはハードウェア割込
み発生時点の現行ソフトウェア命令の処理に戻る代り‘
こ、３９６一２の如きトラップ・フアームウエア・マイ
クロプログラムへ出てパリティ・エフーの処理を続行す
る。その結果現行ソフトウェア命令の実行の打切りをも
たらす。第３４図において示される如く、ベクトル化さ
れたハードウェア割込みは、実行ファームウェア・ブロ
ック３８６の間のみ、従ってハードウェア割込みが付勢
される（即ち、禁止されない）時間にのみ生じ得るので
ある。更に第３４図に示される如く、ハードウェア割込
みの処理中、ハードウェア割込みファームウエア・マイ
クロプログラムは自ら、ハードウエア割込みファームウ
ェア・マイクロプログラムがそれ自体別のハードウェア
割込みにより割込みされないようにハードウェア割込み
を禁止する（即ち、ソフトウェア割込みは入れ子状にで
きるが、ハードウェア割込みは入れ子にならない）。Ｇ
ｂハｉｉｉ トラツプ再び実行ファームウェアのブロッ
ク３８６に関して、現行ソフトウェア命令の実行中、フ
ァームウェア自体がトラツプ条件に関し１つ以上のテス
トを行うことが判る。 例えば、ブロック３８７はトラツブ条件の存在に対する
ＣＰＵファームウェア・テストを示し、もしトラップ条
件が検出されると、この実行ファームウェアはトラップ
フア−ムウェア・ブロック３９６−３に分岐してトラッ
プ条件を処理する。その後現行ソフトウェア命令の実行
中、１つ以上の他のトラッブ・テストがファームウェア
によって行うことができる。もう１つのトラツプ・テス
トがブロック３８８として示されるが、もしトラツプ条
件が検出されると、このテストはトラツプ・フアームウ
エア・マイクロプログラム３９６−１に出る。次にトラ
ツプフアームウエア・マイクロプログラム３９６−３に
ついて述べれば、トラップ・ファームウェア・マイクロ
プログラムの機能は、トラッフ。保管城をセットアップ
することであり、この保管機にＣＰＵフアームウェアが
トラツプ・ハンドラ手順の処理を開始する前に現行ソフ
トウェア・プログラムの状態を保管する。トラツプ・ハ
ンドラ手順はトラップ条件を処理するよう書かれた１組
のソフトウェア命令である。このトラツプ・ハンドラ手
順３９７はブロック３８７により検出され更にブロック
３９６−３によって処理される特定のトラップ条件と関
連している。ＣＰＵファームウェアによって検出される
各トラツプ条件に対する別個のトラツプ・ハンドラ手順
がある。このトラツプ・ハンドラ手順３９７は次に他の
ソフトウェア・プログラムと同様にＰＵファームウェア
によって実行され、「トラップからの復帰（ＲＴＴ）ソ
フトウェア命令３９７Ｒ」によって終了される。このト
ラッブからの復帰ソフトウェア命令３９７ＲはＲＴＴ命
令ファームウェア３９８によって実行され、このフアー
ムウエアはトラツプ３９６一３によりトラップ保管城に
保管されたソフトウェア文脈を復元して戻り次のソフト
ウェア命令ファームウェア・ブロック３８３Ｆに入るこ
とにより次のソフトウェア命令の処理を開始する。代わ
りとして、ＲＴＴ命令ファームウェア３９８はブロック
３９・９に示す如き別のソフトウェア・プログラムの実
行の開始をもたらし得る。ＲＴＴ命令ファームウェア・
ブロック３９８からの出口は、トラツプ条件の処理中ト
ラツプ・ハンドラ手順３９７により変更され得るトラッ
プ保管城の内容によって決定される。トラップにより取
扱われる条件の一例としては、科学計算用ソフトウェア
命令操作（浮動小数点）のブロック３８７における実行
ファームウェアによる検出があり、これはトラツプ・フ
ァームウェア・ブロック３９６一３に入る結果となる。
ブロック３９６−３においては、トラップ保管域がセッ
トアップされ、ブロック３９７に入る。トラツプ・ハン
ドラ手順３９７は、これ等の任意の科学計算用ソフトウ
ェア命令の結果をシミュレートする１組のソフトウェア
命令であって、指示された操作を行う。トラップ・ソフ
トウェア命令３９７Ｒからの戻りの実行によりＲＴＴ命
令ファームウェア３９８を実行させ、これが更に次のソ
フトウェア命令ファームウェア３８３Ｆの実行をもたら
すことによって次のソフトウェア命令３８３Ｓを実行す
る。本例において、あるトラップの発生が現行ソフトウ
ェア命令の実行の打切りおよびトラツプ・ハンドラ手順
ソフトウェア・ルーチンによる現行ソフトウェア命令の
完了が生じ、これに続いて次のソフトウェア命令の実行
が生じることが判る。Ｇｂニ 割込みおよびトラツプ 要約すれば、ソフトウェア割込みおよびトラツブは、ソ
フトウェア命令の実行中ＣＰＵファームウェアが種々の
条件に対する系統立ったファームウェア・テストを行う
ことによって生じることが判る。 このソフトウェア割込みは、更に現行ソフトウェア命令
の実行の再開を生じ、これは主メモリーから割込みされ
た現行ソフトウェア命令の再抽出で始まる。一方、トラ
ップは現行ソフトウェア命令の実行の打切りを生じ、特
定のトラップ条件を取扱うよう書かれたトラップ・ハン
ドラ手順ソフトウェアに依存して、次のソフトウェア命
令の実行を生じたり生じなかったりする。ハードウェア
割込み条件は、ＣＰＵファームウェアによるテストを必
要としない。ハードウェア割込みの発生は、現行のソフ
トウェア命令の処理の中止が生じ、これにＣＰＵファー
ムウエアによるハードウェア割込みのサービスが後続す
る。もしハードウェア割込みが非トラツブ条件に対する
ものであれば、ハードウェア割込みファームウェア・マ
イクロプログラムが割込みの時点の現行ソフトウェア命
令の処理に戻る。もしハードウェア割込みがトラツプ条
件と関連していれば、トラップ・ファームウェア・ルー
チンに入り、現行ソフトウェア・プログラムの処理への
復帰がこのトラップ条件と関連する特定のトラップ・ハ
ンドラ手順ソフトウェア・プログラムによって決定され
る。もしこのトラツプ・ハンドラ手順が現行ソフトウェ
ア・プログラムへ制御を戻すならば、次のソフトウェア
命令が処理されるよう制御が戻されるのが通常である。
Ｈ ＣＰＵファームウェア・ワードの説明ＣＰＵファー
ムウェア・ワード全体については、第３５図に示す。 このマイクロ命令ワードは４つの主なフィールドに区分
され、この主フィールドは種々の副フィールドに再分割
されている。ＣＰＵフアームウエア・ワードのスクラツ
チ／ぐッド・メモリー制御フィールド‘ま第３５Ａ図に
示される。ビット０乃至７は、スクラツチパッド・メモ
リ一（ＳＰＭ、第８図の素子２３６）とマイクロプロセ
ッサ・レジスタ・ファイル（第８図の素子２６８）の相
万を制御するのに使用される。 前記副フィールドは第３５Ａ図に示される。ビット０は
スクラッチパッド・メモリーの動作を決定する。２進数
１にセットされるとデータが書込まれ、２進教養にリセ
ットされるとデータを読出すことができる。 ビット１，５，６および７はスクラツチパッド・メモリ
ーの作業ロケーションのアドレス則ち第１０図のロケー
ション００乃至ＯＦであり、これに関してデータが書込
まれあるし、は読出される。ビット２，３および４はマ
イクロプロセサＲＡＭ内のレジスタをアドレス指定する
（第８図のレジスタ・ファイル２６８）。ＣＰＵファー
ムウェア・ワードの演算論理ユニット（ＡＬＵ）の制御
フィールドは第３５Ｂ図に示される。 ビット８乃至１９はＡＬＵ（第８図の素子２６６）の制
御のために使用される。 副フィールドは第３５Ｂ図に示す。ビット８および９は
シフト・タイプの制御を行い、ビット１０，１１および
１２は処理されるデータのソースを決定する。 ビット１３，１４，１５はマイクロプロセサＡＬＵによ
りそのデータについて実施される機能を決定する。ビッ
ト１９は演算のためキャリー注入が必要とされるときセ
ットされる。更にこのキャリ−入力を用いて第３６図に
従ってソースおよび機能の組合せを変更するために使用
される。ビット１６，１７，１８は第３６図に従って、
ＡＬＵ‘こより行われる機能から生じるデータが送られ
る行先を示す。 ビット８および９は、ＡＬ山こ対するシフト・タイプの
制御を行うことの外、ビット２３が２進数１で主メモリ
ーの操作が行われることを示す時、主メモリーの詠出し
／書込み制御としても作用する。 ＣＰＵファームウェア・ワードの副指令および制御フィ
ールドを第３５Ｃ図に示す。 ビット２０乃至３５は副指令および制御フィールドを成
す。 副フィールドは第３５Ｃ図に示される。ビット２０およ
び２１はデータ・セレクタ・マルチプレクサ（第９図の
２６９）における入力ポートを制御し、これによりＡＬ
Ｕに対して送られるデータのソースを決定する。 ビット２３はメモリー制御ビットであり、２進数１にセ
ットされると、システムバス Ｂ上に メ モリーＧ○
（ＭＥＭＧＯ）信号を生じて主メモリーの読出しサイク
ル、書込みサイクル又はリフレッシュ・サイクルを開始
する。行われるべきメモリー操作はマイクロ命令のビッ
ト８および９によって決定される。ビット２４乃至３１
の機能は、副指令復号フィールドとして使用されるビッ
ト３２乃至３４における状態により決定される。ビット
３６はハードウヱア割込みを制御し、２進数１にセット
されるとハードウェア割込みを可能にし、２進数零にリ
セットされるとハードウェア割込みを禁止する。 第３７Ａ図は、副指令復号ビット３２乃至３４が２進数
１１０と等しい時に復号できる種々の割込み指令をリス
トしたものである。ファームウェア・ビット３２〜３４
が割込み指令を表示する時、ビット２４乃至２７が無視
される。第３７Ｂ図乃至第３７Ｅ図は、副指令復号ビッ
ト３２乃至３４が２進数１０１と等しい時復号できる他
の指令をリストしたものである。副指令復号ビット３２
〜３４が２進数１０１と等しい時、もしビット２４〜２
７が３（１鏡隼）と等しければ第３７Ｂ図にリストされ
た制御パネル指令が実施され、これは第３７Ｃ図に示す
如く制御パネル・ストローブを生じる（ビット２４〜２
６＝００１、ビット２７＝注意不要）。副指令復号ビッ
ト３２〜３４が１０１（２進数）と等しくビット２４〜
２７が００１１（２進数）と等しくなければ、第３７Ｃ
図乃至第３７Ｅ図にリストされた１／０指令の符号化さ
れた組合せが行われる。これ等１／０指令は３、２およ
び３ビットの組に区分され、これ等の指令の粗の各々か
らの１つの指令を同時に実行することを許可する。第３
７Ｃ図乃至第３７Ｅ図にリストごれた種々の１／０指令
の使用については第２０図乃至第２３図に示され、これ
ら図はＣＰＵファームウェアの制御下でシステム・バス
上に生じる種々のシ−ケンスを示している。副指令復号
フィールドのビット３２が零である時、副指令フィール
ド全体が２つの副指令フィールドと解釈され、副指令フ
ィールド１（第３７Ｆ図）はファームウェア・ワードの
ビット２４乃至２７により指定され、副指令フィールド
２は（第３７Ｇ図）はＣＰＵファームウエア・ワードの
ビット２８乃至３１によの旨定される。 更に、ビット３２が零の時、ビット３３と３４は第３５
Ｃ図に示す如く主メモリー制御を提供する。ＣＰＵファ
ームウェア・ワードの講出し専用ストア（ＲＯＳ）のア
ドレス指定フィールドは第３５Ｄ図に示す。 ビット３６乃至４７はＲＯＳアドレス指定フィールドを
構成する。副フィールドは第３５Ｄ図に示される。Ｒ０
６アドレス指定フィールドは、ＲＯＳ（第９図の素子２
３８）のアクセスに使用される次の引き続くファームウ
ェア・アドレスを決定する。ビット３６および３７は、
第３５Ｄ図にリストされる如きビット３８と４７間の粗
において見出されるアドレスのタイプを決定する。無条
件分岐が表示される時（ビット３６および３７における
２進数００）、ファームウェアはビット３８乃至４７に
含まれるアドレスに分岐する。テスト分岐が表示される
時（ビット３６と３７における２進数０１）、ビット３
８乃至４１およびビット４７が使用されて２通りの分岐
を示す。分岐多重テストが表示される時（ビット３６と
３７における２進数１０）、ビット４０〜４３が使用さ
れて１６通りのテスト分岐を表示する。ビット３６およ
び３７が共にセットされると、ビット３８乃至４７に含
まれるアドレスが無視され、ハードウェア割込み後フロ
ーが戻るファームウェア・アドレスはハードウェア割込
み戻りアドレス・レジスタ（第９図の２５２）から得ら
れる。舷 スクラッチパッド・メモリーの制御ＣＰＵフ
アームウエア・ワードのスクラツチ／ｆッド・メモリー
制御フィールド‘ま第３５Ａ図に示す。 ビット０，１および５〜７はスクラツチ・パッド・メモ
リー（ＳＰＭ、第８図の素子２３６）の制御のため使用
される。ビット川まスクラッチパツド・メモリーの動作
を決定する。２進数１にセットされるとデータが書込ま
れ、２進数零にリセットされるとデータが読出される。 ビット１および５乃至７は、データの書込み読出しが行
われるスクラッチパツド・メモリーの作業ロケーション
則ち第１０図のロケーション００乃至ＯＦのアドレス指
定に使用されるアドレスを形成する。ビット２および３
は、マイクロプロセサのランダム・アクセス・メモリー
（ＲＭＡ、第８図のレジス夕・ファイル２６８）をアド
レス指定するため使用される４ビット・アドレスの３つ
の下位ビットの選択を制御する。ビット２および３の種
々の組合せは、マイクロプロセサのＲＡＭアドレスの下
位のビットを機能【Ｆ｝レジスタ（第８図の２７４）の
副フイールドＦＲＯ，ＦＲ２，ＦＲ３から、あるいはフ
ァームウェア・ワード自体のビット５乃至７から選択さ
れることを許可する。マイクロプロセサのＲＡＭアドレ
スの上位ビット（ビット０）は常にファームウェア・ワ
ードのビット４によって決定される。Ｆレジスタの種々
の副フィールドからのマイクロプロセサのＲＡＭアドレ
ス指定ビットの選択を制御するＣＰＵファームウェア・
ワードのビット２および３の能力は、Ｆレジスタに含ま
れるソフトウェア命令の迅速な復号を可能にする上で重
要である。ソフトウェア命令内では、Ｆレジスタにおけ
る墓』フィールドＦＲＯは通常１つのレジスタ番号を保
有し、副フィールドＦＲ２とＦＲ３はソフトウェア命令
のアドレス・シラブルを構成する。Ｈｂ 演算ロジック
・ユニットの制御 ＣＰＵファームウェア・ワードのＡＬＵ制御フィールド
は第３５Ｂ図に示される。 ビット８乃至１９はマイクロプロセサ（第８図の素子２
３２）の制御のため使用される。副フィールドは第３５
８図に示される。前述の如く、第８図の１６ビットのマ
イクロプロセサ２３２は、米国カルフオルニア州サニー
ベィルのＡｄｖａｎｃｅｄＭｉｃｒｏＤｅｖｉｃｅｓ社
製のタイプＡｍ２９０１の４つの４ビット・スライス形
マイクロプロセサのカスケード接続からなる。このマイ
クロプロセサ制御フィールドのあるものは直接カスケー
ド接続されたビット・スライス形マイクロプロセサによ
り使用され、他のもの（シフト・タイプ制御およびキャ
リー注入）は最上位ビット・マイクロプロセサおよび最
下位ビットマイクロプロセサにより生成された終端条件
の制御のために使用される。ファームウエア・ワードの
ビット８および９は、カスケード接続されたマイクロプ
ロセサの最上位および最下位ビットへあるいはこれらか
らシフトされるビットを制御することによりシフト・タ
イプの制御を行う。ビット１０乃至１２はマイクロプロ
セサのＡＬＵのソースを決定し、４ビットのスライス形
マイクロプロセサの各々の直接制御に使用される。これ
等のビットの正確な定義は、前記のＡｄｖａｎｃｅｄＭ
ｉｃｒｏ戊ｖｉｃｅｓ社により出版され本文に参考のた
め引用された文献「マイクｏプログラムされた１６ビッ
ト・コンピュータ」に見出されよう。ビット１３乃至１
５はマイクロプロセサＡＬＵの機能を制御し、又４ビッ
トのスライス形マイクロプロセサの各々により直接使用
される。ビット１６乃至１８はマイクロプロセサの行先
を制御し、これも又各４ビット・スライス形マイクロプ
ロセサによって直接使用される。ビット１９はキャリー
注入入力を制御し、４蓮のビット・スライス形マイクロ
プロセサの最下位のものにより直接使用される。マイク
ロプロセサのＡＬＵソースの副フィールドはＡＬＵ入力
のソースを制御し、マイクロプロセサのレジスタ・ファ
イルの１次脚出力、その複写職出力、マイクロプロセサ
の内部作業レジス夕（Ｑ）の出力、又はスクラツチパツ
ド・メモリーからのデータ皿入力、を選択することがで
きる。マイクロプロセサのＡＬＵ機能副フィールドは、
演算ロジック・ユニットにより実施される操作（例、算
術的加算、論理的ＡＮＤ、等）を決定する。マイクロプ
ロセサの行先副フィールドは、ＡＬＵ‘こより実施され
る機能から生じるデータが送られる行先を決定する。１
６ビットのマイクロプロセサによって行われる諸操作は
、マイクロプロセサＡＬＵソース副フィールド、マイク
ロプロセサＡＬＵ機能副フィールドおよびキャリー注入
副フィールドの関数であり、これは第３６図に示す。 シフト・タイプ制御の提供に加えて、ファームウェアの
ビット８および９は又主メモリーの読出し／書込み制御
を行う。ファームウェア・ビット２３が２進数１である
時、ビット８および９は、１ワード、バイト０又はバイ
ト１のいずれが主メモリーに書込まれるか、あるいは１
ワードが主メモリーから読出されるかを制御する。Ｈｃ
副指令および制御 ＣＰＵファームウェア・ワードの副指令および制御フィ
ールドは第３５Ｃ図に示される。 ビット２０乃至３５は副指令および制御フィールドを構
成する。ビット２０および２１は４−１マルチプレクサ
である第８図のデータ・セレクタ２６９を制御し、その
出力はマイクロプロセサのデータ入力ボートに直接接続
され、これによりマイクロプロセサＡＬＵに送られるデ
ータのソースを決定する。ＡＬＵ入力は、スクラツチパ
ツド・メモリー２３６の出力を含むＳＰＭデータ・レジ
スタ、標準（１）レジスタ２７０およびＭＩレジスタ２
７２、マイクロ命令ビット８，９および２４乃至３１を
用いることにより生成された定数、又は内部バス２６０
からのデータ（全て第８図に示す）、から選択できる。
ビット２２はスクラツチパツド・メモリー・アドレス選
択制御であり、マイクロ命令ビット１および５乃至７を
用いてのスクラツチパッド・メモリーの作業ロケーショ
ン（第１０図のロケーション００乃至ＯＦ）のアドレス
指定か又は第８図のチャネル番号レジスタ２９６から得
たチャネル番号を用いてプログラム・チャネル表（ロケ
ーション８０乃至ＦＦ）のアドレス指定かのいずれかを
マイクロ命令に許可する。ビット２３は主メモリーＧＯ
制御ビットであり、セットされるときシステム・バスＢ
上のＰＭＥＭＧＯ−信号をローにさせてメモリー読出し
／書込みサイクルを開始する。ビット２４乃至３１は副
指令フィールドであり、その意味は副指令復号副フィー
ルドを形成するビット３２乃至３４によって解釈される
。 副指令復号副フィールド（ビット３２乃至３４）におけ
る値に従って、副指令フィールド（ビット２４乃至３１
）は、８ビット定数、割込み指令、制御パネル指令、１
／０指令、機能（Ｆ）レジスタ制御、又は副指令のいず
れかである。これ等の種々の副指令フィールドの意味は
第３７Ａ図乃至第３７Ｇ図に示される。ビット３５はハ
ードウェア割込み制御フィールドであり、ＣＰＵマイク
ロプロセサ書込みファームウエアがマイクロプログラム
・フアームウエァ・ステム間のハードウェア割込みの発
生を禁止又は付勢することを許可する。 ビット３５が２進数零である時、ハードウェア割込みは
禁止され、マイクロプ。グラムは現行マイクロ命令に続
いて割込され得ない。ビット３６が２進数１の時はハー
ドウェア割込みが付勢され、もしハードウェア割込みが
現在未完則ち継続中であれば、マイクロプログラムは現
行マイクロ命令の実行完了時点で割込みされる。第３７
Ａ図は割込み指令のリストであり、これはビット２８乃
至３１から復号できる（ビット２４乃至２７は無視され
る）。 第３７８図は、ビット２４乃至２７が００１１（２進数
）に等しい時ビット２８乃至３１から復号される制御パ
ネル指令のリストである。第３７Ｃ図乃至第３７Ｅ図に
リストされた１／０指令の符号化された組合せは２進数
で示される。これ等は３、２および３ビットの組に区分
され、これ等の組の１／０指令が同時に実行されること
を可能にする。ビット３２が２進数１であり、ビット３
３と３４が２進数零である時、副指令フィールドは機能
レジスタ制御指令と解釈される。ビット３２が２進数零
の時は、副指令フィールド全体が２つの副指令と解釈さ
れ、副指令１（第３７Ｆ図参照）はファームウェア・ワ
ードのビット２４乃至２７により指定され、副指令２（
第３７Ｇ図参照）はＣＰＵファームウェア・ワードのビ
ット２８乃至３１により指定される。Ｈｄ 読出し専用
記憶アドレス指定 ＣＰＵファームウェア・ワードの読出し専用ストア（Ｒ
ＯＳ）のアドレス指定は第３５Ｄ図に示される。 ビット３６乃至４７はＲＯＳアドレス指定フィールドを
成す。副フィールドは第３５Ｄ図に示される。ＲＯＳア
ドレス指定フィールドはＲＯＳ（第９図の素子２３８）
から次のファームウェア・ワードをアクセスするために
使用される次の引き続くファームウェア・アドレスを決
定する。ビット３６および３７はビット３８乃至４７間
のビットの組に見出される分岐アドレスのタイプを決定
する。ビット３６と３７が００（２進数）の時、ファー
ムウェアは、ＲＯＳから次のファームウェア・ワードを
検索するため１０ビットのアドレスを使用することによ
りビット３８乃至４７内に含まれアドレスに分岐する。
２通りテスト分岐が表示される時（ビット３６および３
７における２進数０１）、ビット３８乃至４１およびビ
ット４７が使用されテストを選択しそして最下位のＲＯ
Ｓアドレス・ビット（ビット９）を生成する。 次のＲＯＳアドレスの４つの最上位ビット（ビット０乃
至３）は現行ＲＯＳアドレスの４つの最上位ビットから
得られ、ファームウェア・ワードのビット４２乃至４６
はＲＯＳアドレス・ビット４乃至８として直接使用され
る。これ等の２通り分岐はファームウェアによって使用
されて制御フロツプ１乃至４ＣＦＩ〜ＣＦ４および機能
レジスタの各ビットの状態の如き種々の条件をテストす
る。多重テスト分岐が表示される時（ビット３６および
３７における２進数１０）、ビット３８，３９，４４乃
至４７は次のＲＯＳアドレスにおいて直接使用され、ビ
ット４０乃至４３は１６の異なる多重テスト分岐の１つ
を表示するため使用される。 多重テスト分岐はファームウェア・プログラマにより使
用されるソフトウェア命令の復号を助け、ソフトウェア
割込みに応答する。ビット３６と３７が共にビットされ
る時（２進数１１）はファームウェア・ワードのビット
３８乃至４７は使用されず、次のＲＯＳアドレスは、Ｃ
ＰＵフア−ムウエアがハードウェア割込みによって中断
された時の次のＲＯＳアドレスを有するハードウェア割
込み戻りアドレス・レジスタ（第９図の素子２５２）か
ら得られる。 ハードウェア割込み戻り分岐はハードウェア割込みファ
ームウェア・マイクロプログラム（第３４図のブロック
３９５一２）の終りにファームウェア・プログラムによ
って使用され、それによってファームウェアがハードウ
ェア割込みにより中断された時点に制御を戻す。１ １
／０コントローフ・ロジックの詳細中央プロセサ、１／
０コントローラおよびシステム・バスにおける種々の対
話の動作についてこれ迄説明したが、次に１／０コント
ローフ・ロジックについて詳細に説明する。 第３８図は、本発明の諸原理に基いて構成された１／０
コントローラのロジック・ブロック図である。 第３８図によれば、１／０コントローラの主要セクショ
ンには、タイミング・ロジック４００と、ＤＭＡ／ＤＭ
Ｃ要求ロジック４０２と、割込み要求ロジック４０４と
、要求リセット・ロジック４０６と、デバイス・ロジッ
ク４０７が含まれることが判る。タイミング・ロジック
４０川ま、１／０コントローラ全体に使用される基本的
な１／０同期信号（信号ＰＴＩＭＥ３十２０およびＤＭ
ＹＴＭ３十）を提供する。 更に、タイミング・ロジック４００Ｇま、前の１／０コ
ントローラ（又は、もし１／０コントローラがシステム
・バスＡとＢのいずれかにおける最初の１ノ○コントロ
ーラであれば、ＣＰＵ）からバス・サイクル・アウト信
号を得て、信号を次の１／０コントローラに送る前に５
００ナノ砂間遅延させる。 更に、タイミング・ロジック４０川ま、コントローラを
初期化してＩＯＣの品質論理テスト（ＱＬＴ）ファーム
ウェアを開始するために使用されるＩＯＣ初期化信号Ｐ
ＣＬＥＡＲ＋２０の生成に使用される。 ＤＭＡ／ＤＭＣ要求ロジック４０２は、もしＩＯＣがＯ
ＭＡ又はＤＭＣデータ転送サイクルを要求しかつＤＭＡ
又はＤＭＣ要求回線が既にそのシステム・バス上の別の
ＤＭＡ又はＤＭＣ Ｉ／○コントローラによりセットさ
れていない場合、ＩＯＣの時間スロットの間システム・
バスのＤＭＡ又はＤＭＣ要求回線ＰＤＭＡＲＸ−又はＰ
ＤＭＣＲＸ一を２進数零にセットするために使用される
。 特定の１／０コントローラはＤＭＡ又はＤＭＣＩＯＣの
いずれかである。ＤＭＡ ＩＯＣに対してはＤＭＡ要求
回線ＰＤＭＡＲＸ一を、又ＤＭＣＩＯＣに対してはＤＭ
Ｃ要求回線ＰＤＭＣＲＸ−を使用する。割込み要求ロジ
ック４０４は、もしＩＯＣがＣＰＵのソフトウェアの実
行に割込みを行うことを欲しかっこの特定のシステム・
バスにおける別のＩＯＣが既に割込み要求回線をセット
していない場合、こののＣの時間スロットの間バス割込
み要求回線ＰＩＮＴＲＸ−を２進数零にセットするため
使用される。 １／０コントローラに接続された周辺デバイスの１つに
おける状態変化が感知される時、あるいは特定の１／０
指令が例えば読出し又は書込み指令は続く範囲の満了時
に完了する時は常に、ＩＯＣは割込みシーケンスを開始
する。 要求リセツト・ロジック４０６は、システム・バスの回
線ＲＤＤＴ２９十乃至舷ＤＤＴ３１十において符号化さ
れたＣＰＵ応答に応答して１／０コントローラのＤＭＡ
要求フロツプ又はＤＭＣ要求フロップ又は割込み要求フ
ロップをリセツトするために使用される。 以下に説明するように、あるＩＯＣはＤＭＡ要求又はＤ
ＭＣ要求のいずれかと割込み要求の相方を同時に未完則
ち継続中の状態で有し得る。このことは、多数の周辺デ
バイスを取付けられたＩＯＣもこついては特に真であり
、その結果１つの周辺デバイスが読出し又は書込み操作
を完了してそれにより１つの割込みを要求することが可
能であり、そして第２のデバイスが読出し又は書込み操
作の実行中にあってこの周辺デバイスに関して議出し又
は書込みされるデータの次のワード又はバイトを要求す
ることが可能である。ね１／０コントローラ・デバイス
・ロジック更に第３８図に関してデバイス・ロジック４
０７の動作について論述する。 デバイス・ロジック４０７は、指令ロジック４０９と、
タスクおよび構成ロジック４２９と、割込みロジック４
１７と、状態およびデバイスＩＤロジック４３７と、デ
ータ転送ロジック４２１と、アドレスおよび範囲ロジッ
ク４４５からなる。アドレスおよび範囲ロジック４４５
はＤＭＡ１／０コントローラにおいてのみ存在すること
が判る。ねィ 指令。 ジツク指令ロジック４０９は、ＩＯＣにアドレス指定さ
れた１／０制御指令および機能コードを復号する。 指令ロジック４０９は、ＩＯＣが１／０指令を受入れる
ことができそして回線ＰＲＯＣＥＤ−を２進数零にセッ
トするか、１／０が使用中であり回線ＰＢＵＳＹ−を２
進数零にセットするか、あるいはＩＯＣが一時的に使用
中であり両回線ＰＲＯＣＥＤ−とＦＢＵＳＹ一を２進数
零にセットしそれによって、ＣＰＵに待機して１／０指
令を再試行するように通知するかどうか、を決定する。
指令ロジック４０９は、１／０コントローラにより行わ
れる動作のタイプを決定し、指令サイクルを生成し、そ
してもしこの１／０指令が受入れられればシステム・バ
スのアドレスノデータ回線と１／０コントローラあるい
は周辺デバイスとの間の経路を付勢する。この指令ロジ
ックは又システム・バスとＩＯＣとの間に対話リンクを
維持する。機能コード・デコーダ４１５は、１／０指令
制御ワ−ド（第２４図参照）の機能コードを復号する。
システムが１／０コントローラのチャネル番号を含むよ
うに組込まれる時、チャネル番号スイッチ４１１がセッ
トされる。チャネル番号コンパレータ４１３は、チャネ
ル番号スイッチ４１１にセットされたチャネル番号をシ
ステム・アドレス／データ回線ＢＵＳＸＯＯ十乃至ＢＵ
ＳＸ０８十上に現われるチャネル番号と比較し、もしこ
れ等チャネル番号が等しければ信号ＤＭＹＣＭＤ＋を２
進数１にセットする。信号ＤＭＹＣＭＤ＋は要求リセッ
ト・ロジック４０６への入力である。更に、チャネル番
号スイッチ４１１に含まれるチャネル番号は、ＤＭＣデ
ータ転送要求中又は１／０割込み要求シーケンス（第１
７図参照）の間、システム・バスのアドレス／データ回
線を介してＣＰＵに対して転送され得る。チャネル番号
スイッチ４１１におけるＩＯＣのチャネル番号と一致し
たチャネル番号を有する１／○指令のみがＩＯＣによっ
て受入れられる。 以下において明らかになるように、１／０指令の復号の
あるものは要求リセット・ロジック４０６内のデコーダ
によって行われる。指令サイクルは、任意のタイプの入
力指令又は出力指令の実行中にＩＯＣが実施するシーケ
ンスである（第２０図参照）。入力指令においては、Ｉ
ＯＣは、記憶された制御情報、状態又はデバイス情報を
読出し、次にこれ等をシステム・バスに送出する。出力
指令においては、ＩＯＣが制御情報をシステム・バスか
らデバイス・ロジック記憶に送出する。ｌａロ タスク
および構成ロジック 指令サイクルの間、タスク・ワード、構成ワードＡ又は
構成ワードＢの読出し又は書込みを指定する機能コード
を指令ロジック４０９が復号した後タスクおよび構成ロ
ジック４２９が付勢される。 タスク・ワード‘こおける個々のビットの意味はデバイ
ス固有である。このタスク・ワードは、構成ワード指令
を介して出力される比較的静的な情報と比し、瀕繁に出
力されねばならないような機能に対し意図したものであ
る。構成ワードＡおよびＢにおける個々のビットの意味
はデバイス固有のものである。構成ワードはあまり瀕繋
に出力されないような機能に対し意図されたものである
。構成ワードＢは、構成ワードＡに符号化され得る以上
の情報が要求される時に使用される。１／０コントロー
ラは常にタスク・ワードＡレジスタ４３１を含むが、構
成ワードＡレジスタ４３３と構成ワ−ドＢレジスタ４３
５の存在は特定の周辺デバイスに対し要求される情報量
に依存する。 ある周辺デバイスは構成ワードを全く必要としないが、
他の周辺デバイスは構成ワードＡのみを、又他の周辺デ
バイスは構成ワードＡとＢを必要とする。ｌａハ 割込
みロジック 指示サイクルの間、復号された機能コードが割込み制御
ワード・レジスタ４１９に含まれる割込みレベルの読出
し又は書込みを指定した後に割込みロジック４１７が付
勢される。 この割込みロジックは又、下記の条件のいずれかが存在
する時に割込み要求を生成するため使用される。即ち、
割込みレベルが零に等しくなくかつ前の周辺デバイスの
動作が完了した時、又は停止１／０指令が完了した時で
ある。これ等条件の一方が存在する時に割込みサイクル
が開始され、ＩＯＣは割込み要求ロジック４０４に対す
る入力である信号Ｄ山ＮＯＫ十を２進数１にセットする
ことにより割込み要求をＣＰＵに対して送出する。 信号Ｄ山ＮＯＫ十２進数１へのセットの結果、システム
・バス上の信号ＰＩＮＴＲＸ−が２進数零にセットされ
ことになる。ＣＰＵが割込み要求に肯定応答する時、Ｉ
ＯＣはＣＰＵに送るため割込みレベルとチャネル番号を
システム・バスのアドレス／データ回線にロードする。
次に、ＣＰＵはその割込みレベルを検査する。もし割込
みレベルをＣＰＵが回線ＰＲＯＣＥＤ−を２進数零にセ
ットして肯定応答するならば、割込み操作が完了する。
もし割込みレベルをＣＰＵが回線ＰＢＵＳＹ−を２進数
零にセットして肯定応答しないならば、１／０コントロ
ーラは割込みロジック４１７にこの割込み要求をスタツ
クしそしてＣＰＵが再開割込み（ＲＥＳＵＭ）１／０指
令を送出するのを待機する。ＣＰＵが再開割込み１／０
指令を送出する時、ＩＯＣが割込み要求を再び開始する
。ｌａニ 状態およびデバイス識別ロジック状態および
デバイス識別（ＩＤ）ロジック４３７はＩＯＣにより付
勢されて状態ワードおよびデバイスＩＤコードを記憶す
る。 状態ワードー，４３９および状態ワード２，４４１‘ま
周辺デバイスおよび主メモリー条件を保有する。状態ワ
ード‘こおける個々のビットの意味はＩＯＣ固有である
。状態ワード２は、状態ヮ−ド１に符号化され得る以上
の状態情報を有する如き１／０コントローラにのみ存在
する。デバイスＩＤコードはデバイスＩＤワード４４３
に保有されてＩＯＣに接続される周辺デバイスのタイプ
を表示する。指令ロジックが入力状態ワード１又は２指
令を復号する時、状態ワードー又は２がシステム・バス
のアドレス／データ回線を介してＣＰＵに転送される。
入力デバイスｍ指令が指令ロジックにより復号される時
、デバイスｍコードはシステム・バスのアドレス／デー
タ回線ＢＵＳＸＯＯ十乃至ＢＵＳＸ１ ５十を介してＣ
ＰＵに転送される。主メモリー・ェフー（パリティ又は
不在アドレス）信号ＭＥＭＰＥＲ−（システム・バスＢ
上）およびＰＭＭＰＡＲ一（システム・バスＡ上）が状
態およびデバイスＩＤロジック４３７により入力され、
後でＣＰ川こ対して通知するため状態ワード１，４３９
内の適当なビットをセットするのに使用される。ｌａホ
データ転送ロジック データ転送が開始された後、指令ロジック４０９は周辺
デバイスとの間でデータを転送するためデータ転送ロジ
ック４２１を付勢する。 ＩＯＣはＣＰＵにデータ転送要求を行うが、これは信号
ＤＥＲＳＷＴ−およびＤＭＣＩＮＣ−を用いてＤＭＡ／
ＤＭＣ要求ロジック４０２に信号ＰＤＭＡＲＸ−（ＤＭ
ＡＩＯＣに対する）又は信号ＰＤＭＣＲＸ−（ＤＭＣＩ
ＯＣに対する）を２進数零にセットさせることにより行
う。もしＩＯＣがＤＭＣＩＯＣであれば、ＤＭＣ要求が
１／０コントローラからＣＰＵに送られる（第２１Ａ図
乃至第２１Ｄ図）。 ＣＰＵはこの要求に肯定応答し、そしてＩＯＣのチャネ
ル番号はＣＰＵに対して与えるためシステム・バスのア
ドレス／データ回線に対しロードされる。チャネル番号
の送出後ＤＭＣデータ転送サイクルが開始され、データ
の１バイトがＣＰＵ‘こよりＩＯＣに対するシステム・
バス（出力のため）に転送され、あるいはＩＯＣにより
ＣＰＵに対するシステム・バス（入力のため）に転送さ
れる。もし出力であれば、システム・バスのアドレス／
データ回線からデータの１バイトが取出されてこれが周
辺デバイスに送出される前にデータ・アウト・レジスタ
４２３に記憶される。もし入力であれば、周辺デバイス
からデータの１バイトが取出されてシステム・バスのア
ドレス／データ回線を介してＣＰＵに送出される前にデ
ータ・ィン・レジスタ４２５に保持される。いずれの場
合も、ＤＭＣ Ｉ／○コントローラに対しては、データ
・バイト位置合せロジック４２７は存在しない。ＤＭＣ
ＩＯＣに対しては、データがＤＭＣＩＯＣから主メモリ
ーへ又は主メモリーからＤＭＣＩＯＣへ転送される時デ
ータ・バイト位置合せはＣＰＵによって行われるのであ
る。ｌａヘ アドレスおよび範囲ロジック アドレスおよび範囲ロジック４４５はＤＭＡＩＯＣにの
み見出される。 ＤＭＣＩＯＣにおいては、このアドレスおよび範囲ロジ
ック４４５により実施される機能はプログラム・チャネ
ル表を用いてＣＰＵによって行われる。アドレス・レジ
スタ・カウン夕４４７は、１０ＬＤソフトウェア命令の
出力アドレス機能の間、ＣＰＵにより出力される１７ビ
ットを保有する。アドレス・レジスタ・カウンタ４４７
は、データの各ワード（又はバイト）が主メモリーとＤ
ＭＡＩＯＣとの間で転送される毎に増分される。範囲レ
ジスタ・カウンタ４４９は転送されるデータの範囲（バ
イトの数）を保持するために使用される。範囲カウンタ
は、最初１０ＬＤソフトウェア命令の出力範囲機能によ
ってセットされる。データの各ワード（又はバイト）が
ＤＭＡＩＯＣと主メモリーとの間で転送される時、範囲
レジスタ・カウンタ４４９が滅分される。アドレス・レ
ジスタ・カウンタ４４７の内容は、入力アドレス指令又
は入力モジュール１／０指令によりＣＰＵに転送される
ことができる。範囲レジスタ・カウンタ４４９の内容は
入力範囲１／０指令によりＣＰＵに入力され得る。ＤＭ
ＡＩＯＣがＤＭＡ要求に応答してＣＰＵから肯定応答を
受取る時、コントローラはデータ転送のためＣＰＵにリ
ンクされ、ＤＭＡサイクルが開始する（第２２図参照）
。 ＣＰＵの肯定応答の受取りと同時に、アドレスおよび範
囲ロジック４４５は書込みバイト０および書込みバィト
ーの回線ＰＷＲＴＢＯ＋とＰＷＲＴＢＩ＋を活動化する
。 これ等２回線は王〆モリーに対し実施すべき読出し／書
込み操作のタイプを表示する。アドレスおよび範囲ロジ
ック４４５は主メモリー・アドレスをシステム・バスの
アドレスノデータ回線ＢＵＳＸｏｏ＋乃至ＢＵＳＸ１５
十にロードし、そしてＣＰＵは「付勢にＰＵ行きバス回
線ＰＥＮＢＳＸ−」を活動化してこれを得る。もし不在
の主メモリーのアドレス・エラーが生じると、ＣＰＵは
ＰＥＮＢＳＸ−の間主メモリー・エラー回線ＭＥＭＰＥ
Ｒ−およびＰＭＭｍＡＲ−を活動化してＤＭＡＩＯＣに
通知する。入力操作（主メモリーに対する書込み）の実
行中、信号ＰＥＮ斑Ｘ−は２進数零の状態を維持して、
データ・イン・レジスタ４２５からのデータ・ワードを
システム・バスを介して主メモリーへ転送する。出力操
作（主メモリーからの議出し）の実行中、信号ＰＥＮＢ
ＳＸ−が２進数１となる。システム・バスのＲＤＤＴ回
線におけるリンク終り指令の受取り時に、ＤＭＡＩＯＣ
はデータ・ィン・レジスタ４２５の内容をシステム・バ
スのアドレス／データ回線にロードし（入力のため）、
あるいはシステム・バスのアドレスノデータ回線をデー
タ・アウト・レジスタ４２３にアンロードする（出力の
ため）。もし主メモリーのパリティ・エラーが生じると
、ＣＰＵはリンク終り指令の間信号Ｍ旧ＭＰＥＲ−／Ｐ
ＭＭＰＡＲ一を活動化することによりＤＭＡＩＯＣに通
知する。ＤＭＡサイクルは終了され、データ転送シーケ
ンスは完了する。データ転送ロジック４２１におけるデ
ータ・バイト位置合せロジック４２７はＤＭＡＩＯＣの
ためにだけ存在することに留意されたい。 ＤＭＡ出力操作の間、データ・バイト位置合せロジック
４２７はアドレスおよび範囲ロジック４４５と関連して
動作し、適正なバイトを主メモリー（データ・アウト・
レジスタ４２３に含まれる）から受取るデータのワード
から適当なバイトを抜出し、そしてこのデータのバイト
又はワードを周辺デバイスへ転送する。１ワードのデー
タは常に主メモリーから読出されることが判る。 ＤＭＡ入力操作の間は、周辺デバイスから受取ったデー
タのワード（又はバイト）を位置合せしてこれをデータ
・ィン・レジスタ４２５内の適正位置におくことがデー
タ・バイト位置合せロジック４２７の機能であり、その
結果主メモリーへの転送のためアドレス／データ回線上
に適正に位置合せされる。更に、データの一方は他方の
バイト又はその両方を主メモリーに書込むことができる
ことが判る。２つのバイトの内のどれが、又は両方が主
メモリーに書込まれるかは、ＤＭＡデータ転送の間アド
レスおよび範囲ロジック４４５によってセットされる信
号ＰＷＲＴＢＯ＋およびＰＷＲＴＢＩ十によって制御さ
れる。 ｌｂ１／０コントローラ・タイミング・ロジック前述の
如く、システム・バス上の各ＩＯＣは、５００ナノ秒の
バス・サイクル・スロットが割当てられ、この間システ
ム・バス要求を行うことができる。 バス上の各ＩＯＣは、システム・バスからの信号ＰＴＩ
ＭＦ３一およびＢＣＹＣＩＮ−を使用することにより何
時が前述ＩＯＣのバス・サイクル・スロットであるかを
決定する。１次時間３（ＰＴＩＭ旧３一）信号はシステ
ム・バス上の各ＩＯＣに配分され、第１３図に示す如く
、バス・サイクルの１００ナノ秒間２進教養の状態に、
システム・バス・サィクルの４００ナノ秒間２進数１の
状態になる。 第１３図は又、このバス・サイクル・イン（ＢＣＹＣ川
−）信号は、１つの１次時間３パルスの後緑から次の１
次時間３パルスの後緑迄５００ナノ秒の期間２進数１で
あることを示す。 特定のＩＯＣのシステム。バスのサイクル・イン信号Ｅ
ＣＹＣ川一が前のＩＯＣ（即ち、システム・バス上のＣ
ＰＵに更に近い隣接ＩＯＣ）のシステム・バス・サイク
ル・アウト信号ＢＣＹＣＯＴ−であることが判る。次の
第３９図を参照してタイミング・ロジック４００の動作
について詳細に説明する。 マィ・タイム３フロツプ４０８およびサイクル・イン・
フロツプ４１０が最初にセットされる（即ち、２進数１
はそのＱ出力側に生じる。）マイ・タイム３フロップは
、現行ＩＯＣの１次時間３の期間中にのみリセットされ
る。サイクル・イン・フロツプ４１川ま現行ＩＯＣのサ
イクル・イン時間中にのみリセットされる。ＩＯＣにつ
いての用語「現行↓「前の」、「次の」はシステム・バ
ス上の各ＩＯＣの相対的な物理的位置を言及することが
判る。このように、第１図においては、もし現行のＩＯ
Ｃが１／０コントローラ２０８であれば、前のＩＯＣは
１／０コントローラ２０６、次のＩＯＣは１／０コント
ローラ２１０である。前の１０Ｃはシステム・バス上の
中央プロセサにより近い隣接ＩＯＣである。次のＩＯＣ
はこのＣＰＵからより遠い隣接ＩＯＣである。次に第３
９図によれば、システム・バスの１次時間３信号ＰＴＩ
ＭＥ３一が２進数１から２進数零の状態に遷移する度に
、ＡＮＤゲート４１２の出力（信号ＰＴＩＭＥ３十２０
）は２進数零から２進数１の状態に遷移してマィ・タイ
ム３フロップ４０８をクロックすることが判る。始めに
、バス・サイクル・イン時間信号ＢＣＹＣｍ−が２進数
１であって前のＩＯＣのサイクル・ィン時間でないこと
を表わすならば、フロツプ４０８がセットされる。マイ
・タイム３フロツプ４０８がセットされるかセット状態
を維持すれば、そのＱ出力（信号ＤＭＹＴＭ３一）は２
進数１となり、これをサイクル・イン・フロツプ４１０
にクロツクするのは１次時間３の終りに２進数零から２
進数１の状態に遷移する信号ＰＴＩＭＥ３一３０である
。 信号ＰＴＩＭＥ３一３０は、ＡＮＤゲート４１２の出力
を反転するィンバータ４１４の出力である。１次時間３
システム・バス信号ＰＴＩＭＥ３一に対するクロツキン
グ信号ＰＴＩＭ伍３十２０およびＰＴＩＭ旧３−３０の
関係は第４０図を参照すれば判る。 第４０図は、ＰＴＭＥ３一信号が２進数１である時、Ｐ
ＴＩＭＥ３十２０が２進数零、ＰＴＩＭＥ３一３川ま２
進数１であることを示す。各論理素子と関連する第５乃
至１０ナノ秒の遅延については本文での論議の目的にお
いては無視するものとする。次に第３９図および第４０
図においては、時間Ａ則ち最初の１次時間３の期間の始
めにおいて、２進数零から２進数１への信号ＰＴＩＭＥ
３十２０の遷移がそのデータ‘Ｄ｝入力側の信号ＢＣＹ
ＣＩＮ−をその出力側（ＱおよびＱ）にゲートすること
によりフロツプ４０８をセットする。 もしフロツプ４０８がこの時間Ａの前にセットされてい
たならば、その状態は時間Ａでも変化しない。時間Ｂ則
ち最初の１次時間３の期間の終りにおいては、システム
・バス上の信号ＢＣＹＣＩＮ一は２進数１から２進数零
へ遷移して前のＩＯＣのシステム・バス・サイクル・ィ
ン時間の開始を表示する。時間Ｃ則ち第２の１次時間３
の期間の始めにおいては、信号ＰＴＩＭ旧３十２０は再
びフロツプ４０８のＤ入力をその出力側にゲートし、こ
の時バス上の信号ＢＣＹＣＩＮ−が２進数零であるため
、フロツプ４０８がリセットされ、そのＱ出力則ち信号
ＤＭＹＴＭ３−が２進数零となる。時間Ｄ即ち第２の１
次時間３の期間の終りでかつ現行ＩＯＣのシステム・バ
ス・サイクル・イン時間の始めにおいては、サイクル・
イン・フロツプ４１川こ対するクロツク信号ＰＴＩＭＥ
３−３０は２進数零から２進数１に遷移してそのＤ入力
をそのＱ出力側にゲートする。時間Ｄにおいてはフロッ
プ４１０のＤ入力（信号ＤＭＹＴＭ３−）は２進数零で
あり、従ってフロップ４ １０はリセットされて現行Ｉ
ＯＣのシステム・バス・サイクル・ィン時間の始めを表
示する。サイクル・ィン・フロップ４１０のリセット動
作は２進数零になる信号ＢＣＹＣＯＴ−をそのＱ出力側
に生じ、これはマイ・タイム３フロツプ４０８のセット
（Ｓ）入力側に入力される時、フロツプ４０８がセット
されてそのＱ出力側に２進数１の信号ＤＭＹＴＭ３−を
生じる。時間Ｅ則ち第３の１次時間３の期間の終り‘こ
、フロップ４１０１こ対するクロツク信号ＰＴＩＭＥ３
一３０が再び２進数零から２進数１の状態に遷移し、こ
れによりそのＤ入力側の２進数１信号をそのＱ出力側に
クロックすることによってフロツプ４１０をセットし、
信号ＢＣＹＣＯＴ−を２進数１にさせる。信号ＢＣＹＣ
ＯＴ−の２進数零から２進数１の状態へのこの遷移によ
り現行ＩＯＣのシステム・バス・サイクル・ィン期間が
完了し、次のＩＯＣがそのサイクル・イン時間を開始す
るのを許可する。再び第３９図によれば、サイクル・ィ
ン・フロップ４１ ０がバス上の２進数零の信号ＰＣＬ
ＥＡＲ−の発生により最初にセットされることが判る。 信号ＰＣＬＥＡＲ一はシステム初期化の間中央プロセサ
によってセットされてシステム・バス上の全ての周辺装
置をクリアする。信号ＰＣＬＥＡＲ−が２進数零である
時、ＡＮＤゲート４１６の出力は、ＡＮＤゲート４１
８の出力である信号ＰＣＥＡＲ十２０と同様に２進数１
である。ィンバ−夕４２０はＡＮＤゲート４１８の出力
を反転する。ＡＮＤゲート４１８の出力が２進数１の時
、ィンバータ４２０はサイクル・イン・フロツプ４１０
のセット（Ｓ）入力側に２進数零を生じ、これによりそ
のＱ出力を２進数１に初期化する。信号ＰＣＬＥＡＲ−
がサイクル・イン・フロツプ４ １ ０をセットする能
力は、マスター・クリア操作の間システムにより使用さ
れてマスター・クリア時に進行中の入出力操作を打切る
。 再び第４０図によれば、マィ・タイム３フロップ４０８
のＱ出力（信号ＤＭＹＴＭ３一）が現行ＩＯＣの１次時
間３の期間（時間Ｃ乃至Ｄ）の間だけリセツトされるこ
と、およびサイクル・イン・フロツプ４１ ０のＱ出力
（信号８ＣＹＣＯＴ−）は５００ナノ秒の現行ＩＯＣの
システム・バス・サイクル・ィン時間（時間Ｄ乃至Ｅ）
の間だけリセットされる。 ｌｃ ｌ／○コントローラ要求ロジック 次に第３９図に関して、ＤＭＣ要求ロジック４０２−１
の動作を詳細に論述する。 簡単化のため、第３８図のＤＭＡ／ＤＭＣ要求ロジック
４０２は第３９図ではＤＭＣ要求ロジック４０２−１と
して示してあり、第３９図の以下の論述においては１／
０コントローラがＤＭＣＩＯＣであり従ってデータ転送
要求ロジックが信号ＰＤＭＣＲＸ−の使用によりＤＭＣ
要求を行うことを前提とする。もしＩＯＣがアドレスお
よび範囲ロジック（第３８図の４４５）を含むＤＭＡタ
イプであったならば、データ転送要求ロジックは信号Ｐ
ＤＭＡＲＸ−の使用によりＤＭＡ要求を行うことになる
。最初に、需要ＤＭＣフロップ４２４がリセットされ、
これによってＩＯＣがデータの１バイトをこのＩＯＣに
接続された周辺デバイスに対しあるいはこれから転送す
るためＤＭＣサイクルを現在必要としていないことを表
示する。 その後、デバイス・ロジック４０７（第３８図）がデー
タの１バイトが主メモリーから読出されるかあるいはこ
れに書込まれることを必要とすることを決定する時、フ
ロツプ４２４のＤ入力側の信号ＯＭＣｍＣ一は２進数１
となる。更にその後、クロック信号ＯＥＲＳＷＴ−を２
進数零から２進数１の状態へ遷移することによりデバイ
ス・ロジック４０７がフロツプ４２４のデータ入力信号
をその出力側にクロックする時、需要ＤＭＣフロップ４
２４はセットされてそのＱ出力（信号ＤＲＱＡＯＫ＋）
を２進数１にさせる。一たんこの需要ＤＭＣフロツプ４
２４がセットされると、もし同一のシステム・バス上の
別のＩＯＣが既にＤＭＣサイクルを要求中でなければ、
ＩＯＣはその次のシステム・バス・サイクル・ィン時間
中ＤＭＣバス・サイクルを要求する。このように、もし
同じシステム・バス上の別のＩＯＣがＤＭＣサイクルを
要求中でなければ、このシステム・バス上のＤＭＣ要求
信号ＰＤＭＣＲＸ−（ＩＯＣの内部に対しては信号ＤＤ
ＭＣＲＸ−として表わされる）は２進数１となって、Ｄ
ＭＣサイクルがこのシステム・バス上のＩＯＣにより要
求中ではないことを表示する。ＮＡＮＤ４２６に対する
３つの入力の内の２つが２進数１であるとき、即ちＤＭ
Ｃ要求フロップがセットされずかつ需要ＤＭＣフロツプ
がセットされる時、第３の入力側に２進数１の信号ＤＭ
ＹＴＭ３十が発生することにより、その出力則ち信号Ｄ
ＭＹＤＭＣ−を２進数零にさせ、これによりＤＭＣ要求
フロツプ４２８をセットする。第４０図に示す如く、信
号ＤＭＹＴＭ３−は、現行ＩＯＣシステム・バス・サイ
クル・ィン時間に対する１次時間３の始めである時間Ｃ
において２進数零となり（従って、信号ＤＭＹＴＭ３一
は２進数１となる）、システム・バスのＤＭＣ要求回線
の信号ＰＤＭＣＲＸ−を２進数零の状態にさせる。次に
第３９図によれば、ＤＭＣ要求フロップ４２８のセット
の結果そのＱ出力則ち信号ＤＭＤＭＣＦ＋が２進数１と
なり、このため更にＮＡＮＤゲート４３０の出力を２進
数零にさせることによりシステム・バスの回線ＰＤＭＣ
ＲＸ−上にＤＭＣサイクルを要求する。 一たんＤＭＣサイクル要求回線が２進数零にセットされ
ると、第３９図によれば、このシステム・バス上の他の
ＤＭＣＩＯＣは、ＤＭＣ要求回線が現行ＩＯＣによりリ
セットされる迄はそれ自身のためにＤＭＣサイクルの要
求をできないことが判る。尚、これらシステム・バス上
の各ＤＭＣＩＯＣは第３９図に示したものと同様なＤＭ
Ｃ要求ロジックを有することが判る。現行ＩＯＣのＤＭ
Ｃ要求フロップ４２８は２つの事象のいずれかの発生に
よってリセットされ得る。 マスター・クリア操作の結果システム・バスクリア信号
ＰＣＬＥＡＲ−が２進数零となり、その結果ＡＮＤゲー
ト４１８の出力ＰＣＬＥＡＲ＋２０が２進数１となり、
これがＮＯＲゲート４２２への１入力である。信号ＰＣ
ＬＥＡＲ＋２０が２進数１となると、ＮＯＲゲート４２
２の出力郎ち信号ＤＭＣＣＬＲ−が２進数零となり、こ
れが更に需要ＤＭＣフロツプ４２４とＤＭＣ要求フロッ
プ４２８をリセットする。クリア信号を介するフロップ
４２４と４２８のこのリセット動作は、記憶されたが未
だ処理されない需要ＤＭＣ要求のクリア動作と、及びも
しシステム・バスのＤＭＣ要求回線が現在ＤＭＣ要求フ
ロップ４２８によりセットされているならばこのＤＭＣ
要求回線のリセット動作と、を生じる結果となる。フロ
ップ４２４と４２８がリセットされ得る第２の方法は、
バス回線ＲＯＤＴ２９＋乃至ＲＤＤＴ３１十上で符号化
された回答ＤＭＣ指令に応答するものであり、この指令
の結果ＤＭＣリンク・フロップ４５４のセット動作を生
じる。 ＤＭＣリンク・フロツプ４５４がセットされると、その
出力である信号ＤＤＭＣＣＹ＋は２進数１となり、これ
がＤＭＣ要求フロップ４２８のＤ入力側の２進数零をそ
の出力側にクロツクし、これによりＤｈＩＣ要求フロツ
プ４２８をリセットする。この結果ＮＯＲゲート４２２
の出力も又２進数零となり、これが更に需要のＭＣフロ
ップ４２４のリセットを生じる。このように、以下の説
明で明らかになるように、ＣＰＵが要求側ＩＯＣに対し
システム・バス上の回答ＤＭＣ指令で応答する時、要求
側ＩＯＣのＤＭＣ要求フロップ４２８はその需要ＤＭＣ
フロップ４２４と同様にリセットされる。ＤＭＣ要求フ
ロップ４２８のリセツトの結果、ＩＯＣが取付けられた
特定のシステム・バス上のＤＭＣ要求回線（信号ＰＤＭ
ＣＲＸ−）が２進数１となり、これにより別のＩＯＣ又
はこのリセットするＩＯＣがそのＤＭＣ要求フロツプを
セットすることによってその特定のシステム・バス上に
ＤＭＣ要求を行うことを許可する。もしあるシステム・
バス上の２つ以上のＩＯＣが需要ＤＭＣフロップをセッ
トさせるならば、このシステム・バス上のそのサイクル
・ィン時間を与えられる第１のＩＯＣは、そのＤＭＣ要
求フロップをセットすることによりＤＭＣ要求を行うこ
とを許可されるＩＯＣである。例えば、第１３図におい
て、第３のＩＯＣがＤＭＣ転送要求を与えられておりか
つ第３のＩＯＣのＤＭＣ転送要求の処理中第４と第２の
ＩＯＣがその各々の需要ＤＭＣフロップをセットしかつ
第３のＩＯＣのＤＭＣ要求フロップが第１のＩＯＣのシ
ステム・バス・サイクル・ィン時間中ＩＪセットされる
場合、第２のＩＯＣがそれ自身のシステム・バス・サイ
クル・イン時間中そのＤＭＣ要求フロップをセットする
ことを許可される。第４のＩＯＣはそのシステム・バス
・サイクル・ィン時間のより後の時間迄待機しなければ
ならす、このより後のシステム・バス・サイクル・ィン
時間において第４のＩＯＣはそのシステム・バス上のＤ
ＭＣ要求回線が既に同一のシステム・バス上の別のＩＯ
Ｃによってセットされていないことを見出した後にそれ
自身のＤＭＣ要求フロップをセットしてＤＭＣデータ転
送サイクルを要求できる。ｌｄ ｌ／○コントローラ割
込み要求ロジック再び第３９図に関して、割込み要求ロ
ジック４０４の作用について説明する。 割込み要求ロジック４０４はＤＭＣ要求ロジック４０２
−１の場合と類似した方法で動作する。即ち、需要割込
みフロッブ４３４および割込み要求フロツプ４３８が最
初にリセットされて、その各Ｑ出力側に２進数零を生じ
る。１／０コントローラが割込みが必要であることを決
定する時、需要フロップ４３４のクロック信号ＤＡＩＮ
ＯＫ＋は２進数零から２進数１の状態に遷移してそのデ
ータ入力側の２進数１をそのＱ出力側にクロツクし、こ
れによりこのフロッブをセットし信号ＤＢＩＮＯＫ＋を
２進数１にさせる。 その後、特定のＩＯＣのサイクル・ィン時間中、２進数
１になるクロツク信号ＤＭＹＴＭ３十の発生によりＮＡ
ＮＤゲート４３６を付勢し、もしその第３の入力即ち信
号ＤＩＮＴＲＸ−が２進数１ならばその出力を２進数零
にさせる。もし特定のシステム・バス上の割込み要求回
線の信号ＰｍＴＲＸ−が２進数１であってこれがこのシ
ステム・バス上での他のＩＯＣが既にその割込みフロツ
プをセットしたものがないことを表示する場合、信号Ｄ
ＩＮＴＲＸ−は２進数１となる。 もしＮＡＮＤゲート４３６に対する３入力が全て２進数
１であれば、その出力である信号ＤＭＹＩＮＴ一は２進
数零となり、これにより割込み要求フ。ツプ４３８をセ
ットし、そのＱ出力である信号ＤＭＩＮＴＦ十を２進数
１にさせる。割込み要求フロツプ４３８のセットにより
ＮＡＮＤゲート４４０の出力である信号ＤＩＮＴＲＸ−
が２進数零にさせられる。この信号ＤＩＮＴＲＸ−はシ
ステム・バス上の割込み要求信号ＰＩＮＴＲＸ−と同じ
ものである。割込み要求フロップ４３８のセットにより
、同じシステム・バス上の別のＩＯＣは、現在要求中の
ＩＯＣの割込み要求フロツプがリセットされる迄割込み
要求を行うことを阻止される。以下で明らかになるよう
に、ＣＰＵがシステム・バスの回線ＲＤＤＴ２９＋乃至
ＲＤＤＴ３ １ 十における回答割込み指令（ＡＳＩＮ
Ｔ）で応答する時、割込みリンク・フロツプ４５０がセ
ットされてそのＱ出力である信号ＤＩＮＴＣＹ＋を２進
数１にさせる。２進数１になる信号ＤＩＮＴＣＹ＋は割
込み要求フロップ４３８をリセットするが、これはその
データ出力側の２進教養をその出力側にクロツクするこ
とにより行い、その結果システム・バスの割込み要求回
線（信号ＰＩＮＴＲＸ−）をリセットする。 ＣＰＵからの回答割込み指令に応答して２進数１になる
信号ＤＩＮＴＣＹ十も又ＮＯＲゲート４３２の出力（信
号ＤＩＮＳＴＳ−）を２進教義にさせることにより需要
割込みフロップ４３４をリセットする。 代わりとして、ＤＭＣ要求ロジック４０２−１に関して
論述した如く、ＣＰＵからのマスター・クリアの発生は
信号ＰＣＬＥＡＲ＋２０を２進数１にさせ、これにより
ＮＯＲゲート４３２の出力を２進数零にさせ、これが更
に需要フロップ４３４と割込み要求フロップ４３８をリ
セットすることにより現在進行中のどの割込み要求も打
切る。このシステム・バスの割込み要求回線ＰＩＮＴＲ
Ｘのセット動作およびリセット動作も、システム・バス
の１／０割込みシーケンスを示す第２３図に示されてい
る。 ｌｅ ｌ／○コントローラ要求リセット・ロジック再び
第３９図に関して、ＩＯＣ要求リセット・ロジック４０
６の動作について詳細に論述する。 指令デコーダ４４２は、ファームウェア制御下でＣＰＵ
により生成されてそしてシステム・バスＲＤＤＴ２９＋
乃至ＲＯＤＴ３１十上に２進符号化されるシステム・バ
ス指令を復号するのに使用される。指令デコーダ４４２
は、前記のＴｅｘａｓ１ｎｓｔｍｍｅｎね社により製造
され前記の「設計技術者のためのＴＴＬデータ・ブック
」第２版なる文献に記載されたタイプ番号ＳＮ７４ＳＩ
３８の３一８回線デコーダである。一緒にＡＮＤされて
指令デコーダを付勢する３つの付勢（ＥＮ）入力の内、
唯１つが可変でありそしてこの１つはシステム・バスの
回線ＰＩＯＣＴＸ−に接続され、それによってこの回線
上に２進数零が生じる時デコーダ４４２が付勢されて３
つの２進入力１１，１２，１４を復号しそして８つの出
力ＱＯ〜Ｑ７の１つに２進数零を生じる。この３つの指
令回線の２進符号化については８つのシステム・バス指
令を説明する第１８図に示される。例えば、もし２進数
０１１がシステム・バスの回線ＲＤＤＴ２９＋乃至ＲＤ
ＤＴ３１十上に符号化されるならば、２進数零が指令デ
コーダ４４２のＱ３出力側に生じて信号ＤＡＳＤＭＣ−
を２進数零にする。このように、指令ストローフ信号Ｐ
ＩＯＣＴＸ−が２進数零になる時、指令デコーダ４４２
の８つの出力の内の１つが２進数零となり、他の７つの
出力は２進数１の状態を維持する。指令ストローブ信号
ＰＩＯＣＴＸ−が２進零になる前、即ち付勢信号が２進
数１である時、指令デコーダ４４２の全ての出力は２進
数１である。指令ストローブ信号ＰＩＯＣＴＸ−の生成
は、前述しかつ第３５Ｃ図および第３７Ｄ図に示したよ
うにＣＰＵファームウェア・ワード・ビット３２乃至３
４によって制御される。第３７Ｄ図によれば、ＣＰＵフ
アームウエア・ワードのビット２７および２８はシステ
ム・バス・ストローブ指令回線のどちらが又は相万が付
勢されるかどうかを制御することが判る。即ち、ＣＰＵ
フアームウエアのマイクロプロセサはその制御下で、ど
のシステム・バスが指令ストローブを受取るかを示すビ
ット２７と２８の使用により、かつ選択されたシステム
・バスヘストローブされるビット２９乃至３１（第３７
Ｅ図参照）の指令の使用により、システム・バスＡ又は
システム・バスＢのいずれか、又は両方のシステム・バ
スＡ，Ｂを有する。従って、もしシステム・バスＡにお
いてＤＭＣ要求が行われつ）ありかつシステム・バスＢ
において別のＤＭＣ要求が行われつ）ある場合、ＣＰＵ
ファームウェアはシステム・バス回線ＲＤＤＴ２９＋乃
至ＲＤＤＴ３１十上に回答ＤＭＣ指令で応答するようマ
イクロプログラムされ得る。一方又は他方のシステム・
バス又はその両方に対するシステム・バス・バス指令ス
トローブを制御する能力は、回線ＲＤＤＴ２９＋乃至Ｒ
ＤＤＴ３１十上のこのシステム・バス指令が同時に両方
のシステム・バスに同轍通信されるという点で重要であ
り、２つの可能な要求ＩＯＣの内の一方のみが回答され
るように２つのバスの内の一方のみにこのバス指令スト
ローブ信号ＰＩＯＣＴＸ−がゲートされる。第２１図に
示す如く、指令ストローブ信号ＰＩＯＣＴＸ−は１次時
間０の終りで２進数１から２進数零の状態に遷移し、こ
れにより指令デコーダ４４２の８つの出力の内の１つを
付勢する。次に第３９図によれば、ＡＮＤゲート４５２
の入力の１つは指令デコーダ４４２からの信号ＤＡＳ−
ＤＭＣ−であることが判る。 ＡＮＤゲート４５２に対する他の入力はＤＭＣ要求フロ
ップ４２８からのＱ出力である信号ＤＭＤＭＣＦ−であ
る。このように、もし回答ＤＭＣ指令がシステム・バス
回線ＲＤＤＴ２９＋乃至ＲＤＤＴ３１十上で符号化され
かつ指令ストローブ回線ＰＩＯＣＴＸ−が同じシステム
・バスにおいて２進教養であるならば、信号ＤＡＳＤＭ
Ｃ−は２進数零で部分的にＡＮＤゲート４５２を付勢す
ることが判る。もしＩＯＣのＤＭＣ要求フロップ４２８
がセットされれば、ＡＮＤゲート４５２に対する下側の
入力が付勢され（２進数隻）、こうしてＡＮＤゲート４
５２を完全に付勢してその出力側に２進数１（信号ＤＤ
ＭＣＣＳ＋）を生じる。○タイプのフロップ４５４のデ
ータｍ｝入力側に２進数１が現われると、２進数零から
２進数１の状態に遷移するクロック信号ＤＭＹＬＫＣ＋
の発生によりＤＭＣリンク・フロツプ４５４をセットし
、信号ＤＤＭＣＣＹ＋は２進数１となる。前述のことか
ら判るように、信号ＤＤＭＣＣＹ＋の２進数零から２進
数１の状態への遷移は、ＤＭＣ要求フロッブ４２８のク
ロック動作とそのリセット動作を生じ、このリセット動
作はシステム・バス上のＤＭＣ要求回線ＰＤＭＣＲＸ−
を２進数１にする。これも又前に述べたが、信号ＤＤＭ
ＣＣＹ＋が２進数１になる時は需要ＤＭＣフロツプ４２
４も又リセツトされる。 次に、指令リンク・フロツプ４４６、割込みリンク・フ
ロツプ４ ５ ０、ＤＭＣリンク・フロツプ４５４、お
よびＩＯＣリンク・フロツプ４６８をクロックするクロ
ック信号ＤＭＹＬＫＣ十の生成について説明する。 前述の如く、ＡＮＤゲート４５２の出力が２進数１とな
るのは、ＡＮＤゲート４５２に対する両入力が２進数零
となって、これが、ＩＯＣがシステム・バス回線ＲＤＤ
Ｔ２９＋乃至ＲＯＤＴ３１十からの回答ＤＭＣ指令を受
取り中であること、および特定の１／０コントローラの
ＤＭＣ要求フロップ４２８がセットされていることを表
示する場合である。もしこれ等条件が満たされれば、Ｏ
Ｒゲート４５８に対する入力の１つは２進数１となり、
これによりその出力（信号ＤＭＹＬＫＳ十）を２進数１
にする。リセット要求フロップ４６０のデータ入力側の
２進数１は、クロック信号ＰＴＩＭＥ３十２０が２進数
零から２進数１の状態に遷移する時１次時間３時におい
て出力側にクロツクされる。リセット要求フロップ４６
０のセットの結果として、出力（信号ＤＭＹＬＫＣ＋）
が２進教養から２進数１の状態に遷移し、そしてフロツ
プ４４６，４５０，４５４および４６８のクロック動作
を生じる。 いかなる時点においても、３つのフロツプ４４６，４５
０，４５４の内の１つのみがセットされる。これ等３つ
のフロップの１つのセットは、システム・バス回線上に
符号化された指令に依存し、かつ関連する要求フロップ
（即ち、ＣＰＵ指令フロツプ４７０、割込み要求フロツ
プ４３８、又はＤＭＣ要求フロップ４２８）のどれがセ
ットされているかに依存する。以上の説明から、ＡＮＤ
ゲート４５２が２重の目的を備えることが判る。 第１目的は、システム・バスに符号化された１／０指令
が回答ＤＭＣ指令である場合、かつそのＩＯＣのＤＭＣ
要求フロツプがセットされている場合、ＤＭＣリンク・
フロップ４５４のデータ入力側に２進数１を与えること
である。もしこのＩＯＣのＤＭＣ要求フロップがセット
されていなければ、ＤＭＣリンク・フロップ４５４のセ
ット動作はアンセット（既にリセットされた）ＤＭＣ要
求フロツプ４２８をリセツトするためには要求されない
。ＡＮＤゲート４５２の第２目的はＯＲゲート４５８に
よりＯＲされる３つの信号の内の１つを発生することで
あり、このＯＲゲート４５８の出力がリセット要求フロ
ッｏフ。４６０のセット動作に使用される。 更に、フロツプ４６０の出力はフロツプ４４６，４５０
，４５４をクロツクするために使用される。このように
、１／０コントローラのＤＭＣ要求フロップ４２８がセ
ットされかつ回答ＤＭＣ指令が受取られる場合か、ある
いは１／０コントローラの割込み要求フロップ４３８が
セットされかつ回答割込み指令が受取られる場合か、あ
るいはＣＰＵ指令フロップ４７０がセットされかつ回答
指令がシステム・バスの指令回線ＲＤＤＴ２９＋乃至Ｒ
ＤＤＴ３１十上で受取られる場合、にのみこのクロック
信号ＤＭＹＬＫＣ十が生成されるのである。これ等の後
者の２条件はＡＮＤゲート４４４およびＡＮＤケー−ト
４４８によって確立され、その出力はそれぞれ指令リン
ク・フロップ４４６および割込みリンクフロップ４５０
のデ−タ入力側に接続されている。従って、指令リンク
・フロップ４４６は、ＣＰＵ指令フロツプ４７０がセッ
トされかつ回答指令がシステム・バスから受取られる場
合、セットされることになる。これに対応して、割込み
要求フロップ４３８がセットされかつ回答割込み指令が
システム・バス上で受取られる場合、割込みリンク・フ
ロツプ４５０がセットされる。割込みリンク・フロップ
４５０のセット動作は２進数１となる信号ＤＩＮＴＣＹ
＋を生じ、これが更に前述の如く割込み要求フロップ４
３８と需要割込みフロップ４３４のリセットを生じる結
果となる。ＣＰＵ指令フロップ４７０がセットされた結
果、信号ＤＭＣＭＤＦ−が２進数零となり、この信号は
更に、１／０コントローラによりＣＰＵ｝こ対して送ら
れる進行中又は使用中の信号を生じる際１０Ｃにより使
用されて、ＩＯＣがＣＰＵからの指令対話で進行する条
件にあるかどうかを表示する。ＣＰＵ指令フロツプ４７
川ま、システム・バスの回線ＢＵＳＸＯＯ＋乃至ＢＵＳ
ＸＯ９十上の目的のＩＯＣのチャネル番号と共にシステ
ム・バス回線ＲＤＤＴ２９十及至ＲＤＤＴ３１十上のＣ
ＰＵ指令の受取りに応答して、ＩＯＣによりセットされ
る。 ＩＯＣシーケソスに対するＣＰＵ指令は、第２０図に示
されている。ＣＰＵ指令がＲＤＤＴシステム・バス回線
上に符号化される間、ＩＯＣがバス・デ−タ回線ＢＵＳ
ＸＯＯ＋乃至ＢＵＳＸＯ９十上のチャネル番号を特定の
ＩＯＣのチャネル番号を表示するようプリセットされた
ＩＯＣにおける手動セット可能スイッチのチャネル番号
と比較する。もしこのシステム・バス上のチャネル番号
がＩＯＣのそれと等しければ、ＣＰＵ指令フロップ４７
０はクロツク入力側で２進数零から２進数１に遷移する
信号ＤＭＹＣＭＤ一によってセットされ、データ入力側
に２進数１をクロツクする。 フロップ４７０のセット動作はＱ出力信号ＤＭＣＭＤＦ
−を２進数零にさせてＡＮＤゲート４４４を部分的に付
勢し、このゲートはＲＤＤＴシステム・バス回線上に符
号化された回答指令の発生時に完全に符勢される。ＣＰ
Ｕ指令フロップ４７川ま信号ＤＣＭＤＲ３一によりリセ
ットされるが、これはシステム・バス上のマスター・ク
リア（ＮＯＲゲート４７２を介する信号ＰＣＬＥＡＲ十
２０）が発生する時に、又は指令リンク・フロップ４４
６がセットされている場合に１次時間３時においてＲＤ
ＤＴシステム・バス回線上でリンクの終り指令（ＥＯＦ
ＬＫ）が発生する（即ち、ＣＰＵ指令システム・バス・
シーケンスを終了するりンク終り信号の発生の間、ＡＮ
Ｄゲート４７４の出力が２進数１となる）時に生ずる。
信号ＰＴＩＭ旧３十４ ０は１次時間３信号ＰＴＩＭＥ
３−３０を反転するィンバータ４７６により生じ、又信
号ＤＥＯＦＬＫ＋はリンク終り信号ＤＥＯＦＬＫ−を反
転するィンバータ４７８により生じることに注意。更に
第３９図についての説明によれば、ＩＯＣリンク・フロ
ップ４６８がリセット要求フロップ４６０の出力により
クロツクされ、この出力は又フロツプ４４６，４５０，
４５４をクロツクすることが判る。 ＩＯＣリンク・フロツプ４６８のデータ入力側に２進数
１があれば、ＩＯＣリンク・フロツプ４６８はリンク・
フロツプ４４６，４５０および４５４の１つがセットさ
れる時常にセットされる。ＩＯＣリンク・フロツブ４６
８がセットされると、そのＱ出力則ち２進数零である信
号ＤＭＹＬＮＫ一は部分的にＡＮＤゲート４５６を付勢
する。 ＡＮＤゲート４５６の他の入力は信号ＤＥＯＦＬＫ−で
あって、これはリンク終り指令がシステム・バスのＲＤ
ＤＴ回線上に符号化される時２進数零となる。このよう
に、ＡＮＤゲート４５６の出力、即ち信号ＤＭＹＥＮＤ
十は、システム・バス上にリンク終り指令が生じ、かつ
３つのりンク・フロツプ４４６，４５０，４５４の内の
１つがセットされてこれによりシステム・バス上のりン
ク指令がこのＩＯＣに指向されていることを保証する時
、常に２進数１となる。信号ＤＭＹＥＮＤ−が２進数１
であれば、ＯＲゲート４６２の出力則ち信号ＤＭＥＯＬ
Ｋ十は２進数１となる。リンク終了レジスタ４６４のＤ
Ｉ入力側の２進数１は、リンク終り指令がシステム・バ
ス上にあるバス・サイクルの１次時間３の期間において
、そのＱＩ出力側にクロックされてそこに保持される。
次のシステム・バス・サイクルの１次時間３の間、ＩＪ
ンク終了レジスタ４６４のＱＩ出力側およびＤ２入力側
で２進数１である信号ＤＥＬＫＤＩ十は、そのＱ２出力
側にクロックされてこ）で保持され、信号ＤＥＬＫＤ２
十は２進数１となる。ＤＥＬＫＤ２十が２進数１であれ
ば、ィンバータ４６６の出力である信号ＤＥＬＫＤ２一
は２進数零となり、これによりＩＯＣリンク・フロップ
４６８および他のりンク・フロツプ４４６，４５０，４
５４をリセットし、そしてＩＯＣがＣＰＵにリンクされ
た現行リンク・シーケンスを終了する。リンク・フロツ
プ４４６，４５０，４５４および４６８をリセットする
りンク終りシーケンスに加え、システム・バス上のマス
ター・クリアも又ＯＲゲート４６２に対してＰＣＬＥＡ
Ｒ＋２０を与えることによりこれ等フロップをクリアし
、これが更に２つの１次時間３の期間後これ等のフロッ
プのリセット動作を生じることになる。リンク終了レジ
スタ４６４の目的は、１システム・バス・サイクル時間
だけリンク・フロツプのリセット動作を遅延させること
である。 ィンバータ４６６の後のその出力艮０ち信号ＤＥＬＫＤ
２一は、１つの１次時間３の始めから次の１次時間２の
終り迄の完全な１システム・バス・サイクル時間だけ２
進数零の状態に止まり、それよってリンク・フロツプ４
４６，４５０，４５４，４６８がそれ等のりセット入力
側の信号ＤＥＬＫＤ２−が２進数１となる迄セットされ
得ないようにする。従つて、リンク・フロツブ４４６，
４５０，４５４および４６８は、リンク終り指令がシス
テム・バスのＲＤＤＴ回線上に符号化されたシステム・
バス・サイクルに続いて２つのシステム・バス・サイク
ルが経過する迄はセットされ得ない。このことは実施に
おいて制約とはならないが、その理由はシステム・バス
ＲＤＤＴ回線上のＣＰＵバス指令がＣＰＵファームウェ
アにより生成されて、前の指令のリンク終りの処理と、
回答指令か回答割込みか回答ＤＭＡか又は回線ＤＭＣバ
ス指令かによる未完のバス要求の回答と、の間でＣＰＵ
が１つ以上のファームウエア・ステップ（即ち、システ
ム・バス・サイクル）を実施しなければならないためで
ある。前述の如く、リンク・フロップ・クロック信号Ｄ
ＭＹＬＫＣ十はリセット要求フロツプ４６０をセットす
ることにより生成される。信号ＤＭＹＬＫＣ十が２進数
１の状態に遷移することを要求するその後のクロック信
号を生じるために、フリツプ４６０がリセットされねば
ならない。フロツプ４６０のデータ入力である信号ＤＭ
ＹＬＫＳ＋が２進数零であることを保証することにより
、後続するバス・サイクルの次の１次時間３の間フロツ
プ４６０がリセットされる。これは、システム・バスの
ＲＤＤＴ回線上に符号化されるバス指令が回答指令、回
答割込み、又は回答ＤＭＣ指令でなく、このためＯＲゲ
ート４５８の出力が２進数零であることを保証する場合
である。これは、ＣＰＵファームウエア・マイクロプロ
グラムがシステム・バス上に回答指令を生成する２つの
連続するマイクロ命令を符号化しないことを保証するこ
と、によって達成される。これはバス・シーケンス対話
に照して実施上制約とはならない。ｌｆ ＤＭＡＩＯＣ
要求およびリセット・ロジックシステム内に与えられる
１／０コントローラはＤＭＡコントローラ又はＤＭＣコ
ントローラのいずれかである。要求ロジック、要求リセ
ット・ロジックおよびリンク・ロジックに関する前の論
述はＤＭＣ Ｉ／○コントローラに基くものであったが
、このロジックは等しくＤＭＡ Ｉ／○コント。ーラの
場合にも適用できるものである。即ち、第３９図におい
ては、需要フロップ４２４、要求フロップ４２８おより
ンク・フロツプ４５４は等しくＤＭＡフロップであり得
るが、この場合指令デコーダ４４２からの回答ＤＭＡ信
号ＤＡＳＤＭＡ−はＡＮＤゲート４５２を介してリンク
・フロツプ４５４をセットするため使用されることにな
ろう。Ｊ Ｉ／○コントローラ・システム・バス要求お
よびリンク・ロジックの要約第３９図に示したロジック
の動作についてこ）で簡単にまとめてみよう。 タイミング・ロジック４００‘ま、特定のＩＯＣ内で使
用されるタイミング信号の生成、およびサイクル・イン
・タイミング信号ＢＣＹＣ川のバス上の前のＩＯＣから
の送出、およびこれを信号ＢＣＹＣＯＴとしてシステム
・バス上の次のＩＯＣに送る前に５００ナノ秒間遅延さ
せること、に主として関する。更に、このタイミング・
ロジック４００は、各システム・バス・サイクルの間２
進数１である１次時間３信号ＰＴＩＭ旧３十２０と、特
定のＩＯＣのシステム・バス・サイクル・ィン時間の１
次時間３期間だけ２進数１である信号ＤＭＹＴＭ３十を
生成する。ＤＭＡ要求ロジック（図示せず）、ＤＭＡ／
ＤＭＣ要求。ジツク４０２（第３８図）および割込み要
求ロジック４０４は、それぞれＣＰＵにＤＭＡ、ＤＭＣ
又は割込み要求を要求するため使用される。ＩＯＣの要
求フロツブ、例えばＤＭＣ要求フロツプ４２８のセット
動作はシステムにおける特定のＩＯＣのサイクル・イン
時間のみ許可され、これにより前記システム・バスＡ又
はＢ上で特定の１つのタイプの要求を２つ以上のＩＯＣ
が試みる可能性を除去するものである。システム・バス
ＡにおけるＤＭＡ、ＤＭＣおよび割込み要求回線がシス
テム・バスＢ上のものと別個のものであるため、システ
ム・バスＡ上の１つのＩＯＣは，例えば、システム・バ
スＢ上の１つのＩＯＣがＤＭＣ要求を行し、つ）ある同
じ瞬間にＤＭＣ要求を行うことができる。これは各ＩＯ
Ｃがそのサイクル・ィン時間を現在有しているためであ
る。更に、特定のあるシステム・バス上にあるＩＯＣは
、同時に割込み要求とＤＭＣ要求（又はＤＭＡ要求）を
行うことができる。その理由は、所与の時刻に所与のＩ
ＯＣ内の２つ以上の要求ロジックのセットを妨げるもの
が要求ロジック内には何もないためである。異なる要求
タイプ（即ち、ＤＭＡ、ＤＭＣ、又は割込み）間の優先
順位が、システム・バスＡとＢ間の同じタイプの競合す
る要求と同様に、ＣＰＵによって分別されることも判る
。要求ロジックのこれ以後の説明により示されることは
、特定のサイクル・ィン時間中に第１のＩＯＣがそのＤ
ＭＣ要求フロツプ４２８をリセツトし、かつ同じシステ
ム・バス上の第２のＩＯＣがもしこれが第２のＩＯＣの
サイクル・イン時間でありかつその需要ＤＭＣフロツプ
４２４がセットされているならばそのＤＭＣ要求フロツ
プ４２８をセットできることである。このことは、同じ
システム・バス上の両方のＩＯＣがシステム・バスのＲ
ＤＤＴ回線上で回答ＤＭＣ指令を受取りつ）ある場合で
さえ生じ得る。第１のＩＯＣのみがＤＭＣリンク・フロ
ツプ４５４からＤＭＣ要求フロツプ・リセット信号ＤＤ
ＭＣＣＹ十を生成するが、これは第１のＩＯＣのＤＭＣ
要求フロップ４２８のみがクロック信号ＰＴＩＭＥ３十
２０がリセット要求フロップ４６０をクロツクする時に
セットされたためである。同じシステム・バス上の第２
のＩＯＣにおけるＰＴＩＭ旧３十２０の前縁において、
ＡＮＤゲート４５２の出力である信号ＤＤＭＣＣＳ＋２
進数零となり、その結果ＯＲゲート４５８の出力である
信号ＤＭＹＬＫＳ＋が２進数零となり、その結果リセッ
ト要求フロップ４６０がクロツク信号ＰＴＩＭＥ３十２
０によってはセットされない。第２のＩＯＣのリセット
要求フロツプ４６０はセットされないため、そのＱ出力
の信号ＤＭＹＬＫＣ＋は２進数零の状態を維持し、ＤＭ
Ｃリンク・フロップ４５４はクロックされずＩＪセット
状態を維持する。ＯＲゲート４５８の第２のＩＯＣの出
力である信号ＤＭＹＬＫＳ＋は２進数零となるが、これ
は任意の時にＣＰＵがシステム・バスの回線ＲＯＤＴ上
に１つのタイプの指令のみを与え得る故にそのＯＲゲー
トの他の２入力である信号ＤＩＮＴＣＳ＋およびＤＣＭ
ＤＣＳ＋も又ＰＴＩＭＥ３十２０の前縁において２進数
零となるためである。 従って、指令デコーダ４４２の唯１つの出力のみが２進
数零となり、従ってＡＮＤゲート４４４，４４８および
４５２の唯１つの出力（もしあれば）がＰＴＩＭ旧３十
２０‘こおいて２進数１となり得る。即ち、リセット要
求フロップ４６０がセットされ、そしてもし要求フロッ
プ４７０，４３８又は４２８がセットされかつ対応する
指令（それぞれＡＳＣＭＤ、ＡＳＩＮＴ、又はＡＳＤＭ
Ｓ）がＣＰＵからシステム・バスのＲＤＤＴ回線を介し
て受取られる場合、リンク・フロツプ４４６，４５０，
４５４および４６８ クロツク信号ＤＭＹＬＫＣ＋を発
生する。特定のＩＯＣに接続されたある周辺デバイスが
通常いかなる時点でも１つの割込み要求と関連してＤＭ
Ａ（又はＤＭＣ）要求を共に行わないが、多くの周辺デ
バイスが１つの１０Ｃに接続されることは可能で、この
場合は特定のＩＯＣがある特定の時点で割込みおよびデ
ータ転送の両方を要求できるが、この場合このＩＯＣは
その要求フロツプの１つ以上をセット状態にすることに
なる。一たんあるＩＯＣがシステム・バス要求を行うと
、ＣＰＵフアームウエアはシステム・バスＲＤＤＴ回線
上の回答指令によって応答する。 要求リセットロジック４０６において示した如く、シス
テム・バス要求に対するＣＰＵの応答は２つの動作を生
じる。第１の動作は要求側のＩＯＣの要求フロツプがリ
セットされ、対応するりンク・フロツプがセットされる
ことである。このようにＤＭＣの事例について続けると
、もしシステム・バスＡ上のＩＯＣがＤＭＣ要求を行う
ならば、ＣＰＵファームウェアは両方のシステム・バス
ＡおよびＢに対するシステム・バスのＲＯＤＴ回線上の
回答ＤＭＣ指令で回答するが、システム・バスＡ上で２
進数零にセットされるコントローラ回線のＰＩＯＣＴＸ
−（この場合はＰＩＯＣＴＡ−）で応答するだけである
。このように、回答ＤＭＣ指令がシステム・バスＡとＢ
の両方に同報通信されるが、システム・バスＡ上のＩＯ
Ｃのみがシステム・バスの回線ＰＩＯＣＴＡ一によって
その指令デコーダ４４２を付勢させ、その結果システム
・バスＡ上のＩＯＣのみが回答ＤＭＣ指令に応答するこ
とができるのである。システム・バスＡ上の唯１つのＩ
ＯＣがそのＤＭＣ要求フロツプをセットさせることがで
きるため、システム・バスＡ上のこのＩＯＣのみがその
ＤＭＣリンク・フロツプ４５４をセットし、そのＤＭＣ
要求フロップ４２８をリセットする。システム・バスの
回線ＲＤＤＴ上の回答ＤＭＣ指令の同報通信およびシス
テム・バスＡの特定のＩＯＣのＤＭＣリンク・フロツプ
４５４のリセット動作が任意の１次時間３の間に生じ得
、必らずしもＤＭＣ要求側ＩＯＣのサイクル・ィン時間
中に生じる必要はないことに注意。一たん特定ＩＯＣの
リンク・フロップがセットされると、この特定のＩＯＣ
およびＣＰＵは互いにリンクされ、システム・バスのア
ドレスノデータ回線（ＢＵＳＸＯＯ十乃率ＢＵＳＸ１５
十）上のこれ以外の全ての対話が処理される特定の要求
に専用化される。このように、システム・バスＡおよび
Ｂ上では、唯１つのＩＯＣがそのリンク・フロッブ４４
６，４５０又は４５４の内の１つをセットし、これがリ
ンク終り指令がＣＰＵにより送出されこの特定のＩＯＣ
により受取られる迄セット状態を維持する。システムに
おける唯１つのＩＯＣがリンク・フロツプをセットさせ
るため、リンク終り指令は両方のシステム・バス上にＣ
ＰＵファームウェアによって同報通信され得、唯１つの
ＩＯＣがそのリンク・フロツプをリセツトすることによ
りリセツトすることになる。ＣＰＵはいかなる時点でも
リンク終り指令を同報通信でき、現在ＣＰＵ‘こリンク
されている特定のＩＯＣのサイクル・ィン時間を待機す
る必要はないことに再び留意されたい。このように、サ
イクル・イン時間の目的は、特定のシステム・バス上の
ＩＯＣ間の競合問題の除去にあること、および一たん開
始されるとＩＯＣとＣＰＵ間の対話は関与するＩＯＣの
サイクル・ィン時間とは無関係に生じ得ることが判る。
前述の如く、又第１６図乃至第１８図において示した如
く、ＤＭＣ要求、ＤＭＡ要求および割込み要求に対する
通常のシーケンスは、ＩＯＣがそのサイクル・ィン時間
中バス要求を開始し、ＣＰＵが任意の時刻に回答で応答
し、その後任意の織こＣＰＵからのりンク終り指令が後
続する。更に、前述の如く、又第１６図に示す如く、Ｃ
ＰＵは、任意の時にシステム・バスの回線ＲＤＤＴ上に
ＣＰＵ指令（ＣＰＣＭＤ）をおきかつシステム・バスの
アドレス／データ回線上に特定のＩＯＣチャネル番号を
おくことにより、ＩＯＣ動作を開始することができる。
ここで、用語「任意の時」とは、関与するＩＯＣのサイ
クル・ィン時間に無関係にＣＰＵにリンクされる別のＩ
ＯＣにより既にシステム・バスが使用状態にない期間（
即ち、ＩＯＣのリンク・フロツプがセットされない期間
）を意味する。更に、通常のバス対話シーケンスは、Ｉ
ＯＣによるバス要求の後、ＣＰＵからの回答指令が続き
、更にＣＰＵからのりンク終り指令が続くが、このシー
ケンスはマスター・クリア（信号ＰＣＬＥＡＲ）により
いかなる時でも打切ることができ、これが対応するフロ
ップをリセットし新らしいシーケンスが開始できるよう
にこのシーケンスを打切る、ものであることに注意すべ
きである。Ｋ ＣＰＵロジックの詳細 これ迄１／０コントローフ・ロジックの動作について記
述したが、次にＣＰＵロジックについて詳細に説明する
。 第４２図は第９図の制御ストアのブロック図に関連して
前に説明した制御ストア・ロジックを示し、第４３図は
第８図のＣＰＵのブロック図と関連して説明したＣＰＵ
ロジックを示す。Ｋａ 制御ストア・ロジックの詳細 次に第４２図に関して制御ストア・ロジックの動作につ
いて詳細に論述する。 システムが初期設定されると、アドレス・レジスタ１，
２４６−１およびアドレス・レジスタ２，２４６−２が
リセツトされ、これにより１０ビット・アドレス出力を
零にセットさせる。１０ビットのＲＯＳアドレスＲＡＤ
ＲＯＯ十乃至ＲＡＤＲＯ９十が零にセットされると、ロ
ケーション零力ミＲ０６１，２３８−８およびＲＯＳ２
，２３８−２から続出されて１次時間０の始めに局部レ
ジスタ２４２にロードされる。 局部レジスタ２４２に含まれる４８ビットのマイクロ命
令ファームウェア・ワードは次のＣＰＵ全体に送られる
。ＲＯＳから謙出されたこのファームウエア・ワードに
おける２つのビットはアドレス・ゼネレータ１マルチプ
レクサ（ＭＵＸ）２４８−１に対する４つの入力の内の
１つの選択を制御し、その出力のあるものはアドレス・
レジスタ１，２４６−１に再び送り戻され、その他の出
力はアドレス・ゼネレータ、２４８一２に与えられる。
アドレス・ゼネレータ２，２４８一２の出力は更にアド
レス・レジスタ２，２４６−２に送られる。アドレス・
レジスタ１および２，２４６−１および２４６−２の出
力が前のマイクロ命令ファ−ムウェア・ワードによって
決定される場合、次のマイクロ命令のアドレスがＲＯＳ
１，２３８−１およびＲＯＳ２，２３８−２に与えられ
、そして次のマイクロ命令が読出され、一次に１次時間
０の始めにおいて局部レジスタ２４２にクロックミれる
。このように、以下に述べる如きハードウェア割込みを
生じることなく、現行マイクロ命令がＲＯＳから読出さ
れるべき次のマイクロ命令を決定するのである。Ｋａィ
ＲＯＳアドレス生成ロジック 次にアドレス・レジスター，２４６−１および２，２４
６一２に関して前記の動作を更に詳細に論述する。 システムが初期化されると信号ＰＣＬＥＡＲ−が２進数
１となり、このため以下に説明するように、更に１次時
間４の始めにＰＣＰＣＬＲ十を２進数１にそしてＰＣＰ
ＣＬＲ＋を２進数零にさせる。 ＮＯＲゲート５９５の１つの入力側で信号ＰＣＰＣＬＲ
＋が２進数１であると、その出力貝０ち信号ＲＡＲＣＬ
Ｒ一は２進数零となり、これが更にアドレス・レジスタ
１，２４６−１をクリして１０ビットのＲＯＳアドレス
の最上位の６ビットの信号ＲＡＤＲＯＯ＋乃至ＲＡＤＲ
０５十を２進数零にさせる。アドレス・レジス夕２，２
４６−２のリセット（Ｒ）入力側の信号ＰＣＰＣＬＲ−
が２進教養であれば、１０ビットのＲＯＳアドレスの最
下位ビットの信号ＲＡＤＲ０６十乃至ＲＡＤＲＯ９十は
２進数零となり、これにより１０ビットのＲＯＳアドレ
スを全て零にする。付勢ＥＮ）読出し入力の信号ＫＥＮ
ＲＯＳ−が２進数零であれば、ＲＯＳ１，２３８ーーは
１０ビットのアドレスにより指定されるロケーションを
アドレス指定し、その４０ビット出力を回線ＰＲＯＳＯ
Ｏ＋乃至ＰＲＯＳ２３十およびＰＲＯＳ３２十乃至ＰＲ
ＯＳ４７十におく。付勢（ＥＮ）読出し入力の信号ＫＥ
ＮＲＯＳ−およびＰＥＮ−ＢＢＴ＋が２進数奏であれば
、ＲＣＳ２，２３８−２は１０ビット・アドレスにより
指定されるロケーションをアドレス指定してその８ビッ
ト出力を回線ＰＲＯＳ２４十ＦＭ乃至ＲＲＯＳ３１十Ｆ
Ｍにおく、ＲＯＳ１，２３８一１は４ビット×１０２４
ロケーションの１０個のＰＲＯＭからなり、ＲＳ２，２
３８−２およびブートＰＲＯＭ２４０はそれぞれ４ビッ
ト×１０２４ロケーションの２個のＰＲＯＭからなる。
これ等の４ビット×１０２４ロケーションのＰＲＯＭは
米国・カリフオルニア州サニービルのＳｉｇｌｅｔｉｃ
ｓ社により製造され本文に参考のため引用する文献「Ｓ
ｉｇｎｅｔｉｃｓ社のバィポーラおよびＭＯＳメモｌｊ
ーデータ・マニュアル」に記載されたタイプ８＄１３７
である。ＲＯＳＩおよび２から読出された４８ビットの
マイクロ命令ファームウェア・ワードは１次時間０の始
めに信号ＰＴＩＭＥＯ＋よって局部レジスタ２４２にク
ロツクされる。局部レジスタ２４２の出力である信号Ｒ
ＤＤＴＯＯ乃至ＲＤＤＴ４７十はＣＰＵ全体で使用され
て中央プロセサを制御し、これも又ィンバータ（図示せ
ず）により反転されて必要に応じ制御信号ＲＤＤＴ００
一乃至ＲＤＤＴ４７一を生じる。９図は制御ストア・ア
ドレス・ゼネレータ２４８は、第４２図のアドレス・ゼ
ネレータ１マルチプレクサ２４８一１およびアドレス・
ゼネレータ２マルチプレセサ２４８一２からなる。 ４−１マルチプレクサからなるアドレス・ゼネレータ１
マルチブレセサ２４８−１は、現行ファームウェア・ワ
ードのビット３６および３７に指定される分岐タイプに
従って、ＲＯＳ２３８から取出される次のマイクロ命令
のアドレスを決定する。 第３５Ｄ図は、もし選択（ＳＥＬ）入力ＲＤＤＴ３７十
およびＲＤＤＴ３６十が２進数零であれば、現行マイク
ロ命令において指定される分岐タイプが無条件分岐であ
り、次のマイクロ命令の１０ビットＲＯＳアドレスは１
０入力の信号ＲＤＤＴ３８＋乃至ＲＤＤＴ４７十により
指定されることを示す。もし現行マイクロ命令のビット
３６および３７が２進数０１を指定するならば、２通り
のテスト分岐が指定され、１１入力は、アドレス・レジ
スタ１，２４６ーーからの４ビットの信号ＲＡＤＲＯＯ
＋乃至ＲＡＤＲ０３十と、現行マイクロ命令からの５ビ
ット、信号ＲＤＤＴ４２乃至ＲＯＤＴ４６十とおよび分
岐オン・テスト回路網２５４（第９図参照）からの１ビ
ット、信号ＲＡＳＢＴ９十とを用いて選択される。もし
現行マイクロ命令のビット３６および３７が２進数１０
を指令するならば、アドレス・ゼネレータ１マルチプレ
クサは多重チスト分岐入力１２を選択して、現行マイク
ロ命令からの６ビットの信号ＲＤＤＴ３８十，ＲＤＤＴ
３９十およびＲＤＤＴ４４＋乃至ＲＤＤＴ４７と、およ
びメジャー分岐回路網２５６（第９図）からの４ビット
の信号ＲＡＭＢＴ２＋乃至ＲＡＭＢＴ５十とを使用する
。現行マイクロ命令のビット３６および３７がハ−ドウ
ェァ割込み戻り分岐を指指定するならば、１３入力が使
用され、１０ビット・アドレスはハードウェア割込み復
帰レジスタ２５２からの信号ＲＩＴＲＯＯ＋乃至ＲＩＴ
ＲＯ９十によって決定される。アドレス・ゼネレータ１
マルチプレクサ２４８−１の出力則ち信号ＲＡＤＭＯＯ
＋乃至ＲハＤＭＯ９」‐は、出力制御（Ｆ）入力信号Ｋ
ＥＮＲＡＭ−が２進数零を維持する限り有効である。ア
ドレス・ゼネレータ２マルチプレクサ２４８−２は、】
０ビットＲＯＳアドレスの４つの最下位ビットがアドレ
ス・ゼネレータ１マルチブレクサ２４８ーーの出力か又
はハードウェア割込みェンコーダ２５０一２から生じる
かどうかを選択するために使用される。 ハードウェア割込みが全く継続中でない場合か又は１つ
以上の割込みが継続中であるがハードウェア割込みが禁
止されている場合、信号ＰｆｌＩＮＴＬ＋が２進数零と
なり、１０入力の信号ＲＡＤＭ０６＋乃至ＲＡＤＭＯ９
十が選択される。もし１つ以上のハードウェア割込みが
未完貝０ち継続中でありかつハードウェア割込みが付勢
されている場合、信号ＰＨＩＮＴＬ＋は２進数１となり
、１１入力の２進数１とおよび信号ＰＨＩＮＴ７十乃至
ＰＨＩＮＴ９十とが選択され、１０ビットＲＯＳアドレ
スの４つの最下位ビットは継続中のハードウェア割込み
の符号化によって決定される。アドレス・ゼネレータ２
マルチプレクサ２４８一２の出力である信号ＲＡＤＮ０
６＋乃至ＲＡＤＮＯ９十は、１次時間２の始め則ち信号
ＰＴＩＭＥ２十が２進教養から２進数１の状態へ遷移す
る時にアドレス・レジスタ２，２４６−２にクロツクさ
れる。 同様に、アドレス・レジスタ１，２４６一１は、アドレ
ス・ゼネレータ１マルチプレクサ２４８−１の出力によ
り決定される如き１０ビットＲＯＳアドレスの６番目の
最上位ビットを含む。１次時間２の始めにアドレス・レ
ジス夕１および２にクロツクされた１０ビットのＲＯＳ
アドレスは、次にＲＯＳＩおよびＲＯＳ２をアドレス指
定するのに使用されて４８ビットのファームウェア・ワ
ードを論出し、このファームウェア・ワードは次に１次
時間０の始めに局部レジス夕２４２にクロックされる。 このように現行マイクロ命令は、ハードウェア割込み又
はソフトウェア割込みの発生時に説出されるべき次のマ
イクロ命令のアドレスを決定する。Ｋａロ ハードウェ
ア割込みロジック 更に第４２図において、ハードウェア割込みおよびソフ
トウェア割込みの取扱いについて詳細に説明する。 各ＣＰＵサイクル間１次時間４の終りに１度割込み要求
レジスタ２５０一１が信号ＰＴ１八４Ｅ４一によってク
ロックされる。割込み要求レジス夕２５０−１のデータ
入力は、それぞれ、割込み要求システム・バスＢ（信号
ＰＩＮＴＲ２−）、割込み要求システム・バスＡ（信号
ＰＩＮＴＲＩ−）、ＤＭＣデータ要求システム・バスＢ
（信号ＰＤＭＣＲ２一）、ＤＭＣデータ要求システム・
バスＡ（信ＰＤＭＣＲＩ−）、ＤＭＡデータ要求システ
ム・バスＡ（信号ＰＤＭＡＲ１−）、ＤＭＡデータ要求
システム・バスＢ（信号ＰＤＭＡＲ２一）、主メモリー
・リフレツシュ時間切れ（信号ＰＨＭ股ＦＬ−）および
主メモリー読出しサイクル（信号ＰＭＲＣＹＣ−）に接
続される。 割込み要求レジスタ２５０ーーのＤＭＡおよびＤＭＣの
データ要求および主メモリー・リフレッシュ時間切れの
出力信号はハードウェア割込みェンコーダ２５０−２の
入力側に接続される。パリティ・ェフー・フロップ５８
６の出力である信号ＰＨＭ円ＥＲ−および不在メモリー
・フロツプ５９２の信号ＰＨＮＤＸＭ−も又入力として
ハードウェア割込みェンコーダ２５０−２へ接続される
。 ハードウェア割込みェンコーダ２５０一２は前記Ｔｅｘ
ａｓｌｎｓｔｒｕｍｅｎは社製のタイプＳＮ７４１４８
の８回線−３回線優先順位ェンコーダである。ハードウ
ェア割込みェンコーダ２５０一２は、付勢（ＥＮ）出力
信号が２進数零である時常に、８入力回線を３つの出力
回線の信号ＰＨＩＮＴ７十乃至ＰＨＩＮＴ９十に符号化
する。ハードウェア・ェンコーダ２５０−２の１出力の
信号ＰＨＩＮＴＰ＋はその８入力の１つが２進数零であ
る時常に２進数１となり、ハードウェア割込みが禾完即
ち継続中であることを表示する。もしハードウェア割込
みが継続中であれば、ハードウェア割込みェンコーダ２
５０−２の付勢（１）出力の信号ＰＨＩＮＴＰ十は２進
数１であり、ＡＮＤゲート５９１を部分的に付勢する。 もし現行ファームウェア・ワードのビット３５が２進数
１であってハードウェア割込みを付勢するならば（第３
５Ｃ図参照）、信号ＲＤＤＴ３５十が２進数１となって
ＡＮＤゲート５９１を完全に付勢し、出力信号ＰＨＩＮ
ＴＬ＋を２進数１にする。信‐号ＰＨＩＮＴＬ＋が２進
数１でＡＮＤゲート５９３を部分的に付勢するならば、
１次時間２の始めに信号ＰＴＩＭＥ２十が２進数１にな
りＡＮＤゲート５９３を完全に付勢し、その出力の信号
ＰＨＩＮＴＣ−を２進数１にする。ト１０Ｒゲート５９
５の１つの入力が２進数１であれば、その出力の信号Ｒ
ＡＲＣＬＲ−が２進教養となってアドレス・レジスタ１
，２４６−１をリセットし、これにより１０ビットのＲ
ＯＳアドレスの最上位６ビットを零にクリアする。ＡＮ
Ｄゲート５９ １の出力である信号ＰＨＩＮＴＬ十が２
進数１であれば、アドレス・ゼネレータ２マルチプレク
サ２４８一２は１１入力を選択して、ハードウェア割込
みェンコーダ２５０一２の入力側の未完の最高優先順位
割込みの入力番号と対応するアドレスを１０ビットのＲ
ＯＳアドレスの最下位の３ビットに符号化する。１０ビ
ットのＲＯＳアドレスの最下位の４番目のビットがアド
レス・ゼネレータ２マルチプレクサ２４８−２の入力１
１のビット零に現われる２進数１により２進数１に等し
くセットされるとき、もしハードウェア割込みが未完で
ありかつハードウェア割込みが付勢されているならば、
アドレス・レジスタ１およびアドレス・レジス夕２の合
成出力が８乃至１５の範囲内で１０ビットのＲＯＳアド
レスなることが判る。 このように、もしハードウェア割込みが未完でありかつ
ハードウェア割込みが付勢されるとき、ハードウェア割
込みェンコーダ２５０一２の出力は、アドレス・レジス
ター，２４６−１をクリヤし、かつアドレス・ゼネレー
タ２マルチプレクサ２４８−２およびアドレス・レジス
タ２，２４６−２を介してハードウェア割込みの符号化
された優先順位を選択することによって、１０ビットの
ＲＯＳアドレスの最上位の６ビットをクリアすることが
判る。 この機構の使用により、特定の未完のハードウェア割込
みを取扱うよう符号化されたマイクロルーチンに対する
１０ビットのＲＯＳアドレスが生成され、マイクロルー
チンが実行される。ハードウェア割込みマイクロルーチ
ンを呼出す前に次のマイクロ命令の１０ビットのＲＯＳ
アドレスを保管するのがハードウェア割込み復帰レジス
タ２５２の機能である。 このように、ハードウェア割込みマイクｏルーチンが呼
出される時常に、ＡＮＤゲート５９３の出力の信号ＰＨ
ＩＮＴＣ十が２進数零から２進数１の状態に遷移してハ
ードウェア割込み復帰レジスタ２５２をクロックし、こ
れにより次にＲＯＳから使用されるマイクロ命令がどれ
かについての１０ビットのＲＯＳアドレスを保管する。
信号ＰＨＩＮＴＣ＋がハードウェア割込み毎に唯１度２
進数零から２進数１へ遷移するため、従ってハードウェ
ア割込みマイクロルーチンの始めにのみハードウェア割
込み復帰レジスタ２５２は、マイクロ命令の１０ビット
のＲＯＳアドレスの内容を保持することになり、このマ
イクロ命令は、もしこのハードウェア割込みと関連する
マイクロルーチンの処理の期間を通じて１回のハードウ
ェア割込みもなかったならば、ＲＯＳから読出されるこ
とになっていたものである。ハ−ドウェア割込みマイク
ロルーチンの処理の間はハードウェア割込みが禁止され
る（即ち、ハードウェア割込みは入れ子にはならない）
ことが判る。ハードウェア割込みを処理するためのマイ
クロルーチンの最後の命令は、このファームウェア・ワ
ードのビット３６および３７におけるハードウェア割込
み復帰分岐を符号化して、信号ＲＤＤＴ３６十およびＲ
ＤＤＴ３７十を２進数１にさせることによりアドレス・
ゼネレータ１マルチプレクサ２４８ーーの１３入力を選
択し、これによって次のマイクロ命令の１０ビットのＲ
ＯＳアドレスをハードウェア割込み復帰レジスタ２５２
から取出させ、これが第３４図に関して前に述べたハー
ドウェア割込みの発生の直前にアドレス・ゼネレータ１
マルチプレクサ２４８一１によって発生された１０ビッ
ト・アドレス、によりアドレス指定されたマイクロ命令
ファームウェア・ワードへ制御を有効に戻す。第４２図
の説明は、現行マイクロ命令の実行中に次のマイクロ命
令のアドレスが生成されることを示す。このように、も
し現行マイクロ命令の始め（１次時間２の前）にハード
ウェア割込みェンコーダ２５０−２の入力の１つのハー
ドウェア割込み信号が２進数０であり、かつハードウェ
ア割込みが現行マイクロ命令（ビット３５が２進数１の
信号ＲＯＤＴ３５十）において付勢される場合、取出さ
れる次のマイクロ命令は継続中の最高優先順位の割込み
をサービスするためのマイクロルーチンの最初のマイク
ロ命令となる。もし割込みが現行マイクロ命令により禁
止される（ビット３５が２進数零）ならば、現行マイク
ロ命令の終りではハードウェア割込みが生ぜず、現行マ
イクロ命令のＲＯＳアドレス指定フィールド‘こよりア
ドレス指定されるマイクロ命令が次のマイクロ命令とな
る。マイクロ命令ビット３５が現行マイクロ命令の終り
に何か生じるかを制御するため、ハードウェア割込みサ
ービス・マイクロルーチンはマイクロプログラムされて
、その結果マイクロルーチンの最終マイクロ命令の間ハ
ードウェア割込みが付勢され、そしてＲＯＳアドレス指
定フィールド（第３５Ｄ図参照）は、次のマイクロ命令
のアドレスがハードウェア割込み復帰レジスタ２５２か
ら取出されるべきことを指定し、このレジスタは制御を
割込みされた元のマイクロプログラムに戻す（もしハー
ドウェア割込みが未完でなければ）。 もしハードウェア割込みが最初のハードウェア割込みサ
ービスのマイクロルーチンの最終マイクロ命令の間継続
中であれば、アドレス・ゼネレータ１マルチプレクサ２
４８−１は１３入力を選択し（即ち、ハードウェア割込
み復帰レジスタ２５２に記憶されたアドレス）、そのＱ
出力（信号ＲＡＤＭＯＯ十乃至ＲＡＤＭＯ９十を１３入
力に等しくさせる。アドレス・ゼネレータ１マルチプレ
クサ２４８一１の出力は次に、信号ＰＨＩＮＴＣ＋が２
進数零から２進数１に遷移するとき１次時間２において
ハードウェア割込み復帰レジスタ２５２において復元さ
れる。更に、アドレス・ゼネレータ２マルチプレクサ２
４８−２はその１１入力の第２のハードウェア割込みア
ドレスを選択し、１次時間２においてアドレス・レジス
タ１，２４６一１が信号ＲＡＲＣＬＲ−によりクリアさ
れ、アドレス・レジスタ２，２４６一２が第２のハード
ウェア割込みアドレスにセットされる。このように、第
１のハードウェア割込みサービス・マイクロルーチンの
最終マイクロ命令である現行マイクロ命令の１次時間２
において、アドレス・レジスタ１，２４６−１と２，２
４６−２に含まれるアドレスは第２のハードウェア割込
みサービス・マイクロルーチンの第１のマイクロ命令の
アドレスとなる。第２４図についての以降の説明によれ
ば、第２のハードウェア割込みサービス・マイクロルー
チンの終りに継続中のハードウェア割込みがなければ制
御はマイクロ命令に戻され、そのアドレスはハードウェ
ア割込み復帰レジスタ２５２に記憶され、こうして第１
のハ−ドウェア割込みにより割込みされた時点における
元のマイクロプログラムに制御を戻すことが明らかにな
る。このように、バック・ッウ・バック（即ち連続した
）ハードウェア割込みが、第１と第２のハードウェア割
込みサービス・マイクロ・ルーチン間で割込みを受けた
元のマイクロプログラムに戻ることなくサービスされる
ことが判る。システム・バスＡ又はＢにおけるＤＭＡデ
ータ要求又はＤＭＡデータ要求がいかにしてＲＯＳロケ
ーション１２乃至１５に対するハードウェア割込みを生
じかつ関連するハードウェア割込みマイクロルーチンを
呼出すかについて説明したが、第４２図の他のハードウ
ェア割込みロジックについては以下に説明する。 Ｋａロｉ 主メモリーリフレツシュ時間切れロジツクフ
ロツプ５７２および５７４は主メモリー・リフレツシュ
信号ＲＨＭＲＦＬ−が８乃至１５マイクロ秒に生成され
ることを保証するため使用される。 第１４図に関して前に説明したように、クロック信号Ｂ
ＣＮＴＬ８十は４マイクロ秒毎に２進数零から２進数１
へ遷移し、これによりフロップ６７２および５７４をク
ロックする。８マイクｏ秒リフレッシュ・フロップ５７
２が４マイクロ秒毎にクロツクされると、その出力の信
号ＰＭＲＦＰＭ＋が４マイクロ秒間２進数零となり、こ
れに続いて次の４マイクロ秒間２進数１となって、これ
により８マイクロ秒の１サイクルを完了する。 １６マイクロ秒リフレッシュ・フロツプ５７４のデータ
（Ｄ）入力に８マイクロ秒リフレッシュ・フロツプ５７
２の出力である信号ＰＭＲＦＴＭ＋を継続接続すること
により、フロツプ５７４の出力である信号ＰＨＭＲＦＬ
−は８マイクロ秒間２進数零となり、これに続いて８マ
イクロ秒間２進数１となって１６マイクロ秒で１サイク
ルを完了する。 １６マイクロ秒リフレツシュ・フロツプ５７４の出力が
２進数零である時、割込み要求レジスタ２５０−１の出
力信号ＰＨＭＲＦＨ−が２進数零となり、２進数１０１
をハードウェア割込みェンコーダ２５０一２の出力回線
ＰＨＩＮＴ７＋乃至ＰＨＩＮＴ９十に符号化させ、これ
が更にハードウェア割込みが付勢される時アドレス・ゼ
ネレー夕２マルチプレクサ２４８−２を、主メモリー・
リフレッシュ時間切れマイクロルーチンを開始するＲＯ
Ｓロケーション１川こ分岐させる。 再びフロップ５７２および５７４について考察すれば、
ＮＯＲゲート５ ８ ０の出力の信号ＰＭＦＲＳＨ−が
２進数零である時両フロツプがリセットされることが判
る。 もしファームウェア・ワードのビット３２乃至３４が２
進数００１に等しくなるようセットされこれが信号ＲＯ
ＤＴ３２十およびＲＤＤＴ３３十を２進数零にそして信
号ＲＤＤＴ３４十を２進数１にさせるならば、副指令デ
コーダ２４４−２（第４３図参照）からの信号ＰＭＲＦ
ＳＨ−は２進数１にセットされる。 信号ＰＭＲＦＳＨ−はィンバータ５７６によって反転さ
れ、入力が２進数零である時は常に信号ＰＭＲＦＳＨ十
を２進数１にさせる。 信号ＰＭＲＦＳＨ十がＮＯＲゲート５８０の入力側で２
進数１である時、その出力である信号ＰＭＦＲＳＨ−は
２進数零となって８マイクロ秒フロップ５７２および１
６マイクロ秒リフレツシュ・フロツプ５７４をそのリセ
ット（Ｒ）入力を介してリセットする。主メモリー・リ
フレッシュ信号ＰＭＦＲＳＨ−も又システム・バスＢを
介して主メモリーに対し転送される。代わりとして、信
号ＫＥＦＲＳＨ−が２進数隻であってィンバ−夕５７８
を介して反転されて信号ＫＥＦＲＳＨ−をＮＯＲゲート
５８０の第２入力側で２進数１にさせる時常に、信号Ｐ
ＭＦＲＳＨ−は２進数零となる。フロツプ５７２および
５７４のハードウエア割込みロジックとの相互作用につ
いて検査することにより、１６マイクロ秒リフレッシュ
・フロップ５７４の出力である信号ＰＨＭＲＦＬ−がメ
モリー・リフレツシュ信号ＰＭ『ＲＳＨ−がシステム・
バスＢを介して主メモリーに対して送られた後８マイク
ロ秒時に２進教養となることが判る。 リフレツシュ割込み信号ＰＨＭＲＦＬ一は、８マイクロ
秒間又は引き続くメモリー・リフレッシュ信号によりク
リアされる（ＰＭ『ＲＳＨ−は２進数零となる）迄、２
進数零の状態を維持する。２進数零である信号ＰＨＭＲ
ＦＬ−は信号ＰＨＭ旧ＦＨ−を２進数零にさせ、もしハ
ードウェア割込みが許可されると、ファームウェアをマ
イクロル−チンに分岐させ、このマイクロルーチンは更
にメモリー・リフレツシュ信号ＰＭＦＲＳＨ−をシステ
ム・バスＢを介して主メモリーに送出する。 １６マイクロ秒フロップ５７４の出力である信号ＰＨＭ
ＲＦＬ−は前のメモリー・リフレツシュの後８マイクロ
秒時に２進数零となるため、１５マイクロ秒の適正なＭ
ＯＳメモリー・リフレッシュ速度を維持して主メモリー
情報を脱落しないようにするために、ハードウェア割込
みが７マイクロ秒より長期間禁止されないようにＣＰＵ
ファームウェアを符号化することが重要である。 もしＣＰＵファームウェアがハードウェア割込みを禁止
していないならば、第１のメモリー・リフレツシュが８
マイクロ秒の終りに生じてＣＰＵファームウェアは主メ
モリー・リフレッシュ・マイクロルーチンに分岐させ、
これが更にリフレッシュ指令を信号刊４ＦＲＳＨ−を介
してシステム・バスＢ上の主メモリーに送出させ、この
信号が更にリフレツシュ・フロツプ５７２および５７４
をリセットして第２の主メモリー・リフレッシュ割込み
を更に８マイクロ秒後に送出させる。 主メモリー・リフレッシュ指令も又ソフトウェア命令の
処理内で符号化されるため、主メモリーが次の２つのＣ
ＰＵサイクルの間使用されないことをＣＰＵマイクロプ
ログラムが決定する時は常に、主メモリー・リフレッシ
ュ時間の満了によって全てのＩＪフレッシュ信号が生成
されるとは限らない（即ち、フロツプ５７２および５７
４）。リフレツシュ・フロツプ５７２および５７４の目
的は、最小限リフレッシュ信号が１５マイクロ秒毎に１
回主メモリーに送出されることを保証することであるが
、実際にはＣＰＵファームウェアが符号化されてそれに
より、ソフトウェア命令の処理中にもし主メモリーが次
のＸＰＵ期間使用されないことが判る場合リフレッシュ
指令がＣＰＵファームウェア・マイクロ命令内で符号化
されて１５マイクロ秒毎に１回以上瀕繁に主メモリー・
リフレッシュ信号を生成するようにする。Ｋａ。 ｉｉ 主メモリーのパリティ・ェフー・ロジツク各主メ
モリ一読出し操作中、メモリーはメモリーから読出され
る１６ビット・ワード当り２パリティ・ビット（８ビッ
ト・バイト当り１パリティ・ビット）を生成して、この
生成したパリティをメモリーから読出されたものと比較
する。もし生成されたパリティ・ビットがメモリーから
読出されたパリティ・ビットと合致しなければ、主メモ
リーはシステム・バスＢを介して回線ＭＥＭＰＥＲ−上
をＣＰＵに対して送出されるパリティ・ェフー信号を生
成する。更に第４２図において、主メモリーにより検出
されたパリティ・エラーの発生はパリティ・ヱフー・フ
ロップ５８６のセット動作を生じ、これが更にハードウ
ェア割込みをもたらす。 もし主メモリーがメモリ一読出し操作時にパリティ・ェ
フーを検出すらならば、主メモリーは信号ＭＥＭＰＥＳ
−をシステム・バスＢ上で２進数零にセットする。信号
ＰＥＭＰＥＲ−が２進数零のとき、ィンバータ５９６の
出力である信号ＰＭＭＰＡＲ＋は２進数１となり、信号
ＰＭＭ円ＡＲ＋はィンバー夕５９８により反転されてシ
ステム・バスＡに対し信号刊４＾ＷＡＲ−として送られ
る。もしＤＭＡデータ要求に応答してメモリー読出しか
行われたならば、パリティ・エラー信号即ちシステム・
バスＡ上の信号ＰＭＭＰＡＲ−およびシステム・バスＢ
上の信号ＭＥＭＰＥＲ−は要求側のＤＭＡＩＯＣの状態
レジス外こストローブされ、その結果１／０転送の状態
が要求される時このエラーがソフトウェア・プログラム
に通知され得る。パリティ・エフー・フロツプ５８６の
データ（Ｄ）入力側の主メモリー・パリティ・エラー信
号ＰＭＭ円ＡＲ十は、クロツク信号ＰＡＲＦＭＤ−が２
進数零から２進数１へ遷移する時クロツクされる。 パリテイ・エフー・フロツプ５８６のデータ入力側の２
進数１のクロック動作は２進数零となる出力信号ＰＨＭ
ＰＥＲ−を生じ、ハードウェア割込みが付勢されている
時ハードウェア割込みを惹起する。ＮＡＮＤゲート５８
２の出力であるクロツク信号ＰＡＲＦＭＤ−は、もし信
号ＰＢＳＦＭＤ−が２進数零であれば信号ＰＴＩＭ旧４
十が２進数１になる１次時間４の始めにおいて、２進数
零から２進数１の状態に遷移する。信号Ｐ既ＦＭＤ−は
第１９図において示す如く２サイクルの主メモリ一読出
し操作の第２のサイクルの間２進数零である。信号ＰＢ
ＳＦＭＤ−は、データが主メモリーからシステム・バス
Ｂ上に読出されることを付勢するよう主メモリーにより
用いられる。パリティ・ヱフー・フロップ５８６はセッ
ト状態を維持し、これによりハードウェア割込みを要求
し続け、これはＣＰＵ初期化信号がＮＯＲゲート５８４
の１入力側の信号ＰＣＰＣＬＲ−を２進数零にさせてそ
の出力の信号ＰＡＲＣＬＲ−を２進数零にさせることに
よりフロツプ５８６をリセットすることによりクリアさ
れる迄続ける。 代わりとして、パリティ・エラーフロップ５８６は後続
の主メモリ一読出し操作によってリセットされる。Ｋａ
ロｉｉｉ 不在メモリー検出ロジック前述の如く、シス
テム内のＣＰＵは、各主メモリー・アドレスが主メモリ
ーに与えられるときのこのアドレスを監視して、アドレ
ス指定されたロケーションがシステム・バスＢに接続さ
れた主メモリー・ボードの１つに物理的に存在するかど
うかを決定する。 更に第４２図によれば、システムが動作に入る前に、主
メモリーに物理的に存在する最終ロケーションのアドレ
スが、１６ビット・アドレスの最上位の５ビットを２進
符号化することによりメモリー・サイズ・スイッチ５８
８にセットされる。メモリー・コンパレータ５９０は前
記Ｔｅｘａｓ Ｉｎｓｔｒｕｍｅｎｔｓ社製のタイプＳ
Ｎ７４Ｓ８５であり、最終メモリー・ロケーションのア
ドレスの最上位の５ビットを内部バス２６０からのアド
レスの最上位の５ビット（信号ＰＢＵＳＯＯ＋乃至ＰＢ
ＵＳ０４十）と比較し、もしバス上のアドレスがシステ
ム内に物理的に存在する最終ロケーションのアドレスを
越えるならば出力信号ＰＢＵＳＬＧ十を２進数１にセッ
トする。内部バス２６０の内容とメモリーに物理的に存
在する最終ロケーションのアドレスとの比較は連続的に
行われるが、この比較の出力である信号ＰＢＵＳＬＧ＋
はクロック信号ＰＭＥＭＧＯ＋の２進数零から２進数１
の状態への遷移によってのみ不在メモリー・フロツプ５
９２へクロツクされる。ハードウェア・ワード・ビット
２３が２進数１である時（第３５Ｃ図参照）、クロック
信号ＰＭＥＭＧＯ＋は１次時間３の始め（第１６図参照
）において２進数零から２進数１の状態へ遷移する。 信号ＰＭＥＭＧＯ十が２進数１であれば、内部バス２６
０の内容は主メモリー内の１つのロケーションのアドレ
スとなり、従って不在メモリー・フロツプ５９２のデー
タ（Ｄ）入力はアドレス指定されたロケーションが主メ
モリー内に物理的に存在するかどうかを反映する。もし
アドレス指定されたロケーションが主メモリー内に物理
的に存在しなければ、信号ＰＢＵＳＬＧ＋は２進数１と
なって不在メモリ−・フロツプ５９２にクロツクされ、
そのＱ出力である信号ＰＨＮＤＸＭ十を２進数１に「又
そのＱ出力である信号ＰＨＮＤＸＭ−を２進数零にする
。信号ＰＨＮＤＸＭ＋２進数１へのセットはＮＡＮＤゲ
ート５９４の出力である信号Ｍ旧Ｍ円ＥＲ−を、ィンバ
ータ５９６と５９８を介して信号ＰＭＭＰＡＲ−と同じ
ように２進数零にさせる。従って、不在メモリー・ロケ
ーションをアドレス指定する試みを検出すると、その結
果メモリ−・パリティ・エラー信号ｈ伍Ｍ円ＥＲ−およ
び信号ＰＭＭＰＡＲ−が２進数零となり、これにより不
在メモリー・ロケーションがアドレス指定されているこ
とをシステム・バスＡおよびＢ上で１／０コントローラ
に通知する。メモリー・アクセスを行う１／０コントロ
ーラは、これ等のエラー回線の状態をソフトウェアに対
し後で通知するため、その状態レジスタにこれ等エラー
回線の状態を保管する。不在メモリ−・フロップ５９２
のセットは、ハードウェア割込みェンコーダ２５０−２
の最高優先順位の入力において信号ＰＨＮＤＸＭ−を２
進数隻にさせ、これは割込みが許可される時不在メモリ
ー・ハードウェア割込みを生じさせる。 不在メモリー・ハードウェア割込みの処理はＣＰＵファ
ームウェアをＲＯＳロケーション８に分岐させてハ−ド
ウェア割込みを処理させる。不在メモリー・マイクロル
ーチンは引き続く不在メモリー．エラーが生じないこと
を保証するため主メモリー・アドレス零を用いてメモリ
ー・リフレツシュ操作を行、これが更に信号ＰＢＵＳＬ
Ｇ十を２進数零にさせることにより不在メモリー・フロ
ップ５９２をリセットし、継続中の不在メモリー・ハー
ドウェア割込みをクリアする。不在メモリー・検出ロジ
ックについての説明を終る前に、不在メモリー・ロケー
ションへのアクセスの試みの検出の結果、不在メモリー
・フロツプ５９２のセットとおよびインバータ５９６の
出力である信号ＰＭＭＰＡＲ＋を介するパリティ・ェフ
ー・フロツプ５８９のセットを生じることに留意すべき
である。 不在メモリー・フロップ５９２のセットも又パリティ・
ェフー・フロツプ５８６のセットを生じるが、唯１つの
ハードウェア割込みが処理されることになり、これは次
に高い優先順位であるメモリー・パリティ・エラー割込
みよりも高い優先順位である不在メモリー・ハードウェ
ア割込みである。このハードウェア割込み優先順位はハ
ードウエア割込みェンコーダ２５０一２への入力を検査
することによって知り得る。不在メモリー・ハードウェ
ア割込みマイクロルーチンにおいて行われる主メモリー
・リフレツシュ操作が不在メモリー・フロツプ５９２と
パリティ・ェフー・フロップ５８６の相方をクリアする
ために、メモリー・／ぐリテイ・エラーのハードウエア
割込みは生じない。従って、不在メモリー・ハードウェ
ア割込みマイクロルーチンからの復帰時に、信号ＰＨＭ
ＰＥＲ−は２進数１となってメモリー・パリティ・ハー
ドウェア割込みは継続中とならない。もしＤＭＡ又はＤ
ＭＣデータ転送の間不在メモリー・アドレス又はメモリ
ー・パリティ・エラーが検出されるならば、メモリーＧ
Ｏ信号が主メモリーに送られるサイクル（第１９図参照
）に続くＣＰＵサイクル（第２サイクル）の間、信号Ｐ
ＴＩＯＧＯ−が２進数零にセットされる。 ２進数零への信号ＰＴＩＯＧＯ−のセットによりＮＯＲ
ゲ−ト５８４の出力である信号ＰＡＲＣＬＲ−を２進数
零にさせ、その結果、ハードウェア割込みＣＰＵファー
ムウェアによって付勢される前に不在メモリー・フロツ
プ５９２とパリテイ・エフー・フロップ５８６のリセッ
トを生じ、これにより関連するハードウェア割込みを阻
止する。 このフロップ５９２と５８６のリセットは、１／０コン
トローラとの間のデータの転入出と関連する潜在的なハ
ードウェア割込みがＣＰＵファームウェア・フローに割
込むのをマスクする。これは又、不在メモリー・アドレ
ス又はメモリー・パリティ・ェフーのハードウェア割込
みのいずれかの発生がソフトウェア命令の実行過程の間
ＣＰＵファームウェアにより行われるメモリー・アクセ
スによるものであり、これも又ＣＰＵファームウェアに
より行われるＤＭＡ又はＤＭＣデータ転送によるもので
はないこと、を保証する。ＣＰＵが不在メモリー・ロケ
ーションをアクセスする試みを検出する時、メモリー・
エラー回線ＰＭＭｍＡＲ一およびＭＥＭＰＥＲ−がセッ
トされるが、データをメモリーに書込むＤＭＣデータ転
送の場合にはメモリー・エラー回線のセットはＤＭＣ
Ｉ／○コントローラがそのエラー回線の探索を停止した
のみ後でのみ生じる。 第２１Ａ図によれば、もしエラーが生じる場合、リンク
終り（ＥＯＦＬＫ）指令がＣＰＵおよびＩＯＣリンクを
終了した後でのみ、メモリー・エラー回線がセットされ
ることが判る。ＩＯＣがＣＰＵに対しリンクされる時だ
けＩＯＣはエラー回線を監視して、それによりどんなェ
ラ−信号もそのＩＯＣに対して指向されることを保証し
、従って入力データ転送サイクルの間不在メモリー・エ
ラーがＤＭＡＩＯＣには見えなし、。不在メモリー・エ
ラーが検出不能とならないことを確保するため、転送さ
れるべきブロックの上限（最上位アドレス）は、ＤＭＣ
データ転送が開始される前の１０ＬＤソフトウェア命令
の実行中に検査される（第２９図およびその説明参図）
。 この特別な検査はＤＭＣ入力（メモリーへの書込み）操
作のために実施されることが必要であるだけである。更
に、メモリー書込み操作の間、メモリー・エラー回線が
不在メモリー・エラーに対してセットされるだけであり
、メモリーに書込まれる時パリティ検査は行われないこ
とを注意。ＤＭＣ出力操作とおよびＤＭＡの入力および
出力の操作とのため、メモリー・エラー回線はリンク終
り以前にセットされるが、ＩＯＣは依然としてメモリー
・エラー回線を監視し、その結果特別な検査はこれ等の
場合必要でない。Ｋａハ ソフトウェア割込みロジック ソフトウェア割込みの処理については、第３４図に関し
て既に述べた。 再び第４２図に関して、ソフトウェア割込みロジックに
ついて詳細に説明する。ソフトウェア割込みェンコーダ
２５７一１はＴｅｘａｓｌｎｓｔｒｍｍｅｎｔｓ社製の
タイプＳＮ７４１４８である。最上高から最低の優先順
位のソフトウェア割込みに向って、ソフトウェア割込み
ェンコーダ２５７−１の入力は連続するソフトウェア割
込み条件の状態に基いて２進数零となる。もしレジスタ
のオーバーフローが検出されると信号ＰＦＩＴＲＰ−が
２進数零となり、対応するビットはマスク（ＭＩ）レジ
スタにセットされる（第４図参照）。もし切迫した電源
故障が検出されるならば、信号ＰＦＡＩＬＦ−２進数零
となる。もしシステム・バスＡ上の１／０コントローラ
が割込み要求を行なっているならば信号ＰＦＩＮＴＩ一
は２進数零となり、又もしシステム・バスＢ上の１／０
コントローラが割込み要求を行なっているならば信号Ｐ
ＦＩＮＴ２一は２進数零となる。もしタイマーが切れれ
ば、信号ＰＦＩＴＫＬ−は２進数零となる。ソフトウェ
ア割込みヱンコーダ２５７−１の入力はその３出力であ
る信号ＰＦＩＮＴ３＋乃至ＰＦＩＮＴ５十に２進符号化
される。もしいずれかの入力が２進数零であって１つ以
上のソフトウェア割込みが未完であることを表示するな
らば、ソフトウェア割込みェンコーダ２５７−１の付勢
（１）出力信号ＰＦＩＮＴＰ一は２進数零となる。ソフ
トウェア割込みェンコーダ２５７−１の４つの出力信号
はメジャー分岐マルチプレクサ２５６−１への１３入力
の４つの入力信号に接続され、マルチプレクサ選択信号
ＲＤＤＴ４１＋乃至ＲＤＤＴ４３十が２進数０１１と等
しい（第３５Ｄ図参照）時、その４つの出力である信号
ＲＡＭＢＴ２＋乃至ＲＡＭＢＴ５十にゲートされる。メ
ジャー分岐マルチプレクサ２５６ーーのこれ等の４出力
信号は更にアドレス・ゼネレー夕１マルチプレクサ２４
８−１の１２入力側への１０入力の内の４つに連続され
、これによりファームウェア・マイク。命令内の適当な
多重テスト分岐を指定することにより未完のソフトウェ
ア割込みの存在についてＣＰＵファームウェアがテスト
を行うことを可能にする。第３４図の説明から判るよう
に、ＣＰＵファームウェアを符号化して、未完のソフト
ウェア割込みの存在を各ソフトウェア命令の実行の始め
にテストし、これにより特定のソフトウェア割込みを吸
扱うよう符号化されたマイクロルーチンへＣＰＵファー
ムウェアが分岐することを可能にする。Ｋａニ ブート
ＰＲＯＭロジック第１６図に関してシステムの始動およ
び初期化シーケンスの説明において既に述べたように、
本システムは、ブートＰＲＯ肌こ記憶されたソフトウェ
アプログラムを読出しそしてこれを主メモリーからの実
行のための主メモリーにロードする能力を有する。 次に第４２図によれば、４８ビットのＣＰＵファームウ
ェア・マイクロ命令ワードの内の８ビットが複数の並列
のＰＲＯＭメモリー内に含まれることが判る。詳細には
、４８ビットのマイクロ命令ワードの内のビット２４乃
至３１はブートＰＲＯＭ２４０か又はＲＯＳ２，２３８
−２のいずれかから謙出すことができる。前述の如く、
ＲＯＳ２，２３８−２が２進数零である両方の信号ＫＥ
ＮＲＯＳ−およびＰＥＮＢＢＴ十によって付勢される時
、これ等の８ビットが通常Ｒ０６２，２３８一２から読
出される。代わりとしては又、システムの始動の間、ィ
ンバータ５８９の入力である信号ＰＥＮＢＢＴ−が、フ
ァームウェア・ワードのビット２４乃至２７にて２進数
００１０をかつビット３２に２進数零を符号化すること
によって、２進数零にセットされる（第３５Ｃ図および
３７Ｆ図参照）。マイクロ命令ワード・ビット２４乃至
２７、およびビット３２は、反転された付勢入力側のク
ロック信号ＰＴＩＭ旧○十により付勢されるデコーダに
よって復号される。従って、信号ＰＥＮＢＢＴ−は１次
時間１の始めから１次時間４の終り迄２進数零となる。 もしファームウェア・マイクロ命令がブートＰＲＯＭが
読出されるべきことを表示すれば、２進数零である信号
ＰＥＮＤＢＴ−はブートＰＲＯＭ２４０を部分的に付勢
し、もしクリア操作が進行中でなければ、信号ＰＣＰＣ
ＬＲ十も又２進数零となってブートＰＲＯＭ２４０を完
全に付勢し、その８ビットの信号ＲＲＯＳ２４十ＢＴ乃
至ＲＲＯＳ３１十ＢＴを出力させる。 信号ＰＥＮＢ８Ｔが２進数零であれば、ィンバータ５８
９の出力が２進数１となってＲ０６２，２３８−２を消
勢し、これらのデータの読出しをさせない。ブートＰＲ
ＯＭ２４０およびＲＯＳ２，２３８−２の３状態の出力
は点５９９で一緒にワィャドＯＲされて信号ＲＲＯＳ２
４十乃至ＲＲＯＳ３１十を生じ、これ等は更にクロック
信号ＰＴＩＭ旧○十により１次時間０の始めに局部レジ
スタ２４２にクロツクされる。第４２図によれば、もし
現行ＣＰＵファームウェア・マイクロ命令がブートＰＲ
ＯＭ２４０を付勢すれば、制御ストアから読出された次
のマイクロ命令のビット２４乃至３１が、ＲＯＳ２，２
３８一２から得られるのではなく、ブートＰＲＯＭ２４
０から得られることが判る。ブートＰＲＯＭ２４０への
アドレス入力である信号ＰＲＦＲ１５＋乃至ＰＲＦＲ０
６十は機能（Ｆ）レジスタからの最下位の１０ビットで
ある。従って、以下に示す如く、ＣＰＵファームウェア
が有する能力は、機能（Ｆ）レジスタにアドレスをロー
ドし、かつＣＰＵファームウエアがブートＰＲＯＭ２４
０に記憶されたデータのバイトをアクセスしてこれを主
メモリーに記憶することを許可するのに要求される他の
必要な制御と共にＦレジスタの増減分を制御することで
ある。ブートＰＲＯＭロジックの説明を終る前に、第３
５Ｃ図を参照すれば、ブートＰＲＯＭメモリーから謙出
される８ビットが、さもなければ副指令復号フィールド
のビット３２乃至３４が２進１１１と等しい時固定情報
を保持するために使用される８ビットの代わりに使用さ
れることを知るべきである。 これは、ブートＰＲＯＭ２４０からの８ビットをＲＯＳ
２，２３８一２からの８ビットの代りに使用するイク。
命令が、ＲＯＳ２からの８ビットに対するブートＰＲＯ
Ｍからの８ビットの代替が行われなかった場合に、依然
としてマイクロ命令の殆んどを実施することを可能にす
る。簡単のため、第４２図において、局部レジスタ２４
２が４８ビットを含む１つのレジスタとして示される。 望ましい実施態様においては、局部レジスタ２４２が６
つの８ビット・レジスタによつて構成される。第４２図
を簡単にするため、局部レジスタ２４２に対するリセッ
ト（Ｒ〉入力は２進数１として示され、これにより局部
レジスタ２４２が決してクリアされないことを表示する
。望ましい実施態様においては、信号ＲＤＤＴ１６＋乃
至ＲＤＤＴ２３十を出力する８ビット・レジスタはその
リセッ（Ｒ）入力として信号ＨＰＣＰＣＬＰ−を有し、
この信号がシステムの初期化に際してこれ等の８ビット
をクリアさせる。ＫｂＣＰＵロジックの詳細 第４３図は、第８図および第１２図に関連して既に説明
したＣＰＵロジックを示す。 内部バス２６０は１６本の回線の信号ＰＢＵＳＯＯ＋乃
至ＰＢＵＳ１５十からなり、これはＣＰＵ全体にアドレ
スおよびデータを送るために使用される。 データ・トランシーバＡ，２８８一１、データ・トラン
シーバＢ，２８４−１およびマイクロプロセサ２３２の
３状態の出力は点５０９において一緒にワイアドＯＲさ
れる。データ・トランシーバＡ，２８８一１およびＢ，
２８４一１１はそれぞれ前記Ｔｅ滋ｓ ｌｎｓｔｒｍｍ
ｅｎｔｓ社製のタイプＳＮ７４Ｓ２４５の２つの８ビッ
ト・バス・トランシーバからなる。指向（ＤＩＲ）入力
の状態に従って、データ・トランシーバＡとＢは、シス
テム・バスＡ，Ｂからデータを受取ってこれを内部バス
２６０‘こおくか、あるいは内部バス２６０からデータ
を取ってこれをシステム・バスＡおよびシステム・バス
Ｂに送る。もしデータ・トランシーバＡ又はデータ・ト
ランシーバＢのＤＩＲ入力側の信号が２進数零であれば
、Ｄ入力における信号はＱ出力におかれる（即ち、デー
タはシステム・バスから受取られる）。もしＤＩＲ入力
における信号が２進数１であれば、Ｑ入力における信号
はＤ出力上におかれる（即ち、内部バス上のデータはシ
ステム・バスに対して送られる）。Ｋｂイ デー夕・ト
ランシー／ゞ・ロジック前述の如く、データ・トランシ
ーバＡおよびＢによるデータの送受はＣＰＵファームウ
ェアによって個々に制御される。 従って、システム・バスＢの主メモリーはデータをＣＰ
Ｕへ又はシステム・バスＡ又はＢに配される１／０コン
トローフへ与える時、データ・トランシーバＢはセット
されて信号ＢＵＳＢＯＯ＋乃至ＢＵＳＢ１ ５十を介し
てシステム・バスからデータを受取りそしてこれを内部
バスに送り、データ・トランシーバＡは内部バスから情
報を得てこれを信号ＢＵＳＡＯＯ十乃至ＢＵＳＡＩ５十
を介してシステム・バスＡをおくように制御される。デ
ータがシステム・バスＢ上の主メモリー又はシステム・
バスＡ又はＢ上の１／０コントローラのいずれかへＣＰ
Ｕにより送られつ）ある時、両データ・トランシーバＡ
とＢは内部バスから情報を得てこれをシステム・バスＡ
およびＢへ送るように制御される。もしシステム・バス
Ａ又はＢのＩＯＣがＣＰＵ又は主メモリーに対し情報を
送りつ）あるならば、ＣＰＵファームウェアはデータ・
トランシーバＡとＢを制御して、それにより送出１０Ｃ
がおかれるシステム・バスと関連するデータ・トランシ
ーバがシステム・バスから情報を受取ってこれを内部バ
スにおき、他のデータ・レシーバが内部バスから情報を
得てこれをその関連するシステム・バス上におくように
する。このようにデータ・トランシーバＡ，２８８−１
およびデータ・トランシーバＢ，２８４−１を制御する
ことによって、システム・バス上の１６本のアドレス／
データ回線上に現われるデータは常に同じものである。
次にデータ・トランシーバＡ，２８８一１について見れ
ば、指向（ＤＩＲ）入力である信号Ｐ斑ＦＡＰ−はＮＯ
Ｒゲート５ １ ２の出力である。 ＮＯＲゲート５ １ ２の１入力は信号ＰＢＳＦＫＰ−
であって、これはマイクロ命令ワードのビット２４乃至
２７が２進数０１０１（第３７Ｆ図参照）のとき２進数
零であり、この２進数０１０１は反転された付勢入力側
の信号ＰＴＩＭＥＯ十を用いてデコーダ（図示せず）に
より復号される。ＮＯＲゲート５１２に対する他の入力
である信号ＰＥＮＢＳＡ−００は、ビット２４乃至２６
が２進数１００（第３７Ｃ図）と等しい時１／０指令１
デコーダ２４４−３からＮ位ＮＤゲート５２１を介して
得られる。次にデータ・トランシーバＢ，２８４一１に
ついて老えると、指向（ＤＩＲ）入力である信号Ｐ斑Ｆ
ＢＰ−はＮＯＲゲート５１０の出力である。ＮＯＲゲー
ト５１０の１入力は、ＮＡＮＤゲート５３１の出力であ
る信号ＰＭＲＣＹＣ−がロードされる割込み要求レジス
タ２５０−１（第４２図参照）の出力の１つである信号
ＰＢＳＦＭＤ−である。ＮＯＲゲート５１川こ対する他
の入力は信号ＰＥＮＢＳＢ−００であり、これはまたビ
ット２４乃至２６が２進数１１０と等しい時ＮＡＮＤゲ
ート５３４を介して１／０指令１デコーダ２４４一３か
ら得られる。内部バス２６０おけるデータはチャネル番
号レジス夕２９６にロードすることができ、又これから
スクラツチパツド・メモリー（ＳＰＭ）アドレス・マル
チプレクサ２９４にロードし、その出力はスクラツチパ
ツド・メモリー２３６をアドレス指定するために使用さ
れる。 代わりとして、内部バス２６０におけるデータはバイト
・スワッピング・マルチプレクサ２６２に。−ドでき、
その出力はスクラツチパツド・メモリー２３６に書込む
ことができる。更に、内部バス２６０１こおけるデータ
はデータ選択マルチプレクサ２６９にロードでき、その
出力はＦレジスタ２７４、１レジスタ２７０、ＭＩレジ
スタ２７２、およびマイクロプロセサ２３２にロードで
きる。Ｋｂロ スクラツチパツド・メモリー・ロジック
チャネル番号レジスタ２９６は、クロツク信号ＰＣＬＫ
ＣＨ−が２進数零から２進数１の状態に遷移する時内部
バス２６０のデータ回線ＰＢＵＳ０３＋乃至ＰＢＵＳＯ
９十をそのデータ入力にクロツクすることにより、１０
ビットのチャネル番号の最下位の７ビットでロードされ
る。このチャネル番号レジスタはＤＭＣ Ｉ／○コント
ローラと関連して使用されてスクラツチパツド・メモリ
ー２３６のＰＣＴ表をアドレス指定するため、チャネル
番号の最下位の７ビットだけがチャネル番号レジスタに
おいて保管されるだけでよい（第２４図参照）。ＰＭＣ
チャネル番号の最上位の３ビットは常に零である。シス
テム１バスＡおよびＢからの信号 ＰＢＹＴＥＸ十の状態も又チャネル番号レジスタ２９６
に入力され、信号ＰＤＭＣＩＯ＋として出力される。 チャネル番号レジスタ２９６のクロック信号ＰＣＬＫＣ
Ｈ−はＮＡＮＤゲート５０４から得られる。ＮＡＮＤゲ
ート５０４の１入力である信号ＰＩＯＣＴＬ＋は、フア
ームウエア・ワード・ビット３２乃至３４の状態（第３
５Ｃ図）を復号する副指令デコーダ２４４−２の出力を
反転するィンバータ５２８により出力される。ＮＡＮＤ
ゲート５０４に対する他の２入力は局部レジスタ２４２
（第４２図）によって出力される信号ＲＤＤＴ２７十お
よびＲＤＤＴ２８十であり、その相方が２進数１にセッ
トされる時（第３７Ｄ図参照）、ＮＡＮＤゲート５０４
を完全に付勢してその出力である信号ＰＳＡＦ斑−を２
進数零にする。信号ＰＳＡＲ茂‐が２進数零の時、ィン
バータ５０６の出力である信号ＰＳＡＦＢＳ＋は２進数
１となりＡＮＤゲート５０８を部分的に付勢する。信号
ＰＴＩＭＥ３十が１次時間３の始めに２進数零から２進
数１に遷移する時ＡＮＤゲート５０８は完全に付勢され
、これによりクロック信号ＰＣＬＫＣＨ−を２進数零か
ら２進数１の状態に遷移してチャネル番号レジスタ２９
６をクロツクする。チャネル番号レジスタの出力である
信号ＰＳＡＲＯＩ＋乃至ＰＳＡＲ０６十はＳＰＭアドレ
ス・マルチプレクサ２９４の１１入力側に入力される。 チャネル番号レジスタ２９６の他の２つの出力である、
信号ＰＤＭＣＩＯ＋およびＰＳ山ＯＢ十は分岐オン・テ
スト回路網２５４に対して入力され（第９図）、その出
力である信号ＲＡＳＢＴ９十はアドレス・ゼネレータ１
マルチプレクサ２４８−１（第４２図）に入力される。
信号ＲＡＳＢＴ９十はＣＰＵファームウェアにより使用
されて、信号ＰＤＭＣＩＯ十から得る時ＩＯＣタイプが
ＤＭＡ ＩＯＣかＤＭＣ ＩＯＣかをテストし、信号Ｒ
ＡＳＢＴ９が信号ＰＳＡＩＯＢ十から得る時入力チャネ
ルと出力チャネルのどちらが使用されるかかをテストす
る。チャネル番号レジス夕２９６のロック動作に加えて
、信号ＰＣＬＫＣＨ−は又アドレス／範囲フロップ５０
２をクロツクする。 クロツク信号ＰＣＬＫＣＨ一はアドレス／範囲フロツプ
５０２のデータ（Ｄ）入力における信号ＲＤＤＴＩ９十
をクロツクする。 ＣＰＵファームウェア・ワードのビット１９の状態およ
びアドレス／範囲フロツプ５０２のクロック動作の制御
により、ＣＰＵファームウェアはフロツプ５０２のセッ
ト又はリセツト動作を制御することができる。アドレス
／範囲フロップ５０２のセットおよびリセット動作は又
、更にファームウェア・ワード・ビット２４乃至２６の
復号から出力されるそのセット（Ｓ）およびリセット（
Ｒ）入力側の信号ＰＳＡＲ７Ｓ−およびＰＳＡＲ７Ｒ一
によって制御される。アドレス／範囲フロップ５０２の
出力である信号門ＡＲ０７十はＳＰＭアドレス・マルチ
プレクサ２９４の１１入力側へ入力され、スクラッチパ
ッド・メモリー２３６のアドレス指定に際して最下位ビ
ットして使用される。 ２進数１はＳＰＭのマルチブレクサ２９４の１１入力の
最上位ビットにセットされ、ＳＰＭのアドレス・マルチ
プレクサ２９４の選択（ＳＥＬ）入力側で２進数１とな
る信号ＲＤＤＴ２２十によってこの１１入力が選択され
る時、スクラッチパッド・メモリー２３６内におかれた
プログラム・チャネル表がアクセスされる。ＳＰＭ内の
ＰＣＴをアドレス指定する時、ＳＰＭアドレスの最下位
ビットは、チャネル番号レジスタ２９６からの６ビット
によりＰＣＴエントリ・アドレスのアドレス・ワード又
は範囲ワードが参照されるかどうかを決定する。即ち、
もしアドレス／範囲フロツプ５０２がセットされてその
出力（信号ＰＳＡＲ０７十）を２進数１にするならば、
ＰＣＴチャネル対の範囲ワードがアドレス指定され、又
もしフロツプ５０２がリセットされるとＰＣＴチャネル
対ェントリのアドレス・ワードがアドレスに指定される
（第１０図参照）。ＳＰＭアドレス・マルチブレクサ２
９４の１０入力は２進数零に等しくセットされた最上位
の４ビットを有し、他の４ビットは信号ＲＤＤＴＯＩ＋
およびＲＤＤＴ０５＋乃至ＲＯＤＴ０７十である。 このため、１０入力が２進数零である信号ＲＤＤＴ２２
十（第３５Ｃ図および第３５Ｃ図参照）によって選択さ
れる時、マイクロ命令ＣＰＵファームウェア・ワードが
ＳＰＭ２３６をアドレス指定することが可能となる。出
力制御（Ｆ）入力側の信号ＫＥＮＳＰＡ−が２進数零で
ある時、ＳＰＭアドレス・マルチプレクサ２９４の出力
が付勢される。スクラツチ／ぐツド・メモリー２３６は
、ＳＰＭのアドレス・マルチプレクサ２９４からその８
ビットのアドレスである信号ＰＳＡＲＳＯ十乃至ＰＳＡ
ＲＳ７十を受取る。スクラッチパッド・メモリー２３６
は、本文中に参考のため引用された「インターシル（ｌ
ｎｔｅ岱ｉｌ）社半導体製品カタログ」なる文献に記載
されたインターシル社製のタイプ５５３９一２の１７個
の１ビット×２５蹄ＡＭチップからなる。これらＲＡＭ
チップは、ＳＰＭ２３６が第１０図に示す如く各１７ビ
ットの２５６ワードを提供するように構成される。ＳＰ
Ｍ２３６への書込みは、スクラッチパッド・メモリーの
書込み付勢（ＷＥ）入力側に２進数零をおくことにより
可能となる。もしファームウエア・ワードのビット０が
２進数１であれば、信号ＲＤＤＴＯＯ＋は２進数１とな
ってＮＡＮＤゲート５８７を部分的に付勢する。１次時
間４の始めにクロツク信号ＰＴＩＭＥ４十が２進数零か
ら２進数１の状態に遷移する時、ＮＡＮＤゲート５８７
が完全に付勢され、ＮＡＮＤゲート５８７の出力である
信号ＰＳＤＷＲＴ−を２進数零にさせる。 ＳＰＭ２３６に対するデータ入力の最上位１６ビットは
／ゞイト・スワッピング・マルチプレクサ２６２の出力
側からの信号ＰＳＤＩＯＯ−乃至唯Ｏｉｌ５一である。 ＳＰＭ２３６に対するデータ入力信号の最下位ビットは
ファームウェア・ワードのビット１ ９から得る信号Ｒ
ＤＤＴＩ ９十である。ＳＰＭ２３６の出力は信号ＰＳ
ＤＯＯＯ＋乃至ＰＳＤＯ１ ６十である。ＳＰＭデータ
・レジスタ５ １ ８は、Ｔｅｘａｓ ｌｎｓｔｍｍｅ
ｎ広社製のタイプＳＮ７４Ｓ３７３の２つの８ビットの
Ｄタイプ透過ラツチからなる。ＳＰＭデータ・レジスタ
５１８の入力は、ＯＲゲート５８５の信号ＰＴＩＭＥＯ
−およびＰＴＩＭ旧１一を介して１次時間０および１次
時間１の間その出力側に対して付勢される。ＯＲゲート
５８５の出力である信号ＰＳＤＲＣＫ＋はＳＰＭデータ
・レジスタ６１８のクロック（Ｃ）入力側に接続される
。ＳＰＭデータ・レジスタ５１８の出力は、常に、その
出力制御（Ｆ）入力側に生じる２進数零により付勢され
る。ＳＰＭデータ・レジスタ５１８の出力である信号Ｐ
ＳＤＲＯＯ＋乃至ＰＳＤＲ１５十はデータ・セレクタ・
マルチプレクサ２６９の１０入力側に接続される。クロ
ック信号ＰＣＬＥＡＲ−が２進数零から２進数１へ遷移
する時、クリア・フロップ５１４がセットされ、そして
そのリセット（Ｒ）入力側で２進数零になる信号ＰＣＬ
ＥＲＲ−によってリセットできる。 フロツプ５１４のＱ出力である信号ＰＣＰＣＬＦ十とお
よびＰＳＤ○１６十であってスクラッチパッド・メモリ
ー２３６から読出される１７ビット・ワードの最下位ビ
ットを保有するこの信号とは、クロツク信号ＰＴＩＭＥ
４十が１次時間４の始めに２進数零から２進数１の状態
に遷移する時レジスタ５１６にクロツクされる。クリア
・フロツプ５ １ ４の他の出力である信号ＰＣＰＣＬ
Ｆ−は、局部レジスタ２４２（第４２図）に含まれるマ
イクロ命令ファームウェア・ワードのビット１６乃至２
３のクリアのために使用される。レジスタ５１６からの
信号ＰＣＰＣＬＲ＋およびィンバータ５８３からの信号
ＰＣＰＣＬＲ一は種々のレジスタおよびフロツプのクリ
アのためＣＰＵ全体にわたって使用される。 例えば、信号ＰＣＰＣＬＲ＋はＮＯＲゲート５９５を介
してアドレス・レジスタ１，２４６−１のクリアに使用
され、信号ＰＣＰＣＬＲ−はアドレス・レジスタ２，２
４６−２のクリアのために使用される（第４２図参照）
。 又信号ＰＣＰＣＬＲ十はブートＦＲＯＭ２４０からのデ
ータの論出しを禁止するために使用される（第４２図参
照）。レジスタ５１６に示される他の出力であってスク
ラツチパツド・メモリー２３６から読出されるワードの
最下位ビットの状態を反映する信号ＰＴＢＳ１３十は分
岐オン・テスト回路網２５４（第９図）へ行き、アドレ
ス・ゼネレータマルチプレクサ２４８一１（第４２図）
へ入力されるビットＲＡＳＢＴ９十の決定に使用される
。、Ｋｂハ バイト・スワッピング・ロジック次に第４
３図のバイト・スワッピング・マルチプレクサ２６２に
関して、ＣＰＵファームウェアがスクラツチパツド・メ
モリー２３６への書込みの前に内部バス上のデータの左
右のバイトのスワッピングを制御することができる方法
について説明する。 副指令１デコーダ２４４一１はマイクロ命令ファームウ
ェア・ワードのビット２５乃至２７の復号に使用され、
これが２進数００１にセットされる時（第３７Ｆ図参照
）、その出力の１つである信号ＰＳＤＥＸＥＮ−を２進
数零にセットさせる。副指令１デコーダ２４４一１の出
力は２進数１である信号ＲＤＤＴ２４一および２進数零
である信号ＲＤＤＴ３２十によって部分的に付勢され、
１次時間１の始めに２進数１から２進数零の状態に遷移
しそして１次時間４の終り迄２進数零の状態に止まる信
号ＰＴＩＭＥＯ＋により完全に付勢される。信号ＰＳＤ
ＥＸＥＮ−が２進数零である時、バイト・スワッピング
・マルチプレクサ２６２の１０入力がその出力側に付勢
され、内部バスに現われる左右のバイトの交換を生じさ
せる。もし信号鴎ＤＥＸＥＮ−が２進数１であれば、バ
イト・スワッピング・マルチプレクサ２６２のｌｉ入力
が選択され、内部バス上のデータがバイトのスワッピン
グを生じることなくマルチプレクサ２６２の出力側に転
送される。このように、内部バス２６０からのデータの
バイトのスワッピングはデータがスクラッチパッド・メ
モリー２３６に書込まれる前に制御される。Ｋｂニ マ
ィクロプロセサおよびデータ選択ロジツク前述の如く、
内部バス２６川こ対する第３の入力はマイクロプロセサ
２３２により出力されるデータからのものである。 マイクロプロセサ２３２は、データ・セレクタ・マルチ
プレクサ２６９の出力側から１６ビットの入力データで
ある信号ＰＡＵＤ１５＋乃至ＰＡＵＤＯＯ＋を受取る。
マイクロプロセサ・レジスタ・フアイルはビットＰＳＴ
Ａ０３＋乃至ＰＳＰＡＯＩ＋およびビットＲＤＤＴ０４
十によってアドレス指定される。ファイル・レジスタ・
アドレス・ビットＰＳＰＡ０３十乃至ＰＳＰＡＯＩ＋は
第８図に示されるファイル・アドレス・マルチプレクサ
２７６から得られる。ファイル・アドレス・マルチプレ
クサの選択はファームウェア・ワードのビット２および
３によって制御される（第３５Ａ図参照）。マイクロプ
ロセサ２３２によって実行される命令は、ファームウェ
ア・ワード・ビット１０乃至１８（第３５Ｂ図）から得
られる９命令（ＩＮＳＴＲ）入力である信号ＲＤＤＴＩ
Ｏ＋乃至ＲＤＤＴ１８十によって制御される。前述の如
く、マイクロプロセサ２３２のデータ出力である信号Ｐ
ＢＵＳ１ ５十ＣＰ乃至ＰＢＵＳＯＯ＋ＣＰは、データ
・トランシーバＡ，２８８一１およびデータ・トランシ
ーバＢ，２４８一１の出力と点５０９でワイヤＯＲされ
ている。データ・セレクタ・マルチプレクサ２６９の１
１入力は、標識（１）レジスタ・フロツブ２７０の８ビ
ットである信号ＰＩ０８十乃至ＰＩ１５十と、マスク（
ＭＩ）レジスタ２７２の出力である信号ＰＲＭＲＯＯ十
乃至ＰＲＭＲ０７十から得られる。 データ・セレクタ・マルチプレクサ２６９の１２入力は
、信号ＲＤＤＴ０８十，ＲＤＤＴＯ９十およびＲＤＤＴ
２４＋乃至ＲＤＤＴ３１十である。データ・セレクタ・
マルチプレクサ２６９の出力は、その２つのセレクタ（
ＳＥＬ）入力側の信号ＲＤＤＴ２０十およびＲＤＤＴ２
１十によって４つの入力から選択される。データ・セレ
クタ・マルチプレクサ２６９のストローブ（ＣＥ）入力
における２進数零は出力を付勢する。ファームウェア・
ワード・ビット２０および２１を制御することにより、
データ・セレクタ・マルチプレクサ２６９の出力は、ス
クラツチパツド・メモリー・データ・レジスタ５１８と
、１レジスタ２７０およびＭＩレジスタ２７２と、マイ
クロ命令ワード・ビット８，９および２４乃至３１から
の定数と、および内部バス２６０とから選択することが
できる（第３６Ｃ図参照）。Ｋｂホ １、ＭＩおよびＦ
レジスタ・ロジック標識（１）レジスタ２７０は８つの
Ｄタイプ・フロップからなり、その各々は２進数零から
２進数１の状態に変える信号ＰＩＲＦＢＳ一によりクロ
ックされる。信号ＰＩＲＦＢＳ−はマイクロ命令ファー
ムウェア・ビッド２４乃至２７を復号することにより生
成され、これらが２進数１１０と等しい時、信号ＰＩＲ
ＦＢＳ−を２進数零にセットする（第３７Ｆ図参照）。
マスク（ＭＩ）レジスタ２７２は２進数零から２進数１
の状態に変える信号ＰＲＭＲＣＫ−によりクロツクされ
る。信号ＰＲＭＲＣＫ一はマイクロ命令ファームウェア
・ワードのビット２８乃至３１を復号することにより生
成され、これらが２進数１１００と等しいとき、信号Ｐ
ＲＭＲＣＫ−を２進数零にセットする（第３７Ｇ図参照
）。ＭＩレジスタ２７２は２進数零にセットされる信号
ＰＣＰＣＬＲ一によりクリアされる。ク。ツク信号ＰＩ
ＲＦＢＳ−およびＰＲＭＲＣＫ一は反転付勢入力の信号
ＰＴＩＭＥ４一により付勢されるデコーダによって生成
され、従ってこれ等のク。ツク信号の相方が１次時間４
の終りに２進数零から２進数１の状態に変ることに注意
。機能（Ｆ）レジスタは、Ｆレジスタ・カウンタＦＲＯ
，２７４−０、Ｆレジスタ・力ウンタＦＲ３，２７４一
２、およびＦレジスタ・カウンタＦＲ３、２７４一３か
らなる。 ＦＲＯ，２７４−０およびＦＲ３，２７４一３はそれぞ
れＴｅｘａｓｌｎｓｔｍｍｅｎ＄社製のタィプＳＮ７４
ＳＩ６叫同期４ビット可逆カウンタからなる。ＦＲ２，
２７４一２は２つのタイプＳＮ７４ＳＩ６９Ａカウンタ
からなる。ＦＲＯ，ＦＲ２，ＦＲ３のクロツクはそのク
ロツク‘Ｃ）入力側の信号ＰＲＦＯＬＫ＋により制御さ
れる。もしマイクロ命令ファームウエア・ワード・ビッ
ト３２乃至３４が２進数１００と等しければ、信号ＰＦ
ＲＣＬＫ＋は１次時間３の終りに２進数零から２進数１
へ変る。（第３５Ｃ図参照）。Ｆレジスタ・力ウン夕Ｆ
ＲＯ，２７４−０のロードはそのロード（Ｌ）入力側に
おける信号ＰＦＲＬＤＯ−によって制御される。宿部Ｐ
ＦＲＬＤＯ−は信号ＲＤＤＴ２６十およびＲＤＤＴ２７
十を一緒のＮＡＮＤすることによって生成される。Ｆレ
ジスタ・カウン夕ＦＲ２，２７４一２のロードはそのロ
ード（Ｌ）入力側における信号ＰＦＲＬＤＭ−によって
制御される。信号ＰＦＲＬＤＭ一は信号ＲＤＤＴ２８十
およびＲＤＤＴ２９十を一緒にＮＡＮＤすることにより
生成される。入力信号ＰＡＵＯ１５十乃至ＰＡＵＤ１２
十によるＦレジスタ・力ウンタＦＲ３のロードはそのロ
ード（Ｌ）入力側で信号ＰＦＲＬＤ３一によって制御さ
れる。信号ＰＦＲＬＤ３一は信号ＲＤＤＴ３０十および
ＲＤＤＴ３１十を一緒にＮＡＮＤすることによって生成
される。Ｆレジス夕・力ウンタＦＲＯ，２７４一０はそ
のカウント付勢（ＰおよびＴ）入力側の信号ＲＤＤＴ２
６十によってカウントするように付勢される。 ＦレジスタＦＲ２，２７４−２はそのカウント付勢（Ｐ
およびＴ）入力側の信号ＲＤＤＴ２８十によりカウント
するよう付勢される。Ｆレジスタ・力ウンタＦＲ３，２
７４一３はそのカウント付勢（ＰおよびＴ）入力側の信
号ＲＤＤＴ３０十によりカウントするよう付勢される。
Ｆレジスタ・カウンタＦＲＯ，２７４−０のカウントの
方向はその可逆（Ｕ／Ｄ）入力側の信号ＲＤＤＴ２７十
により制御される。Ｆレジスタ・カウンタＦＲ２，２７
４一２のカウント方向はその可逆（Ｕ／Ｄ）入力側の信
号ＲＤＤＴ２９十によって制御される。Ｆレジスタ．力
ウンタＦＲ３，２７４一３の力ウンタト方向はその可逆
（Ｕ／Ｄ）入力側の信号ＲＤＤＴ３１十によって制御さ
れる。Ｆレジスタの出力のあるものは、ブートＰＲＯＭ
２４０（第４２図）、ファイル・アドレス・マルチプレ
クサ２７６（第８図）、および分岐オン・テスト回路網
２５４の入力である。Ｆレジスタの出力も又ＣＰＵロジ
ック内の他の場所においても使用される。Ｋｂへ バス
指令ロジックＣＰＵからシステム・バスＡおよびＢにお
ける１／０コントローラおよび主メモリーへ行く種々の
指令信号は第４３図に示される。 指令トランシーバＡ，２８６一１および指令トランシー
バＢ，２８２一１から来る信号および信号ＰＩＯＣＴＡ
−およびＰＩＯＣＴＢ−は全てＣＰＵにおいて生成され
、システム・バス上を１／０コントローラ又は主メモリ
ーへ伝送される。ＰＢＹＴＥＸ＋，ＰＢＵＳＹ−２Ａお
よびＰＢＵＳＹ−２Ｂ等の他の指令信号はＣＰＵにおい
て生じて１／０コントローラ又は主メモリーへ送出され
るか、あるいは１／０コントローラ内で生じてシステム
・バスを介してＣＰＵへ送出され得る。Ｋｂへｉ ｌ／
○指令ロジック 次に第４３図において、指令トランシーバＡ，２８６一
１、および指令トランシーバＢ，２８２−１はＴｅ滋ｓ
ｌｎｓｔｍｍｅｎｔｓ社製のタイプＳＮ７４ＬＳ２４
５であり、データ・トランシーバＡ，２８８一１および
データ・トランシーバＢ，２８４−１に関して前に述べ
た如きものである。 指令トランシーバＡおよび指令トランシーバＢの指向（
０１Ｒ）および出力付勢（Ｆ）入力側に２進数零を有す
ることにより、両トランシーバはその出力を常に付勢さ
せ、情報転送の方向はＣＰＵ（Ｄ）入力からシステム・
バスＡおよびＢ（Ｑ）出力へ向う。入力信号ＲＯＤＴ２
９＋乃至ＲＤＤＴ３１十は、ファームウェア・ワード・
ビット２９乃至３１から得られ、１／０指令（第３７Ｅ
図）をシステム・バスＡおよびＢ上の１／０コントロー
ラに送るため使用され、指令トランシーバＡ，２８６一
１およびＢ，２８２一１に共通である。信号ＢＣＹＣＯ
Ｔ−およびＰＴＩＭ旧３一は、第１４図に示したクロッ
ク・ロジックから得たタイミング信号であり、指令トラ
ンシーバＡ，２８６−１および指令トランシーバＢ，２
８２−１によりシステム・バスＡおよびＢの相方に伝送
される。初期化信号ＰＣＬＥＡＲ一は同様にシステム・
バスＡおよびシステム・バスＢの両方に送られる。付勢
ＩＯＣデータ・ドライバ信号ＰＥＮＢＳＡ−０ ０およ
びＰＥＮＢＳＢ−００はＮＡＮＤゲート５２ １および
５ ３４の出力であり、それぞれ指令トランシーバＡ，
２８６一１および指令トランシーバＢ，２８２一１によ
ってシステム・バスＡおよびシステム・バスＢに伝送さ
れる。副指令デコーダ２４４一２は１次時間１の始めに
付勢され、付勢（ＥＮ）入力側の信号ＰＴＩＭＥＯ＋に
よって１次時間４まで付勢状態を維持する。 副指令デコーダ２４４一２は信号ＲＤＤＴ３２＋乃至Ｒ
ＤＤＴ３４十を復号し、前述の如く、信号ＰＭＲＦＳＨ
一，ＰＭＲＣＯＮ−を生成し、又信号ＰＩＯＣＴＬを生
成する（第３５Ｃ図参照）。信号ＰＩＯＣＴＬはィンバ
ータ５２８によって反転されて信号ＰＩＯＣＴＬ＋を生
じる。信号ＰＩＯＣＴＬ十はＮＡＮＤゲート５３６およ
びＮＡＮＤゲート５３８を部分的に付勢する。ＮＡＮＤ
ゲート５３６が２進数零である信号ＲＤＤＴ２７一によ
り完全に付勢される時、その出力である信号ＰＩＯＣＴ
Ａ−は２進数零であって、システム・バスＡ上のＩＯＣ
に対して回線ＲＤＤＴ２８十ＢＡ乃至ＲＤＤＴ３１十Ｂ
Ａ上の符号化された１／０指令が有効であることを表示
する。同様に、ＮＡＮＤゲート５３８は２進数零である
信号ＲＤＤＴ２８一により完全に付勢される。このため
、ＮＡＮＤゲート５３８の出力である信号ＰＩＯＣＴＢ
−を２進数零にさせ、システム・バスＢ上のＩＯＣに対
して回線ＲＯＤＴ２９十ＢＢ乃至ＲＤＤＴ３１十ＢＢ上
に符号化された１／０指令が有効であることを表示する
。（第３７Ｄ図参照）。副指令デコーダ２４４−２の出
力信号ＰＩＯＣＴＬ一は又１／０指令１デコーダ２４４
−３を付勢するため使用され、このデコーダは信号ＲＤ
ＤＴ２４＋乃至ＲＤＤＴ２６十を復号する（第３７Ｃ図
参照）。１／０指令１デコーダ２４４一３の出力信号Ｐ
ＢＳＩＯＡ−およびＰＢＳＩＯＢ一はそれぞれＮＡＮＤ
ゲート５２１および５３４に接続され、マイクロ命令フ
ァームウェア・ワードのビット２４乃至２６の復号が各
出力信号を２進数零にセットする時各ＮＡＮＤゲートを
部分的に付勢する。 ＮＡＮＤゲート５２１および５３４は２進数零である信
号Ｐ既ＦＭＤ＋によって完全に付勢される。信号Ｐ斑Ｆ
ＭＤ十は、割込み要求レジスタ２５０‐１から生じる信
号Ｐ斑ＦＭＤ−を反転するィンバ‐夕５２０の出力であ
る（第４２図参照）。Ｋｂへｉｉ 進行中および使用中
のロジック１／０指令１デコーダ２４４一３からの出力
信号ＰＲＯＣＥＤ−はィンバータ５４４により反転され
て信号ＰＲＯＣＥＤ＋を生じ、この信号は更にィンバー
タ５４６により反転されて信号ＰＲＯＣＥＤ−２Ａを生
じ、ィンバータ５４７により反転されて信号ＰＲＯＣＥ
Ｄ−２Ｂを生じる。 信号ＰＲＯＣＥＤ一２Ａはシステム・バスＡに行き、信
号ＰＲＯＣＥＤ−２Ｂはシステム・バスＢに行き、各バ
ス上の１／０コントローラに対してＣＰＵが各システム
・バス上のＩＯＣから最新の割込み要求を受入れたこと
を表示する。あるいは又、ＣＰＵは回線ＰＲＯＣＥＤ−
２Ａ上のシステム・バスＡのＩＯＣから、又回線ＰＲＯ
ＣＥＤ−２Ｂ上のシステム・バスＢのＩＯＣから進行中
信号を受取る。これ等の両回線はＮＯＲゲート５５０に
対する入力であって信号ＰＲＯＣＥＤ−２０を生じ、こ
れが更に分岐オン・テスト回線網２５４（第９図）へ行
き、この回線網はアドレス・ゼネレータ１マルチブレク
サ２４８−１（第４２図）によって使用される信号ＲＡ
ＳＢＴ９十を生じ、それによるシステム・バスＡ又はＢ
上のアドレス指定されたＩＯＣがシステム・バス回線Ｒ
ＤＤＴ２９＋乃至ＲＤＤＴ３１十上の１／０指令を受取
ったかどうかをＣＰＵファームウエアにテストさせる。
１／０指令１デコーダ２４４一３の出力側の信号ＰＢＢ
ＵＳＹ一は前に述べたばかりの進行中ロジックのそれと
頬以のロジックに行き、システム・バスＡおよびＢにお
ける１／０コントローラに関して使用中信号を送受する
。 詳細には、信号ＰＢＢＵＳＹ一はインバータ５５２によ
って反転されて信号ＰＢＢＵＳＹ＋を生じ、この信号は
更にィンバータ５５４によって反転されてシステム・バ
スＡに関して入出する信号ＰＢＵＳＹ−２Ａを生じ、ま
たインバータ５６６によって反転されてシステム・バス
Ｂ‘こ関して入出する信号ＰＢＵＳＹ−２Ｂを生じる。
信号ＰＢＵＳＹ−２ＡおよびＰＢＵＳＹ−２ＢはＮＯＲ
ゲート５５８に入力されて、このゲートは分岐オン・テ
スト回路網２５４（第９図）へ行く信号ＰＢＢＵＳＹ−
２０を生じ、この回線網２５４の出力である信号ＲＡＳ
ＢＴ９十アドレス・ゼネレータ１マルチプレクサ２４８
ーー（第４２図）に行く。Ｋｂへｉｉｉ 議出し／書込
みバイト・ロジック書込みバイト０、信号ＰＷＲＴＢＯ
＋および書込みバイト１信号ＰＷＲＴＢＩ＋は、それぞ
れインバータ５２４および５２６を経てＲＤＤＴ０８十
およびＲＤＤＴＯＩ＋を反転することによってＣＰＵか
ら生じることができ、あるいはこれ等の信号はシステム
・バスＡ又はＢ上におかれたＩＯＣから受取ることがで
きる。 従って、これら書込みバイト信号は、ファームウェア・
ワードのビット８および９（第３５Ｂ図）によって制御
されるか、システム・バスの一方のＩＯＣから受取るこ
とができる。信号ＰＷＲＴＢＯ＋およびＰＷＲＴＢＩ＋
は共に、出力信号ＰＭＲＥＡＤ＋を生じるＡＮＤゲート
５３０を部分的に付勢するため使用される。信号ＰＭＲ
ＥＡＤ十は、２進数１の時ＮＡＮＤゲート５３１を部分
的に付勢し、このゲートはＡＮＤゲート５６４により出
力される信号ＰＭＭＣＹＣ＋が２進数１である時完全に
付勢される。 ＮＡＮＤゲート５３１の出力である信号ＰＭＲＣＹＣ一
は割込み要求レジスタ２５０−１（第４２図）の入力に
１つに行く。Ｋｂへｉｖ メモリーＧＯロジック 読出しサイクル、書込みサイクル又はリフレッシュ・サ
イクルを実施するよう〆モリーに通知する主メモリーＧ
Ｏ信号は、主としてファームウェア・ワードのビット２
３の制御によって生成される（第３５Ｃ図）。 条件付き議出し信号ＰＭＲＣＯＮ一は副指令デコーダ２
４４一２の出力の１つであり、ィンバー夕５６０によっ
て反転されて、ＮＡＮＤゲート５ ６ ２を部分的に付
勢する信号ＰＭＲＣＯＮ十を生じる。制御フロップ４の
フロップ２５８−４は、そのセット（Ｓ）入力側で２進
数零である信号ＰＴＣＦ４Ｓ一によりセットされ、その
リセット（Ｒ）入力側で２進数零である信号ＰＴＣＦ４
Ｒ−によってリセットできる。制御フロッブ４のフロッ
プ２５８一４は又、２進数零から２進数１の状態に変る
信号ＰＣＴＦ４Ｃークロックによりそのデータ（Ｄ）入
力側で回線ＰＢＵＳＯＯ＋上で生じる１６ビットの内部
バス２６０の最上位ビットをゲートすることによってセ
ットできる。信号ＰＴＣＦ４Ｓ−，ＰＴＣＦ４Ｃ−およ
びＰＴＣＦ４Ｒ一はファームウェア・ワードのビット２
８乃至３１を復号することによって生成される（第２７
Ｇ図）。セットされると、制御フロツプ４のフロツプ２
５８一４の信号ＰＴＣＦ０４−２進数１となり、ＮＡＮ
Ｄゲート５６２を完全に付勢して、その出力側の信号Ｐ
ＲＭＣＯＮ−２０を２進数零の状態にセットする。条件
付き論出しを行うことにより信号ＰＭＲＣＯＮ−は２進
数零となり、制御フロップ４のフロツプ２５８−４をセ
ットすることにより信号ＰＴＣＦ０ ４十は２進数１に
なって信号ＰＭＲＣＯＮ−２川ま２進数零となり、ＡＮ
Ｄゲート５６４を消勢する。ＡＮＤゲート５６４の消勢
により、さもなければマイクロ命令のビット２３が２進
数１であれば生じるメモリーＧＯ信号の生成を禁止する
。メモリーＧＯ信号の生成を禁止するこの能力は、同じ
主メモリーのロケーションへの記憶に先立ってメモリー
読出しを行うことが望ましくないような状態（記憶タイ
プのソフトウェア命令の処理における如き）において、
ＣＰＵファームウェアによって使用される。 このような状態においては、主メモリーの議出し（メモ
リー・パリティ・エラーの検出を行う）は禁止され、メ
モリー書込み操作のみが許可され（パリティ・エラーの
検査は行わない）、それによりメモリー・パリティ・エ
ラー・トラツプの可能性を除去するものである。もし信
号ＲＤＤＴ２３十が２進数１であり、信号ＰＭＲＣＯＮ
−２０が２進数１であれば、ＡＮＤゲート５６４は完全
に付勢され、出力信号ＰＭＭＣＹＣ＋がメモリーＧＯフ
ロツプ５６６のデータ（Ｄ）入力側で２進数１となる。 メモリーＧＯフロップ５６６のデータ入力における２進
数１は、１次時間３の始めに２進数零から２進数１に遷
移する信号ＰＴＩＭ頂３十によりクロツクされ、これに
よりフロツプをセットし出力信号ＰＭＥＭＧＯ＋ＣＰを
２進数１にする。メモリーＧＯフロツプ５６６は、信号
ＰＴＩＭＥＯ−が２進数１から２進数零の状態に変える
時１次時間０の始めにリセットされる。信号ＫＭＥＭＧ
Ｏ−はィンバータ５６８によって反転されて信号ＰＭＥ
ＭＧＯ十ＭＰを生じる。もしＮＯＲゲート５７０の入力
側の信号ＰＭＥＭＧＯ＋ＣＰとＰＭＥＭＧＯ＋ＭＰのい
ずれかが２進数１であれば、出力信号ＰＭ旧ＭＯＯ−は
２進数零となり、システム・バスＢ上のメモリーに通知
して主メモリーの講出しサイクル、書込みサイクル又は
リフレツシュ・サイクルを開始させる。Ｌ 主メモリー
の説明 主メモリーは高速のランダム・アクセス・メモリー（Ｒ
ＡＭ）であり、アドレス・シーケンス、データ・パター
ン、又は記憶反復速度の制限なしに全ての議生し／書込
み機能を行なうことが可能である。 その基本的アーキテクチュアは、それぞれ１紬乃至６４
Ｋの１６ビット・ワードの最小乃至最大の読出し／書込
み記憶域（ＲＡＭ）を提供するよう横成された独自のメ
モリー構成からなっている。又、ワード当り２つのパリ
ティ・ビットが含まれる。主メモリーの性能特性は、そ
れぞれ１０００ナノ秒のメモリ一読出しサイクル、書込
みサイクル又はリフレッシュ・サイクル（即ち、２つの
連続する５００ナノ秒のＣＰＵサイクル）と、５００ナ
ノ秒のメモリー読出しアクセス時間と、１５マイクロ秒
のメモリー・リフレッシュ速度を含む。Ｌａ システム
・／ゞス・インターフエース主メモリーとＣＰＵとの間
、又は１／０コントＺローラを有する主記憶装置間の情
報（即ち、アドレス、データ、又はＣＰＵ指令）の全て
の転送はシステム・バスＢによる。 主メモリー制御はＣＰＵ‘こより排他的に送られるメモ
リー指令により与えられる。主メモリーとシステム・バ
スとの間のインターフェース信号は：ＢＵＳＸＯＯ＋乃
至ＢＵＳＸ １ ５ 十，ＰＴＩＭＥ ３ −，ＰＣＬ
ＥＡＲ−，ＰＷＲＴＢＯ ＋，ＰＷＲＴＢ Ｉ 十，Ｍ
ＥＭＰＥＲ一，ＰＭＥＭＧＯ−，ＰＭＦＲＳＨ−および
ＰＢＳＦＭＤ一であり、第６図および第７図に示される
。Ｌａイ デー夕・ワード 主メモリー・データ・ワードは、第５図に示す如く１６
データ・ビット（２バイト）からなり、２パリティ・ビ
ット（バイト当り１パリティ・ビット）を有する。 この２つのパリティ・ビットは主メモリー装置に対し独
自のものであるため、これ等はシステム・バス上をＣＰ
Ｕ又はＩＯＣには送られない。Ｌａロ アドレス・ワー
ド メモリー・アドレス・ワード（第５図参照）は、主メモ
リー構成内の主メモリー・モジュールのメモリー・ロケ
ーションをソフトウエアがアクセスすることを可能にす
る。 Ｌｂ 主メモリーの構造の概要 主メモリー構成は、１つ以上の主メモリー・ボードを使
用することによって謙出し／書込みメモリー（ＲＡＭ）
として構成される。 主メモリー・ボードは１弧、３が又は６４Ｋの読出／書
込みメモリーを与える。主メモリー構成に対する最小乃
至最大記憶容量はそれぞれ１腿乃至６４Ｋの１６ビット
・ワード（１舷Ｗ乃至６４ＫＷ）である。１つ以上の主
メモリー・ボード上のアドレス・スイッチにおいてセッ
トされた主メモリー・アドレス・フィールドは、｛１）
主メモリー構成におけるロケーション０からその終り迄
連続し、【２ー常に４ＫＷアドレスの境界で始まり、｛
３１下位メモＩＪ−０〜Ｘにおいて最大サイズの主メモ
リー・ボード（即ちモジュール）を常に保持して、別の
比較的４・ごな主メモリー・ボードの各々が先行する比
較的大きな主メモリー・ボード（即ちモジュール）の最
終アドレスに１を加えたもの（即ち、Ｘ＋１）で始まら
なければならない。 じ モジュールの物理的／構造的特性 主メモリー・ボードは１弧×１ビットＲＡＭチップを用
いて、アドレス指定を容易化し記憶の多機能性を得るた
め各主メモリー・ボード上に独立のＲＡＭデータおよび
パリティのアレーを形成する。 このアレーは４つの行（０乃至３）に構成される。各行
は、その各々のワード当り２パリティ・ビットを１舷の
１６ビット・ヮ一日こ与えるよう構成された１８のＲＡ
Ｍチップを使用する。各々の主メモリー・ボード‘ま、
各行を然るべ〈配置することにより１巡Ｗ、３狐Ｗ、又
は６４ＫＷの論出し／書込み記憶城を提供するように構
成することができる。アセンプルされた主メモリー・モ
ジュールにおける記憶容量は１細ＷＲＡＭチップに配置
された行の数によって決定することができる。（例、主
メモリー・ボード上の行０および１の群は３がＷの記憶
城と等しい）。仏イ モジュールのアドレス指定 アドレス・スイッチ組立体を用いて、主メモリー構成内
の固定されたアドレス範囲を主メモリー・ボードを割当
てる。 ０ このアドレス・スイッチ組立体は、主メモリー・モ
ジュール内の主メモリー・アドレスを形成するために専
ら使用される。 このアドレスはシステム・バスのアドレス回線からのセ
グメント識別フィールド（ビット０乃至３）の１つと比
較され５てそれによりアドレス指定される主メモＩＪ−
・モジュールを決定する。主メモリー・モジュールにお
けるアドレス・スイッチ組立体の各モジュール・サイズ
・スイッチはそのＯＦＦ位置におかれる時４ＫＷの主メ
モリー・アドレス・フィールド０を可能にし、このよう
に４ＫＷの増分において１狐Ｗ乃至６４ＫＷの主メモリ
ー・サイズ手動形成を可能にする。Ｗ メモリー保管ユ
ニット メモリー保管ユニット（第１図の素子２２２）は主メモ
リー・ボードと共に使用される。 メモリー保管ユニットは、システムに対するＡＣ電源が
突然遮断される時主メモリー・ボードのＲＡＭアレーに
ＤＣ電力を維持し、メモリー保管ユニットが活動状態を
維持する限り、ＡＣ電源が回復される迄連続的なりフレ
ッシュ・サイクルを可能にする。仏 主メモリーの機能
の概要 本項では、システム・バスからのデータの処理における
その活動を強調する主メモリーの機能の概要を述べる。 第４１図は王〆モリー・モジュールにおける主な素子を
示し、主メモリーとシステム・バスとの間のデータ・フ
ロー活動を示す。制御情報（即ち、リフレッシュ指令、
読出し／書込み指令、アドレス、等）は主メモリーによ
りシステム・バスから取出され、一時的に関連するメモ
リー・レジスタに記憶されてデータを処理し、あるいは
必要に応じて主メモリーをリフレッシュする。適合した
活動は、メモリー・サイクルがＣＰＵからのメモリー開
始要求によって開始される時（信号ＰＭＥＭＧＯ−が２
進数零となる）実施される。リフレッシュ指令が受取ら
れる時、各ＲＡＭチップにおける選択された行が以下の
項で説明される如くリフレッシュされ得る。読出し指令
又は書込み指令が受取られる時、最初にそのメモリー・
アドレスがテストされてこれが規定されれたアドレス境
界を越えないことを検査する（即ち、開始アドレスの後
、および開始アドレスにメモリー・サイズを加えたもの
）。もしこの境界を越すと、メモリー・サイクルが終了
させられる。もしこの境界を越えなければ、メモリー・
サイクルは、議出し指令又は書込み指令に対する指令レ
ジスタを検査することによりこの要求を処理し続ける。
議出し指令の受取りはメモリー読出しサイクルを開始し
て、主メモリー・ロケーションからシステム・バスに２
バイトのデータ・ワードを取出す。同様に、ワード又は
バイトのメモリー操作に対する書込み指令がメモリー書
込みサイクルを開始して、システム・バスからデータ・
ワードを取出し４てこのワードを記憶し、あるいはこの
ワードからのいずれかのバイトを規定された主メモリー
・ロケーションへ記憶する。ＣＰＵは、メモリー読出し
操作のためのデータをシステム・バスが受入れることを
可能にし、データがメモリー書込み操作のためシステム
・バス上にあることを保証するデータ書込み操作におい
ては、２バイトのデータ・ワードがシステム・バスから
取出されてメモリ−・データ・イン・レジスタに記憶さ
れる。次に、書込み機能のタイプ（ワード書込み又はバ
イト書込み）に従って、ワード又はバイト書込みメモリ
ー操作が行われてメモリーにこのワード又はバイトを記
憶し、そしてパリティ・ビットが生成０されて各バイト
に対して記憶される（即ち、ワード当り２パリティ・ビ
ット、又はバイト当り１パリティ・ビット）。バイト操
作においては、バイト０（左）又はバイト１（右）がメ
モリー・ロケーションに記憶される時、このメモリー・
ロケーションの隣りのロケーション（反対側）のバイト
は影響されない。議出しサイクルにおいては、２バイト
のデータ・ワードはその２パリティ・ビットと共に規定
されたメモリー・ロケーションから取出される。 ２パリティ・ビットは直接パリティを検査ロジックに送
られるが、１６ビットのデータ・ワードはデータ・アウ
ト・レジスタに直接送られ、ここでそのデータ・ワード
はＣＰＵによる獲得のためシステム・バスにおかれる。 このデータ・ワードも又データ・アウト・レジスタから
データ・イン・レジスタを介してパリティ検査ロジック
に再循環され、この検査ロジツタでは２パリティ・ビッ
トと共に可能性のあるパリティ・エラーについて検査さ
れる。パリティ・エラーが生じる時メモリー・エラー・
ラツチにラツチ・アップされ、欠陥主メモリー・ボード
‘こおけるエラー表示灯が点灯され、ＣＰＵが然るべく
通知される（回線ＭＥＭＰＥＲ−上のシステムリゞス上
）。主メモリーがリフレッシュ指令（ＣＰＵにより１５
マイクロ秒以下毎に送出される）を受取って受入れる時
、システム・バスに対するデータは禁止され、講出しサ
イクルが開始されて各々の主メモリー・ボード上のＲＡ
Ｍアレーの選択されたロケーションのデータを復元する
。 その完了後、リフレツシュ・アドレス・カウンタは次の
りフレッシュ指令に備えて１だけ増加される。仏イ主メ
モリーのタイミング 主メモリーの動作は、１０００ナノ秒のメモリー・サイ
クルを合致する連続した５００ナノ秒の２つのＣＰＵサ
イクルを使用する。 第１のＣＰＵサイクルはメモリー・サイクル（メモリー
ＧＯ）を要求してメモリー・アドレスおよび各指令を与
える。第２のＣＰＵサイクルは、規定されたメモリー・
アドレスに対するシステム・バス・データを与え、ある
いはこのアドレスからシステム・バス・データを受取る
。その最初のＣＰＵサイクルにおいて、主メモリーはリ
フレッシュ指令又は論出し／書込み指令と、低レベルの
メモリーＧ○（２進数零、ＰＭＥＭＧＯ−）信号を受取
る。 リフレッシュ指令又は議出し／書込み指令は適合した操
作に対して主メモリー・ボードを条件付ける。しかし、
低レベルのリフレツシュ指令信号ＰＭ『ＲＳＨ一は、メ
モリー・サイクル要求の約２００ナノ秒前にシステム・
バスにおかれ、それによって次のりフレッシュ指令を主
メモリーに警告する。メモリーＧＯ信号ＰＭＥＭＧＯ−
は主メモリー構成内の各主メモリー・モジュールに配分
され、各主メモリー・ボード内のクロツク・ゼネレータ
を始動させる。もしリフレッシュ指令が受取られると、
１完全メモリー・サイクルの間記憶論出しサイクルが開
始されてアレー内の各ＲＡＭチップ１行をリフレッシュ
する。もし議出し／書込み指令が受取られると、システ
ム・バスからのメモリー・アドレスの最上位の４ビット
０〜３は各主メモリー・モジュールにおけるセグメント
・アドレスと比較される。どれか１つの主メモリー・モ
ジュールにおける比較一致が生ずれば、これはアドレス
指定されるものとして定義され、又メモＩＪ−存在（Ｍ
ＭＰＲＥＳ）信号を生じる。この信号、ＭＭＰＲＥＳは
、選択された主メモリー・ボード内の読出し又は書込み
操作のためのメモリー・サイクルを開始する。もし比較
不一致の場合、この要求は打切られてメモリー・サイク
ルが終了させられる。メモリー書込み操作における第２
の５００ナノ秒のＣＰＵサイクルの間、データは外部ソ
ース（ＣＰＵ又は１／０コントローラ）からのシステム
・バスにおいて使用可能になる。メモリー読出し操作に
おいて、低レベル付勢メモリー・データ信号Ｐ既ＦＭＤ
−がシステム・バスから受取られてバス上にメモリー・
データを付勢する。同時に、メモリーは又パリティ・ェ
フー（ＭＥＭＰＥＲ−）信号を送出し、ハイの時エラー
のない講出しメモリー操作を表示し、ローの時は現行メ
モリー・サイクルにおいてパリティ・エラーが生じたこ
とを表示する。戊口 主メモリー・モジュール 本項では、主メモリー・モジュール（ボード）において
使用されたロジックの機能について簡単な記述を行う。 第４１図は、各素子間の信号およびデータの転送経路を
示す主メモリー・ボードのブロック図である。主要素子
は、１つの主メモリー・ボード‘こ対して６巡ｘ１６ビ
ット迄のワード（１ワードり２パリティ・ビットが含ま
れる）の記憶容量を提供するため使用されるＲＡＭデー
タ・アレー６３０とＲＡＭパリティ・アレー６３２（合
わせてＲＡＭ又はアレーと呼ぶ）である。他の全ての素
子はこれ等アレーを支持して、これ等とシステム・バス
との間でデータを転送し、読出し又は書込みメモリー操
作の間各データ・ワ−ド‘こついてパリティを検査しあ
るいはこれを生成する。仏ｏｉ タイミング・ゼネレー
タ タイミング・ゼネレータ６０２は、王〆モリ−・モジュ
ール（第４１図参照）において実施される全操作を活動
化してこれを同期させるタイミング・パルスを提供する
。 これはシステム・バスからのメモリー・サイクルに対す
る要求で活動化され（即ち、信号ＰＭＥＭＧＯ−）、あ
るいはシステムに対するＡＣ電源が消勢される時パワー
・オン信号ＢＰＯＷＯＮ十によって活動される無先行リ
フレッシュ要求（ＭＮＯＰＲＲ＋）信号で活動化される
。タイミング・ゼネレータ６０２は主メモリー・ボード
全体に配分されるタイミング信号を発生して、アドレス
・レジスタ６０４、データ・ィン・レジスタ６０６およ
び書込み付勢をクロックし、および列アドレスと行アド
レスをストローフする。Ｌｅロｉｉ 一５Ｖゼネレータ ＲＡＭチップは主メモリー・ボードにおかれた−５ボル
ト・ゼネレータ６０８によって生成される直流の−５ボ
ルトを要求する。 システム電源又はメモリー保管ユニットからの直流十１
２Ｖおよび直流＋５Ｖゼネレータを駆動する。このゼネ
レータから生じる−５ＶＤＣがフィル夕され、アレー内
のＲＡＭチップに送られる。仏ロｉｉｉ 電源故障ロジ
ック 電源故障ロジック６２８はバス・パワー・オン・（ＢＰ
ＯＷＯＮ＋）信号を監視してメモリーに来るべきＡＣ電
源遮断を警告する。 このモニターにより、ＣＰＵに追加の２ミリ秒を与えて
、中央プロセサの操作ＡＣ電源故障のため停止する前に
関連するシステム情報でメモリーを更新させる。ＡＣ電
源故障の後、主メモリー・モジュールが内部リフレッシ
ュ操作モードにセットされ、ＡＣ電源がシステムに対し
回復される迄主メモリー・モジュールをアクセスするこ
とができない。比ロｉｖ ＲＡＭアドレス制御および分
配ロジック１腿ＷＲＡＭァレ‐に対するアドレス・フィ
‐ルドは７行７列に構成されて１２餅庁×１２８列のマ
トリックスを形成する。 ＲＡＭアドレス制御及び配分ロジック６０４は、このア
レーにおける特定のロケーションのアドレス指定をこの
ロケーションに関する特定の行及び列のアドレスを発生
することによって行うように設計されている。このため
、メモリ一読出し又は書込みデータ・サイクルの始めに
システム・バスからデータ・イン・レジスタ６０６に記
憶された１６ビットのメモリー・アドレス・ワードを用
いてこのタスクを実施する。データ・イン・レジスタ６
０６のビット３とビット１０乃至１５は行アドレス・フ
ィールドを形成し、データ・レジスタ・ビット２および
４乃至９は列アドレス・フィールドを形成する。両フィ
ールド同時にその各々の行および列のアドレス・レジス
タ６３４と６３６に記憶される。行アドレス・レジス夕
６３４の内容は、行アドレス・スロープ信号やローにな
る時アレー内にストローブされる。列アドレス・レジス
タ６３６の内容はこの時低レベルの列アドレス・ストロ
ーブ信号によりアレー内にストローブされる。行および
列アドレスの相方は、新しい行および列アドレスでオー
ハーレィされるアレー内に留まる。メモリー・アドレス
制御及び分配ロジック６０４は又、２ビット・メモリー
・アドレス・フィールドをデータ・ィン・レジスタ６０
６から分離してチップ選択ロジック６２４におけるチッ
プ選択レジスタに記憶し、それによって主メモリー・モ
ジュールにおける適合した行を選択する。 この特定のビットはビット０および１である。このフィ
ールドは、レジスタ内の１狐Ｗチップの機能性と関連し
て、主メモリー・モジュールにおける行０、１、２又は
３を選択する。リフレツシユ・ロジック６２２内のりフ
レッシュ行アドレス・カウンタの内容は、リフレッシュ
操作の間行アドレス・レジスタ６３４の内容にとって代
わり、行アドレス・レジスタからの内容と同様にしてこ
のアレー内にストローブされる。 更に、リフレツシユ・メモリー・サイクル信号はリフレ
ツシュ操作中にローに維持され、‘１｝適合したアレー
内の全チップを付勢することによりアレーをリフレツシ
ユし、かつ【２｝デ−夕のチップ・アレーからシステム
・バスへの転送を阻止する。仏ロｖ セグメント選択ロ
ジックセグメント選択ロジック６１０は主メモリー・モ
ジュールのアドレス範囲を規定し（アドレス・スイッチ
組立体６３８からのスイッチ・セッティングのあるもの
を用いて）、この範囲をシステム・バスからのメモリー
・アドレスを用いて有効にし、このアドレス範囲を越え
ない時この主メモリー・モジュール内でメモリー・サイ
クルを実施する。 もしこの範囲を越えるとメモリー・サイクルは実施され
ない。リフレッシュ操作又はＡＣ電源故障は選択ロジッ
クを無視してアドレス存在条件をシミュレートし、主メ
モリー・モジュールにおいてリフレッシュ操作を活動化
する。戊口の データ・イン／データ・アウト・レジス
タデータ・イン・レジスタおよびデータ・アウト・レジ
ス夕６０６および６１２は、書込み又は読出しメモリー
操作の間システム・バスＢＵＳＸＯＯ＋乃至ＢＵＳＸ１
５十とＲＡＭデ−夕・アレー６３０間でのデータ転送の
ため一時的にデータ・バッファとして使用されるこれ等
のレジスタは又議出し操作において使用されて、出力デ
ータをパリティ検出ロジックに再循環させ、ここでこの
データが可能性のあるパリティ・エラーについて検査さ
れる。 戊ロ価 パリティ・ゼネレータおよび検査ロジックパリ
ティ・ゼネレータおよび検査ロジック６１６はデータ・
イン・レジス夕を監視して、ワード又はバイト書込みメ
モリー操作の間、各１６ビット・データ・ワード｝こ対
する２パリティ・ビットを、あるいは各データ・バイト
に対する１パリティ・ビットを生成してパリティ・アレ
ー６３２に記憶する。 読出しメモリー操作においては、パリティ・ゼネレータ
および検査ロジックは又データ・アウト・レジスタおよ
びパリティ・アウト・レジスタ６１２および６１４を監
視して各データ・ワードにおけるパリティを検査する。
書込みワード操作においては、両パリティ・ビットがパ
リティ・アレーに記憶される。 しかし、書込みバイト操作において、記憶されるバイト
に対する適合したパリティ・ビットのみがパリティ・ァ
レーに記憶される。対向するパリティ・ビットに対する
パリティ・アレー内の隣接ロケーションは影響を受けな
い。読出しメモリー操作においては、データ・ィン・レ
ジスタ６０６からのデータ・ワードおよびパリティ・ア
ウト・レジスタ６１４からの２パリティ・ビットが可能
性のあるパリティ・エラーについてパリティ検査ロジッ
クにおいて検査される。 もしパリティ・エラーが生ずれば、ェフー・ロジック６
２６内のエラー・フロツプがセットされて、システム・
バスに対して低レベルのメモリー・パリティ・ェフー（
ＭＥＭＰＥＲ−）信号を送り、主メモリー・ボ−ド‘こ
おける発光ダイオード（ＬＦＤ）のパリティ・エラー表
示灯６１８をＯＮにする。丘ロ価 読出し／書込み制御
ロジック 論出し／書込み制御ロジック６２０は、回線ＰＷＲＴＢ
Ｏ十およびＰＬｙＲＴＢＩ十に付号化された読出し／書
込み指令コード‘こついてシステム・バスを監視し、読
出し（ワード）指令、書込みバイト０指令、書込みバイ
ト１指令又は書込みワード指令に関するこのコードを復
号し（第６図参照）、そして符号化された指令を実行の
ためＲＡＭアレーに送出する。 リフレッシュ指令が受取られる時、読出し指令は読出し
／書込み制御ロジック６２０内で自動的に符号化されて
アレ−をリフレツシュする。Ｌｅロｉｘ リフレツシュ
・ロジック リフレツシュ・ロジック６２２の目的は、２ミリ秒（ｍ
ｓ）毎に主メモリー（ＲＡＭ）内のデータを復元するた
めに必要なりフレッシュ・サイクルを活動化しかつこれ
を制御することである。 規則正しいインターバルでのＲＡＭデータ復元は、ＭＯ
ＳＲＭＭデバイスの動的特性の故に必要である。（例、
ＭＯＳＲＡＭデバイスを動的メモリーとして使用すると
き、その充電されたデータの劣化は、ある限られた時間
が満了する前に再充電されれば、この時間内に始まる）
。このリフレツシュ・ロジックは１５マイクロ秒毎にリ
フレッシュ・サイクルを支持して主メモリー構成内のデ
ータを維持するよう設計される。１５マイクロ秒のＩＪ
フレッシュ・サイクルは１母ＫＲＡＭチップ・アレーに
よって決定される（即ち、２ミリ秒／１２８行＝１５マ
イクロ秒）。 リフレッシュ・ロジックは正規のＩＪフレッシュ指令（
ＰＭＦＲＳＨ一は２進数零）についてシステム・バスを
監視してリフレツシュ・サイクルを実施する。 この指令は、リフレツシュ指令の時が近づいていること
を警告するため、メモリー要求（ＰＭＥＭＧＯ−＝２進
数零）の開始の２００ナノ秒前一にシステム・バス上に
なければならない。メモリーＧＯ信号の受取りと同時に
、リフレッシュ・ロジックはこの指令を受入れ、これを
テストしてこれが最後の正規のりフレッシュ指令から１
５マイクロ秒経過していることを検証し、そしてメモリ
ー・リフレツシュ・サイクル（行アドレス・ストローブ
のみ）を開始してこの指令を実施する。リフレッシュ・
ロジックは又、現行リフレッシュ・サイクル中システム
・バス上へのいかなるデータ転送も禁止する。もしこれ
が正規の指令でれば、各ＲＡＭチップにおける論理的な
ローがその現行リフレッシュ・サイクルを介してその存
在するデータ・リフレッシュ（再充電）される。その完
了と同時に、リフレツシュ行アドレス・カウンタが次の
正規リフレツシュ指令に備えて１だけ増分される。もし
第２のリフレッシュ指令が１５マイクロ秒内に受取られ
るならば、読出し操作がメモリー・アドレス・レジスタ
によって指定された単一メモリー・ロケーションにて行
なわれ、このデータはシステム・バスに転送されず、リ
フレツシュ行カウンタは変更されない。仏ｏ× チップ
選択ロジック チップ選択ロジック６２４（開始アドレス・ロジックと
も呼ぶ）は、主メモリー構成に他の主メモリー・モジュ
ールの付加を許容する。 これは、主メモリー構成のアドレス・フィールド内の主
メモリー・ボード・アドレス・フィールトを再配置する
ことによってこの機能を行う。このロジックは又、ＲＡ
Ｍチップの第１行として主メモリー・ボード上の物理的
行０を規定する。アドレス・スイッチ組立体６３８にお
ける２つのスイッチは、４つの開始アドレスＯＫ，１６
Ｋ，３２Ｋ，又は４８Ｋの内の１つをセットするために
使用される２ビットの２進アドレス・フィールドを形成
する。この４つの開始アドレスは主メモリー構成におけ
る論理的行位置を表わす（論理的行０＝１郎Ｗ、行１＝
３松Ｗ、行２＝４紬Ｗ、および行３＝６４ＫＷ）。チッ
プ選択ロジック６２４の更に詳細な説明は、本文中に参
考のため引用された１９７８王７月３日出願のＣ．Ｍ．
Ｎｉｂの等の係属中の米国特許出願第９２１２９２号「
回転チップ選択法およびその装置」において見出される
。 Ｌｆ 主メモリーの要約 本システムの主メモリーは１乃至４つの主メモリー・モ
ジュールをシステム・バスＢに取付けることにより構成
され、合計１舵乃至６４Ｋワードの王〆モリーを提供す
る。 各メモリー・モジュール（又はボード）は１舷、３松又
は６４Ｋワードを含む。各ワ−ドはデータ用の２つの８
ビットリゞィトとおよび２パリティ・ビットからなる（
データ・バイト当り１パリティ・ビット）。主メモリー
は全て、システム・バスＡには見出されない主メモリー
独自のいくつかの信号を有するシステム・バスＢ上にお
かれねばならない。 更に、ＣＰＵは、ＣＰＵシステム・バスのデータ回線の
トランシーバを制御するのを可能にするため、主メモリ
ーからデータが読出されるべき時どのシステム・バス上
に主メモリーがあるかを無条件に知らねばならない（即
ち、データが来るシステム・バスに対するトランシーバ
はデータを受取るように、又他のシステム・バスのトラ
ンシーバはデータを伝送するように制御されねばならな
い）。このようにシステム・バスのトランシーバを制御
するＣＰＵによって、両システム・バスＡとＢ上のデー
タは同一となり、データが主メモリーから来るサイクル
の間、ＣＰＵはデータを要求するＩＯＣがどのシステム
・バスにおかれているか子を考慮する必要はない。デー
タが主メモリーに送られるサイクルの間、ＣＰＵはどの
バスにＩＯＣがおかれているかを考慮し、その結果シス
テム・バスのトランシーバがＩＯＣにおかれているシス
テム・バスから受取るようにかつ他方のシステム・バス
に送出するように制御でき、これによって再びシステム
・バス上のデータ（又はアドレス）が同一であることを
保証する。ＭＯＳ主メモリーは主メモリー・ボード上に
含まれるロジックにより２ミリ秒毎にリフレッシュされ
るが、ＲＡＭチップの各行はＣＰＵからリフレツシュ信
号を受取った後にだけリフレッシュされる。 ＣＰＵは少くとも１５マイクロ秒毎に１回リフ０レツシ
ュ信号を生成する（１５マイクロ秒×１２８行＝２ミリ
秒）。リフレッシュ操作は、２つのＣＰＵサイクルを要
し、この間、ＣＰＵは主メモリーをアクセスしない。こ
のように主メモリー・リフレッシュを制御するＣＰＵに
より、ＣＰＵ（および５ＣＰＵファームウェアの制御下
で主メモリーと通信する全て１／０コントローラ）は、
アクセスが試みられる時主メモリーが使用可能となるこ
とを保証され得るのである。従って、主メモリーがリフ
レッシュ操作に使用中でありアクセスを再び試みなけれ
ばならないことをＣＰＵに対し通知するため、システム
・バス信号又は回復ロジックを設ける必要はなくなる。
この保証がなされた主メモリーの可用度によりシステム
・バスの中とシステムの論理的要件を減少させることに
なる。これ迄の記述は例示のためのみに示したものであ
って、バス・コントローラはＣＰＵ以外のユニットでも
よいことは理解されよう。 又、システムに３つ以上の共通バスを設けてバス・コン
トローラに各共通バスを回らせ、それによって制御情報
が適正な共通バス上に生じかつデータが全ての共通バス
上に生じることを確保する方法で１つの共通バスが情報
を送出し他の全ての共通バスが情報を受取るようにし得
ることも理解されよう。又更に、主メモリーは直接共通
バスの１つに結合される必要がないこと、即ちＣＰＵを
介して結合することができることも理解されよう。ある
いは又、主メモリーは直接共通バスに結合することもで
きるが、全ての主メモリー・モジュールを共通バスの１
つに結合する代りに、データが謙出されるべき主メモリ
ー・モジュールがどの共通バスに結合されるかをバス・
コントローラが知る限り、即ち通知される限り２つ以上
の共通バスに配分することがきる。これは、データが謙
出しデータを含むメモリー・モジュールが接続された１
つの非通／ゞスから受取られそして全ての他の共通バス
に伝送されるように、バス・コントローラが共通バスを
回るのを可能にする。本発明についてはその望ましい一
実施態様に関して記述したが、当業者にとっては、その
形態および詳細における前記およびその他の変更が本発
明の主旨および範囲から逸脱することなく可能であるこ
とが了解される。
’Ａバスが割込みを要求する。‘６｝Ｂバスが割込みを
要求する。第９図によれば、４つの最高優先順位のバス
要求（ＤＭＡ／ＤＭＣ転送）がハードウェア割込みとし
て取扱われ、ハードウェア割込み回路網２５０により取
扱われることが判る。２つの最低の優先順位のバス要求
（割込み）はソフトウェア割込みとして取扱われ、ソフ
トウェア割込み回路網２５８によって取扱われる。 各システム・バス操作はＣＰＵファームウェア・シーケ
ンスにより制御される。 特定のファームウェア指令が１／０コントローラに対し
、所要の動作がシステム・バス上に発生されることを通
知する。これ等の１／０コントローラ指令はシステム・
バスのＲＤＤＴ回線（第６図のＲＤＤＴ２９，ＲＤＤＴ
３０，ＲＯＤＴ３１）上に発され、現行ＣＰＵファーム
ウェア・ワードから直接来る。ファームウェアが１つの
ＩＯＣに対して指令を発する時、符号化された指令がシ
ステム・バスＲＤＤＴ回線上におかれ、指令ストローブ
回線（システム・バスＡ上のＰＩＯＣＴＡ、又はシステ
ム・バスＢ上のＰＩＯＣＴＢ、又はＰＩＯＣＴＡとＰＩ
ＯＣＴＢの両方。第７図参照）が２進数零に強制される
。これは、システム・バス上のＩＯＣに指令を復号させ
て所要の動作を行う。第１８図は、１つの１／０コント
ロ−ラに対して発し得る全てのＣＰＵファームウェア１
／０指令を列挙している。以下において更に詳細に論述
する如く、第１８図に示された１／０指令は、指令が指
向される１／０コントローラがシステム・バスＡとＢの
いずれかにあるかに関わらずシステムＡとＢの両方の回
線ＲＤＤＴ上に送られる。 指令が唯１のシステム・バスに対して送られねばならな
い場合、例えば、システム・バスＢ上の１つのＩＯＣの
ＤＭＡ要求に答える時、唯１つの指令ストローブ回線（
システム・バスＡ上のＰＩＯＣＴＡ又はシステム・バス
Ｂ上のＰＩＯＣＴＢ）が２進数零の状態にセットされ、
その結果そのシステム・バスのみの１／０コントローラ
が１／０指令と会することになる。ＣＰＵがＩＯＣ指令
をどちらかのシステム・バスにあるＩＯＣに指向する他
の場合、例えば、ＩＯＣに対してＣＰＵ指令（ＣＰＣＭ
Ｄ）を開始する時、両方の指令ストローブ回線（ＰＩＯ
ＣＴＡおよびＰＩＯＣＴＢ）が２進数零にセットされ、
その結果全ての１／０コントローラが１／０指令に会す
る。Ｆａ メモリー・アクセス 全てのメモリーアクセスはＣＰＵファームウェアにより
生成される。 これはメモリーをアクセスするため本ＰＵサイクル（合
計１マイクロ秒）を要する。第１９図はメモリーに関し
データを転入出するのに必要な事象と信号のシーケンス
を示している。第１のＣＰＵ（５００ナノ秒）のサイク
ルの間、書込みバイト信号が生成されるＰＷＲＴＢ１，
ＰＷＲＴＢＯ。 もしデータ左側のバイト（零）がメモリーに書込まれる
るならば、信号ＰＷＲＴＢ川ま２進数１である。もしデ
ータの右側バイト１がメモリーに書込まれるならば、信
号ＰＷＲＴＢＩは２進数１である。これ等の信号はＤＭ
Ａコントローラ又はＣＰＵファームウェアから来る。い
ずれの場合も、これ等信号は最初のＣＰＵサイクルの１
次時間１から１次時間４まで有効である。これ等信号は
１ワードの読出し又は関連するバイトの書込みを行うこ
とをメモリーに通知する。最初のＣＰＵサイクルの１次
時間３において、メモリーＧＯパルスＲＭ旧ＭＯＯが生
成される。このメモリーＧＯパルスと共に、ワード・ア
ドレス（１６ビット）がシステム・バスＢのアドレス／
データ回線ＢＵＳＢＯＯ乃至ＢＵＳＢ１ ５におかれる
。このアドレスはＤＭＡＩ／○コントｏーラ又はＣＰＵ
のいずれかから生じ得る。全ての場合に、これは１つの
システム・バスＡ又はＢから内部バスを経て他のシステ
ム・バスＢ又はＡへ送られる。アドレス（第１のサイク
ルの間）およびデータ（第２のサイクルの間）は内部バ
スを経て両方のシステム・バスＡおよびＢにおかれる。
この両方のシステム・バスにアドレス又はデータをおく
ことは、いずれかのシステム・バスをアドレス又はデー
タに関してモニターするのを許可するという便宜のため
には、そのアドレス（又はデータ）がシステム．バスＢ
のＤＭＡＩ／○コントローラからあるいはＣＰＵから来
たときでさえも起こるが、便宜を考えなければそのアド
レス又はデータをおくことはこれらの場合適正なシステ
ム動作のためには必要としない。メモリーＧＯパルスは
、メモリ一にアドレスを受入れさせてそのアクセス１シ
ーケンスを開始させる。もしアクセスがＤＭＡ Ｉ／○
コントローラ要求によるものであるならば、ＣＰＵはこ
のＣＰＵにおける主メモリー構成スイッチのセットによ
り許可される最大アドレスに対してそのアドレスを試験
する。もしアドレスがスイッチのセット値より大きけれ
ば、メモリー・ェフー信号（ＰＥＭＰＡＲおよびＭＥＭ
ＰＥＲ）を強制して１／０コントローラに対し不在アド
レスの検出を通知する。次に１／０コントローラはその
状態レジスタの適正なビットをセットする。ＣＰＵが開
始したメモリー要求はメモリーＧＯの前に不在メモリー
・アドレスについて検査され、そしてトラツプ１５が生
じる。第２のＣＰＵサイクルの間、データ転送が生じる
。 もしＣＰＵ又は１／０コントローラがデータを受取るべ
き場合、ＣＰＵがメモリー・ボードのデータ・ドラィバ
（Ｐ既ＦＭＤ）を付勢し、１次時間３においてメモリー
がデータをシステム・バスＢにおきそしてＣＰＵの内部
バスを経てシステム・バスＡにおく。もしメモリーがフ
ルワード読出しを行ってパリティ・エラーを検出したな
らば、このメモリーはメモリー・エラー信号Ｍ駐Ｍ円Ｅ
Ｒを強制する。 ＣＰＵは、パリティ検査エラー信号ＰＭＭＰＡＲにより
システム・バスＡにそのエラーを送る。もしアクセスが
１／０コントローラ要求によるものであるならば、コン
トローフはその状態レジスタのエラー・ビットをセット
する。ＣＰＵが要求した主メモリー・アクセスに関し検
出されたパリティエラーはトラツプ１７を生じる。どの
主メモリー・エラー信号も、次の主メモリー動作の次の
メモリーＧＯ時にリセットされる。もしデータがメモリ
ーへ書込まれるべき場合、ＣＰＵ又は１／０コントロー
ラは第２のサイクルの間システム・バスにデータをおき
、メモリーは書込みバイト信号に従ってデータを１時時
間３においてアドレス指定されたロケーションへ書込む
。Ｆｂ メモリー・リフレツシュ もしＣＰＵがシステム・バスＢにおけるメモリー・リフ
レツシュ信号ＰＭＦＲＳＨと共にメモリーＧＯＰＭＥＭ
ＧＯを発するならば、主メモリーのリフレッシュ・サイ
クルが生じる。 他のシステム・バス対話は要求されない。ＣＰＵは少く
とも１５マイクロ秒毎に主メモリー・リフレッシュを発
する。もしＣＰＵファームウェアが主メモリーが使用さ
れていないことを決定すれば、ＣＰＵはいつでもメモリ
ー・リフレツシュ信号を発し得、こうしてＣＰＵ処理の
中断を防止してメモリー・リフレツシュを発する。Ｆｃ
ｌ／○コントローラに対する機能コードＣＰＵは１０
，１０日，１０ＬＤソフトウェア命令の実行中１／０コ
ントローラに対して機能コードを転送し、その結果１６
ビット・ワードが１／０コントローラに転送されるかこ
れら受取られる。 第２０図はこのシステム・バス操作を実施するのに要す
る事象および信号のシーケンスを示す。このシーケンス
はＣＰＵにより開始され、ＲＤＤＴ回線上にＣＰＵ指令
（ＣＰＣＭＤ）を発して両システム・バスＡおよびＢの
アドレス／データ回線ＢＵＳＸＯＯ乃至ＢＵＳＸ１５に
チャネル番号および機能コードをおく。 ＣＰＵは、チャネル番号により識別される１／０コント
ローラから応答のため最大１．２ミリ秒を待機する。こ
の時間中ＣＰＵが実効上停止、ソフトウェア割込みは全
く認められないが、データ転送要求はサービスされる。
このＣＰＵのストール則ち停止は、ＣＰＵ指令を１／０
コントローラに対して発させたソフトウェア命令１０，
１０日，１０ＬＤを処理するＣＰＵマイクロプログラミ
ング内でのファームウェア・ループ動作から生じる。こ
の１／０ソフトウェア命令内のループ動作は他のソフト
ウェア命令の処理又はソフトウェア割込みに対する応答
を禁止する。このループ動作の間、ＣＰＵファームウェ
アは、ファームウェアがＳＰＭ作業ロケーションに記憶
した時間切れカウンタをカウント・ダウンするまで、１
／０コントローラからの進行又は使用中の信号ＰＲＯＣ
ＥＤ又はＰＢＵＳＹを待機する。 下記の応答が可能である。もしＣＰＵが不在又は欠陥の
ある資源をアクセスすることを試みるならば、応答は得
られない。 ＣＰＵファームウェア・タイマーはこの条件を検出し、
トラツプ１５が生じる。アドレス指定された１／０コン
トローラが使用中であり、１／０コントローラは現在の
指令を受入れることができない。 この場合、１／０コントローラは使用中の回線ＰＢＵＳ
Ｙを２進数零に強制して命令を終了させる。もしアドレ
ス指定された１／０コントローラが、アドレス指定され
たチャネル番号と関連しない１／０コントローラ内の１
時条件の故に新らしい指令を受入れることができなけれ
ば、再試行（待機）応答が受取られる。 コントローラは進行中ＰＲＯＣＥＤおよび使用中ＰＢＵ
ＳＹの両回線を２進数零に強制して、ＣＰＵ‘こ現行命
令を再抽出させ対話を再開させる。正規の応答は、１／
０コントローラが進行中ＰＲＯＣＥＤ回線を２進数零に
強制して、１／０コントローラが使用中でないことおよ
びＣＰＵがこのシーケンスを完了すべきことを通知する
。 もしアドレス指定された１／０コントローラがＤＭＡタ
イプであれば、これも又信号ＰＢＹＴＥＸをロー（２進
数零）に強制してＣＰＵに応答する１／０コントローラ
のタイプを通知する。１／０コントローラからの応答の
検出時に、ＣＰＵはＲＤＤＴ回線上に回答指令（ＡＳＣ
ＭＤ）指令を発して、１／０コントローラに使用中／進
行中の回線をリセットさせる。 回答指令が発されると、ＣＰＵおよび１／０コントロー
ラかりンクされ、ＣＰＵファームウェアがＣＰＵ−１／
０コントローラの転送に専用化される。リンク使用中、
ＣＰＵはＤＭＣコントローラであるかどうか範囲値を検
査する。 もしこの範囲値が零と等しければ、ＣＰＵがＲＤＤＴ回
線上の範囲終り（ＥＯＦＲＧ）指令を発することにより
この条件をＩＯＣに通知する。あるＤＭＣ Ｉ／○コン
トローラはこの情報を必要とし、他のものはこれを無視
する。ＣＰＵが回答指令（ＡＳＣＭＤ）を発した後約６
マイクロ秒時に、ＣＰＵはＲＤＤＴ回線上にリンク終り
（ＥＯＦＬＫ）指令を発する。 ＣＰＵがＡＳＣＭＤ指令とＥＯＦＬＫ指令とを発生する
時の時間インターバルは、ＣＰＣＭＤ指令において送ら
れた特定の機能コードに対して実行されねばならないＣ
ＰＵファームウェア・ステップ（マイクロ命令ワード）
の数に依存する。ＣＰＵおよびＩＯＣはこの期間中りン
クされてＣＰＵファームウエアおよびシステム・バスが
ＩＯＣシーケンスに専用化されかつハ−ドウェァ割込み
が禁止されるため、設計パラメータとしてこの時間は約
６マイクロ秒に制限されてハードウェア割込みおよびシ
ステム・バス要求に対するシステムの応答性を保証する
。「リンク終り」時間の始めに、もし機能コードが入力
タイプであったならば、ＣＰＵはＩＯＣデータ・ドライ
バＰＥＮＢＳＸを付勢し、データ・ワードがアドレス／
データ回線上をＣＰＵ迄転送される。もし機能コードが
出力タイプであったならば、ＣＰＵはデータをシステム
・バス・アドレス／データ回線におき、ＩＯＣはリンク
終り時間の１次時間３時にバスからデータをストローブ
する。もしＣＰＵが１７ビット・アドレスをＤＭＡコン
トローラに転送中であれば、回線ＰＢＹＴＥＸはリンク
終り時間中下位のアドレス・ビット（バイト・オフセッ
ト）を反映する。ＣＰＵ−ＩＯＣリンクはリンク終りが
検出された結果としてリセットされる。ＦｄＤＭＣデー
タ転送要求 ＤＭＣＩ／○コントローラは、１／〇コントローラがデ
ータのバイトを主メモリー内の１／０バッファに関して
転入出させることを要求する時、ＤＭＣデータ転送要求
シーケンスを開始する。 この要求は、ソフトウェア１０ＬＤ命令がＤｈ４Ｃ Ｉ
ＯＣに対して発され入出力操作を開始した後でのみ生じ
得る。第２１図Ａ図乃至第２１Ｄ図は、ＤＭＣデータ転
送シーケンスに対するシステム・バス対話を示す。次に
第２１Ａ図においては、データ転送が要求されるとき、
ＤＭＣ Ｉ／○コントローラは、要求側の１／○コント
ローラがおかれたシステム・バスのＤＭＣデータ要求回
線ＰＤＭＣＲＸを２進教養に強制することによってＣＰ
Ｕファームウェアに通知する。 もし下記２条件、即ち、（１にの回線が既に特定のシス
テム・バス上の他のＩＯＣもこより既に活動状態におか
れていないこと、および■このＩＯＣに対するサイクル
・イン時間の１次時間３におけること、が満たされされ
すれば、ＩＯＣはこの回線を２進数零に強制することを
許可される。サイクル・ィン時間（ＢＣＹＣＩＮ信号）
は、特定のシステム・バスにおいて一時に１つのＩＯＣ
のみが１つのデータ転送シーケンスを開始できることを
保証する。ＤＭＣ要求回線ＰＤＭＣＲＸはＣＰＵが応答
する迄セット状態を維持する。ＤＭＣ要求回線の付勢に
よりＤＭＣ要求ＣＰＵファームウェア・マイクロプログ
ラムに対するＣＰＵハードウェア割込みを生じる。 他の優先順位の高いハードウェア割込みの関数であるハ
ードウェア割込みが生じる時、かつＣＰＵファームウエ
アがハードウェア割込みを禁止しているかどうかに従っ
て、ＣＰＵは回線ＲＤＤＴＲＤＤＴ２９乃至ＲＧＧＴ３
１上に回答ＤＭＣ要求（ＡＳＤＭＣ）指令を発すること
によりＤＭＣ要求に対し肯定応答する。この時ＣＰＵと
ＩＯＣはリンクされた状態になる。次の略々６マイクロ
秒間、ＤＭＣ転送に関与するＣＰＵファームウェア・ス
テップ数に従ってＣＰＵがこのＤＭＣデータ転送に専用
化され、このＤＭＣデータ転送と関連するものを除いて
他の通信はシステム・バスＡ，Ｂのいずれにも許可され
ない。ＡＮＳＤＭＣの後の次のサイクルにおいて、ＣＰ
Ｕは１／０コントローフ・ドライバ（信号ＰＥＮＢＳＸ
を介して）を付勢し、これによりＩＯＣにそのチャネル
番号をアドレス／データ回線ＢＵＳＸＯＯ乃至ＢＵＳＸ
１５におくことを通知する。 チャネル番号はＣＰＵフア−ムウェアにより使用されて
スクラツチパツド・メモリーにおけるプログラム・チャ
ネル表をアクセスし、又転送方向を決定する。次の６乃
至７ＣＰＵサイクルの間、ＣＰＵはプログラム・チャネ
ル表からのこのチャネルに対するメモリー・アドレスお
よび範囲の情報を得る。 この範囲は城分され、メモリー・アドレスは増分され、
そしてプログラム・チャネル表に記憶される。もしこの
範囲がこの要求によって減少し尽されるならば、ＣＰＵ
はＲＤＤＴ回線上に範囲終り（ＥＯＦＲＧ）指令を発し
て、ＩＯＣに対してこれが最後の転送であることを通知
する（第２１Ａ図乃至第２１Ｄ図）。もしデータがメモ
リーから読出されるべき場合（第２１Ｂ図乃至第２１Ｄ
図）、ＣＰＵは、メモリーをアクセスし、必要なバイト
・スワッピングを行い、データをシステム・バス・アド
レス／データ回線上のバイト位置１（即ち、ビット８〜
１５）におく。次に、ＣＰＵはＲＤＤＴ回線上にリンク
終り（ＥＯＦＬＫ）指令を発する。 これは、１／０コントローラに対して、もしメモリーか
らの議出しならば主メモリーからのデータがデータ／ア
ドレス回線上にあることを表示する。もしメモリ一読出
しが行われつ）あれば、１／０コントローラはこのデー
タをＥＯＦＬＫの１次時間３において得る。主メモリー
の書込みの場合、ＣＰＵは信号ＰＥＮＢＳＸを介して１
／０コントローラ・ドライバを付勢し、１／０コントロ
ーラはデータをバイト位置１（即ちビット８〜１５）に
おき、このバイトは起こり得るバイト・スワッピングの
ためＳＰＭに転送され、次にＣＰＵはメモリー・アクセ
スを行ってデータを主メモリーに書込む。 リンク終り（ＥＯＦＬＫ）は、ＣＰＵと１／０コントロ
ーフ間のりンクを終了させて、ＣＰＵと１／０コントロ
ーラ間に別のりンクが確立される迄これ以上ある種のシ
ステム・バス指令に応答しないように１／０コントロー
ラをリセットする。ＤＭＣデータ転送のためのＣＰＵフ
ァームウェア・マイクロプログラムが完了するとハード
ウェア割込み（ＤＭＡおよびＤＭＣデータ転送要求およ
び転送要求および主メモリー・リフレッシュ時間切れ）
を付勢し、これら割込みの夫々は継続中であればシステ
ム・バス通信をもたらす。全システム・バス通信はＣＰ
Ｕファームウェアの制御下にあるため、ＣＰＵ−ＩＯＣ
リンクの終了は、ハードウェア割込みを許可するＣＰＵ
ファームウェアなしには他のシステム・バスの通信を確
立するのには不十分であることに留意すべきである。例
えば、第２１Ａ図において、ＣＰＵサイクル８および９
の間、システム・バスの通信はいずれのシステムリベス
においても生じ得ないが、これはＣＰＵが依然として占
有されＩＯＣからメモリーへのＤＭＣ入力転送のための
ファームウェア・マイクロプログラムを実行しているた
めである。ＦｅＤＭＡデータ転送要求 １／０コントローラがデータのバイト又はワードを主メ
モリーにおける１／０バッファに関して転入出させるこ
とを要求する時、ＤＭＡ Ｉ／○コントローラはＤＭＡ
データ転送シーケンスを開始する。 この要求は、ソフトウェア１０ＬＤ命令が１／０コント
ｏ−ラに対して発された後にのみ生じ得る。第２２図は
このシーケンスのためのシステム・バス対話を示す。Ｄ
ＭＡ Ｉ／○コントローラは、この要求側の１／０コン
トローラが配置されているシステム・バス上のＤＭＡ要
求回線ＰＤＭＡＲＸを２進数零に強制することにより、
これがＤＭＡデータ要求を行うことをＣＰＵに通知する
。 この回線ＰＤＭＡＲＸはＣＰＵから応答が受取られる迄
活動状態を維持する。もし下記２つの条件、即ち、【１
）この回線がその特定のシステム・バス上のある他の１
／０コントローラにより既に活動状態におかれていない
こと、‘２にの１／０コントローラに対するサイクル・
ィン時間（ＢＣＹＣｍ−２進数零）の１次時間３ ＰＴ
ＩＭＥ３にあること、が満たされさえすれば、１／０コ
ントローラはこの回線を（１次時間３において）セット
することが許可される。ＤＭＡ要求回線の付勢により、
ＤＤＭＡ要求マイクロプログラムに対するＣＰＵのハー
ドウェア割込みを生じる。この状態が生じると、ＣＰＵ
はＲＤＤＴ回線ＲＤＤＴ２９乃至ＲＤＤＴ３ １上に回
答ＤＭＡ要求（ＡＳＤＭＡ）指令を発することによりこ
の要求を肯定応答し、適当なシステム・バス上の（ＰＥ
ＮＢＸ）回線をセットすることによって１／０コントロ
ーラ・ドライバを付勢する。ＣＰＵと１／０コント。ー
ラはリンクされ、全てのシステム・バス活動はこのＤＭ
Ａ転送に対してのみ専用化される。１／０コントローラ
が回答ＤＭＡ要求 （ＡＳＤＭＡ）指令を検出する時、この１／０コントロ
ーラは即時下記動作を行う。 即ち（１｝要求回線ＰＤＭＡＲＸをリセットし、■アド
レス／データ回線ＢＵＳＸＯＯ乃至ＢＵＳＸ１ ５上に
メモリー・ワード・アドレスをおき、｛３レゞス回線Ｐ
ＷＲＴＢＩおよびＰＷＲＴＢＯ上に書込みバイト信号を
ゲートする。もしコントローラがシステム・バスＡ上に
あれば、ＣＰＵは主メモリーの使用のためアドレスおよ
び書込みバイト信号をシステム・バスＢに対して付勢す
ることに留意されたい。回答ＤＭＡ要求（ＡＳＤＭＡ）
指令サイクルの１次時間３において、ＣＰＵはメモリー
ＧＯ信号ＰＭＥＭＧＯを発し、主メモリーはこのメモリ
ーＧＯ信号を用いてストローブする。 もしこのアドレスがＣＰＵボード上におかれたメモリー
構成スイッチにより許可されたものよりも大きいことを
ＣＰＵが検出すると、ＣＰＵはメモリー・エラー回線（
システム・バスＡ上のＰＭＭＰＡＲおよびシステム・バ
スＢ上，のＭＥＭＰＥＲ）をセットすることにより１／
０コントローラに通知し、ェフー・ビットを１／０コン
トローラの状態レジスタ内でセットさせる。回答指令Ａ
ＳＤＭＡに続くＣＰＵサイクルにおいて、ＣＰＵはＲＤ
ＤＴ回線上にリンク終り指令ＥＯＦＬＫを発してデータ
転送が生じることを指示する。 もしこれが書込み操作であれば、ＣＰＵはコントローラ
・ドライバＰＥＮＳＢＸを付勢し、１／０コントローラ
はデータ・ワードをアドレス／データ回線上におく。も
し１／０コントローラがシステム・バスＡ上にあれば、
ＣＰＵはシステム・バスＢおよび主メモリーに対するデ
ータ転送を付勢する。もしこの操作がメモリー読出しで
あれば、メモリー・ドライバはＣＰＵにより付勢され、
主メモリーはデータをバス上におき（ＣＰ山ま必要に応
じてシステム・バスＡにおけるデータを付勢する）、１
／０コントローラはリンク終り（ＥＯＦＬＫ）サイクル
の１次時間３においてこのデータを取る。 もし主メモリーがパリティ・エラーを検出した場合、こ
れは主メモリーのパリティ・ェフー（Ｍ旧ＭＰＥＲ）回
線をセットすることにより１／０コントローラに通知す
る。必要に応じて、このエラーは回線ＰＭＡ作ＡＲ上を
ＣＰＵ‘こよりシステム・バスＡに送られる。リンク終
り信号の直後のＣＰＵサイクルにおいては、ＣＰＵ．１
／０コントローラ・リンクが終了され、メモリー・エラ
ー信号ＭＥＭＢＥＲおよびＰＭＡ仲ＡＲがリセットされ
る。Ｆｆ ｌ／○コントローラ割込み １／０コントローラは、あるデータ転送が完了するか又
はあるデバイスの状態が変化する時、システム・バス１
／０割込みシーケンスを開始する。 第２３図はシステム・バス上で行われる対話を示す。１
／０割込みはソフトウェア割込みであってハードウェア
割込みではないことが判る。 即ち、もしＣＰＵにより受入れられるならば、この１／
０割込みは、ＣＰＵを強制してソフトウェアの現行状態
を保管させることにより現行ソフトウェア・プログラム
の実行を中断する。この時、ＣＰＵは１／０割込みのサ
ービスに専用化された他のソフトウェアの実行を開始す
る。１／０割込みソフトウェアの完了時に、割込みを受
けたソフトウェアの状態は復元され、ＣＰ山ま元の割込
みされたソフトウェア・プログラムの実行を続行する。 割込みが要求されるとき、１／０コントローフは、割込
み要求回線ＰＩＭＴＲＸを２進数零に強制することによ
りＣＰＵファームウェアに通知する。この回線はＣＰＵ
が応答する迄セットされた状態を維持する。１／０コン
トローラは、そのサイクル・イン時間の１次時間３にお
いてのみ、かつこの回線が既に同じシステム・バスＡ又
はＢ上のある他のＩＯＣにより付勢されていない場合、
この回線を付勢することを許可される。 ＣＰＵファームウェアが次のソフトウェア命令の処理を
開始する時、どちらかのシステム・バス上の１／０割込
み要求回線ＰＩＮＴＲＸの付勢がＣＰＵを１／０割込み
ファームウェアに分岐させる。 ソフトウェア命令の実行の間においてのみソフトウェア
割込みが生じる（即ち、ソフトウエア割込みの存在には
、あるソフトウェア命令の実行中ではなく次のソフトウ
ェア命令の始めにのみＣＰＵが作用する）。 これは、ＣＰＵソフトウェア命令を実施するのに使用さ
れるＣＰＵファームウェアをマイクロプログラムして、
主メモリーから次のソフトウェア命令を取出して復号す
るそのＣＰＵファームウェア・マイクロプログラムの開
始時においてのみソフトウェア割込に分岐させるように
すること、によって達成される。もしあるソフトウェア
命令の実行の始めに１／０割込みが未完であれば、ＣＰ
Ｕファームウェアは次のソフトウェア命令の実行を打切
り、１／０割込み処理を取扱うＣＰＵファームウェア・
マイクロプログラムに分岐する。１／０割込みの処理中
に第２３図に示したシーケンスがシステム・バスに生じ
る。 もし１／０割込みがＣＰ山こより受入れられると（即ち
、ＩＯＣの優先順位レベルが現在実行中のソフトウェア
・プログラムのそれよりも高ければ）、ＣＰＵファーム
ウェアは現行ソフトウェア状態を保管し、この１／０割
込みと関連するソフトウェア・プログラムの実行を開始
する。もし１／○割込みが拒絶させれば、ＣＰＵファー
ムウェアは割込みを生じることなくソフトウェア命令の
実行を続行する。次に、第２３図において、ＣＰＵが１
／０割込みファームウェアに分岐する時、ＣＰＵはＲＤ
ＤＴ回線上に回答割込み（ＡＳＩＮＴ）指令を発するこ
とによりこの要求に対し肯定応答する。 これはＩＯＣに割込み要求回線をリセツトさせる。ＣＰ
Ｕおよび１／０コントローラはリンクされ、全てのシス
テム・バス、主メモリーおよびＣＰＵの活動はシステム
・バスの１／０割込み要求のサービスに専用化される。
回答割込み（ＡＳＩＮＴ）指令の直後、ＣＰＵは付勢コ
ントローラ・ドライバ回線ＰＥＮＳＢＸを付勢し、ＩＯ
Ｃはアドレスノデータ回線上にそのチャネルおよび割込
みレベルをおく。 もしＩＯＣがＤＭＣタイプでありその割込みが後退文字
によるものであれば、チャネル番号および割込みレベル
をシステム・バスのアドレス／データ回線ＢＵＳＸＯＯ
乃至ＢＵＳＸ１５を介してＣＰＵへ送出する時、ＩＯＣ
は回線ＰＢＹＴＥＸを２進数零にセットすることによっ
てＣＰＵに通知する。後退文字割込みの場合には、この
レベルは無視されて割込みは常に受入れられる。後退文
字割込みは、関連するＤＭＣチャネルに対するＰＣＴ内
のメモリー・アドレスおよび範囲カウントを、ＣＰＵフ
ァームウェアにより変更させて前の文字を無視する。も
し後退文字でなければ、ＣＰＵが割込みレベルを受取る
時、ＣＰＵはＩＯＣにより示されるレベルがＣＰＵにお
ける現行レベルよりも高い優先順位であるかどうかを決
定する。 もしこのＩＯＣ割みが高い優先順位のものであれば、Ｃ
ＰＵはＲＤＤＴ回線上のりンク終り（ＥＯＦＬＫ）指令
の発生と関連して進行回線ＰＲＯＣＥＤをセットし、リ
ンクは終了させられる。もしコントローラ割込みが低い
（又は等しい）優先順位であれば、ＣＰＵはＥＯＦＬＫ
の発生と関連させて使用中回線ＰＢＵＳＹをセットする
。この場合、リンク終了され、ＩＯＣは１／０割込みを
スタツクしてＣＰＵがＲＤＤＴ回線上に再開割込み（Ｒ
ＥＳＵＭ）指令を発生する迄待機しなければならない。
ＣＰＵはしベル変化が生じる時常に再開割込み（ＲＥＳ
ＵＭ）指令を発する。 このＲＥＳＵＭ指令は、両システム・バスＡおよびＢ上
に同報通信され、システム・バス上の各１／０コントロ
ーラによって監視される。割込みをスタックさせたＩＯ
ＣがＲＥＳＵＭ指令を復号する時、ＩＯＣは１／０コン
トローラ内の標識をセットし、その結果このＩＯＣのサ
イクル・イン時間（ＢＣＹＣＩＮ時間）中ＩＯＣが１／
０割込み要求を再発し、割込みシーケンスが再開する。
この時再発された１／０割込み要求は受入れられるかあ
るいは拒絶される。もし割込み要求が把絶されると（Ｐ
ＢＵＳＹが零）、ＩＯＣは再び１／０割込みをスタツク
し、ＣＰＵからのＲＥＳＵＭ指令を待機する。ＲＥＳＵ
Ｍ指令が発されるときは常に、各システム・バスの割込
みをスタックさせた各ＩＯＣは、割込み要求回線ＰＩＮ
ＴＲＸが既に特定のシステム・バス上の別のＩＯＣによ
りセットされていなければ、そのサイクル・ィン時間に
おいて１／０割込み要求を行う。 １／０割込み要求回線がＣＰＵからＡＳＩＮＴ指令に応
答してＩＯ０こよりセットされるため（ＣＰＵが割込み
を受入れるか拒絶するかにかかわらず）、ＣＰＵが依然
として最初の１／０割込み要求を処理している間別のＩ
ＯＣが１／０割込み要求を行い（即ち、ＰＩＮＴＲＸを
２進数零にセットする）得る。 この第２の１／０割込み要求は、ＣＰＵファームウェア
が次のソフトウェア命令の処理を開始する迄ＣＰＵによ
る作用を受けない。割込みが要求側のＩＯＣにスタツク
される結果となる１／０割込み要求の拒絶は、ＲＥＳＵ
Ｍ指令に続いて１／０割込み要求（スタックされたもの
又は、他のもの）を行うこの特定のシステム・バスにお
ける他の１／０コントローラをブロックしたりあるいは
干渉したりすることがない。これは、ＩＯＣが１／０割
込みのスタックの後ＲＥＳＵＭ指令を受取る迄はスタッ
クされた割込みが再試行されないためである。このよう
に、各ＩＯＣは、（各ＩＯＣが割込み要求を行う機会を
持つ前に第２のＲＥＳＵＭ指令が生じなければ）各ＲＥ
ＳＵＭ指令に続いてそのスタックされた割込みに関し割
込み要求を行う。ソフトウェア割込みの受入れは他のソ
フトウェア割込みをブロックせず単にＣＰＵ優先順位レ
ベルを上げるのみであることを留意すべきである。 従って、もし第２の割込みが第１の割込みよりも高い優
先レベルであるならば、第１のソフトウェア割込みの処
理中はその第２のソフトウェア割込み要求が受入れられ
得る。この高いレベルの受入れは、割込みレベルが割込
みされたレベルより高い優先順位であると云う要件によ
り、又ＣＰＵにおけるレベル数（本例では６４）によっ
てのみ制限されるある瞬間において、実行を待機する如
き多くの優先レベルに対して割込みを入れ子にする結果
を生じ得るのである。Ｆｇ 入出力命令の実行ＣＰＵも
こより支持されるソフトウェア１／０命令は３つのタイ
プ即ち１０，１０ＬＤおよび１０日がある。 これ等命令の実行によりＣＰＵは、選択されたチャネル
に割当てられた１／０コントローラとの対話を開始し、
そしてＩＯＣがこの指令を受入れたかどうかをＣＰＵの
１標識を介してソフトウェアに通知する。 １標識は標識レジス夕のビット１２である（第４図参照
）。 もし１＝０ならば、ＩＯＣは指令を受入れなかった。も
し１＝１ならば、ＩＯＣは指令を受入れた。１／０コン
トローラからの応答が検出されなかったとき、トラップ
１５が生じる。 もし１／０コントローラから応答（ＰＲＯＣＥＤ又はＰ
ＢＵＳＹ信号）が受取られなければ、１．２ミリ秒のＣ
ＰＵファームウェア・タイマは時間切れとなる。 １．２ミリ秒の時間切れ期間中、ソフトウェア割込みは
生じ得ない（これが１／０ソフトウェア命令の実行開始
後であるため）が、ハードウェア割込みはＣＰＵ時間切
れファームウェアにより禁止されないため生じ得る（第
２０図参照）。 ＣＰＵが−たんＩＯＣから進行信号ＰＲＯＣＥＤを受取
ると、ＣＰＵファームウェアはハードウェア割込みを禁
止して回答（ＡＳＣＭＤ）指令を発する。ＣＰＵファー
ムウェアはリンク終りＥＯＦＬＫを発した後迄ハードウ
ェア割込みの禁止を維持する。Ｆｇイ チヤネル番号 入出力データ転送チャネルは、メモリー・アドレスによ
ってだけ識別される主メモリーを除き、システム・バス
に取付けられた各ユニット（ＣＰＵ、１／０コントロー
ラ、又は主メモリー）のために存在する。 チャネル番号は、プロセサ、周辺デバイス、および必要
ならばシステムに取付けられる。１／０コントローラと
関連する１／０チャネルを識別する。 ＣＰＵは常にチャネル零が付される。第１の８つの１／
０チャネル対はＣＰＵによる使用のため予約され（即ち
、チャネル番号０００乃至０３００（１６進表示））、
その結果、ＳＰＭプログラム・チャネル表（第１０図参
照）において６４のチャネル対に対する空間が予約され
ているが、本実施例の６４のＤＭＣ Ｉ／○チャネル対
の内５６が実際にＤＭＣ １／０コントローラに後続さ
れた周辺デバイスの使用のため利用可能である。ソフト
ウェアはこのチャネル番号を用いてどの１／０コントロ
ーラに対してソフトウ．ェア１／０命令を指向させるか
を識別する。 （チャネル番号はソフトウェア１／０命令の制御ワード
に含まれる。）このチャネル番号は又、データ転送時間
中データ転送の方向を識別するためＣＰＵによっても使
用される（即ち、チャネル番号のビット９が方向を決定
する）。第２４図はソフトウェア１／０命令制御ワード
書式を示す。 第２４図は又有効ＤＭＣチャネル番号および有効ＤＭＡ
チャネル番号も示している。ＤＭＡおよびＤＭＣの両方
に対しては、最初の８チャネル対（１６チャネル番号）
がＣＰＵの使用にため予約され、従って有効１／０チャ
ネル番号ではない。システムに組込まれた１／０コント
ローフのチャネル番号スイッチ・セット値とは一致しな
いチャネル番号を指定するソフトウェア１／０命令は、
ＣＰＵファームウェア・タイマの時間切れ時にＣＰＵに
より通知されるトラツプ１５を生じる結果となる。１／
０コントローラはこのチャネル番号を用いてこれがＣＰ
Ｕからサービスを要求する時そのチャネルを識別する。
２つのタイプのサービスが存在する。 即ち、｛１１割込み一全てのチャネルＤＭＡおよびＤＭ
Ｃにより使用されてＣＰＵに対するそのレベル番号を指
定する（第１７図参照）、および【２｝データ−ＤＭＣ
チャネルにより使用されバイトの送受を行う。このチャ
ネル番号はＣＰＵによって使用されてプログラム・チャ
ネル表（ＰＴＣ）をアドレス指定することを留意された
い。ＣＰＵに対し送られたチャネル番号は第２４図に示
した書式を有する。ＤＭＣデータ転送要求に対しては制
御ワードのビット１０乃至１５が第１７図に示す如く無
視されることに留意されたい。Ｆｇロ １／０機能コー
ド １／０機能コードは第２５図に示される。 この機能コードは１／０コントローラによって実施され
る特定の１／０機能を指定する。全ての奇数機能コード
は出力転送（書込み）を表示し、全ての偶数機能コード
は入力転送要求（読出し）を示す。機能コード指令は、
常に、チャネルに関して１６ビット（もし１０命令を介
して発されるならば）又は８ビット（もしｌＯＨ命令を
介して発されるならば）のいずれかを入出力する。それ
にも拘わらず、１／０コントローラは転送に関わるデー
タ・ビットの一部のみ又は全部を使用するよう選択でき
る。Ｆｇｏｉ 出力機能コード指令 ８つの出力機能コード指令については以下に説明する。 初期化（ＦＣ＝０１）。この指令はチャネルに対して１
６ビットの制御ワードをロードする。個々のビットは下
記の如く特定の動作を生じる。即ち、ビット０＝初期化
、ビット１＝１停止１／０、ビット２乃至１５＝将来の
使用のため予約。この指令はチャネル使用中条件の如何
に関わらず受入れられる。初期化（ＩＯＣ用）：ＩＯＣ
にその常駐の品質論理テスト（ＱＬＴ）を実行させ、Ｉ
ＯＣの全チャネルをクリアし、バス・インターフェース
をクリアし、割込みをブロックし、使用中条件をクリア
する。ストップ１／０（チャネル用）：使用中条件をク
リアし、付勢されれば割込みを生じ、チャネルからの転
送を急激に停止し、同じＩＯＣ上の他のチャネルには影
響を与えない。出力割込み制御ワード（ＦＣ＝０３）。 この指令は、チャネルに対して１６ビットの割込み制御
ワードを送出し、ビット０乃至９においてＣＰＵチャネ
ル番号（零）をそしてビット１０乃至１５において割込
みレベルを指定する。チャネルはその割込み制御レジス
外こ割込み制御ワードを記憶する。割込み時に、ＩＯＣ
は第１７図に示す如く割込み制御ワードを戻す。出力タ
スク（ＥＣ＝０７）。 この指令はタスク・ワード（又はバイト）をチャネルに
対し出力する。個々のビットの意味はデバイス固有のも
のである。出力タスクは、構成指令（以下参照）を介し
て出力される比較的静的な情報と比較して瀕繁に出力さ
れねばならない機能（例、ディスク・レコードの議出し
等）に対し意図されたものである。出力アドレス（ＥＣ
＝０９）。この指令は、データ転送が行われる開始バイ
ト・アドレスとしてチャネルにより使用される１７ビッ
ト量を出力する。もしこの指令力ｍＭＡチャネルに対し
て指向されると、バイト・アドレスはバス上をチャネル
に対して送られてＩＯＣに記憶される。もしこの指令が
ＤＭＣチャネルに送られると、バイト・アドレスはＣＰ
Ｕ内の適当なＰＣＴヱントリに記憶される。出力アドレ
スＦＣはソフトウェア１０ＬＤ命令と関連して使用され
る。他の入出力命令によるこの指令の使用は規定されな
い結果を生じる。出力範囲（ＦＣ＝血）。 この指令は、０乃至ぞ５−１の範囲内のチャネルに対し
範囲情報を出力する。もしこの指令力ｍＭＡチャネルに
対して指向されると、範囲はバス上をチャネルに対して
送られてＩＯＣ‘こ記憶される。もしこの指令がＤＭＣ
チャネルに指向されると、範囲はＣＰＵ内の適当なＰＣ
Ｔェントリに記憶される。出力範囲ＦＣはソフトウェア
１０ＬＤ命令とともに使用される。他の入出力命令のい
ずれかとともにこの指令を使用すると規定されざる結果
を生じる。出力構成ワードＡ（ＦＣ＝１１）。 この指令は構成情報をチャネルへ出力する。個々のビッ
トの意味はデバイス（即ちＩＯＣ）固有のものである。
出力構成は、あまり瀕繁に出力されない機能（例、端末
速度、カード・リーダ・モード等）に対し意図されたも
のである。出力構成ワードＢ（ＦＣ＝１３）。 この指令は別の構成情報をチャネルに対し出力する。ビ
ットの意味はデバイス（即ちＩＯＣ）固有である。この
指令は、構成ワードＡに符号化される場合よりも更に大
〈の情報が要求される場合に使用される。Ｆｇロｉｉ
入力機能コード指令１０入力機能コード指令について以
下に述べる。入力割込み制御（ＦＣ＝０２）。この指令
はチャネルをしてその割込み制御レジスタの内容をシス
テム・バス・データ回線ＢＵＳＸＯＯ乃至ＢＵＳＸ１
５におかせる。データ書式は第１７図に示す如くである
。チャネル番号はＣＰＵのチャネル番号（即ち零）であ
って応答するＩＯＣのそれではない。入力タスク（ＦＣ
＝０６）。この指令はチャネルをしてそのタスク・レジ
スタの内容をシステム・バス・データ回線ＢＵＳＸＯＯ
乃至ＢＵＳＸ１５におかせる。入力アドレス（ＦＣ＝８
０）。 この指令はＤＭＡチャネルをしてそのアドレス・レジス
タの内容（下位の１６ビット）をシステム・バス・デー
タ回線ＢＵＳＸＯＯ乃至ＢＵＳＸ１ ５におかせる。こ
の指令はＤＭＣチャネルに指向される時、ＣＰＵをして
ＣＰＵ内の適当なＰＣＴェントリからアドレス（残余）
情報を抽出させる。入力モジュール（ＦＣ＝船）。 この指令は、ＤＭＡチヤネルをしてそのアドレス・レジ
スタの上位ビット（右寄せされた）をシステム・バス上
におかせる。この指令はＤＭＣチャネルに指向された時
ＣＰＵをしてＣＰＵ内の適当なＰＣＴェントリからアド
レス情報の上位ビットを抽出させる。この上位アドレス
・ビット（即ち、モジュール番号）はシステム・バス上
で右寄せされてデータ回線ＢＵＳＸ１５上におかれる。
入力範囲（ＥＣ＝に）。 この指令は、ＤＭＡチャネルをしてその範囲レジスタの
内容をシステム・バス・データ回線ＢＵＳＸＯＯ乃至Ｂ
ＵＳＸ１ ５におかせる。この指令はＤＭＡチャネルに
指向される時、ＣＰＵをしてその適当なＰＣＴェントリ
から残余範囲を抽出させる。入力構成ワードＡ（ＦＣ＝
１０）。 この指令はチャネルをしてその範囲ワードＡの内容をシ
ステム・バス・データ回線ＢＵＳＸＯＯ乃至ＢＵＳＸ１
５におかせる。入力構成ワードＢ（ＦＣ＝１２）。 この指令はチャネルをしてその構成ワードＢの内容をシ
ステム・バス・データ回線ＢＵＳＸＯＯ乃至ＢＵＳＸ１
５におかせる。入力状態ワード１（ＦＣ＝１８）。 この指令はチャネルをしてその最初の状態ワードをシス
テム・バス・データ回線ＢＵＳＸＯＯ乃至ＢＵＳＸ１
５におかせる。入力状態ワード２（ＦＣ＝ＩＡ）。 この指令はチャネルをしてその第２の状態ワードをシス
テム・バス・データ回線ＢＵＳＸＯＯ乃至ＢＵＳＸ１
５をおかせる。状態ビットの定義はＩＯＣ個有のもので
ある。入力デバイス識別（ＦＣ＝２６）。 この指令はチャネルをしてその１６ビットのデバイス識
別番号をシステム・バス・データ回線ＢＵＳＸＯＯ乃至
ＢＵＳＸ１５におかせる。各周辺デバイス・タイプは独
自の識別番号を割当てられ、これによりソフトウェア・
プログラムがシステム内の各チャネルに取付けられた特
定の周辺デバイス・タイプを識別することを可能にする
。Ｆｇハ ソフトウェア入出力命令 ＣＰＵはファームウェアを介して次の３タイプのソフト
ウェア１／０命令を認識してこれを実行する。 即ち、‘１）データ・ワードおよび指令１／０命令（ソ
フトウェア・プログラミング簡略符号１０）、■データ
・バイト（半ワード）および指令１／０命令（ソフトウ
ェア・プログラミング簡略符号１０Ｈ）、および‘３’
アドレスおよび範囲ロード１／０命令（ソフトウェア・
プログラミング簡略符号１０ＬＤ）。Ｆｇハｉ ｌ○命
令「 制御ワードを１／０コントローラに関して送受するため
１０ソフトウェア命令が使用される。 １０命令により規定される機能コードは情報転送方向を
決定する。 代表的には、このソフトウェアは１０命令を用いてＩＯ
Ｃに対して必要なタスク・ワードおよびデータ転送の実
施に必要な構成情報を送る。又、１／０操作の完了時に
、ソフトウェアは再び１０命令を用いて状態および残余
範囲の情報を検索する。１０ソフトウェア命令（および
１０日命令）の書式は第２６Ａ図および第２６８図に示
される。 １０命令は２つの量、即ち、０１ＤＡＳにより識別され
るデータ・ワード、および（２ー実施すべき外部チャネ
ル（又はデバイス）および実行すべき機能を識別する制
御ワード、を規定する。 この制御ワードは、第２６Ａ図の書式に示す如く１０命
令に直嬢盛込まれ、あるいはソフトウェア・プログラム
のどこかにおかれて第２６Ｂ図の書式により示す如き１
０命令により指示されるようにすることができる。 次に、第２６Ａ図および第２６Ｂ図においては、ＯＰ＝
命令ＯＰコード・フィールド ＯＰ＝０００００（２進数表示）（１０命令に対して）
＝０００１０（２進数表示）（１０日命令に対して）Ｄ
ＡＳ＝データ・アドレス・シラブル。 これは、ワード（１０命令に対する）又はバイト（１０
日命令に対する）が１／０チャネルに関して転入出させ
る主メモリーのロケ ーション又はＣＰＵレジスタを指定す る。 データ・アドレス・シラブル（ＯＡＳ）は次の３つの書
式の内の１つを有する。 即ち、・ＣＰＵレジスタが操作の行先のソースであるレ
ジタ・アドレス・シラブル。 ・適当なサイズのオペランド（ワード又はバイト）直接
命令中に盛込まれる即値オペランド・アドレス・シラブ
ル。 ・オペランドを含む主メモリー内のロケーションのアド
レスが規定されるメモリー・アドレス・シラブル。 ＣＩＩ＝チャネル番号又は１／０デバイス・アドレス。 Ｆ ＝機能コード。下記制約においてＩＯＣ即ちデバイ
ス固有である。即ち、・もしＦが偶数ならば、データは
ＩＯＣからＣＰＵ／メモリーへ転送される（例、読出し
状態）。 ・もしＦが、奇数ならば、データはＣＰＵ／メモリーか
らＩＯＣへ転送される（例、制御レジスタのロード）。 ＣＡＳ＝制御ワード・アドレス・シラブル。ＣＨおよび
Ｆを含む制御ワードを指示する。ＣＡＳに対する書式は
ＤＡＳと同じであ る。 １０ソフトウェア命令の実行はＣＰＵファームウェアに
より制御される。 １０命令のフローチャートについては第２８図参照のこ
と。 １０命令実行中のシステム・バス操作については既に説
明した。 ＤＡＣチャネルに対し指向される１／０命令を実行する
とき、ＣＰＵは機能コードを検査してこれが下記の内の
いずれであるかどうかを決定する。 即ち、・入力モジュール（１ビットのモジュール番号）
・入力アドレス（１６ビットのバイト・アドレス）・入
力範囲 もし前記の機能コードの内の１つであれば、これはスク
ラツチパツド・メモリーにおいてこの情報を管理するた
め、ＣＰＵは直ちにこの命令の全て又は一部を実行する
。 もしこれが前記の機能コードの１つでなければ、データ
は１／０コントローラに対し転送されるかあるいはこれ
から受取られる。ＤＭＡチャネルに指向される１／０命
令を実行する時は、ＣＰＵは機能コードを１／０コント
ローラに対して送り、１／０コントローラに対し情報の
１ワードを送りあるいは１／０コントローフからこれを
受取る。 次に第２８図において、１０ソフトウェア命令を実行す
るのに使用されるＣＰＵファームウェアについて詳細に
論述する。 第２８図について説明する前に、フローチャートに示さ
れるブロックとおよび各ブロックの実施に使われるＣＰ
Ｕファームウェア・マイクロ命令の数との間には必ずし
も１対１の対応はないことに留意すべきである。例えば
、多重ＣＰＵファームウェア・マイクロ命令はブロック
９０４に示される如き機能の実施に使用され、１つのＣ
ＰＵファームウエア・マイクロ命令はブロック９１４お
よび９２０として示された機能の実施に使用される。Ｃ
ＰＵファームウエアは、ファームウェアが主メモリーか
らソフトウェア（ＳＷ）命令の最初のワードを取出すブ
ロック９０１において、１０ソフトウェア命令の処理を
開始する。 主メモリーからのソフトウェア命令の最初のワードの議
出いこ続いて、ＣＰＵファームウェアは任意のソフトウ
ェア割込みが未完であるかどうかを知るためにテストを
行う（第２８図には示さないが、第３３図および第３４
図参照）。もしソフトウェア割込みが禾完でない場合、
ブロック９０２に入り、ソフトウェア命令の最初のワー
ドを指示するプログラム・カウンタは保管され、次のＣ
ＰＵサイクルの間はメモリーがアクセスされないためメ
モリー・リフレッシュ操作が開始され、主メモリーから
取出されたソフトウェア命令の命令コードのテストが行
われる。もし主メモリーから取出されたソフトウェア命
令の命令（ＯＰ）コードが１０ソフトウェア命令であれ
ば、ブロック９０３に入り、１０命令の実行と関連する
ＣＰＵファームウェア・ルーチンが開始される。ブロッ
ク９０４においては、ＣＰＵフアームウエアがデータ・
アドレス・シラブル（ＤＡＳ）を用いてワード・アドレ
スを決定する（第２６図参照）。もし指標付けが指定さ
れると、指標値はバイトではなくワード基準となる。Ｄ
ＡＳにより指定されるワード・アドレスは主メモリーの
ロケーション又はＣＰＵレジスタを指定し、これとＩＯ
Ｃとの間で１ワードのデータが転送される。この指定さ
れたロケーションは、ＩＯＣに対し送られるべきデータ
のワードを含むか、あるいはこのロケーションはＩＯＣ
から読出されたデータのワードが記憶される場所である
。ブロック９０５においては、ＣＰＵフアームウエアが
、必要に応じてＣＡＳを用いることにより１０ソフトウ
ェア命令により指定されたチャネル番号および機能コー
ドを決定する（第２６Ｂ図参照）。ブロック９２７にお
いては、機能コードが出力機能コードであるかどうか、
又そうであればＯＡＳにより指定されるデータ・ワード
がアクセスされてスクラッチパッド・メモリーの作業ロ
ケーションに記憶されるかどうかを決定するためテスト
が行われる。ブロック９０６においては、チャネル番号
および機能コードがシステム・バスのデータ／アドレス
回線ＢＵＳＸＯＯ乃至ＢＵＳＸ１５上のＩＯＣに対し送
られる（第１７図、１／０指令書式参照）。更にブロッ
ク９０６においては、ＣＰＵはシステム・バスのＲＤＤ
Ｔ回線上にＣＰＣＭＤ指令を送り、全てのＩＯＣに対し
て、チャネル番号および機能コードがシステム・バス上
に存在することを表示する（第２０図参照）。ＣＰＵの
ＣＰＣＭＤ指令の送りに続いて、ファームウェアは１／
０命令処理されたファームウェア艮０ちブロック９４８
に入り、このブロックはアドレス指定された（チャネル
番号により）ＩＯＣがＣＰＣＭＤ指令を受入れるか拒絶
するか、あるいはＣＰＵに対し１／０ソフト命令を再試
行することを通知する迄ループ動作する。 ブロック９０７において応答時間切れカウンタを初期化
することにより、１／０命令進行ファームウェア・ブロ
ック９４８が開始する。この応答時間切れカゥンタはス
クラッチパッド・メモリーの作業ロケーションに含まれ
、このカウンタは、入出力（１０、１０日又は１０ＬＤ
）ソフトウェア命令からのＣＰＣＭＤ指令をＩＯＣが肯
定応答するのをファームウェアがループ動作をして待機
するとき、カウント・ダウンされる。もし、ＩＯＣが１
．２ミリ秒以内にＣＰＣＭＤ指令を肯定応答又は拒絶を
しなければ、応答時間切れカウン夕は零迄滅分され、Ｃ
ＰＵファームウェアはトラップを生じる（第２０図参照
）。応答時間切れカウンタの初期化の後、ブロック９０
８においてＣＰＵフアームウエアはＩＯＣがシステム・
バスのＰＲＯＣＥＤ回線をローにセットしたかどうかを
テストする。もしＰＲＯＣＥＤ回線がローでなければブ
ロック９０９に入り、ＩＯＣがシステム・バス上のＰＢ
ＵＳＹ回線をローにセットしたかどうかを知るためテス
トが行われる。もしシステム・バスＰＢＵＳＹ回線がロ
ーでなければブロック９１０に入り、応答時間切れカウ
ンタが滅分される。ブロック９１１においては、応答時
間切れカウンタが零に等しいかを知るためテストが行わ
れ、又等しければ１．２ミリ秒の時間が切れてＣＰＣＭ
功旨令が不在１／０コントローラあるいは誤動作１／０
コントローラに向けられたことを表示する（即ち、シス
テム・バスＡ又はＢにおけるＩＯＣがチャネル番号に応
答しない）。もしいずれのシステム・バスＡ又はＢにお
けるＩＯＣも応答しなければブロック９１２に入り、標
識（１）レジスタの入出力標識（１）ビットに零がセッ
トされる。標識レジスタにおけるこの入出力標識ビット
は以降のソフトウェア命令によりテストされて、前の１
／０指令が受入れられたかどうかを決定する。入出力ビ
ット標識のセット後ブロック９１３に入り、トラツプ番
号１５が実施されて、使用できない資源がアドレス指定
されて１／０ソフトウェア命令の実行が終了されること
を示す。次にブロック９０８において、もしＩＯＣがシ
ステム・バスのＰＲＯＣＥＤ回線をローにセットする場
合ブロック９１９に入り、ＰＢＵＳＹ回線がテストされ
る。 ブロック９１９において、もしシステム・バスの回線Ｐ
ＢＵＳＹがＩＯＣによりローにセットされればこのこと
はＩＯＣが一時的に使用中でありかつＣＰＵが命令を再
試行すべきこと（即ち、待機条件）を表示する。もし待
機条件が存在すればブロック９２０に入り、ＣＰＵファ
ームウエアはシステム・バスＲＤＤＴ回線上でＡＳＣＭ
Ｄ指令をＩＯＣに送り、これがＣＰＵ−ＩＯＣリンクを
確立する。これに続いてＣＰＵがブロック９２１におい
てＥＯＦＬＫ指令をシステム・バスＲＤＤＴ回線を介し
てＩＯＣに送り、これによりＣＰＵ−ＩＯＣリンクを終
了する（第２０図参照）。ＣＰＵ−ＩＯＣリンクの終了
後にブロック９２２に入り、前に保管されたプログラム
・カウンタを後退させて現在実行中の１／０ソフトウェ
ア命令の最初のワードを指示する。次にブロック９２３
へ入り、ＣＰＵファームウェアはプログラム・カウンタ
により指示されたソフトウェア命令の最初のワードを取
出す。その結果、ソフトウェアが１／０コントローラか
ら待機応答を受取った同じ１／０ソフトウェア命令を再
び取出して再実行する。１／０ソフトウェア命令が始め
から再試行されるため、プログラム’カウンタの復元だ
けでなく、一時的に使用中のＩＯＣから待期応答を受取
る前の実行の試みの間変更される可能性のある他のＣＰ
Ｕレジスタの復元にも注意がされなければならない。 望ましい実施態様においては、これは、アドレス生成に
おいて使用されるレジスタの自動的な増分又は滅分を生
じる結果となるオペランド・アドレス指定形式を、許可
しないことにより達成される。この制限条件のため、プ
ログラム・カウンタ以外のどのレジスタの復元に対する
必要もなくなる。次にブロック９０９において、ＩＯＣ
はシステムバスのＰＢＵＳＹ回線をローにセットしてブ
ロック９１ ４に入り、ＰＲＯＣＥＤ回線も又ローであ
るかどうかを知るためテストが行われる。 もし両方の回線ＰＢＵＳＹおよびＰＲＯＣＥＤがローで
あればブロック９２０に入ってＣＰＵがＣＰＵ−ＩＯＣ
リンクの確保および終了を行い、次に前述の如く１／０
ソフトウェア命令を再実行する。ブロック９１４におい
て、もしシステム・バスのＰＲＯＣＥＤ回線がローでな
くＩＯＣが使用中であることを表示するならば、ブロッ
ク９１５に入る。再びブロック９１５において、標識（
１）レジス外こおける入出力標識（１）ビットが零にセ
ットされ、これはＩＯＣが最終１／０指令を受入れなか
ったことを表示するため以降のソフトウェア命令により
テストされる。次のブロック９１ ６に入り、ＣＰＵは
ＡＳＣＭＤ指令をＩＯＣに送ってＣＰＵ−ＩＯＣリンク
を確立する。フロツク９１７において、ＣＰＵフアーム
ウェアはＩＯＣに対してシステム・バスのＰＤＤＴ回線
上にＥＯＦＬＫ指令を送出して、これによりＣＰＵ−Ｉ
ＯＣリンクを終了する。次にブロック９１８に入り、Ｃ
ＰＵファームウェアが主メモリーから次のソフトウェア
（ＳＷ）命令を取出すことになる。１／０命令進行ファ
ームウェア、ブロック９４８の論述を終る前に、注目す
べき重要なことは、ＣＰＵファームウェアがループ動作
して１／０コントｏ−ラが進行、使用中、待機又は時間
切れで応答するのを待機する期間中、ブロック９０８乃
至９１１のル−プ内のあるファームウェア・マイクロ命
令の間でのハードウェア割込みが禁止されるが、ハード
ウェア割込みがループの各通過の終りもこ許可されるこ
とである。 従って、ＤＭＡデータ転送、ＤＭＣデータ転送、又はメ
モリー・リフレツシュ操作を行うためにＣＰＵファーム
ウェアに割込んでシステム・バスを使用することができ
る。第３４図に関して以下において明らかになるように
、ソフトウェア割込みが主メモリーからのソフトウェア
命令の取出しの直後（即ちブロック９０１の後）にのみ
ＣＰＵファームウェアによりテストされるため、この１
．２ミリ秒間のタイミング操作中にはソフトウェア割込
みは応答を受けない。ＣＰＵファームウェアが進行条件
を検出する時（即ち、応答側のＩＯＣはシステム・バス
の回線ＰＲＯＣＥＤをローにセットし、ＰＢＵＳＹ回線
はハィにしたままである）、ブロック９２４に入る。 ブロック９２４においては、ＣＰＵフアームウエアは、
標識（１）レジスタの入出力標識（１）ビットに２進数
１をセットし、又以降のＩＯＣタイプのテストのためＰ
ＤＭＣＩＯフロツプにシステム・バスのＰＢＹＴＥＸ回
線の状態を記憶する。もしシステム・バスのＰＢＹＴＥ
Ｘが／・ィであれば、これは応答するＩＯＣがＤＭＣＩ
ＯＣであり、もしローならば、応答するＩＯＣがＤＭＡ
ＩＯＣであることを表示する。次に、ＣＰＵファームウ
エアはブロック９２５において応答するＩＯＣに対しシ
ステム・バスのＲＤＤＴ回線上でＡＳＣＭＤ指令を送出
してＣＰＵ−ＩＯＣリンクを確立する。ブロック９２６
においては、機能コードがテストされる。もし機能コー
ドが奇数であって出力機能コードを表示すればブロック
９２８に入り、ＣＰＵファームウエアはＳＰＭの作業ロ
ケ−ションからデータ・アドレス・シラブル（ＤＡＳ）
により指示されるデータのワードを得る。このデータ・
ワードはシステム・バスのアドレス／データ回線ＢＵＳ
ＸＯＯ乃至ＢＵＳＸ１５上をＩＯＣに送られ、ＣＰＵも
又ＦＯＦＬＫ指令をＲＤＤＴ回線上でＩＯＣに対して送
出する。ＩＯＣはＥＯＦＬＫ指令と会すると、アドレス
／データ回線からデータ・ワードを取りＣＰＵ−ＩＯＣ
リンクを終了する。ブロック９２８は１／０ソフトウェ
ア命令の処理を完了し、次にＣＰＵがブロック９２９を
出て、ブロック９２９がＣＰＵファームウエアに行き次
のソフトウェア命令を出す。もし機能コードが偶数であ
り入力機能コードを表示すれば、ブロック９２６からブ
ロック９３０に入り、ＩＯＣタイプを決めるためテスト
が行われる。 もし応答するＩＯＣがＤＭＣ ＩＯＣであれば、ブロッ
ク９３１に入って別のテストを行ない、機能コードが関
連するプログラム・チャネル表（ＰＣＴ）であるかどう
かを決定する。 もし１０ソフトウェア命令からの機能が関連するプログ
ラム・チャネル表であれば（即ち、入力モジュール、入
力アドレス、又は入力範囲）、ブロック９３２に入って
機能コーｌゞ‘こより指定されたデータがスクラッチパ
ッド・メモリ一に記憶されたプログラムチャネル表から
抽出され、ＥＯＦＬＫ指令がＩＯＣに与えられてＣＰＵ
−ＩＯＣリンクを終了する。再びブロック９３０に戻っ
て、ＩＯＣタイプは前記ブロック９２４においてロード
されたままＰＤＭＣＩＯフロップの状態をテストするこ
とにより決定される。ブロック９３３において、ＣＰＵ
からＥ○ＦＬＫおよび付勢（ＰＥＮＢＳＸ）信号を受取
ると同時に、システム・バスのアドレス／データ回線（
第１７図、データ・ワード書式参照）にＩＯＣがデータ
をおく。ブロック９３４において、プログラム・チャネ
ル表（ＰＣＴ）から抽出されるかＩＯＣから受取られる
データは、１０ソフトウェア命令のデータ・アドレス・
シラブル（ＤＡＳ）により指定されるロケーションに記
憶される。１０ソフトウェア命令はＤＡＳロケーション
にデータ・ワードを記憶して完了し、ＣＰＵファームウ
ェアがブロック９３５において次のソフトウェア命令を
取出す。 １０ソフトウェア命令の論議を終るに先立ち、ソフトウ
ェアの観点からは、１／０コントローフがＤＭＡＩ／。 コントローラかＤＭＣＩ／○コントローラの如何を問わ
ず、１０ソフトウェア命令の実行結果は同じであること
に留意すべきである。ＤＭＡＩ／○コントローラとＤＭ
ＣＩ／○コントローラ間の差は、ＣＰＵファームウェア
によりソフトウエアからマスクされていることである。
ソフトウェア・プログラムは、入出力プログラムを書込
んでいるデバイスがＤＭＡ又はＤＭＣＩ／○コントロー
ラのいずれに取付けられているかについて認識する必要
はない。Ｆｇハｉｉ ｌＯＬＤ命令 １０ＬＤソフトウェア命令は、主メモリー内の１／０バ
ッファとのデータの転入出の準備のために使用される。 ある１／０コントローラに関しては、１０ＬＤソフトウ
ェア命令は又データ転送を関始する。ＤＭＣ Ｉ／○コ
ントローラに関しては、ＣＰＵは常に１／０バッファが
構成された主メモリー内に含まれることを保証する。も
しそうでなければ、使用できない資源トラッフ。ＴＶ１
５が生じる。１０ＬＤソフトウェア命令の書式は第２７
Ａ図および第２７Ｂ図に示される。 １０ＬＤ命令は３つの量を指定する。 即ち、（１’ＡＡＳにより識別される１／０バッファ開
始アドレス、｛２｝外部チャネル（又はデバイス）およ
び実施すべき機能を識別する制御ワード、および、【３
’ＲＡＳにより識別される１／０バッファ範囲（サイズ
）である。制御ワードは、第２７Ａ図に示す如き１０Ｌ
Ｄ命令に直綾盛込まれるか、ソフトウェア・プログラム
のどこか他におかれて第２７Ｂ図の書式に示す如く１０
ＬＤ命令により指示される。 次に第２７Ａ図および第２７Ｂ図において、ＯＰ＝命令
ＯＰコード・フィールド。 ＯＰ＝０００１１（２進数表示）（１０ＬＤ命令に対し
て）ＡＡＳ＝アドレス・アドレス・シラブル。 これは１つ以上のバイトが１／０チャネルとの間で転入
出される主メモリー内のバイ ト・ロケーションを指示する。 アドレス・アドレス・シラブル（ＡＡＳ）は２ つの書式を有する ・適当なサイズ（１つ又は２つのバイト）の１／０バッ
ファが直接命令に組込まれる即値オペランド・アドレス
・シラブル。 ・主メモリー内の１／０バッファの開始バイト・アドレ
スが指定されるメモリー・アドレス・シラブル。 ＣＨ＝チャネル番号又は１／０デバイス・アドレス。 Ｆ＝出力アドレスを指定する０９（１金隼）の機能コー
ド。 ＣＰＵファームウェアによる１０ＬＤソフトウェア命令
の実行中、アドレスが出力された後、ＣＰＵファームウ ェアがこの機能コードを０Ｄ（１６進）に変更して範囲
を出力する。 ＣＡＳ＝ＣＨおよびＦを含む制御ワードを指示する制御
ワード・アドレス・シラプル。 ＣＡＳの書式はＤＡＳと同じである（１０ソフトウェア
命令参照）。 ＲＡＳ＝範囲アドレス・シラブル。 これは、データのバイト数に照して１／０バッファの範
囲が１／０チャネルの転送されるべき 場所を指示する。 ＲＡＳの書式はＯＡＳと同じである（１０ソフトウェア
命令参 照）。 １０ＬＤ命令の実行はＣＰＵファームウェアにより制御
される。 ソフトウェア１０ＬＤ命令実行については第２９図参照
。１０ＬＤ実行中のシステム・バス操作および実行後の
１／０バッファ転送の１／０コントローラ要求について
は既に述べた。 ＣＰＵファームウェアによる１０ＬＤ命令実行は指向さ
れるＩＯＣタイプにより決定される如く変化し、詳細に
は、・ＤＭＡＩ／○コントローラに指向された１０ＬＤ
命令は２つのシステム・バス転送を生じる。 即ち、第１の転送は主メモリー内の１／０バッファ開始
ロケーションを指定する１７ビットのバイト・アドレス
であり、第２の転送は１６ビットの範囲値であり、１／
０操作の間転送されるバイト数に塞いで１／０バッファ
のサイズを指定する。これはチャネルにとって２つの別
々のバス転送の如く見え、これ等はアドレス転送に関し
ては機能コード０９（１６隻）そして範囲転送に関して
は機能コード血を有する。プログラムは、１０ＬＤ命令
制御ワーＮこおける第１の機能コードを指定するだけで
よく、ＣＰＵファームウェアは第２の機能コードを生成
する。 アドレス転送：第１の転送は１７ビットの量であり、こ
れは１／０バッファに対するデータの転入出のための開
始バイト・アドレスとしてチャネルによって使用される
。 範囲の転送：第２の転送は１６ビットの範囲値であり、
これはＤＭＡ操作の間転送されるバイト数を表示する。
この範囲は、範囲値が００００乃至７ＦＦＦ（１６進）
である正の整数のデータ・ワードである。この範囲の転
送が生じると、これも又１／０バッファに対するデータ
転送要求を開始するようにある１／０コントローラを条
件付ける。データ転送は、ＩＯＣ特定機能コードをもつ
１０ソフトウェア命令の使用により他の１／０コントロ
ーラにおいて開始される。。・ＤＭＣＩＯＣに指向され
る１０ＬＤ命令は、適当なプログラム・チャネル表のェ
ントリ内に１７ビット・バイト・アドレスおよび１６ビ
ットの範囲値をＣＰＵに記憶させる。 （第３０図参照）１／０操作の完了時に、残余アドレス
および範囲はＰＣＴにおいて使用可能となる。ＣＰＵは
又２つの転送を生じ、これによりシステム・バス上でバ
ッファ・アドレスおよび範囲を１／０コントローラへ送
出する。もしプログラマが範囲値零を符号化すれば、あ
る１／０コントローラの特定動作が必要とされる。この
条件をＤＭＣＩＯＣに通知するため、ＤＭＣチャネルに
指向される１０ＬＤの実行中、ＣＰＵが１／０コントロ
ーフへ範囲終り信号を送る。あるＤＭＣ Ｉ／○コント
ローラはこの条件を無視する。次に第２９図に関して、
１０ＬＤソフトウェア命令を実施するため使用されるＣ
ＰＵファームウェアについて詳細に説明する。 再び第２８図に関して説明したように、第２９図におい
ては、フローチャートに示したブロックと各ブ。ツクの
構成に使用したＣＰＵファームウェア・マイクロ命令の
数との間には必らずしも１対１の対応関係はないことに
留意すべきである。ＣＰＵフアームウエアはブロック９
０ １において１０ＬＤソフトウェア命令の処理を開始
し、こ）でファームウェアは主メモリーからソフトウェ
ア（ＳＷ）命令の最初のワードを取出す。 主メモリーからのソフトウェア命令の最初のワードの議
出しに続いて、このソフトウェアはソフトウヱア割込み
が禾完であるかどうかについて知るためにテストを行う
（第２９図には示されず、第３３図および第３４図参照
）。もしどのソフトウェア割込みも禾完でなければブロ
ック９０２に入り、ソフトウェア命令の最初のワードを
指示するプログラム・カウンタが保管され、メモリーが
次のＣＰＵサイクルの間アクセスされないためメモリー
・リフレツシュ操作が開始され、主メモリーから取出さ
れたソフトウェア命令のＯＰコードのテストが行われる
。もし主メモリーから取出されたソフトウェア命令のＯ
Ｐコードが１０ＬＤソフトウェア命令であれば、ブロッ
ク９４２に入った１０ＬＤソフトウェア命令と関連する
ＣＰＵファームウェア・ルーチンが実行される。第２９
図のブロック９０１と９０２は第２８図のブロック９０
１と９０２に示されたものと同じファームウェア命令で
ある。フロツク９４３において、ＣＰＵフアームウエア
は、アドレス・アドレス・シラブル（ＡＡＳ）（第２７
図参照）を用いてバイト・アドレスを決定する。もし指
標付けが指定されれば、指標値はワードではなくバイト
に基〈。ＡＡＳにより指定されるバイト・アドレスは、
ＩＯＣとの間でデータの転入出が生じる１／０バッファ
の主メモリー内の開始バイト・ロケーションを指定する
（第３０図参照）。ブロック９４４においては、ＣＰＵ
ファームウェアは、必要に応じてＣＡＳを用いて１０Ｌ
Ｄソフトウェア命令により指定されるチャネル番‐号お
よび機能コードを決定する（第２７Ｂ図参照）。ブロッ
ク９４５においては、機能コードが０９（１６隻）であ
るかどうかを決定するため機能コードについてテストが
行われ、もし０９でなければ、トラツプ１６がブロック
９４９により行われてプログラム・エラーを表示し、１
０ＬＤソフト命令の実行が終了される。もしブロック９
４５が、機能コードが出力アドレス機能コード（０９
１金隼表示）であることを決定すれば、ブロック９４６
に入る。フロツク９４６においては、ＣＰＵフアームウ
ェアが範囲アドレス・シラブル（ＲＡＳ）を用いて１／
０転送の範囲（バイト数）を決定し、この範囲をＳＰＭ
の作業ロケーションに記憶する。 フロック９４７において、チャネル番号および機能コー
ドがシステム・バスのアドレス／データ回線ＢＵＳＸＯ
Ｏ乃至ＢＵＳＸ１ ５上をＩＯＣに送られる（第１７
図の１／０指命書式参照）。更に、フロック９４７にお
いて、ＣＰＵがシステム・バスＲＤＤＴ回線上にＣＰＣ
ＭＤ指令を送り、全てのＩＯＣに対してチャネル番号お
よび機能コードはシステム・バス上に存在することを表
示する（第２０図参照）。ＣＰＵがＣＰＣＭＤ指令を送
出するのに続いて、ファームウェアが１／０命令進行フ
ァームウェアに入り（第２８図のブロック９４８）、ア
ドレス指定（チャネル番号による）されたＩＯＣがＣＰ
ＣＭＤ指令を受入れあるいは拒絶するか、あるいはＩＯ
Ｃが再び１／０ソフトウェア命令を試行すること（即ち
、待機）をＣＰＵ‘こ通知する迄ループ動作する。もし
アドレス指定されたＩＯＣがＣＰＣＭＤ指令を肯定応答
すれば、ブロック９４８はブロック９５１に出る。ＣＰ
Ｕファームウェアが進行条件を検出する時（即ち、応答
するＩＯＣは、システム・バスのＰＲＯＣＥＤ回線をロ
ーにセットし、ＰＢＵＳＹ回線をハイのままにする）、
ブロック９５１に入る。 フロツク９５１においては、ＣＰＵフアームウエアは入
出力標識（１）レジスタに２進数１をセットし、更にＰ
ＤＭＣＩＯフロップにシステム・バスＰＢＹＴＥＸ回線
の状態を記憶する。もしシステム・バスのＰＢＹＴＥＸ
回線が／・ィであれば、応答するＩＯＣがＤＭＣＩＯＣ
であることを表示し、もしローならば応答するＩＯＣが
ＤＭＡＩＯＣであることを示す（第２０図参照）。この
時ＣＰＵファームウェアは応答するＩＯＣに対してシス
テム・バスのＲＯＤＴ回線上にＡＳＣＭＤ指令を送出し
てＣＰＵ−ＩＯＣリンクを確立する。ブロック９５３に
おいては、機能コードがテストされる。もしこの機能コ
ードが０９（１６隻）で出力アドレス機能コードを表示
すればブロック９５４に入る。ブロック９５４において
は、機能コードを４だけ増補して０９（１６進）の出力
アドレス機能コードを血（１６進）の出力範囲機能コー
ドに変化させる。機能コードを０９からＯＤに増補する
ことにより、ファームウェアがブロック９４７に入った
後１０ＬＤソフトウェア命令の出力範囲機能について再
び実行される時、ブロック９５３が出力範囲経路をとっ
てブロック９６４に行く。機能コードの増補の後ブロッ
ク９５５に入り、ＰＤＭＣＩＯフロップがテストされて
ＣＰＣＭＤ指命に応答したＩＯＣのタイプを決定する。
もし応答するＩＯＣがＤＭＣ ＩＯＣであればブロック
９ ５ ６に入り、ＡＡＳにより決定される１０バッフ
ァ開始バイト・アドレスはスクラツチパツド・メモリー
内の指定されたチャネル番号と関連したプログラム・チ
ャネル表ェント川こ記憶される（第３０図参照）。又、
ブロック９５６においては、その１０バッファの開始バ
イト・アドレスはシステム・バスのアドレス／データ回
線ＢＵＳＸＯＯ乃至ＢＵＳＸ１５におかれ、これととも
にシステム・バス回線ＰＢＹＴＥＸによりこれがバイト
零かバイト１かを表示する。更に、フロック９５６はＥ
ＯＦＬＫ指令をＩＯＣに送り、ＩＯＣ‘こ対するデータ
がシステム・バス上にあることを表示する。バッファの
開始バイト・アドレスはＤＭＣおよびＤＭＡのＩＯＣに
対するシステム・バス上で同報通信されるが、ＤＭＣＩ
ＯＣはこの開始バイト・アドレスを無視する。ブロック
９５６におけるＥＯＦＬＫ指令のＩＯＣに対する送出は
ブロック９５２において送出されたＡＳＣＮ■指令によ
り確立されたＣＰＵ−ＩＯＣリンクを終了させる。フロ
ツク９５７においては、ＣＰＵファームウェアは、１／
０バッファの開始バイト・アドレスを取りそして１／０
バッファの範囲（バイトにおける）を加算することによ
り１／０バッファの上限を決定する。フロツク９５８に
おいては、ＣＰＵフアームウェアは、１／０バッファの
最終バイトがシステム内に物理的に存在する主メモリー
内に存在するかどうかを決定するが、これは１／０バッ
ファの最終ワード（最終バイトを含む）をアドレス指定
するメモリー・リフレッシュ操作を実行することにより
行う。 もしＣＰＵロジックが不在メモリー・ロケーションのア
ドレス指定の試みを検出するならば、ハードウエア割込
みが生じてブロック９７０へ入り、トラップ１５へ分岐
して（ブロック９６ １）１０ＬＤソフトウェア命令の
実行を終了する。もし１／０バッファの最終バイトがシ
ステム内に物理的に存在する主メモリー内に含まれるな
らばブロック９５９に入り、別の検査を行なって、１／
０バッファが６４Ｋワード・メモリーの上端から下位の
アドレス・メモリー・ロケーションに循環したかどうか
を知る。もし循環が生じるならばブロック９６１に入り
、トラップ１５（使用不熊ネの資源）が実行され、１０
ＬＤソフトウェア命令の実行が終了させられる。もし１
／０バッファが循環しなければ、ブロック９５９はブロ
ック９６０１こ出て１０ＬＤファームウェアに再び入り
、範囲を出力する。ブロック９６川まブロック９５０に
入り、これからブロック９４７へ入り、この時点の出力
範囲（ＯＤ、１６進）機能コードで処理を開始する。次
にブロック９５５に戻って、もしＩＯＣタイプがＤＭＡ
ＩＯＣであればブロック９６２に入る。 ブロック９６２においては、１／０バッファの開始バイ
ト・アドレスがシステム・バスのアドレス／データ回線
ＢＵＳＸＯＯ乃至ＢＵＳＸ１ ５上をＤＭＡＩＯＣに送
られ（第１７図のメモリー・アドレス書式参照）、これ
とともにシステム・バスの回線ＰＢＹＴＥＸでバイト雫
又はバイト１を表示する。フロツク９６２も又ＥＯＦＬ
Ｋ指令をシステム・バスのＲＤＤＴ回線上のＩＯＣに対
して送出し、これによりのＣに対してアドレスがシステ
ム・バス上にあることを通知し、又ブロック９５２にお
いて前述の如く確立されたＣＰＵ−ＩＯＣリンクを終了
させる。次にＣＰＵファームウェアがブロック９６３に
出て範囲を出力し、更にブロック９５０を介してブロッ
ク９４７に入る。フロック９４７に２回目に入って範囲
をＩＯＣに対して出力する時、チャネル番号および機龍
コ−ドは再びＣＰＣＭＤ指令と共にＩＯＣに送られる。 アドレス指定されたＩＯＣが進行で応答する時、ブロッ
ク９５１に入り、その後ブロック９５２が続いて２回目
のＣＰＵ−ＩＯＣリンクを再び確立する。この時ブロッ
ク９５３に入って機能コードがテストされ、この時出力
範囲機能コード血（１６進）のためブロック９６４に入
る。ブロック９６４においては、ＰＤＭＣＩＯフロツプ
がテストされてＩＯＣタイプを決定し、もしＤＭＣＩＯ
Ｃが応答すればブロック９６５に入る。ブロック９６５
においては、ＣＰＵファームウェアが範囲をＳＰＭの作
業ロケーションから取り、この範囲をチャネル番号と関
連するプログラム・チャネル表ェントリの第２のワー日
こ記憶する（第３０図参照）。ブロック９６５に続いて
、もしＤＭＣＩＯＣ又はＤＭＡＩＯＣが応答したらブロ
ック９６６に入り、１０ＬＤソフトウェア命令に指定さ
れた範囲が零に等しいかどうかを決定するためテストが
行われる。もし範囲が零であれば、ブロック９６７に入
ってＣＰＵが指令ＥＯＦＲＧをシステム・バスＲＤＤＴ
回線上でＩＯＣに送出する。ある１／０コントローラは
その状態標識にこの範囲終り条件を記憶し、他のＩＯＣ
はこの条件を無視する。ブロック９６８においてはＣＰ
Ｕがこの範囲をバイト数でシステム・バスのアドレス／
データ回線上でＩＯＣに送出し（第１７図のデータ・ワ
ード書式参照）、又ＥＯＦＬＫ指令をシステム・バスの
ＲＤＤＴ回線上に送出する。ＤＭＡＩＯＣとＤＭＣ Ｉ
ＯＣのあるものとはＩＯＣ内にその範囲を記憶し、他の
ＤＭＣＩＯＣはこの範囲を無視する。ブロック９６８に
おけるＥＯＦＬＫ指令はブロック９５２において確立さ
れたＣＰＵ−ＩＯＣリンクを終了させ、他の用途のため
このシステム・バスを解放する。ＣＰＵ−ＩＯＣリンク
の終了で１０ＬＤソフトウェア命令の処理を完了し、Ｃ
ＰＵファームウェアはブロック９６９に出て次のソフト
ウェア命令を取出す。１０ＬＤソフトウェア命令の論述
を終るに先立ち、ソフトウェアの観点から、ソフトウェ
ア１０ＬＤ命令の実行結果は１／０コントローラがＤＭ
Ａ Ｉ／○コ・ントローラであるかＤＭＣ Ｉ／○コン
トローラであるかに拘わらず同じであることに留意すべ
きである。 ＤＭＡとＤＭＣの１／０コントローラ間の差はＣＰＵフ
ァームウェアによりソフトウェアからマスクされること
である。再び１０ソフトウェア命令の場合と同様に、プ
ログラマは入出力プログラムを書込んでいるデバイスが
ＤＭＡＩ／〇コントローラとＤＭＣＩ／〇コントローラ
のいずれに取付けられているのかを認識する必要はない
。ソフトウエア・プログラマはＩＯＣタイプについて認
識する必要はないが、デバイスがＤＭＡＩＯＣとＤＭＣ
ＩＯＣのどちらに接続されるかに依存して、１／０バッ
ファ限界越えを指定する１０ＬＤ命令に対しシステムが
応答する方法に相異がある。 前述の如く、ＤＭＣ Ｉ／○コントローラにおいては、
１０ＬＤＣＰＵフアームウエアが１／０バッファの終り
がシステムに存在する物理的メモリー内にあるかどうか
を検査し、もしなければ使用不能な資源（トラツプ１５
）が生じ、１０ＬＤソフトウェア命令の実行はＩＯＣと
主メモリーとの間にデータ転送を開始することなく終了
される。システム内の主メモリーが物理的に連続してい
る（即ち、アドレス空間に空孔がない）これが必要であ
るため、もし１０バッファの主メモリーの終端ロケーシ
ョンがシステム内で物理的に存在するならば、開始ロケ
ーションと中間のロケーションも又存在しなくてはなら
ない。従って、ＤＭＣ Ｉ／○コントローラに対するこ
の最初の検査が、個々のロケーションが個々のＤＭＣデ
ータ転送操作時にシステムに物理的に存在するかどうか
の検査の必要を軽減することになる。ＤＭＡＩ／○コン
トローフについては、最初の１／０バッファ範囲検査は
行われず、アドレス指定されたロケーションが主メモリ
ー内に物理的に存在するかどうかを決定するため各ＤＭ
Ａデータ転送中に検査が行われる。従つて、ＤＭＡＩ／
○コントローラは、システム・バスの回線Ｍ旧ＭＭＥＲ
又はＰＭＭＰＡＲで受取られる使用不能資源の標識を記
憶し、かつ転送の状態がＣＰＵにより要求される時ＣＰ
川こ後で通知するためのこのエラー標識を記憶すること
ができなければならない。Ｆｇハｉｉｉ １Ｏ日命令 １０日ソフトウェア命令は１／０コントローラとの間で
制御バイト又はデータを送受するために使用される。 この命令は、ワード転送の代物こバイト転送を取扱う点
を除けば１０命令と類似する。１０ソフトウェア命令の
場合と同様、ＣＰＵファームウェアは１０日命令の実行
を制御する。 １０日命令のフローチャートは下記の点を異にする外は
１０命令のそれと同様である。 次に第２８図によれば、１０日命令に対しては、ブロッ
ク９０４においてバイト・アドレススが決定され、ブロ
ック９２７においては１バイトのデータがアクセスされ
、ブロック９２８においては１バイトがＩＯＣに送られ
、ブロック９３３においては１バイトがＩＯＣから読出
される。１０日命令の実行中のシステム・バス操作につ
いては既に述べた。 Ｆｇニ トラツプおよびソフトウェア割込みソフトウェ
ア割込みは、現行ソフトウェア命令の完了時に対処され
る電源故障、ＩＯＣ割込み等の如きＣＰ山こより実行さ
れている現行命令にとって外部の事象により生じる。 しかし、トラツプは、パリティ・ェフー、プログラム・
ェフ−、不在資源アドレス指定等の如き現行ソフトウェ
ア命令と関連する事象によって惹起され、命令完了を待
つことなく即時対処される。Ｆｇニｉ ソフトウェア割
込み 中央プロセサにおける各プログラムはあるソフトウェア
優先順位レベルにおいて実行するが、より高い優先順位
を有する事象により割込みされ得る。 割込みを行う各事象はある優先順位レベルを割当てられ
る。ソフトウェア割込みは０から６３まで付番された６
４のレベルがあり、レベル０が最高、６３が最低の陵先
順位を持つ。優先レベル０，１および２は固定事象に対
し予約され、他の事象はソフトウェアにより動的に割込
みレベルを割当てられている。望ましい実施態様におい
ては、６４のソフトウェア割込みレベルが下記の如く割
当てられる。即ち、電源故障はしベル０（最高のレベル
）、監視タイマー（ＷＤＴ）切れはしペルー、使用ごれ
た最終トラップ保管城はしベル２、実時間クロック（Ｒ
ＴＣ）は０〜２以外の任意のレベル（ソフトウェア割当
てレベルは主メモリーのロケーション００１６（１６進
）で表示される）、周辺デバイス又はＩＯＣのサービス
要求は０〜２以外の任意のレベル（ソフトウェアにより
動的に制御される）レベル変更（ＬＥＶ）ソフトウェア
命令はどのレベルでもよい（このレベルはＬＥＶソフト
ウェア命令において規定される）。各ソフトウェア割込
みレベルと関連するのは割込みベクトルを含む専用化さ
れた主メモリー・ロケーションである。この割込みベク
トルは、レベルと関連する割込み保管域（第３１図）へ
のポィンタである。ソフトウェアは、特定のソフトウェ
ア・プログラムにおいて活動的な各レベルに対し割込み
保管城をセットアップする。割込み保管城は常に６つの
ロケーションを保有し、別の１６のロケーションを有す
ることもできる。各割込み保管城のレイアウトは下記の
如くである。第１のロケーションはこのレベルと現在関
連するトラップ保管域ＴＳＡＰのリストに対するポィン
タである。 第２のロケーションは割込みを行うデバイス（ＤＥＶ）
のチャネル番号および割込みレベルを保有する。 このロケーションはＣＰＵファームウェアによってロー
ドされる。第３のロケーションは割込み保管マスク （ＩＳＭ）を保有する。 このマスクはどのレジスタが可変場所で保管されるべき
かを決定する。第４のロケーションは将来の使用のため
予約され、零でなければならない（Ｍ旧Ｚ）。第５のロ
ケーションは割込みハンドラ手順（ＩＨＰ）ポィンタを
有する。 これは新らしいレベルに対する割込み取扱い手順（ソフ
トウェア・プログラム）へのポインタとして作用し、割
込み取扱い手順からの復帰のため復帰アドレスを記憶す
るために使用される。第６のロケーションは状態（Ｓ）
レジスタ（例、割込みレベルおよび（ＣＰＵＩＤ）を記
憶する。 残りのコケーションは割込み保管マスクの制御下で記憶
されるレジスタ用の予約される。もしマスクが全て零で
あれば、これ等のロケーションは全て使用されない。各
割込み優先レベルに対する活動／不活動フラッグ・ビッ
トが専用化された主メモリーに保持される（第３２図参
照）。 フラッグはソフトウェア命令が開始される時セットされ
、ソフトウェア・レベル変化（ＬＥＶ）命令によりセッ
ト／リセットされる。ＣＰＵファームウェアはこれ等フ
ラッグを走査して処理されるべき最高レベルのソフトウ
ェア割込みを決定する。Ｆｇニｉｉ トラツフ。 トラップは現行ソフト命令の実行と同期する事象によっ
て生じる。 各タイプのトラップと関連しているのは、ソフトウェア
・トラップ取扱手順に対するポィンタを含む専用化され
た主メモリ−・ロケーションである。これ等のロケーシ
ョンはトラップ・ベクトル（ＴＶ）と呼ばれる。１７の
トラップ・ベクトルが使用可能（第３２図におけるロケ
ーション００６Ｆ乃至００７Ｆ）であるが、本実施例に
おいてはその全ては使用されない。 本実施例では、カッコ内に示されたトラツプ・ベクトル
数を有する下記の事象の取扱いに使用されるトラップ・
ベクトルを有する。即ち、パリティ・エラー１７、プロ
グラム・エラー１６、使用不能資源１５、特権操作違法
１３、整数演算オーバーフロー６、組込まれない（科学
計算ではない）操作５、組込まれない科学計算３、追跡
／区切り点トラップ２、およびモニター呼出し１である
。トラツプ事象が生じると、ＣＰＵファームウェアがソ
フトウェア命令の実行を打切ってトラップを生じ、主メ
モリー内の関連するトラップ・ベクトルからトラップ取
扱い手順ポインタを抜出してそのトラップ・ハンドラに
分岐する。トラップはどのソフトウヱア割込みレベルで
も生じ得、いくつかのトラップが一時に継続され得る。
トラップは、ソフトウェア・トラッブ手順の実行中割込
まれる１つのソフトウェア・レベルで入り得、同じソフ
トウェア・トラツプ手順が異なるレベルで入り得、ある
いは新らしいトラップが元のトラップの処理中生じ得る
。この可能性を調整するため、トラップ保管域のプール
が使用可能である。 これ等のトラップ保管城は主メモリー内保持され、この
トラップと関連するあるレジスタおよび情報を記憶する
ために使用される（第３１図参照）。専用化された主メ
モリー・ロケーション００１０（頭）は常に次に使用可
能なトラップ保管城を指示する。トラップが生じると、
ＣＤＵファームウェアが次の使用可能なトラップ保管城
において関連するレジスタの文脈を記憶し、現行割込み
保管域の最初のワ−ド‘こおけるポィンタ（ＴＳＡＰ）
がトラップ保管城を指示する（即ち、新らしいトラツプ
保管域がリストの始めにリンクされる）ように調整され
る。トラップ保管城リンク（ＴＳＡＬ）の最初のロケー
ションにおけるポィン夕は同じ割込みレベルで生じた他
のトラッブを指示するりンクである。もしこのロケーシ
ョンがリストにおいて空であれば、これは、この保管城
がソフトウェア割込みレベルに対する最後のトラッププ
保管域であることを表示する。もしリンクが空でなけれ
ば、これはこのソフトウェア割込みレベルと関連する次
のトラップ保管城を指示する。更に、トラツプ保管城を
指示する最初のロケーションは、空であるかあるいはこ
のソフトウェア割込みレベルに対する別のトラップ保管
城を指示する。各トラップ取扱い手順の終りでは、トラ
ツプ・ソフトウェア命令からの戻りが実行されねばなら
ず、このため保管されたトラツブ文脈の復元を生じ、リ
ストの始めからのトラップ保管域のりンクを解き、リン
ク・ポィンタをその元の状態にリセットする。トラツプ
と割込みとそのベクトル・リンクの関係は第３１図に示
す。 トラツプ・ベクトルはトラップ取扱い手順を指示する。
このトラップ保管城は割込みレベルと関連している。割
込みベクトルは割込み保管域を指示し、これが更に関連
するトラップ保管域および割込み取扱い手順を指示する
。トラップ保管域は下記の情報を保持する。即ち、最初
のロケーションはこの割込みレベルと関連する他のトラ
ツプ保管城を指示するトラップ保管リンク（ＴＳＡＬ）
を有する。 第２のロケーションはトラップが生じる時標識（１）レ
ジスタの内容を記憶する。 第３のロケーションはトラツプが生じた時汎用レジスタ
Ｒ３の内容を記憶する。 第４のロケーションはトラップが生じるソフトウェア命
令（ＩＮＳＴ）の最初のワードを記憶する。 第５図のロケーションＺは種々の情報（即ち、トラツプ
された命令のサイズ、フィールド情報の有効性、特権状
態等）を記憶する。 第６のロケーションＡはトラップされたソフトウェア命
令により生成される実効アドレスを記憶する。 第７のロケーションはトラップ取扱い手順からの復帰に
用いられるプログラム（Ｐ）カウンタ・アドレスを記憶
する。 第８のロケーションはトラップが生じる時基底Ｂ３レジ
ス夕の内容を記憶する。 Ｇ ファームウェアの概要 Ｇａ ファームウェア・フローの概説 ＣＰＵフア−ムウエアは、１０２４ワード×４８ビット
の読出し専用ストア（ＲＯＳ）（第９図の素子２３８）
に常駐する１組の機能ルーチンからなる。 これ等のルーチンは、ソフトウェア命令およびハードウ
ェア条件に応答して種々のハードウェア動作を制御する
。これ等の動作は、初期化／パワーアップの自動スター
ト、命令の取出し、命令の実行、および割込み（ハ−ド
ウェア又はソフトウェア）である。ファームウェア・ス
テップが復号されるとき、２つのレジスタの内容をＡＬ
Ｕに算術的に加算させてレジスタ内容を再びレジスタの
１つにロードさせたり、要求をスクラッチパツド・メモ
リーに書込ませたり等のある種のハードウェア動作が生
じる。 順序付けは、マイクロ動作をマイクロ命令に分類して次
にマイクロ命令の分類を行うことにより行われる。 １つのマイクロ命令は５００ナノ秒の各フアームウエア
・ステップ（ＣＰＵサイクル）の間に実施される。 これ等のマイクロ命令シーケンスはマイクロルーチン又
はマイクロプログラムと呼ばれる。これ等はソフトウェ
ア制御のシステム・プログラミングとハードウェア動作
との間のりンクを与える。ＣＰＵファームウェア制御下
で行われる主メモリーからのソフトウェア命令の取出し
の間、実行されるべきソフトウェア割込み及びソフトウ
ェア命令の書式に関する分岐が実行され、それによって
未完のソフトウェア割込み又は主メモリーから丁度読出
されたばかりのソフトウェア命令を処理するためファー
ムウェアを含むＲＯＳ内の特定のマイク。 ルーチンを選択する。マイクロル−チンの各ファームウ
ェア命令（マイクロ命令）復号されるとき、これは更に
適正なハードウェア経路を付勢する。指定されたマイク
ロ命令が実行された後、次のファームウェア・マイクロ
命令がアドレス指定されて実行されるか、分岐先のマイ
クロ命令が実行される。 ある状況下では、次のマイクロ命令アドレスの決定のた
め条件分岐テストが行われる。このように、ＣＰＵフア
ームウエアはソフトウェア命令の実行の完了に必要な種
々のシーケンスに沿って循環する。完了すると、次のソ
フトウェア命令が主メモリーから取出されて同機に実行
される。一般的なファームウェア・フローを第３３図に
示す。 本システムは、システムに電力を供給する（ブロック３
５０）か、制御パネル上のＣＬＥＡＲ押しボタンを押す
（ブロック３５２）ことにより初期化される。初期化シ
ーケンス（ブロック３５４）はファームウェア常駐品質
論理テスト（ＱＬＴ）を実行し、そしてソフトウェアを
システム・バスに取付けられたある周辺デバイスから主
メモリーヘブートロードする。 ブートロードが完了すると、ソフトウェア命令抽出（ブ
ロック３５６）および実行（ブロック３５８）のための
ファームウェア・ループに入る。もしトラップ条件が生
じると、トラツプ・ファームウェアに入ったこの条件を
処理する。トラツプ・ルーチン（ブ。ック３６２）のフ
ァームウェアはトラップ条件の初期処理を行い、優先順
位レベル変更ルーチン（ブロック３７４）に出る。この
優先順位レベル変更ルーチンにおいては、ソフトウェア
の優先順位レベル変更は行われない（即ち、トラップを
生じたソフトウェア命令のレベルと同じソフトウェア優
先順位レベルでトラツプが処理される）が、ファームウ
ェアがトラップ保管域の処理を完了し、そしてプログラ
ム・カウンタをセットアップしそれによって、ソフトウ
ェア命令抽出シーケンスへ出る時にトラップ取扱い手順
の最初のソフトウェア命令が抜出されるようにする。ソ
フトウェア・トラップ取扱い手順は、「トラップからの
復帰（ＲＴＴ）ソフトウェア命令」を実行することによ
り終了し、このソフトウェア命令はトラップ保管域に保
管されたレジスタを復元してそして実行されるべき次の
ソフトウェア命令（トラップを生じた事象によって決定
される）への復帰を制御する。第３３図のトラップ・ル
ーチン・フロック３６２は、１組のＣＰＵファームウェ
ア・マイクロ命令であり、第３１図に示されるソフトウ
ェア・トラップ取扱手順の実行をＣＰＵが開始する準備
において実行される。再び第３３図において、１／０ソ
フトウェア割込み（ブロック３６０）、監視タイマーＷ
ＤＴ（ブロック３６４）、又は実時間クロックＲＴＣ（
ブロック３６４）のいずれかのサービスは、ソフトウェ
ア命令の抽出シーケンスの完了時でかつソフトウェア命
令抽出シーケンスが開始される前にファームウェアによ
り実施される。 この割込みファームウェアの完了（ブロック３６０又は
３６４）時に、ファームウェアはソフトウェア命令抽出
シーケンスに再び分岐して戻る。もしソフトウェア割込
みのソフトウェア優先順位レベルがブロック３６０にお
けるファームウェアにより決定される如きＣＰ川こより
現在実行されつつあるプログラムの優先順位レベルより
も高い場合、又はブロック３６４における監視タイマー
（ＷＤＴ）又は実時間クロック（ＲＴＣ）と関連するカ
ウンタが零に滅分される場合、優先順位レベル変更ファ
−ムウェア・ルーチン・ブロック３７４に入り、現在実
行中のソフトウェア・プログラムは中断される。 優先順位レベルの変更の場合は、優先順位レベル変更ル
ーチンはソフトウェア命令抽出シーケンスに出（ブロッ
ク３５６）、サービス中のソフトウェア割込みと関連す
る割込み取扱い手順の最初のソフトウェア命令の実行を
開始する。ソフトウェア割込み取扱手順の完了時に、Ｃ
ＰＵはソフトウェア・レベル変更（ＬＥＶ）命令の実行
によりソフトウェア優先順位レベルを変更する。もし割
込みを受けたプログラムが実行を待機する最高優先順位
レベルであれば、ファームウェアは、抽出と実行との間
で割込みを受けたそのソフトウェア命令を再び抽出する
ことによりその割込みを受けたソフトウェア・プログラ
ムの実行をピックアップする。もしソフトウェア割込み
のソフトウェア優先順位レベルが現在ＣＰＵにより実行
されつ）あるプログラムの優先順位レベル（再びブロッ
ク３６０におけるファームウェアにより決定される）よ
り低いかこれと同じであれば、ソフトウェア優先順位レ
ベルは変更されず、割込みルーチン・フロック３６０は
ブロック３５６におけるソフトウェア命令抽出シーケン
スへ再び分岐することにより出て、その実行が打切られ
たソフトウェア命令の再抽出を生じることになる。この
場合、比較的低い優先順位のソフトウェア割込みは未完
状態のままであり、この割込みは、最終的に優先順位レ
ベル変更ルーチン・フロック３７４に入．ることにより
実行されるソフトウェア・プログラムの優先順位レベル
をＣＰＵが下げる時順番を与えられる。第３３図のソフ
トウェア割込みルーチソ・フロック３６０と優先順位レ
ベル変更ルーチン３７４は１組のＣＰＵフア−ムウェア
・マイクロ命令であり、これが第３１図に示されるソフ
トウェア割込み取扱い手順の実行を開始するＣＰＵの準
備のため実行される。再び第３３図において、もしハー
ドウェア割込み条件が検出出されると、ハードウェア割
込みファームウェア（ブロック３７０）への即時強制ェ
ントリ（ブロック３６８）が実行され、この条件がサー
ビスされる。 ハードウェア割込みシーケンスの完了時に、割込みを受
けたファームウェア・フローへの戻り分岐（ブロック３
７２）が実行される。Ｇｂ ソフトウエア割込み、トラ
ツプ、ハードウェア割込みの対話ＣＰＵによって実行さ
れるソフトウェア・プログラムとＣＰＵファームウェア
との関係は、ソフトウェア割込み、トラツプおよびハー
ドウェア割込み対話を示す第３４図において知ることが
できる。 Ｇｂイ ソフトウエア・プログラム 第３４図において、ＣＰＵ‘こおいて実行中の現行ソフ
トウエア（ＳＷ）プログラムはブロック３８０として示
される。 望ましい実施態様においては、実行中に現行ソフトウェ
ア・プログラム３８０は主メモリーに常駐し、ファーム
ウェア制御下のＣＰＵにより一時に１つの命令が主メモ
リーから読出されて処理される。第３４図においては３
つのソフトウェア命令、即ち前のソフトウェア命令３１
８Ｓ、現行ソフトウェア命令３８２Ｓ、および次のソフ
トウェア命令３８３Ｓが詳細に示される。修飾辞の「前
の↓「現行」および「次の」はソフトウェア命令の一時
的関係を取扱うもので、必らずしもソフトウェア命令の
空間的な関係について述べるものではない。即ち、実際
において、前のソフトウェア命令は主メモリー内のロケ
ーション１０００１こおかれ、もしこれが分岐命令であ
れば、これはロケーション２０００におかれた現行ソフ
トウェア命令に分岐し、次のソフトウェア命令はロケー
ション２００１におかれてもよい。従って、修飾辞「前
の」、「現行」、「次の」は命令が実行される順序を記
述し、必らずしも王〆モリー内の相対的位置を述べるも
のではない。Ｇｂロ フアームウヱア・マイクロプログ
ラム再び第３４図において、前のソフトウェア命令ファ
ームウェア・ブロック３８１Ｆ、現行ソフトウェア命令
ファームウェア・ブロック３８２Ｆ、および次のソフト
ウェア命令ファームウェア・ブロック３８３Ｆは、それ
ぞれ前のソフトウヱア命令３８１Ｓ、現行ソフトウェア
命令３８２Ｓおよび次のソフトウェア命令３８３Ｓの処
理において実行されるＣＰＵファームウェア・マイクロ
命令のシーケンスを表わす。ブロック３８１Ｆ乃至３８
３Ｆにより表わされるファームウェアは、実行されるＣ
ＰＵファームウェア・マイクロ命令のシーケンスを表わ
すが、必らずしもファームウェアＲＯＳ（第９図の２３
８）に個々に記憶されるファームウェア・マイクロ命令
自体を表わすとは限らない。又、もし現行ソフトウェア
命令３８２Ｓが前のソフトウェア命令３８１Ｓと同じも
のであれば、ブロック３８２Ｆで実行されるファームウ
ェア命令がブロック３８１Ｆで実行されるファームウェ
ア命令と同じものが可能であることが判る。特に、現行
ソフトウェア命令ファームウェア・ブロック３８２Ｆ内
の抽出ファームウェア・ブロック３８４も又、ソフトウ
ェア割込み判断ブロック３８５と同様前のソフトウェア
命令ファームウェア・ブロック３８１Ｆおよび次のソフ
トウェア命令ファームウエア・ブロック３８３Ｆにおい
て実行され、その相万は実行される特定のソフトウェア
命令とは無関係であることが判る。ソフトウェア命令の
関係と同様に、ソフトウェア命令ファームウェアに関す
る用語「前の」、「現行」および「次の」はファームウ
ェアの実行シーケンス間の一時的関係を示し、ファーム
ウェアＲＯＳ内に記憶された通りのファームウェア命令
それ自体の空間的関係を表わすものではない。このよう
に、第３４図においては、前のソフトウェア命令ファー
ムウェア３８１Ｆが前のソフトウェア命令３８１Ｓの処
理を完了する時に現行ソフトウェア命令ファームウェア
３８２Ｆに入り、又その完了時に次のソフトウェア命令
ファームウェア３８３Ｆに入ることが判る。Ｇｂハ ソ
フトウェア割込み、ハードウェア割込み、およびトラツ
プ次に現行ソフトウェア命令ファームウェアブロック３
８２Ｆに関しては、現行ソフトウェア命令３８２Ｓの実
行はソフトウェア割込み、ハードウェア割込み又はトラ
ップの発生によって中断され得ることが判る。 以下において判るように、１つのソフトウェア割込みの
発生は常に現行ソフトウェア命令の処理の中止をもたら
し、ソフトウェア割込みの優先順位レベルに依存して現
行ソフトウェア命令の実行の再開に先立ってソフトウェ
ア割込み取扱手順の実行をもたらし得る。あるハードウ
ェア割込みの発生は現行ソフトウェア命令ファームウェ
アの実行の中止をもたらし、その間ＣＰＵファームウェ
アはハードウェア割込みを処理し、その完了時にハード
ウェア割込み時の現行ソフトウェア命令の処理に復帰す
る。１つのトラッブの発生は現行ソフトウェア命令の実
行の放棄およびこのトラツプの処理に専用化された１組
のソフトウェア命令であるトラツプ取扱手順によるトラ
ップの処理をもたらすことになる。 トラツプ取扱手順ソフトウェアの完了時に、トラツプさ
れたソフトウェア命令に続く次のソフトウェア命令が処
理され、あるいは以下で明らかになるように別のソフト
ウェア・プログラム実行が開始され得る。Ｇｂハｉ ソ
フトウェア割込み 次に、現行ソフトウェア命令ファームウェア３８２Ｆに
ついて詳細に論述する。 ＣＰＵファームウェアによる現行ソフトウェア命令の処
理は、ブロック３８４においてファームウェア制御下で
主メモリーから現行ソフトウェア命令を抽出するファー
ムウェアによって開始される。現行ソフトウェア命令の
最初のワードの抽出の完了時に、ブロック３８５におい
て禾完のソフトウェア割込みがあるかどうかをテストす
るためファームウェア分岐が行われる。もし１つ以上の
ソフトウェア割込みが未完であれば、ファームウェア分
岐が最高優先順位の禾完ソフトウェア割込みのファーム
ウェア・マイクロプログラムへ分岐する。第３４図にお
いては２つのソフトウェア割込みファームウェア・ルー
チン則ちブロック３８８一１および３８８一２が示され
、その各々は特定のソフトウェア割込みを取扱うＣＰＵ
ファームウェア・マイクロプログラムを表わす。３８８
一２の如き特定のソフトウェア割込みファームウェア・
マイクロプログラム内では、ソフトウェア割込みの優先
順位が現在実行中のソフトウェア・プログラムの優先順
位より高いかどうかを知るためテストが行われる。 このテストはブロック３８９において行われる。もしこ
のソフトウェア割込みが現在実行中のソフトウェア・プ
ログラムのそれより低いかあるいはこれと等しければ、
割込みは受入れられず、フロック３８９からの低いか等
しい分岐が行われ、ファームウェアは、ブロック３８２
Ｆに入り続いてブロック３８４において主メモリーから
現行ソフトウェア命令の再抽出を行うことにより現行ソ
フトウェア命令の実行を再開する。もしこのソフトウェ
ア命令の優先順位が現在実行中のソフトウェア・プログ
ラムより高い場合にはソフトウェア割込みは受入れられ
、ブロック３８９からブロック３９０‘こ入り、このブ
ロックは現行ソフトウェア・プログラムの状態を保管す
る割込み保管城をセットアップし、そしてこのソフトウ
ェア割込みと関連するソフトウェア割込み取扱い手順に
分岐する。ブロック３９１において１組のソフトウェア
命令であるソフトウェア割込み取扱い手順がこの時実行
されて、それに含まれるソフトウェア命令の各々がＣＰ
Ｕファームウェアによって処理される。ソフトウェア割
込み取扱い手順ソフトウェアにおける最後の命令がレベ
ル変更（ＬＥＶ）ソフトウェア命令３９１Ｌであり、こ
の命令が実行を待機中の最高優先順位のソフトウェア・
プログラムに対するＣＰＵファームウェア走査をもたら
す。 このレベル変更ソフトウェア命令３９１Ｌはしベル変更
命令ファームウェア・マイクロプログラム３９２により
実行され、これはブロック３９３において現在実行を待
機中の最高優先順位のソフトウェア・プログラムを決定
する。もし更に高い優先順位のソフトウェア・プログラ
ム３９４が実行を待機中であれば、このソフトウェア・
プログラムがＣＰＵファームウェア制御下で実行され、
そして又ＬＥＶソフトウェア命令３９４Ｌによって終了
される。ソフトウェア命令３９４ＬのレベルはＬＥＶ命
令ファームウェア・マイクロプログラム３９２の実行を
もたらし、再び最高優先順位のソフトウェア・プログラ
ム・レベルに対するテストがブロック３９３で行われる
。もしこのブロック３９３におけるレベル・テストによ
り前に中止された現行ソフトウェア・プログラム３８０
が実行を待機中の最高優先順位のプログラムであること
を決定するならば、現行ソフトウェア命令ファームウェ
ア３８２日こ入り、現行ソフトウェア命令３８２Ｓが抽
出ファームウェア３８４により再抽出され、現行ソフト
ウェア命令のＣＰＵファームウェア実行が続行する。要
約すれば、ＣＰＵファームウェアは、あるソフトウェア
命令の実行中にソフトウェア割込みの未完状況をテスト
し、ある特定のソフトウェア割込みを取扱うよう専用化
された特定のソフトウェア割込みファームウェア・マイ
クロプログラムにベクトル化され、このソフトウェア割
込みファームウェアは現行ソフトウェア・プ。 グラムの優先順位に対するそのソフトウェア割込みの優
先順位についてテストし、もしこの優先順位が現行ソフ
トウェア・プログラムの優先順位より低い又はこれに等
しい場合には、現行ソフトウェア・プログラムは割込み
されずＣＰＵファームウェアによる現行ソフトウェア命
令の処理が再開されることが判る。一方、もしソフトウ
ェア割込みが現在実行中のソフトウェア・プログラムよ
り高い優先順位であるならば、割込み保管城に現行ソフ
トウェア・プログラムの状態を保管しかつそれ自体１組
のソフトウェア命令であるソフトウェア割込み取扱い手
順の実行を開始することによりそのソフトウェア割込み
はサービスされる。このソフトウェア割込み取扱い手順
は次にレベル変更ソフトウェア命令によって終了し、こ
のレベル・ソフトウェア命令は早晩割込みされた現行ソ
フトウェア命令の再活動化をもたらし、現行ソフトウェ
ア命令の実行が壬〆モリーからその現行ソフトウェア命
令を再抽出することにより再開される。○ｂハｉｉ ハ
ードウェア割込み 現行ソフトウェア命令の実行中に未完のソフトウェア割
込みがなければ、ブロック３８５が実行ファームウェア
・ブロック３８６に出る。 この実行ファームウェア・ブロック３８６は現行ソフト
ウェア命令の実行を完了するため必要なファームウェア
・ステップを実施する。ブロック３８６における実行フ
ァームウェアの実施の過程においてはハードウェア割込
みが生じ得る。ソフトウェア割込みの場合はＣＰＵファ
ームウェアが検出して未完のソフトウェア割込のときに
特定のソフトウェア割込みファームウェア・ルーチンに
分岐してその特定の未完ソフトウェア割込みを取扱うの
であるが、これとは異なってハードウェア（ＨＷ）割込
みの場合は、ＣＰＵファームウェアによって検出されず
、その代りハードウェア割込みロジックがＣＰＵファー
ムウェアを強制してハードウェア割込みと関連する一連
のマイクロ命令の実行を開始させることによりハードウ
ェア割込みが生ずる。第３４図においては、４つのハー
ドウェア割込みファームウェア・マイクロプログラム３
９５−１乃至３９５一４が示される。これ等のハードウ
ェア割込みファームウェア・マイクロプログラム３９５
ーー乃至３９５−４はＣＰＵファームウェア・マイクロ
命令からなり、これ等はハードウェア割込みを生じた特
定の割込み条件を取扱うよう構成されている。これ等の
４つのハードウェア割込みマイクロプログラムの内、２
つは非トラツプ・ハードウェア割込み条件に対するもの
であり３９５−１および３９５一２として示される。非
トラップ条件ハードウェア割込みファームウェア・ルー
チン３９５−２についてみれば、マイクロプログラムの
最後のマイクロ命令３９５一２Ｒはハードウェア割込み
復帰マイクロ操作を含み、これはハードウェア割込みの
発生の直前に実行されたものに後続するフア−ムウェア
・マイクロ命令へのファームウェア復帰制御をもたらす
。例えば、ハードウェア割込みをもたらし得るある条件
はシステムリゞス上のＤＭＡデータ転送要求の発生であ
る。この場合、ＣＰＵファームウェアによる現行ソフト
ウェア命令の実行が中止され、ＤＭＡデータ転送がＣＰ
Ｕファームウェア・ルーチンによって取扱われ、その完
了にＤＭＡハードウェア割込みの発生時点の現行ソフト
ウェア命令の実行がピックアップされる。再び第３４図
に示す２つのトラツプ条件ハードウェア割込みファーム
ウエア・マイクロプログラム、即ちブロック３９５−３
および３９５−４については、トラツプ条件と関連する
ハードウェア割込みの発生により３９５−４の如き関連
するハードウェア割込みファームウェア．マイクロプロ
グラムに入る。このトラップ条件ハードウェア割込みフ
ァームウェア・マイクロプログラムは、このトラップの
処理を完了するトラツプフアームウェア・マイクロプロ
グラムへ出る前にハードウェア割込みのある予備的処理
を行う。例えば、ブロック３９５−４はトラツプ・ファ
ームウェアに行く（ブロック３９６−２）。トラツプ条
件ハードウェア割込みファームウェア・マイクロプログ
ラム３９５−３および３９５−４は割込みの時点の実行
ファームウェア３８６へは戻らないため、現行ソフトウ
ェア命令の実行はハードウェア割込みにより検出される
トラップ条件の場合には打切られる。一方、非トラッフ
。条件ハードウェア割込みは現行ソフトウェア命令の実
行の延期をもたらすのみであるが、これはこれ等の割込
みが割込みの時点の実行ファームウェア３８６に戻るた
めである。ハードウェア割込みにより検出されるトラッ
プ条件の一例は主メモリー・パリティ・エラーで、これ
はハードウエア割込みの発生をもたらす。パリティ・エ
ラーの場合、ＣＰＵファームウェアはハードウェア割込
み発生時点の現行ソフトウェア命令の処理に戻る代り‘
こ、３９６一２の如きトラップ・フアームウエア・マイ
クロプログラムへ出てパリティ・エフーの処理を続行す
る。その結果現行ソフトウェア命令の実行の打切りをも
たらす。第３４図において示される如く、ベクトル化さ
れたハードウェア割込みは、実行ファームウェア・ブロ
ック３８６の間のみ、従ってハードウェア割込みが付勢
される（即ち、禁止されない）時間にのみ生じ得るので
ある。更に第３４図に示される如く、ハードウェア割込
みの処理中、ハードウェア割込みファームウエア・マイ
クロプログラムは自ら、ハードウエア割込みファームウ
ェア・マイクロプログラムがそれ自体別のハードウェア
割込みにより割込みされないようにハードウェア割込み
を禁止する（即ち、ソフトウェア割込みは入れ子状にで
きるが、ハードウェア割込みは入れ子にならない）。Ｇ
ｂハｉｉｉ トラツプ再び実行ファームウェアのブロッ
ク３８６に関して、現行ソフトウェア命令の実行中、フ
ァームウェア自体がトラツプ条件に関し１つ以上のテス
トを行うことが判る。 例えば、ブロック３８７はトラツブ条件の存在に対する
ＣＰＵファームウェア・テストを示し、もしトラップ条
件が検出されると、この実行ファームウェアはトラップ
フア−ムウェア・ブロック３９６−３に分岐してトラッ
プ条件を処理する。その後現行ソフトウェア命令の実行
中、１つ以上の他のトラッブ・テストがファームウェア
によって行うことができる。もう１つのトラツプ・テス
トがブロック３８８として示されるが、もしトラツプ条
件が検出されると、このテストはトラツプ・フアームウ
エア・マイクロプログラム３９６−１に出る。次にトラ
ツプフアームウエア・マイクロプログラム３９６−３に
ついて述べれば、トラップ・ファームウェア・マイクロ
プログラムの機能は、トラッフ。保管城をセットアップ
することであり、この保管機にＣＰＵフアームウェアが
トラツプ・ハンドラ手順の処理を開始する前に現行ソフ
トウェア・プログラムの状態を保管する。トラツプ・ハ
ンドラ手順はトラップ条件を処理するよう書かれた１組
のソフトウェア命令である。このトラツプ・ハンドラ手
順３９７はブロック３８７により検出され更にブロック
３９６−３によって処理される特定のトラップ条件と関
連している。ＣＰＵファームウェアによって検出される
各トラツプ条件に対する別個のトラツプ・ハンドラ手順
がある。このトラツプ・ハンドラ手順３９７は次に他の
ソフトウェア・プログラムと同様にＰＵファームウェア
によって実行され、「トラップからの復帰（ＲＴＴ）ソ
フトウェア命令３９７Ｒ」によって終了される。このト
ラッブからの復帰ソフトウェア命令３９７ＲはＲＴＴ命
令ファームウェア３９８によって実行され、このフアー
ムウエアはトラツプ３９６一３によりトラップ保管城に
保管されたソフトウェア文脈を復元して戻り次のソフト
ウェア命令ファームウェア・ブロック３８３Ｆに入るこ
とにより次のソフトウェア命令の処理を開始する。代わ
りとして、ＲＴＴ命令ファームウェア３９８はブロック
３９・９に示す如き別のソフトウェア・プログラムの実
行の開始をもたらし得る。ＲＴＴ命令ファームウェア・
ブロック３９８からの出口は、トラツプ条件の処理中ト
ラツプ・ハンドラ手順３９７により変更され得るトラッ
プ保管城の内容によって決定される。トラップにより取
扱われる条件の一例としては、科学計算用ソフトウェア
命令操作（浮動小数点）のブロック３８７における実行
ファームウェアによる検出があり、これはトラツプ・フ
ァームウェア・ブロック３９６一３に入る結果となる。
ブロック３９６−３においては、トラップ保管域がセッ
トアップされ、ブロック３９７に入る。トラツプ・ハン
ドラ手順３９７は、これ等の任意の科学計算用ソフトウ
ェア命令の結果をシミュレートする１組のソフトウェア
命令であって、指示された操作を行う。トラップ・ソフ
トウェア命令３９７Ｒからの戻りの実行によりＲＴＴ命
令ファームウェア３９８を実行させ、これが更に次のソ
フトウェア命令ファームウェア３８３Ｆの実行をもたら
すことによって次のソフトウェア命令３８３Ｓを実行す
る。本例において、あるトラップの発生が現行ソフトウ
ェア命令の実行の打切りおよびトラツプ・ハンドラ手順
ソフトウェア・ルーチンによる現行ソフトウェア命令の
完了が生じ、これに続いて次のソフトウェア命令の実行
が生じることが判る。Ｇｂニ 割込みおよびトラツプ 要約すれば、ソフトウェア割込みおよびトラツブは、ソ
フトウェア命令の実行中ＣＰＵファームウェアが種々の
条件に対する系統立ったファームウェア・テストを行う
ことによって生じることが判る。 このソフトウェア割込みは、更に現行ソフトウェア命令
の実行の再開を生じ、これは主メモリーから割込みされ
た現行ソフトウェア命令の再抽出で始まる。一方、トラ
ップは現行ソフトウェア命令の実行の打切りを生じ、特
定のトラップ条件を取扱うよう書かれたトラップ・ハン
ドラ手順ソフトウェアに依存して、次のソフトウェア命
令の実行を生じたり生じなかったりする。ハードウェア
割込み条件は、ＣＰＵファームウェアによるテストを必
要としない。ハードウェア割込みの発生は、現行のソフ
トウェア命令の処理の中止が生じ、これにＣＰＵファー
ムウエアによるハードウェア割込みのサービスが後続す
る。もしハードウェア割込みが非トラツブ条件に対する
ものであれば、ハードウェア割込みファームウェア・マ
イクロプログラムが割込みの時点の現行ソフトウェア命
令の処理に戻る。もしハードウェア割込みがトラツプ条
件と関連していれば、トラップ・ファームウェア・ルー
チンに入り、現行ソフトウェア・プログラムの処理への
復帰がこのトラップ条件と関連する特定のトラップ・ハ
ンドラ手順ソフトウェア・プログラムによって決定され
る。もしこのトラツプ・ハンドラ手順が現行ソフトウェ
ア・プログラムへ制御を戻すならば、次のソフトウェア
命令が処理されるよう制御が戻されるのが通常である。
Ｈ ＣＰＵファームウェア・ワードの説明ＣＰＵファー
ムウェア・ワード全体については、第３５図に示す。 このマイクロ命令ワードは４つの主なフィールドに区分
され、この主フィールドは種々の副フィールドに再分割
されている。ＣＰＵフアームウエア・ワードのスクラツ
チ／ぐッド・メモリー制御フィールド‘ま第３５Ａ図に
示される。ビット０乃至７は、スクラツチパッド・メモ
リ一（ＳＰＭ、第８図の素子２３６）とマイクロプロセ
ッサ・レジスタ・ファイル（第８図の素子２６８）の相
万を制御するのに使用される。 前記副フィールドは第３５Ａ図に示される。ビット０は
スクラッチパッド・メモリーの動作を決定する。２進数
１にセットされるとデータが書込まれ、２進教養にリセ
ットされるとデータを読出すことができる。 ビット１，５，６および７はスクラツチパッド・メモリ
ーの作業ロケーションのアドレス則ち第１０図のロケー
ション００乃至ＯＦであり、これに関してデータが書込
まれあるし、は読出される。ビット２，３および４はマ
イクロプロセサＲＡＭ内のレジスタをアドレス指定する
（第８図のレジスタ・ファイル２６８）。ＣＰＵファー
ムウェア・ワードの演算論理ユニット（ＡＬＵ）の制御
フィールドは第３５Ｂ図に示される。 ビット８乃至１９はＡＬＵ（第８図の素子２６６）の制
御のために使用される。 副フィールドは第３５Ｂ図に示す。ビット８および９は
シフト・タイプの制御を行い、ビット１０，１１および
１２は処理されるデータのソースを決定する。 ビット１３，１４，１５はマイクロプロセサＡＬＵによ
りそのデータについて実施される機能を決定する。ビッ
ト１９は演算のためキャリー注入が必要とされるときセ
ットされる。更にこのキャリ−入力を用いて第３６図に
従ってソースおよび機能の組合せを変更するために使用
される。ビット１６，１７，１８は第３６図に従って、
ＡＬＵ‘こより行われる機能から生じるデータが送られ
る行先を示す。 ビット８および９は、ＡＬ山こ対するシフト・タイプの
制御を行うことの外、ビット２３が２進数１で主メモリ
ーの操作が行われることを示す時、主メモリーの詠出し
／書込み制御としても作用する。 ＣＰＵファームウェア・ワードの副指令および制御フィ
ールドを第３５Ｃ図に示す。 ビット２０乃至３５は副指令および制御フィールドを成
す。 副フィールドは第３５Ｃ図に示される。ビット２０およ
び２１はデータ・セレクタ・マルチプレクサ（第９図の
２６９）における入力ポートを制御し、これによりＡＬ
Ｕに対して送られるデータのソースを決定する。 ビット２３はメモリー制御ビットであり、２進数１にセ
ットされると、システムバス Ｂ上に メ モリーＧ○
（ＭＥＭＧＯ）信号を生じて主メモリーの読出しサイク
ル、書込みサイクル又はリフレッシュ・サイクルを開始
する。行われるべきメモリー操作はマイクロ命令のビッ
ト８および９によって決定される。ビット２４乃至３１
の機能は、副指令復号フィールドとして使用されるビッ
ト３２乃至３４における状態により決定される。ビット
３６はハードウヱア割込みを制御し、２進数１にセット
されるとハードウェア割込みを可能にし、２進数零にリ
セットされるとハードウェア割込みを禁止する。 第３７Ａ図は、副指令復号ビット３２乃至３４が２進数
１１０と等しい時に復号できる種々の割込み指令をリス
トしたものである。ファームウェア・ビット３２〜３４
が割込み指令を表示する時、ビット２４乃至２７が無視
される。第３７Ｂ図乃至第３７Ｅ図は、副指令復号ビッ
ト３２乃至３４が２進数１０１と等しい時復号できる他
の指令をリストしたものである。副指令復号ビット３２
〜３４が２進数１０１と等しい時、もしビット２４〜２
７が３（１鏡隼）と等しければ第３７Ｂ図にリストされ
た制御パネル指令が実施され、これは第３７Ｃ図に示す
如く制御パネル・ストローブを生じる（ビット２４〜２
６＝００１、ビット２７＝注意不要）。副指令復号ビッ
ト３２〜３４が１０１（２進数）と等しくビット２４〜
２７が００１１（２進数）と等しくなければ、第３７Ｃ
図乃至第３７Ｅ図にリストされた１／０指令の符号化さ
れた組合せが行われる。これ等１／０指令は３、２およ
び３ビットの組に区分され、これ等の指令の粗の各々か
らの１つの指令を同時に実行することを許可する。第３
７Ｃ図乃至第３７Ｅ図にリストごれた種々の１／０指令
の使用については第２０図乃至第２３図に示され、これ
ら図はＣＰＵファームウェアの制御下でシステム・バス
上に生じる種々のシ−ケンスを示している。副指令復号
フィールドのビット３２が零である時、副指令フィール
ド全体が２つの副指令フィールドと解釈され、副指令フ
ィールド１（第３７Ｆ図）はファームウェア・ワードの
ビット２４乃至２７により指定され、副指令フィールド
２は（第３７Ｇ図）はＣＰＵファームウエア・ワードの
ビット２８乃至３１によの旨定される。 更に、ビット３２が零の時、ビット３３と３４は第３５
Ｃ図に示す如く主メモリー制御を提供する。ＣＰＵファ
ームウェア・ワードの講出し専用ストア（ＲＯＳ）のア
ドレス指定フィールドは第３５Ｄ図に示す。 ビット３６乃至４７はＲＯＳアドレス指定フィールドを
構成する。副フィールドは第３５Ｄ図に示される。Ｒ０
６アドレス指定フィールドは、ＲＯＳ（第９図の素子２
３８）のアクセスに使用される次の引き続くファームウ
ェア・アドレスを決定する。ビット３６および３７は、
第３５Ｄ図にリストされる如きビット３８と４７間の粗
において見出されるアドレスのタイプを決定する。無条
件分岐が表示される時（ビット３６および３７における
２進数００）、ファームウェアはビット３８乃至４７に
含まれるアドレスに分岐する。テスト分岐が表示される
時（ビット３６と３７における２進数０１）、ビット３
８乃至４１およびビット４７が使用されて２通りの分岐
を示す。分岐多重テストが表示される時（ビット３６と
３７における２進数１０）、ビット４０〜４３が使用さ
れて１６通りのテスト分岐を表示する。ビット３６およ
び３７が共にセットされると、ビット３８乃至４７に含
まれるアドレスが無視され、ハードウェア割込み後フロ
ーが戻るファームウェア・アドレスはハードウェア割込
み戻りアドレス・レジスタ（第９図の２５２）から得ら
れる。舷 スクラッチパッド・メモリーの制御ＣＰＵフ
アームウエア・ワードのスクラツチ／ｆッド・メモリー
制御フィールド‘ま第３５Ａ図に示す。 ビット０，１および５〜７はスクラツチ・パッド・メモ
リー（ＳＰＭ、第８図の素子２３６）の制御のため使用
される。ビット川まスクラッチパツド・メモリーの動作
を決定する。２進数１にセットされるとデータが書込ま
れ、２進数零にリセットされるとデータが読出される。 ビット１および５乃至７は、データの書込み読出しが行
われるスクラッチパツド・メモリーの作業ロケーション
則ち第１０図のロケーション００乃至ＯＦのアドレス指
定に使用されるアドレスを形成する。ビット２および３
は、マイクロプロセサのランダム・アクセス・メモリー
（ＲＭＡ、第８図のレジス夕・ファイル２６８）をアド
レス指定するため使用される４ビット・アドレスの３つ
の下位ビットの選択を制御する。ビット２および３の種
々の組合せは、マイクロプロセサのＲＡＭアドレスの下
位のビットを機能【Ｆ｝レジスタ（第８図の２７４）の
副フイールドＦＲＯ，ＦＲ２，ＦＲ３から、あるいはフ
ァームウェア・ワード自体のビット５乃至７から選択さ
れることを許可する。マイクロプロセサのＲＡＭアドレ
スの上位ビット（ビット０）は常にファームウェア・ワ
ードのビット４によって決定される。Ｆレジスタの種々
の副フィールドからのマイクロプロセサのＲＡＭアドレ
ス指定ビットの選択を制御するＣＰＵファームウェア・
ワードのビット２および３の能力は、Ｆレジスタに含ま
れるソフトウェア命令の迅速な復号を可能にする上で重
要である。ソフトウェア命令内では、Ｆレジスタにおけ
る墓』フィールドＦＲＯは通常１つのレジスタ番号を保
有し、副フィールドＦＲ２とＦＲ３はソフトウェア命令
のアドレス・シラブルを構成する。Ｈｂ 演算ロジック
・ユニットの制御 ＣＰＵファームウェア・ワードのＡＬＵ制御フィールド
は第３５Ｂ図に示される。 ビット８乃至１９はマイクロプロセサ（第８図の素子２
３２）の制御のため使用される。副フィールドは第３５
８図に示される。前述の如く、第８図の１６ビットのマ
イクロプロセサ２３２は、米国カルフオルニア州サニー
ベィルのＡｄｖａｎｃｅｄＭｉｃｒｏＤｅｖｉｃｅｓ社
製のタイプＡｍ２９０１の４つの４ビット・スライス形
マイクロプロセサのカスケード接続からなる。このマイ
クロプロセサ制御フィールドのあるものは直接カスケー
ド接続されたビット・スライス形マイクロプロセサによ
り使用され、他のもの（シフト・タイプ制御およびキャ
リー注入）は最上位ビット・マイクロプロセサおよび最
下位ビットマイクロプロセサにより生成された終端条件
の制御のために使用される。ファームウエア・ワードの
ビット８および９は、カスケード接続されたマイクロプ
ロセサの最上位および最下位ビットへあるいはこれらか
らシフトされるビットを制御することによりシフト・タ
イプの制御を行う。ビット１０乃至１２はマイクロプロ
セサのＡＬＵのソースを決定し、４ビットのスライス形
マイクロプロセサの各々の直接制御に使用される。これ
等のビットの正確な定義は、前記のＡｄｖａｎｃｅｄＭ
ｉｃｒｏ戊ｖｉｃｅｓ社により出版され本文に参考のた
め引用された文献「マイクｏプログラムされた１６ビッ
ト・コンピュータ」に見出されよう。ビット１３乃至１
５はマイクロプロセサＡＬＵの機能を制御し、又４ビッ
トのスライス形マイクロプロセサの各々により直接使用
される。ビット１６乃至１８はマイクロプロセサの行先
を制御し、これも又各４ビット・スライス形マイクロプ
ロセサによって直接使用される。ビット１９はキャリー
注入入力を制御し、４蓮のビット・スライス形マイクロ
プロセサの最下位のものにより直接使用される。マイク
ロプロセサのＡＬＵソースの副フィールドはＡＬＵ入力
のソースを制御し、マイクロプロセサのレジスタ・ファ
イルの１次脚出力、その複写職出力、マイクロプロセサ
の内部作業レジス夕（Ｑ）の出力、又はスクラツチパツ
ド・メモリーからのデータ皿入力、を選択することがで
きる。マイクロプロセサのＡＬＵ機能副フィールドは、
演算ロジック・ユニットにより実施される操作（例、算
術的加算、論理的ＡＮＤ、等）を決定する。マイクロプ
ロセサの行先副フィールドは、ＡＬＵ‘こより実施され
る機能から生じるデータが送られる行先を決定する。１
６ビットのマイクロプロセサによって行われる諸操作は
、マイクロプロセサＡＬＵソース副フィールド、マイク
ロプロセサＡＬＵ機能副フィールドおよびキャリー注入
副フィールドの関数であり、これは第３６図に示す。 シフト・タイプ制御の提供に加えて、ファームウェアの
ビット８および９は又主メモリーの読出し／書込み制御
を行う。ファームウェア・ビット２３が２進数１である
時、ビット８および９は、１ワード、バイト０又はバイ
ト１のいずれが主メモリーに書込まれるか、あるいは１
ワードが主メモリーから読出されるかを制御する。Ｈｃ
副指令および制御 ＣＰＵファームウェア・ワードの副指令および制御フィ
ールドは第３５Ｃ図に示される。 ビット２０乃至３５は副指令および制御フィールドを構
成する。ビット２０および２１は４−１マルチプレクサ
である第８図のデータ・セレクタ２６９を制御し、その
出力はマイクロプロセサのデータ入力ボートに直接接続
され、これによりマイクロプロセサＡＬＵに送られるデ
ータのソースを決定する。ＡＬＵ入力は、スクラツチパ
ツド・メモリー２３６の出力を含むＳＰＭデータ・レジ
スタ、標準（１）レジスタ２７０およびＭＩレジスタ２
７２、マイクロ命令ビット８，９および２４乃至３１を
用いることにより生成された定数、又は内部バス２６０
からのデータ（全て第８図に示す）、から選択できる。
ビット２２はスクラツチパツド・メモリー・アドレス選
択制御であり、マイクロ命令ビット１および５乃至７を
用いてのスクラツチパッド・メモリーの作業ロケーショ
ン（第１０図のロケーション００乃至ＯＦ）のアドレス
指定か又は第８図のチャネル番号レジスタ２９６から得
たチャネル番号を用いてプログラム・チャネル表（ロケ
ーション８０乃至ＦＦ）のアドレス指定かのいずれかを
マイクロ命令に許可する。ビット２３は主メモリーＧＯ
制御ビットであり、セットされるときシステム・バスＢ
上のＰＭＥＭＧＯ−信号をローにさせてメモリー読出し
／書込みサイクルを開始する。ビット２４乃至３１は副
指令フィールドであり、その意味は副指令復号副フィー
ルドを形成するビット３２乃至３４によって解釈される
。 副指令復号副フィールド（ビット３２乃至３４）におけ
る値に従って、副指令フィールド（ビット２４乃至３１
）は、８ビット定数、割込み指令、制御パネル指令、１
／０指令、機能（Ｆ）レジスタ制御、又は副指令のいず
れかである。これ等の種々の副指令フィールドの意味は
第３７Ａ図乃至第３７Ｇ図に示される。ビット３５はハ
ードウェア割込み制御フィールドであり、ＣＰＵマイク
ロプロセサ書込みファームウエアがマイクロプログラム
・フアームウエァ・ステム間のハードウェア割込みの発
生を禁止又は付勢することを許可する。 ビット３５が２進数零である時、ハードウェア割込みは
禁止され、マイクロプ。グラムは現行マイクロ命令に続
いて割込され得ない。ビット３６が２進数１の時はハー
ドウェア割込みが付勢され、もしハードウェア割込みが
現在未完則ち継続中であれば、マイクロプログラムは現
行マイクロ命令の実行完了時点で割込みされる。第３７
Ａ図は割込み指令のリストであり、これはビット２８乃
至３１から復号できる（ビット２４乃至２７は無視され
る）。 第３７８図は、ビット２４乃至２７が００１１（２進数
）に等しい時ビット２８乃至３１から復号される制御パ
ネル指令のリストである。第３７Ｃ図乃至第３７Ｅ図に
リストされた１／０指令の符号化された組合せは２進数
で示される。これ等は３、２および３ビットの組に区分
され、これ等の組の１／０指令が同時に実行されること
を可能にする。ビット３２が２進数１であり、ビット３
３と３４が２進数零である時、副指令フィールドは機能
レジスタ制御指令と解釈される。ビット３２が２進数零
の時は、副指令フィールド全体が２つの副指令と解釈さ
れ、副指令１（第３７Ｆ図参照）はファームウェア・ワ
ードのビット２４乃至２７により指定され、副指令２（
第３７Ｇ図参照）はＣＰＵファームウェア・ワードのビ
ット２８乃至３１により指定される。Ｈｄ 読出し専用
記憶アドレス指定 ＣＰＵファームウェア・ワードの読出し専用ストア（Ｒ
ＯＳ）のアドレス指定は第３５Ｄ図に示される。 ビット３６乃至４７はＲＯＳアドレス指定フィールドを
成す。副フィールドは第３５Ｄ図に示される。ＲＯＳア
ドレス指定フィールドはＲＯＳ（第９図の素子２３８）
から次のファームウェア・ワードをアクセスするために
使用される次の引き続くファームウェア・アドレスを決
定する。ビット３６および３７はビット３８乃至４７間
のビットの組に見出される分岐アドレスのタイプを決定
する。ビット３６と３７が００（２進数）の時、ファー
ムウェアは、ＲＯＳから次のファームウェア・ワードを
検索するため１０ビットのアドレスを使用することによ
りビット３８乃至４７内に含まれアドレスに分岐する。
２通りテスト分岐が表示される時（ビット３６および３
７における２進数０１）、ビット３８乃至４１およびビ
ット４７が使用されテストを選択しそして最下位のＲＯ
Ｓアドレス・ビット（ビット９）を生成する。 次のＲＯＳアドレスの４つの最上位ビット（ビット０乃
至３）は現行ＲＯＳアドレスの４つの最上位ビットから
得られ、ファームウェア・ワードのビット４２乃至４６
はＲＯＳアドレス・ビット４乃至８として直接使用され
る。これ等の２通り分岐はファームウェアによって使用
されて制御フロツプ１乃至４ＣＦＩ〜ＣＦ４および機能
レジスタの各ビットの状態の如き種々の条件をテストす
る。多重テスト分岐が表示される時（ビット３６および
３７における２進数１０）、ビット３８，３９，４４乃
至４７は次のＲＯＳアドレスにおいて直接使用され、ビ
ット４０乃至４３は１６の異なる多重テスト分岐の１つ
を表示するため使用される。 多重テスト分岐はファームウェア・プログラマにより使
用されるソフトウェア命令の復号を助け、ソフトウェア
割込みに応答する。ビット３６と３７が共にビットされ
る時（２進数１１）はファームウェア・ワードのビット
３８乃至４７は使用されず、次のＲＯＳアドレスは、Ｃ
ＰＵフア−ムウエアがハードウェア割込みによって中断
された時の次のＲＯＳアドレスを有するハードウェア割
込み戻りアドレス・レジスタ（第９図の素子２５２）か
ら得られる。 ハードウェア割込み戻り分岐はハードウェア割込みファ
ームウェア・マイクロプログラム（第３４図のブロック
３９５一２）の終りにファームウェア・プログラムによ
って使用され、それによってファームウェアがハードウ
ェア割込みにより中断された時点に制御を戻す。１ １
／０コントローフ・ロジックの詳細中央プロセサ、１／
０コントローラおよびシステム・バスにおける種々の対
話の動作についてこれ迄説明したが、次に１／０コント
ローフ・ロジックについて詳細に説明する。 第３８図は、本発明の諸原理に基いて構成された１／０
コントローラのロジック・ブロック図である。 第３８図によれば、１／０コントローラの主要セクショ
ンには、タイミング・ロジック４００と、ＤＭＡ／ＤＭ
Ｃ要求ロジック４０２と、割込み要求ロジック４０４と
、要求リセット・ロジック４０６と、デバイス・ロジッ
ク４０７が含まれることが判る。タイミング・ロジック
４０川ま、１／０コントローラ全体に使用される基本的
な１／０同期信号（信号ＰＴＩＭＥ３十２０およびＤＭ
ＹＴＭ３十）を提供する。 更に、タイミング・ロジック４００Ｇま、前の１／０コ
ントローラ（又は、もし１／０コントローラがシステム
・バスＡとＢのいずれかにおける最初の１ノ○コントロ
ーラであれば、ＣＰＵ）からバス・サイクル・アウト信
号を得て、信号を次の１／０コントローラに送る前に５
００ナノ砂間遅延させる。 更に、タイミング・ロジック４０川ま、コントローラを
初期化してＩＯＣの品質論理テスト（ＱＬＴ）ファーム
ウェアを開始するために使用されるＩＯＣ初期化信号Ｐ
ＣＬＥＡＲ＋２０の生成に使用される。 ＤＭＡ／ＤＭＣ要求ロジック４０２は、もしＩＯＣがＯ
ＭＡ又はＤＭＣデータ転送サイクルを要求しかつＤＭＡ
又はＤＭＣ要求回線が既にそのシステム・バス上の別の
ＤＭＡ又はＤＭＣ Ｉ／○コントローラによりセットさ
れていない場合、ＩＯＣの時間スロットの間システム・
バスのＤＭＡ又はＤＭＣ要求回線ＰＤＭＡＲＸ−又はＰ
ＤＭＣＲＸ一を２進数零にセットするために使用される
。 特定の１／０コントローラはＤＭＡ又はＤＭＣＩＯＣの
いずれかである。ＤＭＡ ＩＯＣに対してはＤＭＡ要求
回線ＰＤＭＡＲＸ一を、又ＤＭＣＩＯＣに対してはＤＭ
Ｃ要求回線ＰＤＭＣＲＸ−を使用する。割込み要求ロジ
ック４０４は、もしＩＯＣがＣＰＵのソフトウェアの実
行に割込みを行うことを欲しかっこの特定のシステム・
バスにおける別のＩＯＣが既に割込み要求回線をセット
していない場合、こののＣの時間スロットの間バス割込
み要求回線ＰＩＮＴＲＸ−を２進数零にセットするため
使用される。 １／０コントローラに接続された周辺デバイスの１つに
おける状態変化が感知される時、あるいは特定の１／０
指令が例えば読出し又は書込み指令は続く範囲の満了時
に完了する時は常に、ＩＯＣは割込みシーケンスを開始
する。 要求リセツト・ロジック４０６は、システム・バスの回
線ＲＤＤＴ２９十乃至舷ＤＤＴ３１十において符号化さ
れたＣＰＵ応答に応答して１／０コントローラのＤＭＡ
要求フロツプ又はＤＭＣ要求フロップ又は割込み要求フ
ロップをリセツトするために使用される。 以下に説明するように、あるＩＯＣはＤＭＡ要求又はＤ
ＭＣ要求のいずれかと割込み要求の相方を同時に未完則
ち継続中の状態で有し得る。このことは、多数の周辺デ
バイスを取付けられたＩＯＣもこついては特に真であり
、その結果１つの周辺デバイスが読出し又は書込み操作
を完了してそれにより１つの割込みを要求することが可
能であり、そして第２のデバイスが読出し又は書込み操
作の実行中にあってこの周辺デバイスに関して議出し又
は書込みされるデータの次のワード又はバイトを要求す
ることが可能である。ね１／０コントローラ・デバイス
・ロジック更に第３８図に関してデバイス・ロジック４
０７の動作について論述する。 デバイス・ロジック４０７は、指令ロジック４０９と、
タスクおよび構成ロジック４２９と、割込みロジック４
１７と、状態およびデバイスＩＤロジック４３７と、デ
ータ転送ロジック４２１と、アドレスおよび範囲ロジッ
ク４４５からなる。アドレスおよび範囲ロジック４４５
はＤＭＡ１／０コントローラにおいてのみ存在すること
が判る。ねィ 指令。 ジツク指令ロジック４０９は、ＩＯＣにアドレス指定さ
れた１／０制御指令および機能コードを復号する。 指令ロジック４０９は、ＩＯＣが１／０指令を受入れる
ことができそして回線ＰＲＯＣＥＤ−を２進数零にセッ
トするか、１／０が使用中であり回線ＰＢＵＳＹ−を２
進数零にセットするか、あるいはＩＯＣが一時的に使用
中であり両回線ＰＲＯＣＥＤ−とＦＢＵＳＹ一を２進数
零にセットしそれによって、ＣＰＵに待機して１／０指
令を再試行するように通知するかどうか、を決定する。
指令ロジック４０９は、１／０コントローラにより行わ
れる動作のタイプを決定し、指令サイクルを生成し、そ
してもしこの１／０指令が受入れられればシステム・バ
スのアドレスノデータ回線と１／０コントローラあるい
は周辺デバイスとの間の経路を付勢する。この指令ロジ
ックは又システム・バスとＩＯＣとの間に対話リンクを
維持する。機能コード・デコーダ４１５は、１／０指令
制御ワ−ド（第２４図参照）の機能コードを復号する。
システムが１／０コントローラのチャネル番号を含むよ
うに組込まれる時、チャネル番号スイッチ４１１がセッ
トされる。チャネル番号コンパレータ４１３は、チャネ
ル番号スイッチ４１１にセットされたチャネル番号をシ
ステム・アドレス／データ回線ＢＵＳＸＯＯ十乃至ＢＵ
ＳＸ０８十上に現われるチャネル番号と比較し、もしこ
れ等チャネル番号が等しければ信号ＤＭＹＣＭＤ＋を２
進数１にセットする。信号ＤＭＹＣＭＤ＋は要求リセッ
ト・ロジック４０６への入力である。更に、チャネル番
号スイッチ４１１に含まれるチャネル番号は、ＤＭＣデ
ータ転送要求中又は１／０割込み要求シーケンス（第１
７図参照）の間、システム・バスのアドレス／データ回
線を介してＣＰＵに対して転送され得る。チャネル番号
スイッチ４１１におけるＩＯＣのチャネル番号と一致し
たチャネル番号を有する１／○指令のみがＩＯＣによっ
て受入れられる。 以下において明らかになるように、１／０指令の復号の
あるものは要求リセット・ロジック４０６内のデコーダ
によって行われる。指令サイクルは、任意のタイプの入
力指令又は出力指令の実行中にＩＯＣが実施するシーケ
ンスである（第２０図参照）。入力指令においては、Ｉ
ＯＣは、記憶された制御情報、状態又はデバイス情報を
読出し、次にこれ等をシステム・バスに送出する。出力
指令においては、ＩＯＣが制御情報をシステム・バスか
らデバイス・ロジック記憶に送出する。ｌａロ タスク
および構成ロジック 指令サイクルの間、タスク・ワード、構成ワードＡ又は
構成ワードＢの読出し又は書込みを指定する機能コード
を指令ロジック４０９が復号した後タスクおよび構成ロ
ジック４２９が付勢される。 タスク・ワード‘こおける個々のビットの意味はデバイ
ス固有である。このタスク・ワードは、構成ワード指令
を介して出力される比較的静的な情報と比し、瀕繁に出
力されねばならないような機能に対し意図したものであ
る。構成ワードＡおよびＢにおける個々のビットの意味
はデバイス固有のものである。構成ワードはあまり瀕繋
に出力されないような機能に対し意図されたものである
。構成ワードＢは、構成ワードＡに符号化され得る以上
の情報が要求される時に使用される。１／０コントロー
ラは常にタスク・ワードＡレジスタ４３１を含むが、構
成ワードＡレジスタ４３３と構成ワ−ドＢレジスタ４３
５の存在は特定の周辺デバイスに対し要求される情報量
に依存する。 ある周辺デバイスは構成ワードを全く必要としないが、
他の周辺デバイスは構成ワードＡのみを、又他の周辺デ
バイスは構成ワードＡとＢを必要とする。ｌａハ 割込
みロジック 指示サイクルの間、復号された機能コードが割込み制御
ワード・レジスタ４１９に含まれる割込みレベルの読出
し又は書込みを指定した後に割込みロジック４１７が付
勢される。 この割込みロジックは又、下記の条件のいずれかが存在
する時に割込み要求を生成するため使用される。即ち、
割込みレベルが零に等しくなくかつ前の周辺デバイスの
動作が完了した時、又は停止１／０指令が完了した時で
ある。これ等条件の一方が存在する時に割込みサイクル
が開始され、ＩＯＣは割込み要求ロジック４０４に対す
る入力である信号Ｄ山ＮＯＫ十を２進数１にセットする
ことにより割込み要求をＣＰＵに対して送出する。 信号Ｄ山ＮＯＫ十２進数１へのセットの結果、システム
・バス上の信号ＰＩＮＴＲＸ−が２進数零にセットされ
ことになる。ＣＰＵが割込み要求に肯定応答する時、Ｉ
ＯＣはＣＰＵに送るため割込みレベルとチャネル番号を
システム・バスのアドレス／データ回線にロードする。
次に、ＣＰＵはその割込みレベルを検査する。もし割込
みレベルをＣＰＵが回線ＰＲＯＣＥＤ−を２進数零にセ
ットして肯定応答するならば、割込み操作が完了する。
もし割込みレベルをＣＰＵが回線ＰＢＵＳＹ−を２進数
零にセットして肯定応答しないならば、１／０コントロ
ーラは割込みロジック４１７にこの割込み要求をスタツ
クしそしてＣＰＵが再開割込み（ＲＥＳＵＭ）１／０指
令を送出するのを待機する。ＣＰＵが再開割込み１／０
指令を送出する時、ＩＯＣが割込み要求を再び開始する
。ｌａニ 状態およびデバイス識別ロジック状態および
デバイス識別（ＩＤ）ロジック４３７はＩＯＣにより付
勢されて状態ワードおよびデバイスＩＤコードを記憶す
る。 状態ワードー，４３９および状態ワード２，４４１‘ま
周辺デバイスおよび主メモリー条件を保有する。状態ワ
ード‘こおける個々のビットの意味はＩＯＣ固有である
。状態ワード２は、状態ヮ−ド１に符号化され得る以上
の状態情報を有する如き１／０コントローラにのみ存在
する。デバイスＩＤコードはデバイスＩＤワード４４３
に保有されてＩＯＣに接続される周辺デバイスのタイプ
を表示する。指令ロジックが入力状態ワード１又は２指
令を復号する時、状態ワードー又は２がシステム・バス
のアドレス／データ回線を介してＣＰＵに転送される。
入力デバイスｍ指令が指令ロジックにより復号される時
、デバイスｍコードはシステム・バスのアドレス／デー
タ回線ＢＵＳＸＯＯ十乃至ＢＵＳＸ１ ５十を介してＣ
ＰＵに転送される。主メモリー・ェフー（パリティ又は
不在アドレス）信号ＭＥＭＰＥＲ−（システム・バスＢ
上）およびＰＭＭＰＡＲ一（システム・バスＡ上）が状
態およびデバイスＩＤロジック４３７により入力され、
後でＣＰ川こ対して通知するため状態ワード１，４３９
内の適当なビットをセットするのに使用される。ｌａホ
データ転送ロジック データ転送が開始された後、指令ロジック４０９は周辺
デバイスとの間でデータを転送するためデータ転送ロジ
ック４２１を付勢する。 ＩＯＣはＣＰＵにデータ転送要求を行うが、これは信号
ＤＥＲＳＷＴ−およびＤＭＣＩＮＣ−を用いてＤＭＡ／
ＤＭＣ要求ロジック４０２に信号ＰＤＭＡＲＸ−（ＤＭ
ＡＩＯＣに対する）又は信号ＰＤＭＣＲＸ−（ＤＭＣＩ
ＯＣに対する）を２進数零にセットさせることにより行
う。もしＩＯＣがＤＭＣＩＯＣであれば、ＤＭＣ要求が
１／０コントローラからＣＰＵに送られる（第２１Ａ図
乃至第２１Ｄ図）。 ＣＰＵはこの要求に肯定応答し、そしてＩＯＣのチャネ
ル番号はＣＰＵに対して与えるためシステム・バスのア
ドレス／データ回線に対しロードされる。チャネル番号
の送出後ＤＭＣデータ転送サイクルが開始され、データ
の１バイトがＣＰＵ‘こよりＩＯＣに対するシステム・
バス（出力のため）に転送され、あるいはＩＯＣにより
ＣＰＵに対するシステム・バス（入力のため）に転送さ
れる。もし出力であれば、システム・バスのアドレス／
データ回線からデータの１バイトが取出されてこれが周
辺デバイスに送出される前にデータ・アウト・レジスタ
４２３に記憶される。もし入力であれば、周辺デバイス
からデータの１バイトが取出されてシステム・バスのア
ドレス／データ回線を介してＣＰＵに送出される前にデ
ータ・ィン・レジスタ４２５に保持される。いずれの場
合も、ＤＭＣ Ｉ／○コントローラに対しては、データ
・バイト位置合せロジック４２７は存在しない。ＤＭＣ
ＩＯＣに対しては、データがＤＭＣＩＯＣから主メモリ
ーへ又は主メモリーからＤＭＣＩＯＣへ転送される時デ
ータ・バイト位置合せはＣＰＵによって行われるのであ
る。ｌａヘ アドレスおよび範囲ロジック アドレスおよび範囲ロジック４４５はＤＭＡＩＯＣにの
み見出される。 ＤＭＣＩＯＣにおいては、このアドレスおよび範囲ロジ
ック４４５により実施される機能はプログラム・チャネ
ル表を用いてＣＰＵによって行われる。アドレス・レジ
スタ・カウン夕４４７は、１０ＬＤソフトウェア命令の
出力アドレス機能の間、ＣＰＵにより出力される１７ビ
ットを保有する。アドレス・レジスタ・カウンタ４４７
は、データの各ワード（又はバイト）が主メモリーとＤ
ＭＡＩＯＣとの間で転送される毎に増分される。範囲レ
ジスタ・カウンタ４４９は転送されるデータの範囲（バ
イトの数）を保持するために使用される。範囲カウンタ
は、最初１０ＬＤソフトウェア命令の出力範囲機能によ
ってセットされる。データの各ワード（又はバイト）が
ＤＭＡＩＯＣと主メモリーとの間で転送される時、範囲
レジスタ・カウンタ４４９が滅分される。アドレス・レ
ジスタ・カウンタ４４７の内容は、入力アドレス指令又
は入力モジュール１／０指令によりＣＰＵに転送される
ことができる。範囲レジスタ・カウンタ４４９の内容は
入力範囲１／０指令によりＣＰＵに入力され得る。ＤＭ
ＡＩＯＣがＤＭＡ要求に応答してＣＰＵから肯定応答を
受取る時、コントローラはデータ転送のためＣＰＵにリ
ンクされ、ＤＭＡサイクルが開始する（第２２図参照）
。 ＣＰＵの肯定応答の受取りと同時に、アドレスおよび範
囲ロジック４４５は書込みバイト０および書込みバィト
ーの回線ＰＷＲＴＢＯ＋とＰＷＲＴＢＩ＋を活動化する
。 これ等２回線は王〆モリーに対し実施すべき読出し／書
込み操作のタイプを表示する。アドレスおよび範囲ロジ
ック４４５は主メモリー・アドレスをシステム・バスの
アドレスノデータ回線ＢＵＳＸｏｏ＋乃至ＢＵＳＸ１５
十にロードし、そしてＣＰＵは「付勢にＰＵ行きバス回
線ＰＥＮＢＳＸ−」を活動化してこれを得る。もし不在
の主メモリーのアドレス・エラーが生じると、ＣＰＵは
ＰＥＮＢＳＸ−の間主メモリー・エラー回線ＭＥＭＰＥ
Ｒ−およびＰＭＭｍＡＲ−を活動化してＤＭＡＩＯＣに
通知する。入力操作（主メモリーに対する書込み）の実
行中、信号ＰＥＮ斑Ｘ−は２進数零の状態を維持して、
データ・イン・レジスタ４２５からのデータ・ワードを
システム・バスを介して主メモリーへ転送する。出力操
作（主メモリーからの議出し）の実行中、信号ＰＥＮＢ
ＳＸ−が２進数１となる。システム・バスのＲＤＤＴ回
線におけるリンク終り指令の受取り時に、ＤＭＡＩＯＣ
はデータ・ィン・レジスタ４２５の内容をシステム・バ
スのアドレス／データ回線にロードし（入力のため）、
あるいはシステム・バスのアドレスノデータ回線をデー
タ・アウト・レジスタ４２３にアンロードする（出力の
ため）。もし主メモリーのパリティ・エラーが生じると
、ＣＰＵはリンク終り指令の間信号Ｍ旧ＭＰＥＲ−／Ｐ
ＭＭＰＡＲ一を活動化することによりＤＭＡＩＯＣに通
知する。ＤＭＡサイクルは終了され、データ転送シーケ
ンスは完了する。データ転送ロジック４２１におけるデ
ータ・バイト位置合せロジック４２７はＤＭＡＩＯＣの
ためにだけ存在することに留意されたい。 ＤＭＡ出力操作の間、データ・バイト位置合せロジック
４２７はアドレスおよび範囲ロジック４４５と関連して
動作し、適正なバイトを主メモリー（データ・アウト・
レジスタ４２３に含まれる）から受取るデータのワード
から適当なバイトを抜出し、そしてこのデータのバイト
又はワードを周辺デバイスへ転送する。１ワードのデー
タは常に主メモリーから読出されることが判る。 ＤＭＡ入力操作の間は、周辺デバイスから受取ったデー
タのワード（又はバイト）を位置合せしてこれをデータ
・ィン・レジスタ４２５内の適正位置におくことがデー
タ・バイト位置合せロジック４２７の機能であり、その
結果主メモリーへの転送のためアドレス／データ回線上
に適正に位置合せされる。更に、データの一方は他方の
バイト又はその両方を主メモリーに書込むことができる
ことが判る。２つのバイトの内のどれが、又は両方が主
メモリーに書込まれるかは、ＤＭＡデータ転送の間アド
レスおよび範囲ロジック４４５によってセットされる信
号ＰＷＲＴＢＯ＋およびＰＷＲＴＢＩ十によって制御さ
れる。 ｌｂ１／０コントローラ・タイミング・ロジック前述の
如く、システム・バス上の各ＩＯＣは、５００ナノ秒の
バス・サイクル・スロットが割当てられ、この間システ
ム・バス要求を行うことができる。 バス上の各ＩＯＣは、システム・バスからの信号ＰＴＩ
ＭＦ３一およびＢＣＹＣＩＮ−を使用することにより何
時が前述ＩＯＣのバス・サイクル・スロットであるかを
決定する。１次時間３（ＰＴＩＭ旧３一）信号はシステ
ム・バス上の各ＩＯＣに配分され、第１３図に示す如く
、バス・サイクルの１００ナノ秒間２進教養の状態に、
システム・バス・サィクルの４００ナノ秒間２進数１の
状態になる。 第１３図は又、このバス・サイクル・イン（ＢＣＹＣ川
−）信号は、１つの１次時間３パルスの後緑から次の１
次時間３パルスの後緑迄５００ナノ秒の期間２進数１で
あることを示す。 特定のＩＯＣのシステム。バスのサイクル・イン信号Ｅ
ＣＹＣ川一が前のＩＯＣ（即ち、システム・バス上のＣ
ＰＵに更に近い隣接ＩＯＣ）のシステム・バス・サイク
ル・アウト信号ＢＣＹＣＯＴ−であることが判る。次の
第３９図を参照してタイミング・ロジック４００の動作
について詳細に説明する。 マィ・タイム３フロツプ４０８およびサイクル・イン・
フロツプ４１０が最初にセットされる（即ち、２進数１
はそのＱ出力側に生じる。）マイ・タイム３フロップは
、現行ＩＯＣの１次時間３の期間中にのみリセットされ
る。サイクル・イン・フロツプ４１川ま現行ＩＯＣのサ
イクル・イン時間中にのみリセットされる。ＩＯＣにつ
いての用語「現行↓「前の」、「次の」はシステム・バ
ス上の各ＩＯＣの相対的な物理的位置を言及することが
判る。このように、第１図においては、もし現行のＩＯ
Ｃが１／０コントローラ２０８であれば、前のＩＯＣは
１／０コントローラ２０６、次のＩＯＣは１／０コント
ローラ２１０である。前の１０Ｃはシステム・バス上の
中央プロセサにより近い隣接ＩＯＣである。次のＩＯＣ
はこのＣＰＵからより遠い隣接ＩＯＣである。次に第３
９図によれば、システム・バスの１次時間３信号ＰＴＩ
ＭＥ３一が２進数１から２進数零の状態に遷移する度に
、ＡＮＤゲート４１２の出力（信号ＰＴＩＭＥ３十２０
）は２進数零から２進数１の状態に遷移してマィ・タイ
ム３フロップ４０８をクロックすることが判る。始めに
、バス・サイクル・イン時間信号ＢＣＹＣｍ−が２進数
１であって前のＩＯＣのサイクル・ィン時間でないこと
を表わすならば、フロツプ４０８がセットされる。マイ
・タイム３フロツプ４０８がセットされるかセット状態
を維持すれば、そのＱ出力（信号ＤＭＹＴＭ３一）は２
進数１となり、これをサイクル・イン・フロツプ４１０
にクロツクするのは１次時間３の終りに２進数零から２
進数１の状態に遷移する信号ＰＴＩＭＥ３一３０である
。 信号ＰＴＩＭＥ３一３０は、ＡＮＤゲート４１２の出力
を反転するィンバータ４１４の出力である。１次時間３
システム・バス信号ＰＴＩＭＥ３一に対するクロツキン
グ信号ＰＴＩＭ伍３十２０およびＰＴＩＭ旧３−３０の
関係は第４０図を参照すれば判る。 第４０図は、ＰＴＭＥ３一信号が２進数１である時、Ｐ
ＴＩＭＥ３十２０が２進数零、ＰＴＩＭＥ３一３川ま２
進数１であることを示す。各論理素子と関連する第５乃
至１０ナノ秒の遅延については本文での論議の目的にお
いては無視するものとする。次に第３９図および第４０
図においては、時間Ａ則ち最初の１次時間３の期間の始
めにおいて、２進数零から２進数１への信号ＰＴＩＭＥ
３十２０の遷移がそのデータ‘Ｄ｝入力側の信号ＢＣＹ
ＣＩＮ−をその出力側（ＱおよびＱ）にゲートすること
によりフロツプ４０８をセットする。 もしフロツプ４０８がこの時間Ａの前にセットされてい
たならば、その状態は時間Ａでも変化しない。時間Ｂ則
ち最初の１次時間３の期間の終りにおいては、システム
・バス上の信号ＢＣＹＣＩＮ一は２進数１から２進数零
へ遷移して前のＩＯＣのシステム・バス・サイクル・ィ
ン時間の開始を表示する。時間Ｃ則ち第２の１次時間３
の期間の始めにおいては、信号ＰＴＩＭ旧３十２０は再
びフロツプ４０８のＤ入力をその出力側にゲートし、こ
の時バス上の信号ＢＣＹＣＩＮ−が２進数零であるため
、フロツプ４０８がリセットされ、そのＱ出力則ち信号
ＤＭＹＴＭ３−が２進数零となる。時間Ｄ即ち第２の１
次時間３の期間の終りでかつ現行ＩＯＣのシステム・バ
ス・サイクル・イン時間の始めにおいては、サイクル・
イン・フロツプ４１川こ対するクロツク信号ＰＴＩＭＥ
３−３０は２進数零から２進数１に遷移してそのＤ入力
をそのＱ出力側にゲートする。時間Ｄにおいてはフロッ
プ４１０のＤ入力（信号ＤＭＹＴＭ３−）は２進数零で
あり、従ってフロップ４ １０はリセットされて現行Ｉ
ＯＣのシステム・バス・サイクル・ィン時間の始めを表
示する。サイクル・ィン・フロップ４１０のリセット動
作は２進数零になる信号ＢＣＹＣＯＴ−をそのＱ出力側
に生じ、これはマイ・タイム３フロツプ４０８のセット
（Ｓ）入力側に入力される時、フロツプ４０８がセット
されてそのＱ出力側に２進数１の信号ＤＭＹＴＭ３−を
生じる。時間Ｅ則ち第３の１次時間３の期間の終り‘こ
、フロップ４１０１こ対するクロツク信号ＰＴＩＭＥ３
一３０が再び２進数零から２進数１の状態に遷移し、こ
れによりそのＤ入力側の２進数１信号をそのＱ出力側に
クロックすることによってフロツプ４１０をセットし、
信号ＢＣＹＣＯＴ−を２進数１にさせる。信号ＢＣＹＣ
ＯＴ−の２進数零から２進数１の状態へのこの遷移によ
り現行ＩＯＣのシステム・バス・サイクル・ィン期間が
完了し、次のＩＯＣがそのサイクル・イン時間を開始す
るのを許可する。再び第３９図によれば、サイクル・ィ
ン・フロップ４１ ０がバス上の２進数零の信号ＰＣＬ
ＥＡＲ−の発生により最初にセットされることが判る。 信号ＰＣＬＥＡＲ一はシステム初期化の間中央プロセサ
によってセットされてシステム・バス上の全ての周辺装
置をクリアする。信号ＰＣＬＥＡＲ−が２進数零である
時、ＡＮＤゲート４１６の出力は、ＡＮＤゲート４１
８の出力である信号ＰＣＥＡＲ十２０と同様に２進数１
である。ィンバ−夕４２０はＡＮＤゲート４１８の出力
を反転する。ＡＮＤゲート４１８の出力が２進数１の時
、ィンバータ４２０はサイクル・イン・フロツプ４１０
のセット（Ｓ）入力側に２進数零を生じ、これによりそ
のＱ出力を２進数１に初期化する。信号ＰＣＬＥＡＲ−
がサイクル・イン・フロツプ４ １ ０をセットする能
力は、マスター・クリア操作の間システムにより使用さ
れてマスター・クリア時に進行中の入出力操作を打切る
。 再び第４０図によれば、マィ・タイム３フロップ４０８
のＱ出力（信号ＤＭＹＴＭ３一）が現行ＩＯＣの１次時
間３の期間（時間Ｃ乃至Ｄ）の間だけリセツトされるこ
と、およびサイクル・イン・フロツプ４１ ０のＱ出力
（信号８ＣＹＣＯＴ−）は５００ナノ秒の現行ＩＯＣの
システム・バス・サイクル・ィン時間（時間Ｄ乃至Ｅ）
の間だけリセットされる。 ｌｃ ｌ／○コントローラ要求ロジック 次に第３９図に関して、ＤＭＣ要求ロジック４０２−１
の動作を詳細に論述する。 簡単化のため、第３８図のＤＭＡ／ＤＭＣ要求ロジック
４０２は第３９図ではＤＭＣ要求ロジック４０２−１と
して示してあり、第３９図の以下の論述においては１／
０コントローラがＤＭＣＩＯＣであり従ってデータ転送
要求ロジックが信号ＰＤＭＣＲＸ−の使用によりＤＭＣ
要求を行うことを前提とする。もしＩＯＣがアドレスお
よび範囲ロジック（第３８図の４４５）を含むＤＭＡタ
イプであったならば、データ転送要求ロジックは信号Ｐ
ＤＭＡＲＸ−の使用によりＤＭＡ要求を行うことになる
。最初に、需要ＤＭＣフロップ４２４がリセットされ、
これによってＩＯＣがデータの１バイトをこのＩＯＣに
接続された周辺デバイスに対しあるいはこれから転送す
るためＤＭＣサイクルを現在必要としていないことを表
示する。 その後、デバイス・ロジック４０７（第３８図）がデー
タの１バイトが主メモリーから読出されるかあるいはこ
れに書込まれることを必要とすることを決定する時、フ
ロツプ４２４のＤ入力側の信号ＯＭＣｍＣ一は２進数１
となる。更にその後、クロック信号ＯＥＲＳＷＴ−を２
進数零から２進数１の状態へ遷移することによりデバイ
ス・ロジック４０７がフロツプ４２４のデータ入力信号
をその出力側にクロックする時、需要ＤＭＣフロップ４
２４はセットされてそのＱ出力（信号ＤＲＱＡＯＫ＋）
を２進数１にさせる。一たんこの需要ＤＭＣフロツプ４
２４がセットされると、もし同一のシステム・バス上の
別のＩＯＣが既にＤＭＣサイクルを要求中でなければ、
ＩＯＣはその次のシステム・バス・サイクル・ィン時間
中ＤＭＣバス・サイクルを要求する。このように、もし
同じシステム・バス上の別のＩＯＣがＤＭＣサイクルを
要求中でなければ、このシステム・バス上のＤＭＣ要求
信号ＰＤＭＣＲＸ−（ＩＯＣの内部に対しては信号ＤＤ
ＭＣＲＸ−として表わされる）は２進数１となって、Ｄ
ＭＣサイクルがこのシステム・バス上のＩＯＣにより要
求中ではないことを表示する。ＮＡＮＤ４２６に対する
３つの入力の内の２つが２進数１であるとき、即ちＤＭ
Ｃ要求フロップがセットされずかつ需要ＤＭＣフロツプ
がセットされる時、第３の入力側に２進数１の信号ＤＭ
ＹＴＭ３十が発生することにより、その出力則ち信号Ｄ
ＭＹＤＭＣ−を２進数零にさせ、これによりＤＭＣ要求
フロツプ４２８をセットする。第４０図に示す如く、信
号ＤＭＹＴＭ３−は、現行ＩＯＣシステム・バス・サイ
クル・ィン時間に対する１次時間３の始めである時間Ｃ
において２進数零となり（従って、信号ＤＭＹＴＭ３一
は２進数１となる）、システム・バスのＤＭＣ要求回線
の信号ＰＤＭＣＲＸ−を２進数零の状態にさせる。次に
第３９図によれば、ＤＭＣ要求フロップ４２８のセット
の結果そのＱ出力則ち信号ＤＭＤＭＣＦ＋が２進数１と
なり、このため更にＮＡＮＤゲート４３０の出力を２進
数零にさせることによりシステム・バスの回線ＰＤＭＣ
ＲＸ−上にＤＭＣサイクルを要求する。 一たんＤＭＣサイクル要求回線が２進数零にセットされ
ると、第３９図によれば、このシステム・バス上の他の
ＤＭＣＩＯＣは、ＤＭＣ要求回線が現行ＩＯＣによりリ
セットされる迄はそれ自身のためにＤＭＣサイクルの要
求をできないことが判る。尚、これらシステム・バス上
の各ＤＭＣＩＯＣは第３９図に示したものと同様なＤＭ
Ｃ要求ロジックを有することが判る。現行ＩＯＣのＤＭ
Ｃ要求フロップ４２８は２つの事象のいずれかの発生に
よってリセットされ得る。 マスター・クリア操作の結果システム・バスクリア信号
ＰＣＬＥＡＲ−が２進数零となり、その結果ＡＮＤゲー
ト４１８の出力ＰＣＬＥＡＲ＋２０が２進数１となり、
これがＮＯＲゲート４２２への１入力である。信号ＰＣ
ＬＥＡＲ＋２０が２進数１となると、ＮＯＲゲート４２
２の出力郎ち信号ＤＭＣＣＬＲ−が２進数零となり、こ
れが更に需要ＤＭＣフロツプ４２４とＤＭＣ要求フロッ
プ４２８をリセットする。クリア信号を介するフロップ
４２４と４２８のこのリセット動作は、記憶されたが未
だ処理されない需要ＤＭＣ要求のクリア動作と、及びも
しシステム・バスのＤＭＣ要求回線が現在ＤＭＣ要求フ
ロップ４２８によりセットされているならばこのＤＭＣ
要求回線のリセット動作と、を生じる結果となる。フロ
ップ４２４と４２８がリセットされ得る第２の方法は、
バス回線ＲＯＤＴ２９＋乃至ＲＤＤＴ３１十上で符号化
された回答ＤＭＣ指令に応答するものであり、この指令
の結果ＤＭＣリンク・フロップ４５４のセット動作を生
じる。 ＤＭＣリンク・フロツプ４５４がセットされると、その
出力である信号ＤＤＭＣＣＹ＋は２進数１となり、これ
がＤＭＣ要求フロップ４２８のＤ入力側の２進数零をそ
の出力側にクロツクし、これによりＤｈＩＣ要求フロツ
プ４２８をリセットする。この結果ＮＯＲゲート４２２
の出力も又２進数零となり、これが更に需要のＭＣフロ
ップ４２４のリセットを生じる。このように、以下の説
明で明らかになるように、ＣＰＵが要求側ＩＯＣに対し
システム・バス上の回答ＤＭＣ指令で応答する時、要求
側ＩＯＣのＤＭＣ要求フロップ４２８はその需要ＤＭＣ
フロップ４２４と同様にリセットされる。ＤＭＣ要求フ
ロップ４２８のリセツトの結果、ＩＯＣが取付けられた
特定のシステム・バス上のＤＭＣ要求回線（信号ＰＤＭ
ＣＲＸ−）が２進数１となり、これにより別のＩＯＣ又
はこのリセットするＩＯＣがそのＤＭＣ要求フロツプを
セットすることによってその特定のシステム・バス上に
ＤＭＣ要求を行うことを許可する。もしあるシステム・
バス上の２つ以上のＩＯＣが需要ＤＭＣフロップをセッ
トさせるならば、このシステム・バス上のそのサイクル
・ィン時間を与えられる第１のＩＯＣは、そのＤＭＣ要
求フロップをセットすることによりＤＭＣ要求を行うこ
とを許可されるＩＯＣである。例えば、第１３図におい
て、第３のＩＯＣがＤＭＣ転送要求を与えられておりか
つ第３のＩＯＣのＤＭＣ転送要求の処理中第４と第２の
ＩＯＣがその各々の需要ＤＭＣフロップをセットしかつ
第３のＩＯＣのＤＭＣ要求フロップが第１のＩＯＣのシ
ステム・バス・サイクル・ィン時間中ＩＪセットされる
場合、第２のＩＯＣがそれ自身のシステム・バス・サイ
クル・イン時間中そのＤＭＣ要求フロップをセットする
ことを許可される。第４のＩＯＣはそのシステム・バス
・サイクル・ィン時間のより後の時間迄待機しなければ
ならす、このより後のシステム・バス・サイクル・ィン
時間において第４のＩＯＣはそのシステム・バス上のＤ
ＭＣ要求回線が既に同一のシステム・バス上の別のＩＯ
Ｃによってセットされていないことを見出した後にそれ
自身のＤＭＣ要求フロップをセットしてＤＭＣデータ転
送サイクルを要求できる。ｌｄ ｌ／○コントローラ割
込み要求ロジック再び第３９図に関して、割込み要求ロ
ジック４０４の作用について説明する。 割込み要求ロジック４０４はＤＭＣ要求ロジック４０２
−１の場合と類似した方法で動作する。即ち、需要割込
みフロッブ４３４および割込み要求フロツプ４３８が最
初にリセットされて、その各Ｑ出力側に２進数零を生じ
る。１／０コントローラが割込みが必要であることを決
定する時、需要フロップ４３４のクロック信号ＤＡＩＮ
ＯＫ＋は２進数零から２進数１の状態に遷移してそのデ
ータ入力側の２進数１をそのＱ出力側にクロツクし、こ
れによりこのフロッブをセットし信号ＤＢＩＮＯＫ＋を
２進数１にさせる。 その後、特定のＩＯＣのサイクル・ィン時間中、２進数
１になるクロツク信号ＤＭＹＴＭ３十の発生によりＮＡ
ＮＤゲート４３６を付勢し、もしその第３の入力即ち信
号ＤＩＮＴＲＸ−が２進数１ならばその出力を２進数零
にさせる。もし特定のシステム・バス上の割込み要求回
線の信号ＰｍＴＲＸ−が２進数１であってこれがこのシ
ステム・バス上での他のＩＯＣが既にその割込みフロツ
プをセットしたものがないことを表示する場合、信号Ｄ
ＩＮＴＲＸ−は２進数１となる。 もしＮＡＮＤゲート４３６に対する３入力が全て２進数
１であれば、その出力である信号ＤＭＹＩＮＴ一は２進
数零となり、これにより割込み要求フ。ツプ４３８をセ
ットし、そのＱ出力である信号ＤＭＩＮＴＦ十を２進数
１にさせる。割込み要求フロツプ４３８のセットにより
ＮＡＮＤゲート４４０の出力である信号ＤＩＮＴＲＸ−
が２進数零にさせられる。この信号ＤＩＮＴＲＸ−はシ
ステム・バス上の割込み要求信号ＰＩＮＴＲＸ−と同じ
ものである。割込み要求フロップ４３８のセットにより
、同じシステム・バス上の別のＩＯＣは、現在要求中の
ＩＯＣの割込み要求フロツプがリセットされる迄割込み
要求を行うことを阻止される。以下で明らかになるよう
に、ＣＰＵがシステム・バスの回線ＲＤＤＴ２９＋乃至
ＲＤＤＴ３ １ 十における回答割込み指令（ＡＳＩＮ
Ｔ）で応答する時、割込みリンク・フロツプ４５０がセ
ットされてそのＱ出力である信号ＤＩＮＴＣＹ＋を２進
数１にさせる。２進数１になる信号ＤＩＮＴＣＹ＋は割
込み要求フロップ４３８をリセットするが、これはその
データ出力側の２進教養をその出力側にクロツクするこ
とにより行い、その結果システム・バスの割込み要求回
線（信号ＰＩＮＴＲＸ−）をリセットする。 ＣＰＵからの回答割込み指令に応答して２進数１になる
信号ＤＩＮＴＣＹ十も又ＮＯＲゲート４３２の出力（信
号ＤＩＮＳＴＳ−）を２進教義にさせることにより需要
割込みフロップ４３４をリセットする。 代わりとして、ＤＭＣ要求ロジック４０２−１に関して
論述した如く、ＣＰＵからのマスター・クリアの発生は
信号ＰＣＬＥＡＲ＋２０を２進数１にさせ、これにより
ＮＯＲゲート４３２の出力を２進数零にさせ、これが更
に需要フロップ４３４と割込み要求フロップ４３８をリ
セットすることにより現在進行中のどの割込み要求も打
切る。このシステム・バスの割込み要求回線ＰＩＮＴＲ
Ｘのセット動作およびリセット動作も、システム・バス
の１／０割込みシーケンスを示す第２３図に示されてい
る。 ｌｅ ｌ／○コントローラ要求リセット・ロジック再び
第３９図に関して、ＩＯＣ要求リセット・ロジック４０
６の動作について詳細に論述する。 指令デコーダ４４２は、ファームウェア制御下でＣＰＵ
により生成されてそしてシステム・バスＲＤＤＴ２９＋
乃至ＲＯＤＴ３１十上に２進符号化されるシステム・バ
ス指令を復号するのに使用される。指令デコーダ４４２
は、前記のＴｅｘａｓ１ｎｓｔｍｍｅｎね社により製造
され前記の「設計技術者のためのＴＴＬデータ・ブック
」第２版なる文献に記載されたタイプ番号ＳＮ７４ＳＩ
３８の３一８回線デコーダである。一緒にＡＮＤされて
指令デコーダを付勢する３つの付勢（ＥＮ）入力の内、
唯１つが可変でありそしてこの１つはシステム・バスの
回線ＰＩＯＣＴＸ−に接続され、それによってこの回線
上に２進数零が生じる時デコーダ４４２が付勢されて３
つの２進入力１１，１２，１４を復号しそして８つの出
力ＱＯ〜Ｑ７の１つに２進数零を生じる。この３つの指
令回線の２進符号化については８つのシステム・バス指
令を説明する第１８図に示される。例えば、もし２進数
０１１がシステム・バスの回線ＲＤＤＴ２９＋乃至ＲＤ
ＤＴ３１十上に符号化されるならば、２進数零が指令デ
コーダ４４２のＱ３出力側に生じて信号ＤＡＳＤＭＣ−
を２進数零にする。このように、指令ストローフ信号Ｐ
ＩＯＣＴＸ−が２進数零になる時、指令デコーダ４４２
の８つの出力の内の１つが２進数零となり、他の７つの
出力は２進数１の状態を維持する。指令ストローブ信号
ＰＩＯＣＴＸ−が２進零になる前、即ち付勢信号が２進
数１である時、指令デコーダ４４２の全ての出力は２進
数１である。指令ストローブ信号ＰＩＯＣＴＸ−の生成
は、前述しかつ第３５Ｃ図および第３７Ｄ図に示したよ
うにＣＰＵファームウェア・ワード・ビット３２乃至３
４によって制御される。第３７Ｄ図によれば、ＣＰＵフ
アームウエア・ワードのビット２７および２８はシステ
ム・バス・ストローブ指令回線のどちらが又は相万が付
勢されるかどうかを制御することが判る。即ち、ＣＰＵ
フアームウエアのマイクロプロセサはその制御下で、ど
のシステム・バスが指令ストローブを受取るかを示すビ
ット２７と２８の使用により、かつ選択されたシステム
・バスヘストローブされるビット２９乃至３１（第３７
Ｅ図参照）の指令の使用により、システム・バスＡ又は
システム・バスＢのいずれか、又は両方のシステム・バ
スＡ，Ｂを有する。従って、もしシステム・バスＡにお
いてＤＭＣ要求が行われつ）ありかつシステム・バスＢ
において別のＤＭＣ要求が行われつ）ある場合、ＣＰＵ
ファームウェアはシステム・バス回線ＲＤＤＴ２９＋乃
至ＲＤＤＴ３１十上に回答ＤＭＣ指令で応答するようマ
イクロプログラムされ得る。一方又は他方のシステム・
バス又はその両方に対するシステム・バス・バス指令ス
トローブを制御する能力は、回線ＲＤＤＴ２９＋乃至Ｒ
ＤＤＴ３１十上のこのシステム・バス指令が同時に両方
のシステム・バスに同轍通信されるという点で重要であ
り、２つの可能な要求ＩＯＣの内の一方のみが回答され
るように２つのバスの内の一方のみにこのバス指令スト
ローブ信号ＰＩＯＣＴＸ−がゲートされる。第２１図に
示す如く、指令ストローブ信号ＰＩＯＣＴＸ−は１次時
間０の終りで２進数１から２進数零の状態に遷移し、こ
れにより指令デコーダ４４２の８つの出力の内の１つを
付勢する。次に第３９図によれば、ＡＮＤゲート４５２
の入力の１つは指令デコーダ４４２からの信号ＤＡＳ−
ＤＭＣ−であることが判る。 ＡＮＤゲート４５２に対する他の入力はＤＭＣ要求フロ
ップ４２８からのＱ出力である信号ＤＭＤＭＣＦ−であ
る。このように、もし回答ＤＭＣ指令がシステム・バス
回線ＲＤＤＴ２９＋乃至ＲＤＤＴ３１十上で符号化され
かつ指令ストローブ回線ＰＩＯＣＴＸ−が同じシステム
・バスにおいて２進教養であるならば、信号ＤＡＳＤＭ
Ｃ−は２進数零で部分的にＡＮＤゲート４５２を付勢す
ることが判る。もしＩＯＣのＤＭＣ要求フロップ４２８
がセットされれば、ＡＮＤゲート４５２に対する下側の
入力が付勢され（２進数隻）、こうしてＡＮＤゲート４
５２を完全に付勢してその出力側に２進数１（信号ＤＤ
ＭＣＣＳ＋）を生じる。○タイプのフロップ４５４のデ
ータｍ｝入力側に２進数１が現われると、２進数零から
２進数１の状態に遷移するクロック信号ＤＭＹＬＫＣ＋
の発生によりＤＭＣリンク・フロツプ４５４をセットし
、信号ＤＤＭＣＣＹ＋は２進数１となる。前述のことか
ら判るように、信号ＤＤＭＣＣＹ＋の２進数零から２進
数１の状態への遷移は、ＤＭＣ要求フロッブ４２８のク
ロック動作とそのリセット動作を生じ、このリセット動
作はシステム・バス上のＤＭＣ要求回線ＰＤＭＣＲＸ−
を２進数１にする。これも又前に述べたが、信号ＤＤＭ
ＣＣＹ＋が２進数１になる時は需要ＤＭＣフロツプ４２
４も又リセツトされる。 次に、指令リンク・フロツプ４４６、割込みリンク・フ
ロツプ４ ５ ０、ＤＭＣリンク・フロツプ４５４、お
よびＩＯＣリンク・フロツプ４６８をクロックするクロ
ック信号ＤＭＹＬＫＣ十の生成について説明する。 前述の如く、ＡＮＤゲート４５２の出力が２進数１とな
るのは、ＡＮＤゲート４５２に対する両入力が２進数零
となって、これが、ＩＯＣがシステム・バス回線ＲＤＤ
Ｔ２９＋乃至ＲＯＤＴ３１十からの回答ＤＭＣ指令を受
取り中であること、および特定の１／０コントローラの
ＤＭＣ要求フロップ４２８がセットされていることを表
示する場合である。もしこれ等条件が満たされれば、Ｏ
Ｒゲート４５８に対する入力の１つは２進数１となり、
これによりその出力（信号ＤＭＹＬＫＳ十）を２進数１
にする。リセット要求フロップ４６０のデータ入力側の
２進数１は、クロック信号ＰＴＩＭＥ３十２０が２進数
零から２進数１の状態に遷移する時１次時間３時におい
て出力側にクロツクされる。リセット要求フロップ４６
０のセットの結果として、出力（信号ＤＭＹＬＫＣ＋）
が２進教養から２進数１の状態に遷移し、そしてフロツ
プ４４６，４５０，４５４および４６８のクロック動作
を生じる。 いかなる時点においても、３つのフロツプ４４６，４５
０，４５４の内の１つのみがセットされる。これ等３つ
のフロップの１つのセットは、システム・バス回線上に
符号化された指令に依存し、かつ関連する要求フロップ
（即ち、ＣＰＵ指令フロツプ４７０、割込み要求フロツ
プ４３８、又はＤＭＣ要求フロップ４２８）のどれがセ
ットされているかに依存する。以上の説明から、ＡＮＤ
ゲート４５２が２重の目的を備えることが判る。 第１目的は、システム・バスに符号化された１／０指令
が回答ＤＭＣ指令である場合、かつそのＩＯＣのＤＭＣ
要求フロツプがセットされている場合、ＤＭＣリンク・
フロップ４５４のデータ入力側に２進数１を与えること
である。もしこのＩＯＣのＤＭＣ要求フロップがセット
されていなければ、ＤＭＣリンク・フロップ４５４のセ
ット動作はアンセット（既にリセットされた）ＤＭＣ要
求フロツプ４２８をリセツトするためには要求されない
。ＡＮＤゲート４５２の第２目的はＯＲゲート４５８に
よりＯＲされる３つの信号の内の１つを発生することで
あり、このＯＲゲート４５８の出力がリセット要求フロ
ッｏフ。４６０のセット動作に使用される。 更に、フロツプ４６０の出力はフロツプ４４６，４５０
，４５４をクロツクするために使用される。このように
、１／０コントローラのＤＭＣ要求フロップ４２８がセ
ットされかつ回答ＤＭＣ指令が受取られる場合か、ある
いは１／０コントローラの割込み要求フロップ４３８が
セットされかつ回答割込み指令が受取られる場合か、あ
るいはＣＰＵ指令フロップ４７０がセットされかつ回答
指令がシステム・バスの指令回線ＲＤＤＴ２９＋乃至Ｒ
ＤＤＴ３１十上で受取られる場合、にのみこのクロック
信号ＤＭＹＬＫＣ十が生成されるのである。これ等の後
者の２条件はＡＮＤゲート４４４およびＡＮＤケー−ト
４４８によって確立され、その出力はそれぞれ指令リン
ク・フロップ４４６および割込みリンクフロップ４５０
のデ−タ入力側に接続されている。従って、指令リンク
・フロップ４４６は、ＣＰＵ指令フロツプ４７０がセッ
トされかつ回答指令がシステム・バスから受取られる場
合、セットされることになる。これに対応して、割込み
要求フロップ４３８がセットされかつ回答割込み指令が
システム・バス上で受取られる場合、割込みリンク・フ
ロツプ４５０がセットされる。割込みリンク・フロップ
４５０のセット動作は２進数１となる信号ＤＩＮＴＣＹ
＋を生じ、これが更に前述の如く割込み要求フロップ４
３８と需要割込みフロップ４３４のリセットを生じる結
果となる。ＣＰＵ指令フロップ４７０がセットされた結
果、信号ＤＭＣＭＤＦ−が２進数零となり、この信号は
更に、１／０コントローラによりＣＰＵ｝こ対して送ら
れる進行中又は使用中の信号を生じる際１０Ｃにより使
用されて、ＩＯＣがＣＰＵからの指令対話で進行する条
件にあるかどうかを表示する。ＣＰＵ指令フロツプ４７
川ま、システム・バスの回線ＢＵＳＸＯＯ＋乃至ＢＵＳ
ＸＯ９十上の目的のＩＯＣのチャネル番号と共にシステ
ム・バス回線ＲＤＤＴ２９十及至ＲＤＤＴ３１十上のＣ
ＰＵ指令の受取りに応答して、ＩＯＣによりセットされ
る。 ＩＯＣシーケソスに対するＣＰＵ指令は、第２０図に示
されている。ＣＰＵ指令がＲＤＤＴシステム・バス回線
上に符号化される間、ＩＯＣがバス・デ−タ回線ＢＵＳ
ＸＯＯ＋乃至ＢＵＳＸＯ９十上のチャネル番号を特定の
ＩＯＣのチャネル番号を表示するようプリセットされた
ＩＯＣにおける手動セット可能スイッチのチャネル番号
と比較する。もしこのシステム・バス上のチャネル番号
がＩＯＣのそれと等しければ、ＣＰＵ指令フロップ４７
０はクロツク入力側で２進数零から２進数１に遷移する
信号ＤＭＹＣＭＤ一によってセットされ、データ入力側
に２進数１をクロツクする。 フロップ４７０のセット動作はＱ出力信号ＤＭＣＭＤＦ
−を２進数零にさせてＡＮＤゲート４４４を部分的に付
勢し、このゲートはＲＤＤＴシステム・バス回線上に符
号化された回答指令の発生時に完全に符勢される。ＣＰ
Ｕ指令フロップ４７川ま信号ＤＣＭＤＲ３一によりリセ
ットされるが、これはシステム・バス上のマスター・ク
リア（ＮＯＲゲート４７２を介する信号ＰＣＬＥＡＲ十
２０）が発生する時に、又は指令リンク・フロップ４４
６がセットされている場合に１次時間３時においてＲＤ
ＤＴシステム・バス回線上でリンクの終り指令（ＥＯＦ
ＬＫ）が発生する（即ち、ＣＰＵ指令システム・バス・
シーケンスを終了するりンク終り信号の発生の間、ＡＮ
Ｄゲート４７４の出力が２進数１となる）時に生ずる。
信号ＰＴＩＭ旧３十４ ０は１次時間３信号ＰＴＩＭＥ
３−３０を反転するィンバータ４７６により生じ、又信
号ＤＥＯＦＬＫ＋はリンク終り信号ＤＥＯＦＬＫ−を反
転するィンバータ４７８により生じることに注意。更に
第３９図についての説明によれば、ＩＯＣリンク・フロ
ップ４６８がリセット要求フロップ４６０の出力により
クロツクされ、この出力は又フロツプ４４６，４５０，
４５４をクロツクすることが判る。 ＩＯＣリンク・フロツプ４６８のデータ入力側に２進数
１があれば、ＩＯＣリンク・フロツプ４６８はリンク・
フロツプ４４６，４５０および４５４の１つがセットさ
れる時常にセットされる。ＩＯＣリンク・フロツブ４６
８がセットされると、そのＱ出力則ち２進数零である信
号ＤＭＹＬＮＫ一は部分的にＡＮＤゲート４５６を付勢
する。 ＡＮＤゲート４５６の他の入力は信号ＤＥＯＦＬＫ−で
あって、これはリンク終り指令がシステム・バスのＲＤ
ＤＴ回線上に符号化される時２進数零となる。このよう
に、ＡＮＤゲート４５６の出力、即ち信号ＤＭＹＥＮＤ
十は、システム・バス上にリンク終り指令が生じ、かつ
３つのりンク・フロツプ４４６，４５０，４５４の内の
１つがセットされてこれによりシステム・バス上のりン
ク指令がこのＩＯＣに指向されていることを保証する時
、常に２進数１となる。信号ＤＭＹＥＮＤ−が２進数１
であれば、ＯＲゲート４６２の出力則ち信号ＤＭＥＯＬ
Ｋ十は２進数１となる。リンク終了レジスタ４６４のＤ
Ｉ入力側の２進数１は、リンク終り指令がシステム・バ
ス上にあるバス・サイクルの１次時間３の期間において
、そのＱＩ出力側にクロックされてそこに保持される。
次のシステム・バス・サイクルの１次時間３の間、ＩＪ
ンク終了レジスタ４６４のＱＩ出力側およびＤ２入力側
で２進数１である信号ＤＥＬＫＤＩ十は、そのＱ２出力
側にクロックされてこ）で保持され、信号ＤＥＬＫＤ２
十は２進数１となる。ＤＥＬＫＤ２十が２進数１であれ
ば、ィンバータ４６６の出力である信号ＤＥＬＫＤ２一
は２進数零となり、これによりＩＯＣリンク・フロップ
４６８および他のりンク・フロツプ４４６，４５０，４
５４をリセットし、そしてＩＯＣがＣＰＵにリンクされ
た現行リンク・シーケンスを終了する。リンク・フロツ
プ４４６，４５０，４５４および４６８をリセットする
りンク終りシーケンスに加え、システム・バス上のマス
ター・クリアも又ＯＲゲート４６２に対してＰＣＬＥＡ
Ｒ＋２０を与えることによりこれ等フロップをクリアし
、これが更に２つの１次時間３の期間後これ等のフロッ
プのリセット動作を生じることになる。リンク終了レジ
スタ４６４の目的は、１システム・バス・サイクル時間
だけリンク・フロツプのリセット動作を遅延させること
である。 ィンバータ４６６の後のその出力艮０ち信号ＤＥＬＫＤ
２一は、１つの１次時間３の始めから次の１次時間２の
終り迄の完全な１システム・バス・サイクル時間だけ２
進数零の状態に止まり、それよってリンク・フロツプ４
４６，４５０，４５４，４６８がそれ等のりセット入力
側の信号ＤＥＬＫＤ２−が２進数１となる迄セットされ
得ないようにする。従つて、リンク・フロツブ４４６，
４５０，４５４および４６８は、リンク終り指令がシス
テム・バスのＲＤＤＴ回線上に符号化されたシステム・
バス・サイクルに続いて２つのシステム・バス・サイク
ルが経過する迄はセットされ得ない。このことは実施に
おいて制約とはならないが、その理由はシステム・バス
ＲＤＤＴ回線上のＣＰＵバス指令がＣＰＵファームウェ
アにより生成されて、前の指令のリンク終りの処理と、
回答指令か回答割込みか回答ＤＭＡか又は回線ＤＭＣバ
ス指令かによる未完のバス要求の回答と、の間でＣＰＵ
が１つ以上のファームウエア・ステップ（即ち、システ
ム・バス・サイクル）を実施しなければならないためで
ある。前述の如く、リンク・フロップ・クロック信号Ｄ
ＭＹＬＫＣ十はリセット要求フロツプ４６０をセットす
ることにより生成される。信号ＤＭＹＬＫＣ十が２進数
１の状態に遷移することを要求するその後のクロック信
号を生じるために、フリツプ４６０がリセットされねば
ならない。フロツプ４６０のデータ入力である信号ＤＭ
ＹＬＫＳ＋が２進数零であることを保証することにより
、後続するバス・サイクルの次の１次時間３の間フロツ
プ４６０がリセットされる。これは、システム・バスの
ＲＤＤＴ回線上に符号化されるバス指令が回答指令、回
答割込み、又は回答ＤＭＣ指令でなく、このためＯＲゲ
ート４５８の出力が２進数零であることを保証する場合
である。これは、ＣＰＵファームウエア・マイクロプロ
グラムがシステム・バス上に回答指令を生成する２つの
連続するマイクロ命令を符号化しないことを保証するこ
と、によって達成される。これはバス・シーケンス対話
に照して実施上制約とはならない。ｌｆ ＤＭＡＩＯＣ
要求およびリセット・ロジックシステム内に与えられる
１／０コントローラはＤＭＡコントローラ又はＤＭＣコ
ントローラのいずれかである。要求ロジック、要求リセ
ット・ロジックおよびリンク・ロジックに関する前の論
述はＤＭＣ Ｉ／○コントローラに基くものであったが
、このロジックは等しくＤＭＡ Ｉ／○コント。ーラの
場合にも適用できるものである。即ち、第３９図におい
ては、需要フロップ４２４、要求フロップ４２８おより
ンク・フロツプ４５４は等しくＤＭＡフロップであり得
るが、この場合指令デコーダ４４２からの回答ＤＭＡ信
号ＤＡＳＤＭＡ−はＡＮＤゲート４５２を介してリンク
・フロツプ４５４をセットするため使用されることにな
ろう。Ｊ Ｉ／○コントローラ・システム・バス要求お
よびリンク・ロジックの要約第３９図に示したロジック
の動作についてこ）で簡単にまとめてみよう。 タイミング・ロジック４００‘ま、特定のＩＯＣ内で使
用されるタイミング信号の生成、およびサイクル・イン
・タイミング信号ＢＣＹＣ川のバス上の前のＩＯＣから
の送出、およびこれを信号ＢＣＹＣＯＴとしてシステム
・バス上の次のＩＯＣに送る前に５００ナノ秒間遅延さ
せること、に主として関する。更に、このタイミング・
ロジック４００は、各システム・バス・サイクルの間２
進数１である１次時間３信号ＰＴＩＭ旧３十２０と、特
定のＩＯＣのシステム・バス・サイクル・ィン時間の１
次時間３期間だけ２進数１である信号ＤＭＹＴＭ３十を
生成する。ＤＭＡ要求ロジック（図示せず）、ＤＭＡ／
ＤＭＣ要求。ジツク４０２（第３８図）および割込み要
求ロジック４０４は、それぞれＣＰＵにＤＭＡ、ＤＭＣ
又は割込み要求を要求するため使用される。ＩＯＣの要
求フロツブ、例えばＤＭＣ要求フロツプ４２８のセット
動作はシステムにおける特定のＩＯＣのサイクル・イン
時間のみ許可され、これにより前記システム・バスＡ又
はＢ上で特定の１つのタイプの要求を２つ以上のＩＯＣ
が試みる可能性を除去するものである。システム・バス
ＡにおけるＤＭＡ、ＤＭＣおよび割込み要求回線がシス
テム・バスＢ上のものと別個のものであるため、システ
ム・バスＡ上の１つのＩＯＣは，例えば、システム・バ
スＢ上の１つのＩＯＣがＤＭＣ要求を行し、つ）ある同
じ瞬間にＤＭＣ要求を行うことができる。これは各ＩＯ
Ｃがそのサイクル・ィン時間を現在有しているためであ
る。更に、特定のあるシステム・バス上にあるＩＯＣは
、同時に割込み要求とＤＭＣ要求（又はＤＭＡ要求）を
行うことができる。その理由は、所与の時刻に所与のＩ
ＯＣ内の２つ以上の要求ロジックのセットを妨げるもの
が要求ロジック内には何もないためである。異なる要求
タイプ（即ち、ＤＭＡ、ＤＭＣ、又は割込み）間の優先
順位が、システム・バスＡとＢ間の同じタイプの競合す
る要求と同様に、ＣＰＵによって分別されることも判る
。要求ロジックのこれ以後の説明により示されることは
、特定のサイクル・ィン時間中に第１のＩＯＣがそのＤ
ＭＣ要求フロツプ４２８をリセツトし、かつ同じシステ
ム・バス上の第２のＩＯＣがもしこれが第２のＩＯＣの
サイクル・イン時間でありかつその需要ＤＭＣフロツプ
４２４がセットされているならばそのＤＭＣ要求フロツ
プ４２８をセットできることである。このことは、同じ
システム・バス上の両方のＩＯＣがシステム・バスのＲ
ＤＤＴ回線上で回答ＤＭＣ指令を受取りつ）ある場合で
さえ生じ得る。第１のＩＯＣのみがＤＭＣリンク・フロ
ツプ４５４からＤＭＣ要求フロツプ・リセット信号ＤＤ
ＭＣＣＹ十を生成するが、これは第１のＩＯＣのＤＭＣ
要求フロップ４２８のみがクロック信号ＰＴＩＭＥ３十
２０がリセット要求フロップ４６０をクロツクする時に
セットされたためである。同じシステム・バス上の第２
のＩＯＣにおけるＰＴＩＭ旧３十２０の前縁において、
ＡＮＤゲート４５２の出力である信号ＤＤＭＣＣＳ＋２
進数零となり、その結果ＯＲゲート４５８の出力である
信号ＤＭＹＬＫＳ＋が２進数零となり、その結果リセッ
ト要求フロップ４６０がクロツク信号ＰＴＩＭＥ３十２
０によってはセットされない。第２のＩＯＣのリセット
要求フロツプ４６０はセットされないため、そのＱ出力
の信号ＤＭＹＬＫＣ＋は２進数零の状態を維持し、ＤＭ
Ｃリンク・フロップ４５４はクロックされずＩＪセット
状態を維持する。ＯＲゲート４５８の第２のＩＯＣの出
力である信号ＤＭＹＬＫＳ＋は２進数零となるが、これ
は任意の時にＣＰＵがシステム・バスの回線ＲＯＤＴ上
に１つのタイプの指令のみを与え得る故にそのＯＲゲー
トの他の２入力である信号ＤＩＮＴＣＳ＋およびＤＣＭ
ＤＣＳ＋も又ＰＴＩＭＥ３十２０の前縁において２進数
零となるためである。 従って、指令デコーダ４４２の唯１つの出力のみが２進
数零となり、従ってＡＮＤゲート４４４，４４８および
４５２の唯１つの出力（もしあれば）がＰＴＩＭ旧３十
２０‘こおいて２進数１となり得る。即ち、リセット要
求フロップ４６０がセットされ、そしてもし要求フロッ
プ４７０，４３８又は４２８がセットされかつ対応する
指令（それぞれＡＳＣＭＤ、ＡＳＩＮＴ、又はＡＳＤＭ
Ｓ）がＣＰＵからシステム・バスのＲＤＤＴ回線を介し
て受取られる場合、リンク・フロツプ４４６，４５０，
４５４および４６８ クロツク信号ＤＭＹＬＫＣ＋を発
生する。特定のＩＯＣに接続されたある周辺デバイスが
通常いかなる時点でも１つの割込み要求と関連してＤＭ
Ａ（又はＤＭＣ）要求を共に行わないが、多くの周辺デ
バイスが１つの１０Ｃに接続されることは可能で、この
場合は特定のＩＯＣがある特定の時点で割込みおよびデ
ータ転送の両方を要求できるが、この場合このＩＯＣは
その要求フロツプの１つ以上をセット状態にすることに
なる。一たんあるＩＯＣがシステム・バス要求を行うと
、ＣＰＵフアームウエアはシステム・バスＲＤＤＴ回線
上の回答指令によって応答する。 要求リセットロジック４０６において示した如く、シス
テム・バス要求に対するＣＰＵの応答は２つの動作を生
じる。第１の動作は要求側のＩＯＣの要求フロツプがリ
セットされ、対応するりンク・フロツプがセットされる
ことである。このようにＤＭＣの事例について続けると
、もしシステム・バスＡ上のＩＯＣがＤＭＣ要求を行う
ならば、ＣＰＵファームウェアは両方のシステム・バス
ＡおよびＢに対するシステム・バスのＲＯＤＴ回線上の
回答ＤＭＣ指令で回答するが、システム・バスＡ上で２
進数零にセットされるコントローラ回線のＰＩＯＣＴＸ
−（この場合はＰＩＯＣＴＡ−）で応答するだけである
。このように、回答ＤＭＣ指令がシステム・バスＡとＢ
の両方に同報通信されるが、システム・バスＡ上のＩＯ
Ｃのみがシステム・バスの回線ＰＩＯＣＴＡ一によって
その指令デコーダ４４２を付勢させ、その結果システム
・バスＡ上のＩＯＣのみが回答ＤＭＣ指令に応答するこ
とができるのである。システム・バスＡ上の唯１つのＩ
ＯＣがそのＤＭＣ要求フロツプをセットさせることがで
きるため、システム・バスＡ上のこのＩＯＣのみがその
ＤＭＣリンク・フロツプ４５４をセットし、そのＤＭＣ
要求フロップ４２８をリセットする。システム・バスの
回線ＲＤＤＴ上の回答ＤＭＣ指令の同報通信およびシス
テム・バスＡの特定のＩＯＣのＤＭＣリンク・フロツプ
４５４のリセット動作が任意の１次時間３の間に生じ得
、必らずしもＤＭＣ要求側ＩＯＣのサイクル・ィン時間
中に生じる必要はないことに注意。一たん特定ＩＯＣの
リンク・フロップがセットされると、この特定のＩＯＣ
およびＣＰＵは互いにリンクされ、システム・バスのア
ドレスノデータ回線（ＢＵＳＸＯＯ十乃率ＢＵＳＸ１５
十）上のこれ以外の全ての対話が処理される特定の要求
に専用化される。このように、システム・バスＡおよび
Ｂ上では、唯１つのＩＯＣがそのリンク・フロッブ４４
６，４５０又は４５４の内の１つをセットし、これがリ
ンク終り指令がＣＰＵにより送出されこの特定のＩＯＣ
により受取られる迄セット状態を維持する。システムに
おける唯１つのＩＯＣがリンク・フロツプをセットさせ
るため、リンク終り指令は両方のシステム・バス上にＣ
ＰＵファームウェアによって同報通信され得、唯１つの
ＩＯＣがそのリンク・フロツプをリセツトすることによ
りリセツトすることになる。ＣＰＵはいかなる時点でも
リンク終り指令を同報通信でき、現在ＣＰＵ‘こリンク
されている特定のＩＯＣのサイクル・ィン時間を待機す
る必要はないことに再び留意されたい。このように、サ
イクル・イン時間の目的は、特定のシステム・バス上の
ＩＯＣ間の競合問題の除去にあること、および一たん開
始されるとＩＯＣとＣＰＵ間の対話は関与するＩＯＣの
サイクル・ィン時間とは無関係に生じ得ることが判る。
前述の如く、又第１６図乃至第１８図において示した如
く、ＤＭＣ要求、ＤＭＡ要求および割込み要求に対する
通常のシーケンスは、ＩＯＣがそのサイクル・ィン時間
中バス要求を開始し、ＣＰＵが任意の時刻に回答で応答
し、その後任意の織こＣＰＵからのりンク終り指令が後
続する。更に、前述の如く、又第１６図に示す如く、Ｃ
ＰＵは、任意の時にシステム・バスの回線ＲＤＤＴ上に
ＣＰＵ指令（ＣＰＣＭＤ）をおきかつシステム・バスの
アドレス／データ回線上に特定のＩＯＣチャネル番号を
おくことにより、ＩＯＣ動作を開始することができる。
ここで、用語「任意の時」とは、関与するＩＯＣのサイ
クル・ィン時間に無関係にＣＰＵにリンクされる別のＩ
ＯＣにより既にシステム・バスが使用状態にない期間（
即ち、ＩＯＣのリンク・フロツプがセットされない期間
）を意味する。更に、通常のバス対話シーケンスは、Ｉ
ＯＣによるバス要求の後、ＣＰＵからの回答指令が続き
、更にＣＰＵからのりンク終り指令が続くが、このシー
ケンスはマスター・クリア（信号ＰＣＬＥＡＲ）により
いかなる時でも打切ることができ、これが対応するフロ
ップをリセットし新らしいシーケンスが開始できるよう
にこのシーケンスを打切る、ものであることに注意すべ
きである。Ｋ ＣＰＵロジックの詳細 これ迄１／０コントローフ・ロジックの動作について記
述したが、次にＣＰＵロジックについて詳細に説明する
。 第４２図は第９図の制御ストアのブロック図に関連して
前に説明した制御ストア・ロジックを示し、第４３図は
第８図のＣＰＵのブロック図と関連して説明したＣＰＵ
ロジックを示す。Ｋａ 制御ストア・ロジックの詳細 次に第４２図に関して制御ストア・ロジックの動作につ
いて詳細に論述する。 システムが初期設定されると、アドレス・レジスタ１，
２４６−１およびアドレス・レジスタ２，２４６−２が
リセツトされ、これにより１０ビット・アドレス出力を
零にセットさせる。１０ビットのＲＯＳアドレスＲＡＤ
ＲＯＯ十乃至ＲＡＤＲＯ９十が零にセットされると、ロ
ケーション零力ミＲ０６１，２３８−８およびＲＯＳ２
，２３８−２から続出されて１次時間０の始めに局部レ
ジスタ２４２にロードされる。 局部レジスタ２４２に含まれる４８ビットのマイクロ命
令ファームウェア・ワードは次のＣＰＵ全体に送られる
。ＲＯＳから謙出されたこのファームウエア・ワードに
おける２つのビットはアドレス・ゼネレータ１マルチプ
レクサ（ＭＵＸ）２４８−１に対する４つの入力の内の
１つの選択を制御し、その出力のあるものはアドレス・
レジスタ１，２４６−１に再び送り戻され、その他の出
力はアドレス・ゼネレータ、２４８一２に与えられる。
アドレス・ゼネレータ２，２４８一２の出力は更にアド
レス・レジスタ２，２４６−２に送られる。アドレス・
レジスタ１および２，２４６−１および２４６−２の出
力が前のマイクロ命令ファ−ムウェア・ワードによって
決定される場合、次のマイクロ命令のアドレスがＲＯＳ
１，２３８−１およびＲＯＳ２，２３８−２に与えられ
、そして次のマイクロ命令が読出され、一次に１次時間
０の始めにおいて局部レジスタ２４２にクロックミれる
。このように、以下に述べる如きハードウェア割込みを
生じることなく、現行マイクロ命令がＲＯＳから読出さ
れるべき次のマイクロ命令を決定するのである。Ｋａィ
ＲＯＳアドレス生成ロジック 次にアドレス・レジスター，２４６−１および２，２４
６一２に関して前記の動作を更に詳細に論述する。 システムが初期化されると信号ＰＣＬＥＡＲ−が２進数
１となり、このため以下に説明するように、更に１次時
間４の始めにＰＣＰＣＬＲ十を２進数１にそしてＰＣＰ
ＣＬＲ＋を２進数零にさせる。 ＮＯＲゲート５９５の１つの入力側で信号ＰＣＰＣＬＲ
＋が２進数１であると、その出力貝０ち信号ＲＡＲＣＬ
Ｒ一は２進数零となり、これが更にアドレス・レジスタ
１，２４６−１をクリして１０ビットのＲＯＳアドレス
の最上位の６ビットの信号ＲＡＤＲＯＯ＋乃至ＲＡＤＲ
０５十を２進数零にさせる。アドレス・レジス夕２，２
４６−２のリセット（Ｒ）入力側の信号ＰＣＰＣＬＲ−
が２進教養であれば、１０ビットのＲＯＳアドレスの最
下位ビットの信号ＲＡＤＲ０６十乃至ＲＡＤＲＯ９十は
２進数零となり、これにより１０ビットのＲＯＳアドレ
スを全て零にする。付勢ＥＮ）読出し入力の信号ＫＥＮ
ＲＯＳ−が２進数零であれば、ＲＯＳ１，２３８ーーは
１０ビットのアドレスにより指定されるロケーションを
アドレス指定し、その４０ビット出力を回線ＰＲＯＳＯ
Ｏ＋乃至ＰＲＯＳ２３十およびＰＲＯＳ３２十乃至ＰＲ
ＯＳ４７十におく。付勢（ＥＮ）読出し入力の信号ＫＥ
ＮＲＯＳ−およびＰＥＮ−ＢＢＴ＋が２進数奏であれば
、ＲＣＳ２，２３８−２は１０ビット・アドレスにより
指定されるロケーションをアドレス指定してその８ビッ
ト出力を回線ＰＲＯＳ２４十ＦＭ乃至ＲＲＯＳ３１十Ｆ
Ｍにおく、ＲＯＳ１，２３８一１は４ビット×１０２４
ロケーションの１０個のＰＲＯＭからなり、ＲＳ２，２
３８−２およびブートＰＲＯＭ２４０はそれぞれ４ビッ
ト×１０２４ロケーションの２個のＰＲＯＭからなる。
これ等の４ビット×１０２４ロケーションのＰＲＯＭは
米国・カリフオルニア州サニービルのＳｉｇｌｅｔｉｃ
ｓ社により製造され本文に参考のため引用する文献「Ｓ
ｉｇｎｅｔｉｃｓ社のバィポーラおよびＭＯＳメモｌｊ
ーデータ・マニュアル」に記載されたタイプ８＄１３７
である。ＲＯＳＩおよび２から読出された４８ビットの
マイクロ命令ファームウェア・ワードは１次時間０の始
めに信号ＰＴＩＭＥＯ＋よって局部レジスタ２４２にク
ロツクされる。局部レジスタ２４２の出力である信号Ｒ
ＤＤＴＯＯ乃至ＲＤＤＴ４７十はＣＰＵ全体で使用され
て中央プロセサを制御し、これも又ィンバータ（図示せ
ず）により反転されて必要に応じ制御信号ＲＤＤＴ００
一乃至ＲＤＤＴ４７一を生じる。９図は制御ストア・ア
ドレス・ゼネレータ２４８は、第４２図のアドレス・ゼ
ネレータ１マルチプレクサ２４８一１およびアドレス・
ゼネレータ２マルチプレセサ２４８一２からなる。 ４−１マルチプレクサからなるアドレス・ゼネレータ１
マルチブレセサ２４８−１は、現行ファームウェア・ワ
ードのビット３６および３７に指定される分岐タイプに
従って、ＲＯＳ２３８から取出される次のマイクロ命令
のアドレスを決定する。 第３５Ｄ図は、もし選択（ＳＥＬ）入力ＲＤＤＴ３７十
およびＲＤＤＴ３６十が２進数零であれば、現行マイク
ロ命令において指定される分岐タイプが無条件分岐であ
り、次のマイクロ命令の１０ビットＲＯＳアドレスは１
０入力の信号ＲＤＤＴ３８＋乃至ＲＤＤＴ４７十により
指定されることを示す。もし現行マイクロ命令のビット
３６および３７が２進数０１を指定するならば、２通り
のテスト分岐が指定され、１１入力は、アドレス・レジ
スタ１，２４６ーーからの４ビットの信号ＲＡＤＲＯＯ
＋乃至ＲＡＤＲ０３十と、現行マイクロ命令からの５ビ
ット、信号ＲＤＤＴ４２乃至ＲＯＤＴ４６十とおよび分
岐オン・テスト回路網２５４（第９図参照）からの１ビ
ット、信号ＲＡＳＢＴ９十とを用いて選択される。もし
現行マイクロ命令のビット３６および３７が２進数１０
を指令するならば、アドレス・ゼネレータ１マルチプレ
クサは多重チスト分岐入力１２を選択して、現行マイク
ロ命令からの６ビットの信号ＲＤＤＴ３８十，ＲＤＤＴ
３９十およびＲＤＤＴ４４＋乃至ＲＤＤＴ４７と、およ
びメジャー分岐回路網２５６（第９図）からの４ビット
の信号ＲＡＭＢＴ２＋乃至ＲＡＭＢＴ５十とを使用する
。現行マイクロ命令のビット３６および３７がハ−ドウ
ェァ割込み戻り分岐を指指定するならば、１３入力が使
用され、１０ビット・アドレスはハードウェア割込み復
帰レジスタ２５２からの信号ＲＩＴＲＯＯ＋乃至ＲＩＴ
ＲＯ９十によって決定される。アドレス・ゼネレータ１
マルチプレクサ２４８−１の出力則ち信号ＲＡＤＭＯＯ
＋乃至ＲハＤＭＯ９」‐は、出力制御（Ｆ）入力信号Ｋ
ＥＮＲＡＭ−が２進数零を維持する限り有効である。ア
ドレス・ゼネレータ２マルチプレクサ２４８−２は、】
０ビットＲＯＳアドレスの４つの最下位ビットがアドレ
ス・ゼネレータ１マルチブレクサ２４８ーーの出力か又
はハードウェア割込みェンコーダ２５０一２から生じる
かどうかを選択するために使用される。 ハードウェア割込みが全く継続中でない場合か又は１つ
以上の割込みが継続中であるがハードウェア割込みが禁
止されている場合、信号ＰｆｌＩＮＴＬ＋が２進数零と
なり、１０入力の信号ＲＡＤＭ０６＋乃至ＲＡＤＭＯ９
十が選択される。もし１つ以上のハードウェア割込みが
未完貝０ち継続中でありかつハードウェア割込みが付勢
されている場合、信号ＰＨＩＮＴＬ＋は２進数１となり
、１１入力の２進数１とおよび信号ＰＨＩＮＴ７十乃至
ＰＨＩＮＴ９十とが選択され、１０ビットＲＯＳアドレ
スの４つの最下位ビットは継続中のハードウェア割込み
の符号化によって決定される。アドレス・ゼネレータ２
マルチプレクサ２４８一２の出力である信号ＲＡＤＮ０
６＋乃至ＲＡＤＮＯ９十は、１次時間２の始め則ち信号
ＰＴＩＭＥ２十が２進教養から２進数１の状態へ遷移す
る時にアドレス・レジスタ２，２４６−２にクロツクさ
れる。 同様に、アドレス・レジスタ１，２４６一１は、アドレ
ス・ゼネレータ１マルチプレクサ２４８−１の出力によ
り決定される如き１０ビットＲＯＳアドレスの６番目の
最上位ビットを含む。１次時間２の始めにアドレス・レ
ジス夕１および２にクロツクされた１０ビットのＲＯＳ
アドレスは、次にＲＯＳＩおよびＲＯＳ２をアドレス指
定するのに使用されて４８ビットのファームウェア・ワ
ードを論出し、このファームウェア・ワードは次に１次
時間０の始めに局部レジス夕２４２にクロックされる。 このように現行マイクロ命令は、ハードウェア割込み又
はソフトウェア割込みの発生時に説出されるべき次のマ
イクロ命令のアドレスを決定する。Ｋａロ ハードウェ
ア割込みロジック 更に第４２図において、ハードウェア割込みおよびソフ
トウェア割込みの取扱いについて詳細に説明する。 各ＣＰＵサイクル間１次時間４の終りに１度割込み要求
レジスタ２５０一１が信号ＰＴ１八４Ｅ４一によってク
ロックされる。割込み要求レジス夕２５０−１のデータ
入力は、それぞれ、割込み要求システム・バスＢ（信号
ＰＩＮＴＲ２−）、割込み要求システム・バスＡ（信号
ＰＩＮＴＲＩ−）、ＤＭＣデータ要求システム・バスＢ
（信号ＰＤＭＣＲ２一）、ＤＭＣデータ要求システム・
バスＡ（信ＰＤＭＣＲＩ−）、ＤＭＡデータ要求システ
ム・バスＡ（信号ＰＤＭＡＲ１−）、ＤＭＡデータ要求
システム・バスＢ（信号ＰＤＭＡＲ２一）、主メモリー
・リフレツシュ時間切れ（信号ＰＨＭ股ＦＬ−）および
主メモリー読出しサイクル（信号ＰＭＲＣＹＣ−）に接
続される。 割込み要求レジスタ２５０ーーのＤＭＡおよびＤＭＣの
データ要求および主メモリー・リフレッシュ時間切れの
出力信号はハードウェア割込みェンコーダ２５０−２の
入力側に接続される。パリティ・ェフー・フロップ５８
６の出力である信号ＰＨＭ円ＥＲ−および不在メモリー
・フロツプ５９２の信号ＰＨＮＤＸＭ−も又入力として
ハードウェア割込みェンコーダ２５０−２へ接続される
。 ハードウェア割込みェンコーダ２５０一２は前記Ｔｅｘ
ａｓｌｎｓｔｒｕｍｅｎは社製のタイプＳＮ７４１４８
の８回線−３回線優先順位ェンコーダである。ハードウ
ェア割込みェンコーダ２５０一２は、付勢（ＥＮ）出力
信号が２進数零である時常に、８入力回線を３つの出力
回線の信号ＰＨＩＮＴ７十乃至ＰＨＩＮＴ９十に符号化
する。ハードウェア・ェンコーダ２５０−２の１出力の
信号ＰＨＩＮＴＰ＋はその８入力の１つが２進数零であ
る時常に２進数１となり、ハードウェア割込みが禾完即
ち継続中であることを表示する。もしハードウェア割込
みが継続中であれば、ハードウェア割込みェンコーダ２
５０−２の付勢（１）出力の信号ＰＨＩＮＴＰ十は２進
数１であり、ＡＮＤゲート５９１を部分的に付勢する。 もし現行ファームウェア・ワードのビット３５が２進数
１であってハードウェア割込みを付勢するならば（第３
５Ｃ図参照）、信号ＲＤＤＴ３５十が２進数１となって
ＡＮＤゲート５９１を完全に付勢し、出力信号ＰＨＩＮ
ＴＬ＋を２進数１にする。信‐号ＰＨＩＮＴＬ＋が２進
数１でＡＮＤゲート５９３を部分的に付勢するならば、
１次時間２の始めに信号ＰＴＩＭＥ２十が２進数１にな
りＡＮＤゲート５９３を完全に付勢し、その出力の信号
ＰＨＩＮＴＣ−を２進数１にする。ト１０Ｒゲート５９
５の１つの入力が２進数１であれば、その出力の信号Ｒ
ＡＲＣＬＲ−が２進教養となってアドレス・レジスタ１
，２４６−１をリセットし、これにより１０ビットのＲ
ＯＳアドレスの最上位６ビットを零にクリアする。ＡＮ
Ｄゲート５９ １の出力である信号ＰＨＩＮＴＬ十が２
進数１であれば、アドレス・ゼネレータ２マルチプレク
サ２４８一２は１１入力を選択して、ハードウェア割込
みェンコーダ２５０一２の入力側の未完の最高優先順位
割込みの入力番号と対応するアドレスを１０ビットのＲ
ＯＳアドレスの最下位の３ビットに符号化する。１０ビ
ットのＲＯＳアドレスの最下位の４番目のビットがアド
レス・ゼネレータ２マルチプレクサ２４８−２の入力１
１のビット零に現われる２進数１により２進数１に等し
くセットされるとき、もしハードウェア割込みが未完で
ありかつハードウェア割込みが付勢されているならば、
アドレス・レジスタ１およびアドレス・レジス夕２の合
成出力が８乃至１５の範囲内で１０ビットのＲＯＳアド
レスなることが判る。 このように、もしハードウェア割込みが未完でありかつ
ハードウェア割込みが付勢されるとき、ハードウェア割
込みェンコーダ２５０一２の出力は、アドレス・レジス
ター，２４６−１をクリヤし、かつアドレス・ゼネレー
タ２マルチプレクサ２４８−２およびアドレス・レジス
タ２，２４６−２を介してハードウェア割込みの符号化
された優先順位を選択することによって、１０ビットの
ＲＯＳアドレスの最上位の６ビットをクリアすることが
判る。 この機構の使用により、特定の未完のハードウェア割込
みを取扱うよう符号化されたマイクロルーチンに対する
１０ビットのＲＯＳアドレスが生成され、マイクロルー
チンが実行される。ハードウェア割込みマイクロルーチ
ンを呼出す前に次のマイクロ命令の１０ビットのＲＯＳ
アドレスを保管するのがハードウェア割込み復帰レジス
タ２５２の機能である。 このように、ハードウェア割込みマイクｏルーチンが呼
出される時常に、ＡＮＤゲート５９３の出力の信号ＰＨ
ＩＮＴＣ十が２進数零から２進数１の状態に遷移してハ
ードウェア割込み復帰レジスタ２５２をクロックし、こ
れにより次にＲＯＳから使用されるマイクロ命令がどれ
かについての１０ビットのＲＯＳアドレスを保管する。
信号ＰＨＩＮＴＣ＋がハードウェア割込み毎に唯１度２
進数零から２進数１へ遷移するため、従ってハードウェ
ア割込みマイクロルーチンの始めにのみハードウェア割
込み復帰レジスタ２５２は、マイクロ命令の１０ビット
のＲＯＳアドレスの内容を保持することになり、このマ
イクロ命令は、もしこのハードウェア割込みと関連する
マイクロルーチンの処理の期間を通じて１回のハードウ
ェア割込みもなかったならば、ＲＯＳから読出されるこ
とになっていたものである。ハ−ドウェア割込みマイク
ロルーチンの処理の間はハードウェア割込みが禁止され
る（即ち、ハードウェア割込みは入れ子にはならない）
ことが判る。ハードウェア割込みを処理するためのマイ
クロルーチンの最後の命令は、このファームウェア・ワ
ードのビット３６および３７におけるハードウェア割込
み復帰分岐を符号化して、信号ＲＤＤＴ３６十およびＲ
ＤＤＴ３７十を２進数１にさせることによりアドレス・
ゼネレータ１マルチプレクサ２４８ーーの１３入力を選
択し、これによって次のマイクロ命令の１０ビットのＲ
ＯＳアドレスをハードウェア割込み復帰レジスタ２５２
から取出させ、これが第３４図に関して前に述べたハー
ドウェア割込みの発生の直前にアドレス・ゼネレータ１
マルチプレクサ２４８一１によって発生された１０ビッ
ト・アドレス、によりアドレス指定されたマイクロ命令
ファームウェア・ワードへ制御を有効に戻す。第４２図
の説明は、現行マイクロ命令の実行中に次のマイクロ命
令のアドレスが生成されることを示す。このように、も
し現行マイクロ命令の始め（１次時間２の前）にハード
ウェア割込みェンコーダ２５０−２の入力の１つのハー
ドウェア割込み信号が２進数０であり、かつハードウェ
ア割込みが現行マイクロ命令（ビット３５が２進数１の
信号ＲＯＤＴ３５十）において付勢される場合、取出さ
れる次のマイクロ命令は継続中の最高優先順位の割込み
をサービスするためのマイクロルーチンの最初のマイク
ロ命令となる。もし割込みが現行マイクロ命令により禁
止される（ビット３５が２進数零）ならば、現行マイク
ロ命令の終りではハードウェア割込みが生ぜず、現行マ
イクロ命令のＲＯＳアドレス指定フィールド‘こよりア
ドレス指定されるマイクロ命令が次のマイクロ命令とな
る。マイクロ命令ビット３５が現行マイクロ命令の終り
に何か生じるかを制御するため、ハードウェア割込みサ
ービス・マイクロルーチンはマイクロプログラムされて
、その結果マイクロルーチンの最終マイクロ命令の間ハ
ードウェア割込みが付勢され、そしてＲＯＳアドレス指
定フィールド（第３５Ｄ図参照）は、次のマイクロ命令
のアドレスがハードウェア割込み復帰レジスタ２５２か
ら取出されるべきことを指定し、このレジスタは制御を
割込みされた元のマイクロプログラムに戻す（もしハー
ドウェア割込みが未完でなければ）。 もしハードウェア割込みが最初のハードウェア割込みサ
ービスのマイクロルーチンの最終マイクロ命令の間継続
中であれば、アドレス・ゼネレータ１マルチプレクサ２
４８−１は１３入力を選択し（即ち、ハードウェア割込
み復帰レジスタ２５２に記憶されたアドレス）、そのＱ
出力（信号ＲＡＤＭＯＯ十乃至ＲＡＤＭＯ９十を１３入
力に等しくさせる。アドレス・ゼネレータ１マルチプレ
クサ２４８一１の出力は次に、信号ＰＨＩＮＴＣ＋が２
進数零から２進数１に遷移するとき１次時間２において
ハードウェア割込み復帰レジスタ２５２において復元さ
れる。更に、アドレス・ゼネレータ２マルチプレクサ２
４８−２はその１１入力の第２のハードウェア割込みア
ドレスを選択し、１次時間２においてアドレス・レジス
タ１，２４６一１が信号ＲＡＲＣＬＲ−によりクリアさ
れ、アドレス・レジスタ２，２４６一２が第２のハード
ウェア割込みアドレスにセットされる。このように、第
１のハードウェア割込みサービス・マイクロルーチンの
最終マイクロ命令である現行マイクロ命令の１次時間２
において、アドレス・レジスタ１，２４６−１と２，２
４６−２に含まれるアドレスは第２のハードウェア割込
みサービス・マイクロルーチンの第１のマイクロ命令の
アドレスとなる。第２４図についての以降の説明によれ
ば、第２のハードウェア割込みサービス・マイクロルー
チンの終りに継続中のハードウェア割込みがなければ制
御はマイクロ命令に戻され、そのアドレスはハードウェ
ア割込み復帰レジスタ２５２に記憶され、こうして第１
のハ−ドウェア割込みにより割込みされた時点における
元のマイクロプログラムに制御を戻すことが明らかにな
る。このように、バック・ッウ・バック（即ち連続した
）ハードウェア割込みが、第１と第２のハードウェア割
込みサービス・マイクロ・ルーチン間で割込みを受けた
元のマイクロプログラムに戻ることなくサービスされる
ことが判る。システム・バスＡ又はＢにおけるＤＭＡデ
ータ要求又はＤＭＡデータ要求がいかにしてＲＯＳロケ
ーション１２乃至１５に対するハードウェア割込みを生
じかつ関連するハードウェア割込みマイクロルーチンを
呼出すかについて説明したが、第４２図の他のハードウ
ェア割込みロジックについては以下に説明する。 Ｋａロｉ 主メモリーリフレツシュ時間切れロジツクフ
ロツプ５７２および５７４は主メモリー・リフレツシュ
信号ＲＨＭＲＦＬ−が８乃至１５マイクロ秒に生成され
ることを保証するため使用される。 第１４図に関して前に説明したように、クロック信号Ｂ
ＣＮＴＬ８十は４マイクロ秒毎に２進数零から２進数１
へ遷移し、これによりフロップ６７２および５７４をク
ロックする。８マイクｏ秒リフレッシュ・フロップ５７
２が４マイクロ秒毎にクロツクされると、その出力の信
号ＰＭＲＦＰＭ＋が４マイクロ秒間２進数零となり、こ
れに続いて次の４マイクロ秒間２進数１となって、これ
により８マイクロ秒の１サイクルを完了する。 １６マイクロ秒リフレッシュ・フロツプ５７４のデータ
（Ｄ）入力に８マイクロ秒リフレッシュ・フロツプ５７
２の出力である信号ＰＭＲＦＴＭ＋を継続接続すること
により、フロツプ５７４の出力である信号ＰＨＭＲＦＬ
−は８マイクロ秒間２進数零となり、これに続いて８マ
イクロ秒間２進数１となって１６マイクロ秒で１サイク
ルを完了する。 １６マイクロ秒リフレツシュ・フロツプ５７４の出力が
２進数零である時、割込み要求レジスタ２５０−１の出
力信号ＰＨＭＲＦＨ−が２進数零となり、２進数１０１
をハードウェア割込みェンコーダ２５０一２の出力回線
ＰＨＩＮＴ７＋乃至ＰＨＩＮＴ９十に符号化させ、これ
が更にハードウェア割込みが付勢される時アドレス・ゼ
ネレー夕２マルチプレクサ２４８−２を、主メモリー・
リフレッシュ時間切れマイクロルーチンを開始するＲＯ
Ｓロケーション１川こ分岐させる。 再びフロップ５７２および５７４について考察すれば、
ＮＯＲゲート５ ８ ０の出力の信号ＰＭＦＲＳＨ−が
２進数零である時両フロツプがリセットされることが判
る。 もしファームウェア・ワードのビット３２乃至３４が２
進数００１に等しくなるようセットされこれが信号ＲＯ
ＤＴ３２十およびＲＤＤＴ３３十を２進数零にそして信
号ＲＤＤＴ３４十を２進数１にさせるならば、副指令デ
コーダ２４４−２（第４３図参照）からの信号ＰＭＲＦ
ＳＨ−は２進数１にセットされる。 信号ＰＭＲＦＳＨ−はィンバータ５７６によって反転さ
れ、入力が２進数零である時は常に信号ＰＭＲＦＳＨ十
を２進数１にさせる。 信号ＰＭＲＦＳＨ十がＮＯＲゲート５８０の入力側で２
進数１である時、その出力である信号ＰＭＦＲＳＨ−は
２進数零となって８マイクロ秒フロップ５７２および１
６マイクロ秒リフレツシュ・フロツプ５７４をそのリセ
ット（Ｒ）入力を介してリセットする。主メモリー・リ
フレッシュ信号ＰＭＦＲＳＨ−も又システム・バスＢを
介して主メモリーに対し転送される。代わりとして、信
号ＫＥＦＲＳＨ−が２進数隻であってィンバ−夕５７８
を介して反転されて信号ＫＥＦＲＳＨ−をＮＯＲゲート
５８０の第２入力側で２進数１にさせる時常に、信号Ｐ
ＭＦＲＳＨ−は２進数零となる。フロツプ５７２および
５７４のハードウエア割込みロジックとの相互作用につ
いて検査することにより、１６マイクロ秒リフレッシュ
・フロップ５７４の出力である信号ＰＨＭＲＦＬ−がメ
モリー・リフレツシュ信号ＰＭ『ＲＳＨ−がシステム・
バスＢを介して主メモリーに対して送られた後８マイク
ロ秒時に２進教養となることが判る。 リフレツシュ割込み信号ＰＨＭＲＦＬ一は、８マイクロ
秒間又は引き続くメモリー・リフレッシュ信号によりク
リアされる（ＰＭ『ＲＳＨ−は２進数零となる）迄、２
進数零の状態を維持する。２進数零である信号ＰＨＭＲ
ＦＬ−は信号ＰＨＭ旧ＦＨ−を２進数零にさせ、もしハ
ードウェア割込みが許可されると、ファームウェアをマ
イクロル−チンに分岐させ、このマイクロルーチンは更
にメモリー・リフレツシュ信号ＰＭＦＲＳＨ−をシステ
ム・バスＢを介して主メモリーに送出する。 １６マイクロ秒フロップ５７４の出力である信号ＰＨＭ
ＲＦＬ−は前のメモリー・リフレツシュの後８マイクロ
秒時に２進数零となるため、１５マイクロ秒の適正なＭ
ＯＳメモリー・リフレッシュ速度を維持して主メモリー
情報を脱落しないようにするために、ハードウェア割込
みが７マイクロ秒より長期間禁止されないようにＣＰＵ
ファームウェアを符号化することが重要である。 もしＣＰＵファームウェアがハードウェア割込みを禁止
していないならば、第１のメモリー・リフレツシュが８
マイクロ秒の終りに生じてＣＰＵファームウェアは主メ
モリー・リフレッシュ・マイクロルーチンに分岐させ、
これが更にリフレッシュ指令を信号刊４ＦＲＳＨ−を介
してシステム・バスＢ上の主メモリーに送出させ、この
信号が更にリフレツシュ・フロツプ５７２および５７４
をリセットして第２の主メモリー・リフレッシュ割込み
を更に８マイクロ秒後に送出させる。 主メモリー・リフレッシュ指令も又ソフトウェア命令の
処理内で符号化されるため、主メモリーが次の２つのＣ
ＰＵサイクルの間使用されないことをＣＰＵマイクロプ
ログラムが決定する時は常に、主メモリー・リフレッシ
ュ時間の満了によって全てのＩＪフレッシュ信号が生成
されるとは限らない（即ち、フロツプ５７２および５７
４）。リフレツシュ・フロツプ５７２および５７４の目
的は、最小限リフレッシュ信号が１５マイクロ秒毎に１
回主メモリーに送出されることを保証することであるが
、実際にはＣＰＵファームウェアが符号化されてそれに
より、ソフトウェア命令の処理中にもし主メモリーが次
のＸＰＵ期間使用されないことが判る場合リフレッシュ
指令がＣＰＵファームウェア・マイクロ命令内で符号化
されて１５マイクロ秒毎に１回以上瀕繁に主メモリー・
リフレッシュ信号を生成するようにする。Ｋａ。 ｉｉ 主メモリーのパリティ・ェフー・ロジツク各主メ
モリ一読出し操作中、メモリーはメモリーから読出され
る１６ビット・ワード当り２パリティ・ビット（８ビッ
ト・バイト当り１パリティ・ビット）を生成して、この
生成したパリティをメモリーから読出されたものと比較
する。もし生成されたパリティ・ビットがメモリーから
読出されたパリティ・ビットと合致しなければ、主メモ
リーはシステム・バスＢを介して回線ＭＥＭＰＥＲ−上
をＣＰＵに対して送出されるパリティ・ェフー信号を生
成する。更に第４２図において、主メモリーにより検出
されたパリティ・エラーの発生はパリティ・ヱフー・フ
ロップ５８６のセット動作を生じ、これが更にハードウ
ェア割込みをもたらす。 もし主メモリーがメモリ一読出し操作時にパリティ・ェ
フーを検出すらならば、主メモリーは信号ＭＥＭＰＥＳ
−をシステム・バスＢ上で２進数零にセットする。信号
ＰＥＭＰＥＲ−が２進数零のとき、ィンバータ５９６の
出力である信号ＰＭＭＰＡＲ＋は２進数１となり、信号
ＰＭＭ円ＡＲ＋はィンバー夕５９８により反転されてシ
ステム・バスＡに対し信号刊４＾ＷＡＲ−として送られ
る。もしＤＭＡデータ要求に応答してメモリー読出しか
行われたならば、パリティ・エラー信号即ちシステム・
バスＡ上の信号ＰＭＭＰＡＲ−およびシステム・バスＢ
上の信号ＭＥＭＰＥＲ−は要求側のＤＭＡＩＯＣの状態
レジス外こストローブされ、その結果１／０転送の状態
が要求される時このエラーがソフトウェア・プログラム
に通知され得る。パリティ・エフー・フロツプ５８６の
データ（Ｄ）入力側の主メモリー・パリティ・エラー信
号ＰＭＭ円ＡＲ十は、クロツク信号ＰＡＲＦＭＤ−が２
進数零から２進数１へ遷移する時クロツクされる。 パリテイ・エフー・フロツプ５８６のデータ入力側の２
進数１のクロック動作は２進数零となる出力信号ＰＨＭ
ＰＥＲ−を生じ、ハードウェア割込みが付勢されている
時ハードウェア割込みを惹起する。ＮＡＮＤゲート５８
２の出力であるクロツク信号ＰＡＲＦＭＤ−は、もし信
号ＰＢＳＦＭＤ−が２進数零であれば信号ＰＴＩＭ旧４
十が２進数１になる１次時間４の始めにおいて、２進数
零から２進数１の状態に遷移する。信号Ｐ既ＦＭＤ−は
第１９図において示す如く２サイクルの主メモリ一読出
し操作の第２のサイクルの間２進数零である。信号ＰＢ
ＳＦＭＤ−は、データが主メモリーからシステム・バス
Ｂ上に読出されることを付勢するよう主メモリーにより
用いられる。パリティ・ヱフー・フロップ５８６はセッ
ト状態を維持し、これによりハードウェア割込みを要求
し続け、これはＣＰＵ初期化信号がＮＯＲゲート５８４
の１入力側の信号ＰＣＰＣＬＲ−を２進数零にさせてそ
の出力の信号ＰＡＲＣＬＲ−を２進数零にさせることに
よりフロツプ５８６をリセットすることによりクリアさ
れる迄続ける。 代わりとして、パリティ・エラーフロップ５８６は後続
の主メモリ一読出し操作によってリセットされる。Ｋａ
ロｉｉｉ 不在メモリー検出ロジック前述の如く、シス
テム内のＣＰＵは、各主メモリー・アドレスが主メモリ
ーに与えられるときのこのアドレスを監視して、アドレ
ス指定されたロケーションがシステム・バスＢに接続さ
れた主メモリー・ボードの１つに物理的に存在するかど
うかを決定する。 更に第４２図によれば、システムが動作に入る前に、主
メモリーに物理的に存在する最終ロケーションのアドレ
スが、１６ビット・アドレスの最上位の５ビットを２進
符号化することによりメモリー・サイズ・スイッチ５８
８にセットされる。メモリー・コンパレータ５９０は前
記Ｔｅｘａｓ Ｉｎｓｔｒｕｍｅｎｔｓ社製のタイプＳ
Ｎ７４Ｓ８５であり、最終メモリー・ロケーションのア
ドレスの最上位の５ビットを内部バス２６０からのアド
レスの最上位の５ビット（信号ＰＢＵＳＯＯ＋乃至ＰＢ
ＵＳ０４十）と比較し、もしバス上のアドレスがシステ
ム内に物理的に存在する最終ロケーションのアドレスを
越えるならば出力信号ＰＢＵＳＬＧ十を２進数１にセッ
トする。内部バス２６０の内容とメモリーに物理的に存
在する最終ロケーションのアドレスとの比較は連続的に
行われるが、この比較の出力である信号ＰＢＵＳＬＧ＋
はクロック信号ＰＭＥＭＧＯ＋の２進数零から２進数１
の状態への遷移によってのみ不在メモリー・フロツプ５
９２へクロツクされる。ハードウェア・ワード・ビット
２３が２進数１である時（第３５Ｃ図参照）、クロック
信号ＰＭＥＭＧＯ＋は１次時間３の始め（第１６図参照
）において２進数零から２進数１の状態へ遷移する。 信号ＰＭＥＭＧＯ十が２進数１であれば、内部バス２６
０の内容は主メモリー内の１つのロケーションのアドレ
スとなり、従って不在メモリー・フロツプ５９２のデー
タ（Ｄ）入力はアドレス指定されたロケーションが主メ
モリー内に物理的に存在するかどうかを反映する。もし
アドレス指定されたロケーションが主メモリー内に物理
的に存在しなければ、信号ＰＢＵＳＬＧ＋は２進数１と
なって不在メモリ−・フロツプ５９２にクロツクされ、
そのＱ出力である信号ＰＨＮＤＸＭ十を２進数１に「又
そのＱ出力である信号ＰＨＮＤＸＭ−を２進数零にする
。信号ＰＨＮＤＸＭ＋２進数１へのセットはＮＡＮＤゲ
ート５９４の出力である信号Ｍ旧Ｍ円ＥＲ−を、ィンバ
ータ５９６と５９８を介して信号ＰＭＭＰＡＲ−と同じ
ように２進数零にさせる。従って、不在メモリー・ロケ
ーションをアドレス指定する試みを検出すると、その結
果メモリ−・パリティ・エラー信号ｈ伍Ｍ円ＥＲ−およ
び信号ＰＭＭＰＡＲ−が２進数零となり、これにより不
在メモリー・ロケーションがアドレス指定されているこ
とをシステム・バスＡおよびＢ上で１／０コントローラ
に通知する。メモリー・アクセスを行う１／０コントロ
ーラは、これ等のエラー回線の状態をソフトウェアに対
し後で通知するため、その状態レジスタにこれ等エラー
回線の状態を保管する。不在メモリ−・フロップ５９２
のセットは、ハードウェア割込みェンコーダ２５０−２
の最高優先順位の入力において信号ＰＨＮＤＸＭ−を２
進数隻にさせ、これは割込みが許可される時不在メモリ
ー・ハードウェア割込みを生じさせる。 不在メモリー・ハードウェア割込みの処理はＣＰＵファ
ームウェアをＲＯＳロケーション８に分岐させてハ−ド
ウェア割込みを処理させる。不在メモリー・マイクロル
ーチンは引き続く不在メモリー．エラーが生じないこと
を保証するため主メモリー・アドレス零を用いてメモリ
ー・リフレツシュ操作を行、これが更に信号ＰＢＵＳＬ
Ｇ十を２進数零にさせることにより不在メモリー・フロ
ップ５９２をリセットし、継続中の不在メモリー・ハー
ドウェア割込みをクリアする。不在メモリー・検出ロジ
ックについての説明を終る前に、不在メモリー・ロケー
ションへのアクセスの試みの検出の結果、不在メモリー
・フロツプ５９２のセットとおよびインバータ５９６の
出力である信号ＰＭＭＰＡＲ＋を介するパリティ・ェフ
ー・フロツプ５８９のセットを生じることに留意すべき
である。 不在メモリー・フロップ５９２のセットも又パリティ・
ェフー・フロツプ５８６のセットを生じるが、唯１つの
ハードウェア割込みが処理されることになり、これは次
に高い優先順位であるメモリー・パリティ・エラー割込
みよりも高い優先順位である不在メモリー・ハードウェ
ア割込みである。このハードウェア割込み優先順位はハ
ードウエア割込みェンコーダ２５０一２への入力を検査
することによって知り得る。不在メモリー・ハードウェ
ア割込みマイクロルーチンにおいて行われる主メモリー
・リフレツシュ操作が不在メモリー・フロツプ５９２と
パリティ・ェフー・フロップ５８６の相方をクリアする
ために、メモリー・／ぐリテイ・エラーのハードウエア
割込みは生じない。従って、不在メモリー・ハードウェ
ア割込みマイクロルーチンからの復帰時に、信号ＰＨＭ
ＰＥＲ−は２進数１となってメモリー・パリティ・ハー
ドウェア割込みは継続中とならない。もしＤＭＡ又はＤ
ＭＣデータ転送の間不在メモリー・アドレス又はメモリ
ー・パリティ・エラーが検出されるならば、メモリーＧ
Ｏ信号が主メモリーに送られるサイクル（第１９図参照
）に続くＣＰＵサイクル（第２サイクル）の間、信号Ｐ
ＴＩＯＧＯ−が２進数零にセットされる。 ２進数零への信号ＰＴＩＯＧＯ−のセットによりＮＯＲ
ゲ−ト５８４の出力である信号ＰＡＲＣＬＲ−を２進数
零にさせ、その結果、ハードウェア割込みＣＰＵファー
ムウェアによって付勢される前に不在メモリー・フロツ
プ５９２とパリテイ・エフー・フロップ５８６のリセッ
トを生じ、これにより関連するハードウェア割込みを阻
止する。 このフロップ５９２と５８６のリセットは、１／０コン
トローラとの間のデータの転入出と関連する潜在的なハ
ードウェア割込みがＣＰＵファームウェア・フローに割
込むのをマスクする。これは又、不在メモリー・アドレ
ス又はメモリー・パリティ・ェフーのハードウェア割込
みのいずれかの発生がソフトウェア命令の実行過程の間
ＣＰＵファームウェアにより行われるメモリー・アクセ
スによるものであり、これも又ＣＰＵファームウェアに
より行われるＤＭＡ又はＤＭＣデータ転送によるもので
はないこと、を保証する。ＣＰＵが不在メモリー・ロケ
ーションをアクセスする試みを検出する時、メモリー・
エラー回線ＰＭＭｍＡＲ一およびＭＥＭＰＥＲ−がセッ
トされるが、データをメモリーに書込むＤＭＣデータ転
送の場合にはメモリー・エラー回線のセットはＤＭＣ
Ｉ／○コントローラがそのエラー回線の探索を停止した
のみ後でのみ生じる。 第２１Ａ図によれば、もしエラーが生じる場合、リンク
終り（ＥＯＦＬＫ）指令がＣＰＵおよびＩＯＣリンクを
終了した後でのみ、メモリー・エラー回線がセットされ
ることが判る。ＩＯＣがＣＰＵに対しリンクされる時だ
けＩＯＣはエラー回線を監視して、それによりどんなェ
ラ−信号もそのＩＯＣに対して指向されることを保証し
、従って入力データ転送サイクルの間不在メモリー・エ
ラーがＤＭＡＩＯＣには見えなし、。不在メモリー・エ
ラーが検出不能とならないことを確保するため、転送さ
れるべきブロックの上限（最上位アドレス）は、ＤＭＣ
データ転送が開始される前の１０ＬＤソフトウェア命令
の実行中に検査される（第２９図およびその説明参図）
。 この特別な検査はＤＭＣ入力（メモリーへの書込み）操
作のために実施されることが必要であるだけである。更
に、メモリー書込み操作の間、メモリー・エラー回線が
不在メモリー・エラーに対してセットされるだけであり
、メモリーに書込まれる時パリティ検査は行われないこ
とを注意。ＤＭＣ出力操作とおよびＤＭＡの入力および
出力の操作とのため、メモリー・エラー回線はリンク終
り以前にセットされるが、ＩＯＣは依然としてメモリー
・エラー回線を監視し、その結果特別な検査はこれ等の
場合必要でない。Ｋａハ ソフトウェア割込みロジック ソフトウェア割込みの処理については、第３４図に関し
て既に述べた。 再び第４２図に関して、ソフトウェア割込みロジックに
ついて詳細に説明する。ソフトウェア割込みェンコーダ
２５７一１はＴｅｘａｓｌｎｓｔｒｍｍｅｎｔｓ社製の
タイプＳＮ７４１４８である。最上高から最低の優先順
位のソフトウェア割込みに向って、ソフトウェア割込み
ェンコーダ２５７−１の入力は連続するソフトウェア割
込み条件の状態に基いて２進数零となる。もしレジスタ
のオーバーフローが検出されると信号ＰＦＩＴＲＰ−が
２進数零となり、対応するビットはマスク（ＭＩ）レジ
スタにセットされる（第４図参照）。もし切迫した電源
故障が検出されるならば、信号ＰＦＡＩＬＦ−２進数零
となる。もしシステム・バスＡ上の１／０コントローラ
が割込み要求を行なっているならば信号ＰＦＩＮＴＩ一
は２進数零となり、又もしシステム・バスＢ上の１／０
コントローラが割込み要求を行なっているならば信号Ｐ
ＦＩＮＴ２一は２進数零となる。もしタイマーが切れれ
ば、信号ＰＦＩＴＫＬ−は２進数零となる。ソフトウェ
ア割込みヱンコーダ２５７−１の入力はその３出力であ
る信号ＰＦＩＮＴ３＋乃至ＰＦＩＮＴ５十に２進符号化
される。もしいずれかの入力が２進数零であって１つ以
上のソフトウェア割込みが未完であることを表示するな
らば、ソフトウェア割込みェンコーダ２５７−１の付勢
（１）出力信号ＰＦＩＮＴＰ一は２進数零となる。ソフ
トウェア割込みェンコーダ２５７−１の４つの出力信号
はメジャー分岐マルチプレクサ２５６−１への１３入力
の４つの入力信号に接続され、マルチプレクサ選択信号
ＲＤＤＴ４１＋乃至ＲＤＤＴ４３十が２進数０１１と等
しい（第３５Ｄ図参照）時、その４つの出力である信号
ＲＡＭＢＴ２＋乃至ＲＡＭＢＴ５十にゲートされる。メ
ジャー分岐マルチプレクサ２５６ーーのこれ等の４出力
信号は更にアドレス・ゼネレー夕１マルチプレクサ２４
８−１の１２入力側への１０入力の内の４つに連続され
、これによりファームウェア・マイク。命令内の適当な
多重テスト分岐を指定することにより未完のソフトウェ
ア割込みの存在についてＣＰＵファームウェアがテスト
を行うことを可能にする。第３４図の説明から判るよう
に、ＣＰＵファームウェアを符号化して、未完のソフト
ウェア割込みの存在を各ソフトウェア命令の実行の始め
にテストし、これにより特定のソフトウェア割込みを吸
扱うよう符号化されたマイクロルーチンへＣＰＵファー
ムウェアが分岐することを可能にする。Ｋａニ ブート
ＰＲＯＭロジック第１６図に関してシステムの始動およ
び初期化シーケンスの説明において既に述べたように、
本システムは、ブートＰＲＯ肌こ記憶されたソフトウェ
アプログラムを読出しそしてこれを主メモリーからの実
行のための主メモリーにロードする能力を有する。 次に第４２図によれば、４８ビットのＣＰＵファームウ
ェア・マイクロ命令ワードの内の８ビットが複数の並列
のＰＲＯＭメモリー内に含まれることが判る。詳細には
、４８ビットのマイクロ命令ワードの内のビット２４乃
至３１はブートＰＲＯＭ２４０か又はＲＯＳ２，２３８
−２のいずれかから謙出すことができる。前述の如く、
ＲＯＳ２，２３８−２が２進数零である両方の信号ＫＥ
ＮＲＯＳ−およびＰＥＮＢＢＴ十によって付勢される時
、これ等の８ビットが通常Ｒ０６２，２３８一２から読
出される。代わりとしては又、システムの始動の間、ィ
ンバータ５８９の入力である信号ＰＥＮＢＢＴ−が、フ
ァームウェア・ワードのビット２４乃至２７にて２進数
００１０をかつビット３２に２進数零を符号化すること
によって、２進数零にセットされる（第３５Ｃ図および
３７Ｆ図参照）。マイクロ命令ワード・ビット２４乃至
２７、およびビット３２は、反転された付勢入力側のク
ロック信号ＰＴＩＭ旧○十により付勢されるデコーダに
よって復号される。従って、信号ＰＥＮＢＢＴ−は１次
時間１の始めから１次時間４の終り迄２進数零となる。 もしファームウェア・マイクロ命令がブートＰＲＯＭが
読出されるべきことを表示すれば、２進数零である信号
ＰＥＮＤＢＴ−はブートＰＲＯＭ２４０を部分的に付勢
し、もしクリア操作が進行中でなければ、信号ＰＣＰＣ
ＬＲ十も又２進数零となってブートＰＲＯＭ２４０を完
全に付勢し、その８ビットの信号ＲＲＯＳ２４十ＢＴ乃
至ＲＲＯＳ３１十ＢＴを出力させる。 信号ＰＥＮＢ８Ｔが２進数零であれば、ィンバータ５８
９の出力が２進数１となってＲ０６２，２３８−２を消
勢し、これらのデータの読出しをさせない。ブートＰＲ
ＯＭ２４０およびＲＯＳ２，２３８−２の３状態の出力
は点５９９で一緒にワィャドＯＲされて信号ＲＲＯＳ２
４十乃至ＲＲＯＳ３１十を生じ、これ等は更にクロック
信号ＰＴＩＭ旧○十により１次時間０の始めに局部レジ
スタ２４２にクロツクされる。第４２図によれば、もし
現行ＣＰＵファームウェア・マイクロ命令がブートＰＲ
ＯＭ２４０を付勢すれば、制御ストアから読出された次
のマイクロ命令のビット２４乃至３１が、ＲＯＳ２，２
３８一２から得られるのではなく、ブートＰＲＯＭ２４
０から得られることが判る。ブートＰＲＯＭ２４０への
アドレス入力である信号ＰＲＦＲ１５＋乃至ＰＲＦＲ０
６十は機能（Ｆ）レジスタからの最下位の１０ビットで
ある。従って、以下に示す如く、ＣＰＵファームウェア
が有する能力は、機能（Ｆ）レジスタにアドレスをロー
ドし、かつＣＰＵファームウエアがブートＰＲＯＭ２４
０に記憶されたデータのバイトをアクセスしてこれを主
メモリーに記憶することを許可するのに要求される他の
必要な制御と共にＦレジスタの増減分を制御することで
ある。ブートＰＲＯＭロジックの説明を終る前に、第３
５Ｃ図を参照すれば、ブートＰＲＯＭメモリーから謙出
される８ビットが、さもなければ副指令復号フィールド
のビット３２乃至３４が２進１１１と等しい時固定情報
を保持するために使用される８ビットの代わりに使用さ
れることを知るべきである。 これは、ブートＰＲＯＭ２４０からの８ビットをＲＯＳ
２，２３８一２からの８ビットの代りに使用するイク。
命令が、ＲＯＳ２からの８ビットに対するブートＰＲＯ
Ｍからの８ビットの代替が行われなかった場合に、依然
としてマイクロ命令の殆んどを実施することを可能にす
る。簡単のため、第４２図において、局部レジスタ２４
２が４８ビットを含む１つのレジスタとして示される。 望ましい実施態様においては、局部レジスタ２４２が６
つの８ビット・レジスタによつて構成される。第４２図
を簡単にするため、局部レジスタ２４２に対するリセッ
ト（Ｒ〉入力は２進数１として示され、これにより局部
レジスタ２４２が決してクリアされないことを表示する
。望ましい実施態様においては、信号ＲＤＤＴ１６＋乃
至ＲＤＤＴ２３十を出力する８ビット・レジスタはその
リセッ（Ｒ）入力として信号ＨＰＣＰＣＬＰ−を有し、
この信号がシステムの初期化に際してこれ等の８ビット
をクリアさせる。ＫｂＣＰＵロジックの詳細 第４３図は、第８図および第１２図に関連して既に説明
したＣＰＵロジックを示す。 内部バス２６０は１６本の回線の信号ＰＢＵＳＯＯ＋乃
至ＰＢＵＳ１５十からなり、これはＣＰＵ全体にアドレ
スおよびデータを送るために使用される。 データ・トランシーバＡ，２８８一１、データ・トラン
シーバＢ，２８４−１およびマイクロプロセサ２３２の
３状態の出力は点５０９において一緒にワイアドＯＲさ
れる。データ・トランシーバＡ，２８８一１およびＢ，
２８４一１１はそれぞれ前記Ｔｅ滋ｓ ｌｎｓｔｒｍｍ
ｅｎｔｓ社製のタイプＳＮ７４Ｓ２４５の２つの８ビッ
ト・バス・トランシーバからなる。指向（ＤＩＲ）入力
の状態に従って、データ・トランシーバＡとＢは、シス
テム・バスＡ，Ｂからデータを受取ってこれを内部バス
２６０‘こおくか、あるいは内部バス２６０からデータ
を取ってこれをシステム・バスＡおよびシステム・バス
Ｂに送る。もしデータ・トランシーバＡ又はデータ・ト
ランシーバＢのＤＩＲ入力側の信号が２進数零であれば
、Ｄ入力における信号はＱ出力におかれる（即ち、デー
タはシステム・バスから受取られる）。もしＤＩＲ入力
における信号が２進数１であれば、Ｑ入力における信号
はＤ出力上におかれる（即ち、内部バス上のデータはシ
ステム・バスに対して送られる）。Ｋｂイ デー夕・ト
ランシー／ゞ・ロジック前述の如く、データ・トランシ
ーバＡおよびＢによるデータの送受はＣＰＵファームウ
ェアによって個々に制御される。 従って、システム・バスＢの主メモリーはデータをＣＰ
Ｕへ又はシステム・バスＡ又はＢに配される１／０コン
トローフへ与える時、データ・トランシーバＢはセット
されて信号ＢＵＳＢＯＯ＋乃至ＢＵＳＢ１ ５十を介し
てシステム・バスからデータを受取りそしてこれを内部
バスに送り、データ・トランシーバＡは内部バスから情
報を得てこれを信号ＢＵＳＡＯＯ十乃至ＢＵＳＡＩ５十
を介してシステム・バスＡをおくように制御される。デ
ータがシステム・バスＢ上の主メモリー又はシステム・
バスＡ又はＢ上の１／０コントローラのいずれかへＣＰ
Ｕにより送られつ）ある時、両データ・トランシーバＡ
とＢは内部バスから情報を得てこれをシステム・バスＡ
およびＢへ送るように制御される。もしシステム・バス
Ａ又はＢのＩＯＣがＣＰＵ又は主メモリーに対し情報を
送りつ）あるならば、ＣＰＵファームウェアはデータ・
トランシーバＡとＢを制御して、それにより送出１０Ｃ
がおかれるシステム・バスと関連するデータ・トランシ
ーバがシステム・バスから情報を受取ってこれを内部バ
スにおき、他のデータ・レシーバが内部バスから情報を
得てこれをその関連するシステム・バス上におくように
する。このようにデータ・トランシーバＡ，２８８−１
およびデータ・トランシーバＢ，２８４−１を制御する
ことによって、システム・バス上の１６本のアドレス／
データ回線上に現われるデータは常に同じものである。
次にデータ・トランシーバＡ，２８８一１について見れ
ば、指向（ＤＩＲ）入力である信号Ｐ斑ＦＡＰ−はＮＯ
Ｒゲート５ １ ２の出力である。 ＮＯＲゲート５ １ ２の１入力は信号ＰＢＳＦＫＰ−
であって、これはマイクロ命令ワードのビット２４乃至
２７が２進数０１０１（第３７Ｆ図参照）のとき２進数
零であり、この２進数０１０１は反転された付勢入力側
の信号ＰＴＩＭＥＯ十を用いてデコーダ（図示せず）に
より復号される。ＮＯＲゲート５１２に対する他の入力
である信号ＰＥＮＢＳＡ−００は、ビット２４乃至２６
が２進数１００（第３７Ｃ図）と等しい時１／０指令１
デコーダ２４４−３からＮ位ＮＤゲート５２１を介して
得られる。次にデータ・トランシーバＢ，２８４一１に
ついて老えると、指向（ＤＩＲ）入力である信号Ｐ斑Ｆ
ＢＰ−はＮＯＲゲート５１０の出力である。ＮＯＲゲー
ト５１０の１入力は、ＮＡＮＤゲート５３１の出力であ
る信号ＰＭＲＣＹＣ−がロードされる割込み要求レジス
タ２５０−１（第４２図参照）の出力の１つである信号
ＰＢＳＦＭＤ−である。ＮＯＲゲート５１川こ対する他
の入力は信号ＰＥＮＢＳＢ−００であり、これはまたビ
ット２４乃至２６が２進数１１０と等しい時ＮＡＮＤゲ
ート５３４を介して１／０指令１デコーダ２４４一３か
ら得られる。内部バス２６０おけるデータはチャネル番
号レジス夕２９６にロードすることができ、又これから
スクラツチパツド・メモリー（ＳＰＭ）アドレス・マル
チプレクサ２９４にロードし、その出力はスクラツチパ
ツド・メモリー２３６をアドレス指定するために使用さ
れる。 代わりとして、内部バス２６０におけるデータはバイト
・スワッピング・マルチプレクサ２６２に。−ドでき、
その出力はスクラツチパツド・メモリー２３６に書込む
ことができる。更に、内部バス２６０１こおけるデータ
はデータ選択マルチプレクサ２６９にロードでき、その
出力はＦレジスタ２７４、１レジスタ２７０、ＭＩレジ
スタ２７２、およびマイクロプロセサ２３２にロードで
きる。Ｋｂロ スクラツチパツド・メモリー・ロジック
チャネル番号レジスタ２９６は、クロツク信号ＰＣＬＫ
ＣＨ−が２進数零から２進数１の状態に遷移する時内部
バス２６０のデータ回線ＰＢＵＳ０３＋乃至ＰＢＵＳＯ
９十をそのデータ入力にクロツクすることにより、１０
ビットのチャネル番号の最下位の７ビットでロードされ
る。このチャネル番号レジスタはＤＭＣ Ｉ／○コント
ローラと関連して使用されてスクラツチパツド・メモリ
ー２３６のＰＣＴ表をアドレス指定するため、チャネル
番号の最下位の７ビットだけがチャネル番号レジスタに
おいて保管されるだけでよい（第２４図参照）。ＰＭＣ
チャネル番号の最上位の３ビットは常に零である。シス
テム１バスＡおよびＢからの信号 ＰＢＹＴＥＸ十の状態も又チャネル番号レジスタ２９６
に入力され、信号ＰＤＭＣＩＯ＋として出力される。 チャネル番号レジスタ２９６のクロック信号ＰＣＬＫＣ
Ｈ−はＮＡＮＤゲート５０４から得られる。ＮＡＮＤゲ
ート５０４の１入力である信号ＰＩＯＣＴＬ＋は、フア
ームウエア・ワード・ビット３２乃至３４の状態（第３
５Ｃ図）を復号する副指令デコーダ２４４−２の出力を
反転するィンバータ５２８により出力される。ＮＡＮＤ
ゲート５０４に対する他の２入力は局部レジスタ２４２
（第４２図）によって出力される信号ＲＤＤＴ２７十お
よびＲＤＤＴ２８十であり、その相方が２進数１にセッ
トされる時（第３７Ｄ図参照）、ＮＡＮＤゲート５０４
を完全に付勢してその出力である信号ＰＳＡＦ斑−を２
進数零にする。信号ＰＳＡＲ茂‐が２進数零の時、ィン
バータ５０６の出力である信号ＰＳＡＦＢＳ＋は２進数
１となりＡＮＤゲート５０８を部分的に付勢する。信号
ＰＴＩＭＥ３十が１次時間３の始めに２進数零から２進
数１に遷移する時ＡＮＤゲート５０８は完全に付勢され
、これによりクロック信号ＰＣＬＫＣＨ−を２進数零か
ら２進数１の状態に遷移してチャネル番号レジスタ２９
６をクロツクする。チャネル番号レジスタの出力である
信号ＰＳＡＲＯＩ＋乃至ＰＳＡＲ０６十はＳＰＭアドレ
ス・マルチプレクサ２９４の１１入力側に入力される。 チャネル番号レジスタ２９６の他の２つの出力である、
信号ＰＤＭＣＩＯ＋およびＰＳ山ＯＢ十は分岐オン・テ
スト回路網２５４に対して入力され（第９図）、その出
力である信号ＲＡＳＢＴ９十はアドレス・ゼネレータ１
マルチプレクサ２４８−１（第４２図）に入力される。
信号ＲＡＳＢＴ９十はＣＰＵファームウェアにより使用
されて、信号ＰＤＭＣＩＯ十から得る時ＩＯＣタイプが
ＤＭＡ ＩＯＣかＤＭＣ ＩＯＣかをテストし、信号Ｒ
ＡＳＢＴ９が信号ＰＳＡＩＯＢ十から得る時入力チャネ
ルと出力チャネルのどちらが使用されるかかをテストす
る。チャネル番号レジス夕２９６のロック動作に加えて
、信号ＰＣＬＫＣＨ−は又アドレス／範囲フロップ５０
２をクロツクする。 クロツク信号ＰＣＬＫＣＨ一はアドレス／範囲フロツプ
５０２のデータ（Ｄ）入力における信号ＲＤＤＴＩ９十
をクロツクする。 ＣＰＵファームウェア・ワードのビット１９の状態およ
びアドレス／範囲フロツプ５０２のクロック動作の制御
により、ＣＰＵファームウェアはフロツプ５０２のセッ
ト又はリセツト動作を制御することができる。アドレス
／範囲フロップ５０２のセットおよびリセット動作は又
、更にファームウェア・ワード・ビット２４乃至２６の
復号から出力されるそのセット（Ｓ）およびリセット（
Ｒ）入力側の信号ＰＳＡＲ７Ｓ−およびＰＳＡＲ７Ｒ一
によって制御される。アドレス／範囲フロップ５０２の
出力である信号門ＡＲ０７十はＳＰＭアドレス・マルチ
プレクサ２９４の１１入力側へ入力され、スクラッチパ
ッド・メモリー２３６のアドレス指定に際して最下位ビ
ットして使用される。 ２進数１はＳＰＭのマルチブレクサ２９４の１１入力の
最上位ビットにセットされ、ＳＰＭのアドレス・マルチ
プレクサ２９４の選択（ＳＥＬ）入力側で２進数１とな
る信号ＲＤＤＴ２２十によってこの１１入力が選択され
る時、スクラッチパッド・メモリー２３６内におかれた
プログラム・チャネル表がアクセスされる。ＳＰＭ内の
ＰＣＴをアドレス指定する時、ＳＰＭアドレスの最下位
ビットは、チャネル番号レジスタ２９６からの６ビット
によりＰＣＴエントリ・アドレスのアドレス・ワード又
は範囲ワードが参照されるかどうかを決定する。即ち、
もしアドレス／範囲フロツプ５０２がセットされてその
出力（信号ＰＳＡＲ０７十）を２進数１にするならば、
ＰＣＴチャネル対の範囲ワードがアドレス指定され、又
もしフロツプ５０２がリセットされるとＰＣＴチャネル
対ェントリのアドレス・ワードがアドレスに指定される
（第１０図参照）。ＳＰＭアドレス・マルチブレクサ２
９４の１０入力は２進数零に等しくセットされた最上位
の４ビットを有し、他の４ビットは信号ＲＤＤＴＯＩ＋
およびＲＤＤＴ０５＋乃至ＲＯＤＴ０７十である。 このため、１０入力が２進数零である信号ＲＤＤＴ２２
十（第３５Ｃ図および第３５Ｃ図参照）によって選択さ
れる時、マイクロ命令ＣＰＵファームウェア・ワードが
ＳＰＭ２３６をアドレス指定することが可能となる。出
力制御（Ｆ）入力側の信号ＫＥＮＳＰＡ−が２進数零で
ある時、ＳＰＭアドレス・マルチプレクサ２９４の出力
が付勢される。スクラツチ／ぐツド・メモリー２３６は
、ＳＰＭのアドレス・マルチプレクサ２９４からその８
ビットのアドレスである信号ＰＳＡＲＳＯ十乃至ＰＳＡ
ＲＳ７十を受取る。スクラッチパッド・メモリー２３６
は、本文中に参考のため引用された「インターシル（ｌ
ｎｔｅ岱ｉｌ）社半導体製品カタログ」なる文献に記載
されたインターシル社製のタイプ５５３９一２の１７個
の１ビット×２５蹄ＡＭチップからなる。これらＲＡＭ
チップは、ＳＰＭ２３６が第１０図に示す如く各１７ビ
ットの２５６ワードを提供するように構成される。ＳＰ
Ｍ２３６への書込みは、スクラッチパッド・メモリーの
書込み付勢（ＷＥ）入力側に２進数零をおくことにより
可能となる。もしファームウエア・ワードのビット０が
２進数１であれば、信号ＲＤＤＴＯＯ＋は２進数１とな
ってＮＡＮＤゲート５８７を部分的に付勢する。１次時
間４の始めにクロツク信号ＰＴＩＭＥ４十が２進数零か
ら２進数１の状態に遷移する時、ＮＡＮＤゲート５８７
が完全に付勢され、ＮＡＮＤゲート５８７の出力である
信号ＰＳＤＷＲＴ−を２進数零にさせる。 ＳＰＭ２３６に対するデータ入力の最上位１６ビットは
／ゞイト・スワッピング・マルチプレクサ２６２の出力
側からの信号ＰＳＤＩＯＯ−乃至唯Ｏｉｌ５一である。 ＳＰＭ２３６に対するデータ入力信号の最下位ビットは
ファームウェア・ワードのビット１ ９から得る信号Ｒ
ＤＤＴＩ ９十である。ＳＰＭ２３６の出力は信号ＰＳ
ＤＯＯＯ＋乃至ＰＳＤＯ１ ６十である。ＳＰＭデータ
・レジスタ５ １ ８は、Ｔｅｘａｓ ｌｎｓｔｍｍｅ
ｎ広社製のタイプＳＮ７４Ｓ３７３の２つの８ビットの
Ｄタイプ透過ラツチからなる。ＳＰＭデータ・レジスタ
５１８の入力は、ＯＲゲート５８５の信号ＰＴＩＭＥＯ
−およびＰＴＩＭ旧１一を介して１次時間０および１次
時間１の間その出力側に対して付勢される。ＯＲゲート
５８５の出力である信号ＰＳＤＲＣＫ＋はＳＰＭデータ
・レジスタ６１８のクロック（Ｃ）入力側に接続される
。ＳＰＭデータ・レジスタ５１８の出力は、常に、その
出力制御（Ｆ）入力側に生じる２進数零により付勢され
る。ＳＰＭデータ・レジスタ５１８の出力である信号Ｐ
ＳＤＲＯＯ＋乃至ＰＳＤＲ１５十はデータ・セレクタ・
マルチプレクサ２６９の１０入力側に接続される。クロ
ック信号ＰＣＬＥＡＲ−が２進数零から２進数１へ遷移
する時、クリア・フロップ５１４がセットされ、そして
そのリセット（Ｒ）入力側で２進数零になる信号ＰＣＬ
ＥＲＲ−によってリセットできる。 フロツプ５１４のＱ出力である信号ＰＣＰＣＬＦ十とお
よびＰＳＤ○１６十であってスクラッチパッド・メモリ
ー２３６から読出される１７ビット・ワードの最下位ビ
ットを保有するこの信号とは、クロツク信号ＰＴＩＭＥ
４十が１次時間４の始めに２進数零から２進数１の状態
に遷移する時レジスタ５１６にクロツクされる。クリア
・フロツプ５ １ ４の他の出力である信号ＰＣＰＣＬ
Ｆ−は、局部レジスタ２４２（第４２図）に含まれるマ
イクロ命令ファームウェア・ワードのビット１６乃至２
３のクリアのために使用される。レジスタ５１６からの
信号ＰＣＰＣＬＲ＋およびィンバータ５８３からの信号
ＰＣＰＣＬＲ一は種々のレジスタおよびフロツプのクリ
アのためＣＰＵ全体にわたって使用される。 例えば、信号ＰＣＰＣＬＲ＋はＮＯＲゲート５９５を介
してアドレス・レジスタ１，２４６−１のクリアに使用
され、信号ＰＣＰＣＬＲ−はアドレス・レジスタ２，２
４６−２のクリアのために使用される（第４２図参照）
。 又信号ＰＣＰＣＬＲ十はブートＦＲＯＭ２４０からのデ
ータの論出しを禁止するために使用される（第４２図参
照）。レジスタ５１６に示される他の出力であってスク
ラツチパツド・メモリー２３６から読出されるワードの
最下位ビットの状態を反映する信号ＰＴＢＳ１３十は分
岐オン・テスト回路網２５４（第９図）へ行き、アドレ
ス・ゼネレータマルチプレクサ２４８一１（第４２図）
へ入力されるビットＲＡＳＢＴ９十の決定に使用される
。、Ｋｂハ バイト・スワッピング・ロジック次に第４
３図のバイト・スワッピング・マルチプレクサ２６２に
関して、ＣＰＵファームウェアがスクラツチパツド・メ
モリー２３６への書込みの前に内部バス上のデータの左
右のバイトのスワッピングを制御することができる方法
について説明する。 副指令１デコーダ２４４一１はマイクロ命令ファームウ
ェア・ワードのビット２５乃至２７の復号に使用され、
これが２進数００１にセットされる時（第３７Ｆ図参照
）、その出力の１つである信号ＰＳＤＥＸＥＮ−を２進
数零にセットさせる。副指令１デコーダ２４４一１の出
力は２進数１である信号ＲＤＤＴ２４一および２進数零
である信号ＲＤＤＴ３２十によって部分的に付勢され、
１次時間１の始めに２進数１から２進数零の状態に遷移
しそして１次時間４の終り迄２進数零の状態に止まる信
号ＰＴＩＭＥＯ＋により完全に付勢される。信号ＰＳＤ
ＥＸＥＮ−が２進数零である時、バイト・スワッピング
・マルチプレクサ２６２の１０入力がその出力側に付勢
され、内部バスに現われる左右のバイトの交換を生じさ
せる。もし信号鴎ＤＥＸＥＮ−が２進数１であれば、バ
イト・スワッピング・マルチプレクサ２６２のｌｉ入力
が選択され、内部バス上のデータがバイトのスワッピン
グを生じることなくマルチプレクサ２６２の出力側に転
送される。このように、内部バス２６０からのデータの
バイトのスワッピングはデータがスクラッチパッド・メ
モリー２３６に書込まれる前に制御される。Ｋｂニ マ
ィクロプロセサおよびデータ選択ロジツク前述の如く、
内部バス２６川こ対する第３の入力はマイクロプロセサ
２３２により出力されるデータからのものである。 マイクロプロセサ２３２は、データ・セレクタ・マルチ
プレクサ２６９の出力側から１６ビットの入力データで
ある信号ＰＡＵＤ１５＋乃至ＰＡＵＤＯＯ＋を受取る。
マイクロプロセサ・レジスタ・フアイルはビットＰＳＴ
Ａ０３＋乃至ＰＳＰＡＯＩ＋およびビットＲＤＤＴ０４
十によってアドレス指定される。ファイル・レジスタ・
アドレス・ビットＰＳＰＡ０３十乃至ＰＳＰＡＯＩ＋は
第８図に示されるファイル・アドレス・マルチプレクサ
２７６から得られる。ファイル・アドレス・マルチプレ
クサの選択はファームウェア・ワードのビット２および
３によって制御される（第３５Ａ図参照）。マイクロプ
ロセサ２３２によって実行される命令は、ファームウェ
ア・ワード・ビット１０乃至１８（第３５Ｂ図）から得
られる９命令（ＩＮＳＴＲ）入力である信号ＲＤＤＴＩ
Ｏ＋乃至ＲＤＤＴ１８十によって制御される。前述の如
く、マイクロプロセサ２３２のデータ出力である信号Ｐ
ＢＵＳ１ ５十ＣＰ乃至ＰＢＵＳＯＯ＋ＣＰは、データ
・トランシーバＡ，２８８一１およびデータ・トランシ
ーバＢ，２４８一１の出力と点５０９でワイヤＯＲされ
ている。データ・セレクタ・マルチプレクサ２６９の１
１入力は、標識（１）レジスタ・フロツブ２７０の８ビ
ットである信号ＰＩ０８十乃至ＰＩ１５十と、マスク（
ＭＩ）レジスタ２７２の出力である信号ＰＲＭＲＯＯ十
乃至ＰＲＭＲ０７十から得られる。 データ・セレクタ・マルチプレクサ２６９の１２入力は
、信号ＲＤＤＴ０８十，ＲＤＤＴＯ９十およびＲＤＤＴ
２４＋乃至ＲＤＤＴ３１十である。データ・セレクタ・
マルチプレクサ２６９の出力は、その２つのセレクタ（
ＳＥＬ）入力側の信号ＲＤＤＴ２０十およびＲＤＤＴ２
１十によって４つの入力から選択される。データ・セレ
クタ・マルチプレクサ２６９のストローブ（ＣＥ）入力
における２進数零は出力を付勢する。ファームウェア・
ワード・ビット２０および２１を制御することにより、
データ・セレクタ・マルチプレクサ２６９の出力は、ス
クラツチパツド・メモリー・データ・レジスタ５１８と
、１レジスタ２７０およびＭＩレジスタ２７２と、マイ
クロ命令ワード・ビット８，９および２４乃至３１から
の定数と、および内部バス２６０とから選択することが
できる（第３６Ｃ図参照）。Ｋｂホ １、ＭＩおよびＦ
レジスタ・ロジック標識（１）レジスタ２７０は８つの
Ｄタイプ・フロップからなり、その各々は２進数零から
２進数１の状態に変える信号ＰＩＲＦＢＳ一によりクロ
ックされる。信号ＰＩＲＦＢＳ−はマイクロ命令ファー
ムウェア・ビッド２４乃至２７を復号することにより生
成され、これらが２進数１１０と等しい時、信号ＰＩＲ
ＦＢＳ−を２進数零にセットする（第３７Ｆ図参照）。
マスク（ＭＩ）レジスタ２７２は２進数零から２進数１
の状態に変える信号ＰＲＭＲＣＫ−によりクロツクされ
る。信号ＰＲＭＲＣＫ一はマイクロ命令ファームウェア
・ワードのビット２８乃至３１を復号することにより生
成され、これらが２進数１１００と等しいとき、信号Ｐ
ＲＭＲＣＫ−を２進数零にセットする（第３７Ｇ図参照
）。ＭＩレジスタ２７２は２進数零にセットされる信号
ＰＣＰＣＬＲ一によりクリアされる。ク。ツク信号ＰＩ
ＲＦＢＳ−およびＰＲＭＲＣＫ一は反転付勢入力の信号
ＰＴＩＭＥ４一により付勢されるデコーダによって生成
され、従ってこれ等のク。ツク信号の相方が１次時間４
の終りに２進数零から２進数１の状態に変ることに注意
。機能（Ｆ）レジスタは、Ｆレジスタ・カウンタＦＲＯ
，２７４−０、Ｆレジスタ・力ウンタＦＲ３，２７４一
２、およびＦレジスタ・カウンタＦＲ３、２７４一３か
らなる。 ＦＲＯ，２７４−０およびＦＲ３，２７４一３はそれぞ
れＴｅｘａｓｌｎｓｔｍｍｅｎ＄社製のタィプＳＮ７４
ＳＩ６叫同期４ビット可逆カウンタからなる。ＦＲ２，
２７４一２は２つのタイプＳＮ７４ＳＩ６９Ａカウンタ
からなる。ＦＲＯ，ＦＲ２，ＦＲ３のクロツクはそのク
ロツク‘Ｃ）入力側の信号ＰＲＦＯＬＫ＋により制御さ
れる。もしマイクロ命令ファームウエア・ワード・ビッ
ト３２乃至３４が２進数１００と等しければ、信号ＰＦ
ＲＣＬＫ＋は１次時間３の終りに２進数零から２進数１
へ変る。（第３５Ｃ図参照）。Ｆレジスタ・力ウン夕Ｆ
ＲＯ，２７４−０のロードはそのロード（Ｌ）入力側に
おける信号ＰＦＲＬＤＯ−によって制御される。宿部Ｐ
ＦＲＬＤＯ−は信号ＲＤＤＴ２６十およびＲＤＤＴ２７
十を一緒のＮＡＮＤすることによって生成される。Ｆレ
ジスタ・カウン夕ＦＲ２，２７４一２のロードはそのロ
ード（Ｌ）入力側における信号ＰＦＲＬＤＭ−によって
制御される。信号ＰＦＲＬＤＭ一は信号ＲＤＤＴ２８十
およびＲＤＤＴ２９十を一緒にＮＡＮＤすることにより
生成される。入力信号ＰＡＵＯ１５十乃至ＰＡＵＤ１２
十によるＦレジスタ・力ウンタＦＲ３のロードはそのロ
ード（Ｌ）入力側で信号ＰＦＲＬＤ３一によって制御さ
れる。信号ＰＦＲＬＤ３一は信号ＲＤＤＴ３０十および
ＲＤＤＴ３１十を一緒にＮＡＮＤすることによって生成
される。Ｆレジス夕・力ウンタＦＲＯ，２７４一０はそ
のカウント付勢（ＰおよびＴ）入力側の信号ＲＤＤＴ２
６十によってカウントするように付勢される。 ＦレジスタＦＲ２，２７４−２はそのカウント付勢（Ｐ
およびＴ）入力側の信号ＲＤＤＴ２８十によりカウント
するよう付勢される。Ｆレジスタ・力ウンタＦＲ３，２
７４一３はそのカウント付勢（ＰおよびＴ）入力側の信
号ＲＤＤＴ３０十によりカウントするよう付勢される。
Ｆレジスタ・カウンタＦＲＯ，２７４−０のカウントの
方向はその可逆（Ｕ／Ｄ）入力側の信号ＲＤＤＴ２７十
により制御される。Ｆレジスタ・カウンタＦＲ２，２７
４一２のカウント方向はその可逆（Ｕ／Ｄ）入力側の信
号ＲＤＤＴ２９十によって制御される。Ｆレジスタ．力
ウンタＦＲ３，２７４一３の力ウンタト方向はその可逆
（Ｕ／Ｄ）入力側の信号ＲＤＤＴ３１十によって制御さ
れる。Ｆレジスタの出力のあるものは、ブートＰＲＯＭ
２４０（第４２図）、ファイル・アドレス・マルチプレ
クサ２７６（第８図）、および分岐オン・テスト回路網
２５４の入力である。Ｆレジスタの出力も又ＣＰＵロジ
ック内の他の場所においても使用される。Ｋｂへ バス
指令ロジックＣＰＵからシステム・バスＡおよびＢにお
ける１／０コントローラおよび主メモリーへ行く種々の
指令信号は第４３図に示される。 指令トランシーバＡ，２８６一１および指令トランシー
バＢ，２８２一１から来る信号および信号ＰＩＯＣＴＡ
−およびＰＩＯＣＴＢ−は全てＣＰＵにおいて生成され
、システム・バス上を１／０コントローラ又は主メモリ
ーへ伝送される。ＰＢＹＴＥＸ＋，ＰＢＵＳＹ−２Ａお
よびＰＢＵＳＹ−２Ｂ等の他の指令信号はＣＰＵにおい
て生じて１／０コントローラ又は主メモリーへ送出され
るか、あるいは１／０コントローラ内で生じてシステム
・バスを介してＣＰＵへ送出され得る。Ｋｂへｉ ｌ／
○指令ロジック 次に第４３図において、指令トランシーバＡ，２８６一
１、および指令トランシーバＢ，２８２−１はＴｅ滋ｓ
ｌｎｓｔｍｍｅｎｔｓ社製のタイプＳＮ７４ＬＳ２４
５であり、データ・トランシーバＡ，２８８一１および
データ・トランシーバＢ，２８４−１に関して前に述べ
た如きものである。 指令トランシーバＡおよび指令トランシーバＢの指向（
０１Ｒ）および出力付勢（Ｆ）入力側に２進数零を有す
ることにより、両トランシーバはその出力を常に付勢さ
せ、情報転送の方向はＣＰＵ（Ｄ）入力からシステム・
バスＡおよびＢ（Ｑ）出力へ向う。入力信号ＲＯＤＴ２
９＋乃至ＲＤＤＴ３１十は、ファームウェア・ワード・
ビット２９乃至３１から得られ、１／０指令（第３７Ｅ
図）をシステム・バスＡおよびＢ上の１／０コントロー
ラに送るため使用され、指令トランシーバＡ，２８６一
１およびＢ，２８２一１に共通である。信号ＢＣＹＣＯ
Ｔ−およびＰＴＩＭ旧３一は、第１４図に示したクロッ
ク・ロジックから得たタイミング信号であり、指令トラ
ンシーバＡ，２８６−１および指令トランシーバＢ，２
８２−１によりシステム・バスＡおよびＢの相方に伝送
される。初期化信号ＰＣＬＥＡＲ一は同様にシステム・
バスＡおよびシステム・バスＢの両方に送られる。付勢
ＩＯＣデータ・ドライバ信号ＰＥＮＢＳＡ−０ ０およ
びＰＥＮＢＳＢ−００はＮＡＮＤゲート５２ １および
５ ３４の出力であり、それぞれ指令トランシーバＡ，
２８６一１および指令トランシーバＢ，２８２一１によ
ってシステム・バスＡおよびシステム・バスＢに伝送さ
れる。副指令デコーダ２４４一２は１次時間１の始めに
付勢され、付勢（ＥＮ）入力側の信号ＰＴＩＭＥＯ＋に
よって１次時間４まで付勢状態を維持する。 副指令デコーダ２４４一２は信号ＲＤＤＴ３２＋乃至Ｒ
ＤＤＴ３４十を復号し、前述の如く、信号ＰＭＲＦＳＨ
一，ＰＭＲＣＯＮ−を生成し、又信号ＰＩＯＣＴＬを生
成する（第３５Ｃ図参照）。信号ＰＩＯＣＴＬはィンバ
ータ５２８によって反転されて信号ＰＩＯＣＴＬ＋を生
じる。信号ＰＩＯＣＴＬ十はＮＡＮＤゲート５３６およ
びＮＡＮＤゲート５３８を部分的に付勢する。ＮＡＮＤ
ゲート５３６が２進数零である信号ＲＤＤＴ２７一によ
り完全に付勢される時、その出力である信号ＰＩＯＣＴ
Ａ−は２進数零であって、システム・バスＡ上のＩＯＣ
に対して回線ＲＤＤＴ２８十ＢＡ乃至ＲＤＤＴ３１十Ｂ
Ａ上の符号化された１／０指令が有効であることを表示
する。同様に、ＮＡＮＤゲート５３８は２進数零である
信号ＲＤＤＴ２８一により完全に付勢される。このため
、ＮＡＮＤゲート５３８の出力である信号ＰＩＯＣＴＢ
−を２進数零にさせ、システム・バスＢ上のＩＯＣに対
して回線ＲＯＤＴ２９十ＢＢ乃至ＲＤＤＴ３１十ＢＢ上
に符号化された１／０指令が有効であることを表示する
。（第３７Ｄ図参照）。副指令デコーダ２４４−２の出
力信号ＰＩＯＣＴＬ一は又１／０指令１デコーダ２４４
−３を付勢するため使用され、このデコーダは信号ＲＤ
ＤＴ２４＋乃至ＲＤＤＴ２６十を復号する（第３７Ｃ図
参照）。１／０指令１デコーダ２４４一３の出力信号Ｐ
ＢＳＩＯＡ−およびＰＢＳＩＯＢ一はそれぞれＮＡＮＤ
ゲート５２１および５３４に接続され、マイクロ命令フ
ァームウェア・ワードのビット２４乃至２６の復号が各
出力信号を２進数零にセットする時各ＮＡＮＤゲートを
部分的に付勢する。 ＮＡＮＤゲート５２１および５３４は２進数零である信
号Ｐ既ＦＭＤ＋によって完全に付勢される。信号Ｐ斑Ｆ
ＭＤ十は、割込み要求レジスタ２５０‐１から生じる信
号Ｐ斑ＦＭＤ−を反転するィンバ‐夕５２０の出力であ
る（第４２図参照）。Ｋｂへｉｉ 進行中および使用中
のロジック１／０指令１デコーダ２４４一３からの出力
信号ＰＲＯＣＥＤ−はィンバータ５４４により反転され
て信号ＰＲＯＣＥＤ＋を生じ、この信号は更にィンバー
タ５４６により反転されて信号ＰＲＯＣＥＤ−２Ａを生
じ、ィンバータ５４７により反転されて信号ＰＲＯＣＥ
Ｄ−２Ｂを生じる。 信号ＰＲＯＣＥＤ一２Ａはシステム・バスＡに行き、信
号ＰＲＯＣＥＤ−２Ｂはシステム・バスＢに行き、各バ
ス上の１／０コントローラに対してＣＰＵが各システム
・バス上のＩＯＣから最新の割込み要求を受入れたこと
を表示する。あるいは又、ＣＰＵは回線ＰＲＯＣＥＤ−
２Ａ上のシステム・バスＡのＩＯＣから、又回線ＰＲＯ
ＣＥＤ−２Ｂ上のシステム・バスＢのＩＯＣから進行中
信号を受取る。これ等の両回線はＮＯＲゲート５５０に
対する入力であって信号ＰＲＯＣＥＤ−２０を生じ、こ
れが更に分岐オン・テスト回線網２５４（第９図）へ行
き、この回線網はアドレス・ゼネレータ１マルチブレク
サ２４８−１（第４２図）によって使用される信号ＲＡ
ＳＢＴ９十を生じ、それによるシステム・バスＡ又はＢ
上のアドレス指定されたＩＯＣがシステム・バス回線Ｒ
ＤＤＴ２９＋乃至ＲＤＤＴ３１十上の１／０指令を受取
ったかどうかをＣＰＵファームウエアにテストさせる。
１／０指令１デコーダ２４４一３の出力側の信号ＰＢＢ
ＵＳＹ一は前に述べたばかりの進行中ロジックのそれと
頬以のロジックに行き、システム・バスＡおよびＢにお
ける１／０コントローラに関して使用中信号を送受する
。 詳細には、信号ＰＢＢＵＳＹ一はインバータ５５２によ
って反転されて信号ＰＢＢＵＳＹ＋を生じ、この信号は
更にィンバータ５５４によって反転されてシステム・バ
スＡに関して入出する信号ＰＢＵＳＹ−２Ａを生じ、ま
たインバータ５６６によって反転されてシステム・バス
Ｂ‘こ関して入出する信号ＰＢＵＳＹ−２Ｂを生じる。
信号ＰＢＵＳＹ−２ＡおよびＰＢＵＳＹ−２ＢはＮＯＲ
ゲート５５８に入力されて、このゲートは分岐オン・テ
スト回路網２５４（第９図）へ行く信号ＰＢＢＵＳＹ−
２０を生じ、この回線網２５４の出力である信号ＲＡＳ
ＢＴ９十アドレス・ゼネレータ１マルチプレクサ２４８
ーー（第４２図）に行く。Ｋｂへｉｉｉ 議出し／書込
みバイト・ロジック書込みバイト０、信号ＰＷＲＴＢＯ
＋および書込みバイト１信号ＰＷＲＴＢＩ＋は、それぞ
れインバータ５２４および５２６を経てＲＤＤＴ０８十
およびＲＤＤＴＯＩ＋を反転することによってＣＰＵか
ら生じることができ、あるいはこれ等の信号はシステム
・バスＡ又はＢ上におかれたＩＯＣから受取ることがで
きる。 従って、これら書込みバイト信号は、ファームウェア・
ワードのビット８および９（第３５Ｂ図）によって制御
されるか、システム・バスの一方のＩＯＣから受取るこ
とができる。信号ＰＷＲＴＢＯ＋およびＰＷＲＴＢＩ＋
は共に、出力信号ＰＭＲＥＡＤ＋を生じるＡＮＤゲート
５３０を部分的に付勢するため使用される。信号ＰＭＲ
ＥＡＤ十は、２進数１の時ＮＡＮＤゲート５３１を部分
的に付勢し、このゲートはＡＮＤゲート５６４により出
力される信号ＰＭＭＣＹＣ＋が２進数１である時完全に
付勢される。 ＮＡＮＤゲート５３１の出力である信号ＰＭＲＣＹＣ一
は割込み要求レジスタ２５０−１（第４２図）の入力に
１つに行く。Ｋｂへｉｖ メモリーＧＯロジック 読出しサイクル、書込みサイクル又はリフレッシュ・サ
イクルを実施するよう〆モリーに通知する主メモリーＧ
Ｏ信号は、主としてファームウェア・ワードのビット２
３の制御によって生成される（第３５Ｃ図）。 条件付き議出し信号ＰＭＲＣＯＮ一は副指令デコーダ２
４４一２の出力の１つであり、ィンバー夕５６０によっ
て反転されて、ＮＡＮＤゲート５ ６ ２を部分的に付
勢する信号ＰＭＲＣＯＮ十を生じる。制御フロップ４の
フロップ２５８−４は、そのセット（Ｓ）入力側で２進
数零である信号ＰＴＣＦ４Ｓ一によりセットされ、その
リセット（Ｒ）入力側で２進数零である信号ＰＴＣＦ４
Ｒ−によってリセットできる。制御フロッブ４のフロッ
プ２５８一４は又、２進数零から２進数１の状態に変る
信号ＰＣＴＦ４Ｃークロックによりそのデータ（Ｄ）入
力側で回線ＰＢＵＳＯＯ＋上で生じる１６ビットの内部
バス２６０の最上位ビットをゲートすることによってセ
ットできる。信号ＰＴＣＦ４Ｓ−，ＰＴＣＦ４Ｃ−およ
びＰＴＣＦ４Ｒ一はファームウェア・ワードのビット２
８乃至３１を復号することによって生成される（第２７
Ｇ図）。セットされると、制御フロツプ４のフロツプ２
５８一４の信号ＰＴＣＦ０４−２進数１となり、ＮＡＮ
Ｄゲート５６２を完全に付勢して、その出力側の信号Ｐ
ＲＭＣＯＮ−２０を２進数零の状態にセットする。条件
付き論出しを行うことにより信号ＰＭＲＣＯＮ−は２進
数零となり、制御フロップ４のフロツプ２５８−４をセ
ットすることにより信号ＰＴＣＦ０ ４十は２進数１に
なって信号ＰＭＲＣＯＮ−２川ま２進数零となり、ＡＮ
Ｄゲート５６４を消勢する。ＡＮＤゲート５６４の消勢
により、さもなければマイクロ命令のビット２３が２進
数１であれば生じるメモリーＧＯ信号の生成を禁止する
。メモリーＧＯ信号の生成を禁止するこの能力は、同じ
主メモリーのロケーションへの記憶に先立ってメモリー
読出しを行うことが望ましくないような状態（記憶タイ
プのソフトウェア命令の処理における如き）において、
ＣＰＵファームウェアによって使用される。 このような状態においては、主メモリーの議出し（メモ
リー・パリティ・エラーの検出を行う）は禁止され、メ
モリー書込み操作のみが許可され（パリティ・エラーの
検査は行わない）、それによりメモリー・パリティ・エ
ラー・トラツプの可能性を除去するものである。もし信
号ＲＤＤＴ２３十が２進数１であり、信号ＰＭＲＣＯＮ
−２０が２進数１であれば、ＡＮＤゲート５６４は完全
に付勢され、出力信号ＰＭＭＣＹＣ＋がメモリーＧＯフ
ロツプ５６６のデータ（Ｄ）入力側で２進数１となる。 メモリーＧＯフロップ５６６のデータ入力における２進
数１は、１次時間３の始めに２進数零から２進数１に遷
移する信号ＰＴＩＭ頂３十によりクロツクされ、これに
よりフロツプをセットし出力信号ＰＭＥＭＧＯ＋ＣＰを
２進数１にする。メモリーＧＯフロツプ５６６は、信号
ＰＴＩＭＥＯ−が２進数１から２進数零の状態に変える
時１次時間０の始めにリセットされる。信号ＫＭＥＭＧ
Ｏ−はィンバータ５６８によって反転されて信号ＰＭＥ
ＭＧＯ十ＭＰを生じる。もしＮＯＲゲート５７０の入力
側の信号ＰＭＥＭＧＯ＋ＣＰとＰＭＥＭＧＯ＋ＭＰのい
ずれかが２進数１であれば、出力信号ＰＭ旧ＭＯＯ−は
２進数零となり、システム・バスＢ上のメモリーに通知
して主メモリーの講出しサイクル、書込みサイクル又は
リフレツシュ・サイクルを開始させる。Ｌ 主メモリー
の説明 主メモリーは高速のランダム・アクセス・メモリー（Ｒ
ＡＭ）であり、アドレス・シーケンス、データ・パター
ン、又は記憶反復速度の制限なしに全ての議生し／書込
み機能を行なうことが可能である。 その基本的アーキテクチュアは、それぞれ１紬乃至６４
Ｋの１６ビット・ワードの最小乃至最大の読出し／書込
み記憶域（ＲＡＭ）を提供するよう横成された独自のメ
モリー構成からなっている。又、ワード当り２つのパリ
ティ・ビットが含まれる。主メモリーの性能特性は、そ
れぞれ１０００ナノ秒のメモリ一読出しサイクル、書込
みサイクル又はリフレッシュ・サイクル（即ち、２つの
連続する５００ナノ秒のＣＰＵサイクル）と、５００ナ
ノ秒のメモリー読出しアクセス時間と、１５マイクロ秒
のメモリー・リフレッシュ速度を含む。Ｌａ システム
・／ゞス・インターフエース主メモリーとＣＰＵとの間
、又は１／０コントＺローラを有する主記憶装置間の情
報（即ち、アドレス、データ、又はＣＰＵ指令）の全て
の転送はシステム・バスＢによる。 主メモリー制御はＣＰＵ‘こより排他的に送られるメモ
リー指令により与えられる。主メモリーとシステム・バ
スとの間のインターフェース信号は：ＢＵＳＸＯＯ＋乃
至ＢＵＳＸ １ ５ 十，ＰＴＩＭＥ ３ −，ＰＣＬ
ＥＡＲ−，ＰＷＲＴＢＯ ＋，ＰＷＲＴＢ Ｉ 十，Ｍ
ＥＭＰＥＲ一，ＰＭＥＭＧＯ−，ＰＭＦＲＳＨ−および
ＰＢＳＦＭＤ一であり、第６図および第７図に示される
。Ｌａイ デー夕・ワード 主メモリー・データ・ワードは、第５図に示す如く１６
データ・ビット（２バイト）からなり、２パリティ・ビ
ット（バイト当り１パリティ・ビット）を有する。 この２つのパリティ・ビットは主メモリー装置に対し独
自のものであるため、これ等はシステム・バス上をＣＰ
Ｕ又はＩＯＣには送られない。Ｌａロ アドレス・ワー
ド メモリー・アドレス・ワード（第５図参照）は、主メモ
リー構成内の主メモリー・モジュールのメモリー・ロケ
ーションをソフトウエアがアクセスすることを可能にす
る。 Ｌｂ 主メモリーの構造の概要 主メモリー構成は、１つ以上の主メモリー・ボードを使
用することによって謙出し／書込みメモリー（ＲＡＭ）
として構成される。 主メモリー・ボードは１弧、３が又は６４Ｋの読出／書
込みメモリーを与える。主メモリー構成に対する最小乃
至最大記憶容量はそれぞれ１腿乃至６４Ｋの１６ビット
・ワード（１舷Ｗ乃至６４ＫＷ）である。１つ以上の主
メモリー・ボード上のアドレス・スイッチにおいてセッ
トされた主メモリー・アドレス・フィールドは、｛１）
主メモリー構成におけるロケーション０からその終り迄
連続し、【２ー常に４ＫＷアドレスの境界で始まり、｛
３１下位メモＩＪ−０〜Ｘにおいて最大サイズの主メモ
リー・ボード（即ちモジュール）を常に保持して、別の
比較的４・ごな主メモリー・ボードの各々が先行する比
較的大きな主メモリー・ボード（即ちモジュール）の最
終アドレスに１を加えたもの（即ち、Ｘ＋１）で始まら
なければならない。 じ モジュールの物理的／構造的特性 主メモリー・ボードは１弧×１ビットＲＡＭチップを用
いて、アドレス指定を容易化し記憶の多機能性を得るた
め各主メモリー・ボード上に独立のＲＡＭデータおよび
パリティのアレーを形成する。 このアレーは４つの行（０乃至３）に構成される。各行
は、その各々のワード当り２パリティ・ビットを１舷の
１６ビット・ヮ一日こ与えるよう構成された１８のＲＡ
Ｍチップを使用する。各々の主メモリー・ボード‘ま、
各行を然るべ〈配置することにより１巡Ｗ、３狐Ｗ、又
は６４ＫＷの論出し／書込み記憶城を提供するように構
成することができる。アセンプルされた主メモリー・モ
ジュールにおける記憶容量は１細ＷＲＡＭチップに配置
された行の数によって決定することができる。（例、主
メモリー・ボード上の行０および１の群は３がＷの記憶
城と等しい）。仏イ モジュールのアドレス指定 アドレス・スイッチ組立体を用いて、主メモリー構成内
の固定されたアドレス範囲を主メモリー・ボードを割当
てる。 ０ このアドレス・スイッチ組立体は、主メモリー・モ
ジュール内の主メモリー・アドレスを形成するために専
ら使用される。 このアドレスはシステム・バスのアドレス回線からのセ
グメント識別フィールド（ビット０乃至３）の１つと比
較され５てそれによりアドレス指定される主メモＩＪ−
・モジュールを決定する。主メモリー・モジュールにお
けるアドレス・スイッチ組立体の各モジュール・サイズ
・スイッチはそのＯＦＦ位置におかれる時４ＫＷの主メ
モリー・アドレス・フィールド０を可能にし、このよう
に４ＫＷの増分において１狐Ｗ乃至６４ＫＷの主メモリ
ー・サイズ手動形成を可能にする。Ｗ メモリー保管ユ
ニット メモリー保管ユニット（第１図の素子２２２）は主メモ
リー・ボードと共に使用される。 メモリー保管ユニットは、システムに対するＡＣ電源が
突然遮断される時主メモリー・ボードのＲＡＭアレーに
ＤＣ電力を維持し、メモリー保管ユニットが活動状態を
維持する限り、ＡＣ電源が回復される迄連続的なりフレ
ッシュ・サイクルを可能にする。仏 主メモリーの機能
の概要 本項では、システム・バスからのデータの処理における
その活動を強調する主メモリーの機能の概要を述べる。 第４１図は王〆モリー・モジュールにおける主な素子を
示し、主メモリーとシステム・バスとの間のデータ・フ
ロー活動を示す。制御情報（即ち、リフレッシュ指令、
読出し／書込み指令、アドレス、等）は主メモリーによ
りシステム・バスから取出され、一時的に関連するメモ
リー・レジスタに記憶されてデータを処理し、あるいは
必要に応じて主メモリーをリフレッシュする。適合した
活動は、メモリー・サイクルがＣＰＵからのメモリー開
始要求によって開始される時（信号ＰＭＥＭＧＯ−が２
進数零となる）実施される。リフレッシュ指令が受取ら
れる時、各ＲＡＭチップにおける選択された行が以下の
項で説明される如くリフレッシュされ得る。読出し指令
又は書込み指令が受取られる時、最初にそのメモリー・
アドレスがテストされてこれが規定されれたアドレス境
界を越えないことを検査する（即ち、開始アドレスの後
、および開始アドレスにメモリー・サイズを加えたもの
）。もしこの境界を越すと、メモリー・サイクルが終了
させられる。もしこの境界を越えなければ、メモリー・
サイクルは、議出し指令又は書込み指令に対する指令レ
ジスタを検査することによりこの要求を処理し続ける。
議出し指令の受取りはメモリー読出しサイクルを開始し
て、主メモリー・ロケーションからシステム・バスに２
バイトのデータ・ワードを取出す。同様に、ワード又は
バイトのメモリー操作に対する書込み指令がメモリー書
込みサイクルを開始して、システム・バスからデータ・
ワードを取出し４てこのワードを記憶し、あるいはこの
ワードからのいずれかのバイトを規定された主メモリー
・ロケーションへ記憶する。ＣＰＵは、メモリー読出し
操作のためのデータをシステム・バスが受入れることを
可能にし、データがメモリー書込み操作のためシステム
・バス上にあることを保証するデータ書込み操作におい
ては、２バイトのデータ・ワードがシステム・バスから
取出されてメモリ−・データ・イン・レジスタに記憶さ
れる。次に、書込み機能のタイプ（ワード書込み又はバ
イト書込み）に従って、ワード又はバイト書込みメモリ
ー操作が行われてメモリーにこのワード又はバイトを記
憶し、そしてパリティ・ビットが生成０されて各バイト
に対して記憶される（即ち、ワード当り２パリティ・ビ
ット、又はバイト当り１パリティ・ビット）。バイト操
作においては、バイト０（左）又はバイト１（右）がメ
モリー・ロケーションに記憶される時、このメモリー・
ロケーションの隣りのロケーション（反対側）のバイト
は影響されない。議出しサイクルにおいては、２バイト
のデータ・ワードはその２パリティ・ビットと共に規定
されたメモリー・ロケーションから取出される。 ２パリティ・ビットは直接パリティを検査ロジックに送
られるが、１６ビットのデータ・ワードはデータ・アウ
ト・レジスタに直接送られ、ここでそのデータ・ワード
はＣＰＵによる獲得のためシステム・バスにおかれる。 このデータ・ワードも又データ・アウト・レジスタから
データ・イン・レジスタを介してパリティ検査ロジック
に再循環され、この検査ロジツタでは２パリティ・ビッ
トと共に可能性のあるパリティ・エラーについて検査さ
れる。パリティ・エラーが生じる時メモリー・エラー・
ラツチにラツチ・アップされ、欠陥主メモリー・ボード
‘こおけるエラー表示灯が点灯され、ＣＰＵが然るべく
通知される（回線ＭＥＭＰＥＲ−上のシステムリゞス上
）。主メモリーがリフレッシュ指令（ＣＰＵにより１５
マイクロ秒以下毎に送出される）を受取って受入れる時
、システム・バスに対するデータは禁止され、講出しサ
イクルが開始されて各々の主メモリー・ボード上のＲＡ
Ｍアレーの選択されたロケーションのデータを復元する
。 その完了後、リフレツシュ・アドレス・カウンタは次の
りフレッシュ指令に備えて１だけ増加される。仏イ主メ
モリーのタイミング 主メモリーの動作は、１０００ナノ秒のメモリー・サイ
クルを合致する連続した５００ナノ秒の２つのＣＰＵサ
イクルを使用する。 第１のＣＰＵサイクルはメモリー・サイクル（メモリー
ＧＯ）を要求してメモリー・アドレスおよび各指令を与
える。第２のＣＰＵサイクルは、規定されたメモリー・
アドレスに対するシステム・バス・データを与え、ある
いはこのアドレスからシステム・バス・データを受取る
。その最初のＣＰＵサイクルにおいて、主メモリーはリ
フレッシュ指令又は論出し／書込み指令と、低レベルの
メモリーＧ○（２進数零、ＰＭＥＭＧＯ−）信号を受取
る。 リフレッシュ指令又は議出し／書込み指令は適合した操
作に対して主メモリー・ボードを条件付ける。しかし、
低レベルのリフレツシュ指令信号ＰＭ『ＲＳＨ一は、メ
モリー・サイクル要求の約２００ナノ秒前にシステム・
バスにおかれ、それによって次のりフレッシュ指令を主
メモリーに警告する。メモリーＧＯ信号ＰＭＥＭＧＯ−
は主メモリー構成内の各主メモリー・モジュールに配分
され、各主メモリー・ボード内のクロツク・ゼネレータ
を始動させる。もしリフレッシュ指令が受取られると、
１完全メモリー・サイクルの間記憶論出しサイクルが開
始されてアレー内の各ＲＡＭチップ１行をリフレッシュ
する。もし議出し／書込み指令が受取られると、システ
ム・バスからのメモリー・アドレスの最上位の４ビット
０〜３は各主メモリー・モジュールにおけるセグメント
・アドレスと比較される。どれか１つの主メモリー・モ
ジュールにおける比較一致が生ずれば、これはアドレス
指定されるものとして定義され、又メモＩＪ−存在（Ｍ
ＭＰＲＥＳ）信号を生じる。この信号、ＭＭＰＲＥＳは
、選択された主メモリー・ボード内の読出し又は書込み
操作のためのメモリー・サイクルを開始する。もし比較
不一致の場合、この要求は打切られてメモリー・サイク
ルが終了させられる。メモリー書込み操作における第２
の５００ナノ秒のＣＰＵサイクルの間、データは外部ソ
ース（ＣＰＵ又は１／０コントローラ）からのシステム
・バスにおいて使用可能になる。メモリー読出し操作に
おいて、低レベル付勢メモリー・データ信号Ｐ既ＦＭＤ
−がシステム・バスから受取られてバス上にメモリー・
データを付勢する。同時に、メモリーは又パリティ・ェ
フー（ＭＥＭＰＥＲ−）信号を送出し、ハイの時エラー
のない講出しメモリー操作を表示し、ローの時は現行メ
モリー・サイクルにおいてパリティ・エラーが生じたこ
とを表示する。戊口 主メモリー・モジュール 本項では、主メモリー・モジュール（ボード）において
使用されたロジックの機能について簡単な記述を行う。 第４１図は、各素子間の信号およびデータの転送経路を
示す主メモリー・ボードのブロック図である。主要素子
は、１つの主メモリー・ボード‘こ対して６巡ｘ１６ビ
ット迄のワード（１ワードり２パリティ・ビットが含ま
れる）の記憶容量を提供するため使用されるＲＡＭデー
タ・アレー６３０とＲＡＭパリティ・アレー６３２（合
わせてＲＡＭ又はアレーと呼ぶ）である。他の全ての素
子はこれ等アレーを支持して、これ等とシステム・バス
との間でデータを転送し、読出し又は書込みメモリー操
作の間各データ・ワ−ド‘こついてパリティを検査しあ
るいはこれを生成する。仏ｏｉ タイミング・ゼネレー
タ タイミング・ゼネレータ６０２は、王〆モリ−・モジュ
ール（第４１図参照）において実施される全操作を活動
化してこれを同期させるタイミング・パルスを提供する
。 これはシステム・バスからのメモリー・サイクルに対す
る要求で活動化され（即ち、信号ＰＭＥＭＧＯ−）、あ
るいはシステムに対するＡＣ電源が消勢される時パワー
・オン信号ＢＰＯＷＯＮ十によって活動される無先行リ
フレッシュ要求（ＭＮＯＰＲＲ＋）信号で活動化される
。タイミング・ゼネレータ６０２は主メモリー・ボード
全体に配分されるタイミング信号を発生して、アドレス
・レジスタ６０４、データ・ィン・レジスタ６０６およ
び書込み付勢をクロックし、および列アドレスと行アド
レスをストローフする。Ｌｅロｉｉ 一５Ｖゼネレータ ＲＡＭチップは主メモリー・ボードにおかれた−５ボル
ト・ゼネレータ６０８によって生成される直流の−５ボ
ルトを要求する。 システム電源又はメモリー保管ユニットからの直流十１
２Ｖおよび直流＋５Ｖゼネレータを駆動する。このゼネ
レータから生じる−５ＶＤＣがフィル夕され、アレー内
のＲＡＭチップに送られる。仏ロｉｉｉ 電源故障ロジ
ック 電源故障ロジック６２８はバス・パワー・オン・（ＢＰ
ＯＷＯＮ＋）信号を監視してメモリーに来るべきＡＣ電
源遮断を警告する。 このモニターにより、ＣＰＵに追加の２ミリ秒を与えて
、中央プロセサの操作ＡＣ電源故障のため停止する前に
関連するシステム情報でメモリーを更新させる。ＡＣ電
源故障の後、主メモリー・モジュールが内部リフレッシ
ュ操作モードにセットされ、ＡＣ電源がシステムに対し
回復される迄主メモリー・モジュールをアクセスするこ
とができない。比ロｉｖ ＲＡＭアドレス制御および分
配ロジック１腿ＷＲＡＭァレ‐に対するアドレス・フィ
‐ルドは７行７列に構成されて１２餅庁×１２８列のマ
トリックスを形成する。 ＲＡＭアドレス制御及び配分ロジック６０４は、このア
レーにおける特定のロケーションのアドレス指定をこの
ロケーションに関する特定の行及び列のアドレスを発生
することによって行うように設計されている。このため
、メモリ一読出し又は書込みデータ・サイクルの始めに
システム・バスからデータ・イン・レジスタ６０６に記
憶された１６ビットのメモリー・アドレス・ワードを用
いてこのタスクを実施する。データ・イン・レジスタ６
０６のビット３とビット１０乃至１５は行アドレス・フ
ィールドを形成し、データ・レジスタ・ビット２および
４乃至９は列アドレス・フィールドを形成する。両フィ
ールド同時にその各々の行および列のアドレス・レジス
タ６３４と６３６に記憶される。行アドレス・レジス夕
６３４の内容は、行アドレス・スロープ信号やローにな
る時アレー内にストローブされる。列アドレス・レジス
タ６３６の内容はこの時低レベルの列アドレス・ストロ
ーブ信号によりアレー内にストローブされる。行および
列アドレスの相方は、新しい行および列アドレスでオー
ハーレィされるアレー内に留まる。メモリー・アドレス
制御及び分配ロジック６０４は又、２ビット・メモリー
・アドレス・フィールドをデータ・ィン・レジスタ６０
６から分離してチップ選択ロジック６２４におけるチッ
プ選択レジスタに記憶し、それによって主メモリー・モ
ジュールにおける適合した行を選択する。 この特定のビットはビット０および１である。このフィ
ールドは、レジスタ内の１狐Ｗチップの機能性と関連し
て、主メモリー・モジュールにおける行０、１、２又は
３を選択する。リフレツシユ・ロジック６２２内のりフ
レッシュ行アドレス・カウンタの内容は、リフレッシュ
操作の間行アドレス・レジスタ６３４の内容にとって代
わり、行アドレス・レジスタからの内容と同様にしてこ
のアレー内にストローブされる。 更に、リフレツシユ・メモリー・サイクル信号はリフレ
ツシュ操作中にローに維持され、‘１｝適合したアレー
内の全チップを付勢することによりアレーをリフレツシ
ユし、かつ【２｝デ−夕のチップ・アレーからシステム
・バスへの転送を阻止する。仏ロｖ セグメント選択ロ
ジックセグメント選択ロジック６１０は主メモリー・モ
ジュールのアドレス範囲を規定し（アドレス・スイッチ
組立体６３８からのスイッチ・セッティングのあるもの
を用いて）、この範囲をシステム・バスからのメモリー
・アドレスを用いて有効にし、このアドレス範囲を越え
ない時この主メモリー・モジュール内でメモリー・サイ
クルを実施する。 もしこの範囲を越えるとメモリー・サイクルは実施され
ない。リフレッシュ操作又はＡＣ電源故障は選択ロジッ
クを無視してアドレス存在条件をシミュレートし、主メ
モリー・モジュールにおいてリフレッシュ操作を活動化
する。戊口の データ・イン／データ・アウト・レジス
タデータ・イン・レジスタおよびデータ・アウト・レジ
ス夕６０６および６１２は、書込み又は読出しメモリー
操作の間システム・バスＢＵＳＸＯＯ＋乃至ＢＵＳＸ１
５十とＲＡＭデ−夕・アレー６３０間でのデータ転送の
ため一時的にデータ・バッファとして使用されるこれ等
のレジスタは又議出し操作において使用されて、出力デ
ータをパリティ検出ロジックに再循環させ、ここでこの
データが可能性のあるパリティ・エラーについて検査さ
れる。 戊ロ価 パリティ・ゼネレータおよび検査ロジックパリ
ティ・ゼネレータおよび検査ロジック６１６はデータ・
イン・レジス夕を監視して、ワード又はバイト書込みメ
モリー操作の間、各１６ビット・データ・ワード｝こ対
する２パリティ・ビットを、あるいは各データ・バイト
に対する１パリティ・ビットを生成してパリティ・アレ
ー６３２に記憶する。 読出しメモリー操作においては、パリティ・ゼネレータ
および検査ロジックは又データ・アウト・レジスタおよ
びパリティ・アウト・レジスタ６１２および６１４を監
視して各データ・ワードにおけるパリティを検査する。
書込みワード操作においては、両パリティ・ビットがパ
リティ・アレーに記憶される。 しかし、書込みバイト操作において、記憶されるバイト
に対する適合したパリティ・ビットのみがパリティ・ァ
レーに記憶される。対向するパリティ・ビットに対する
パリティ・アレー内の隣接ロケーションは影響を受けな
い。読出しメモリー操作においては、データ・ィン・レ
ジスタ６０６からのデータ・ワードおよびパリティ・ア
ウト・レジスタ６１４からの２パリティ・ビットが可能
性のあるパリティ・エラーについてパリティ検査ロジッ
クにおいて検査される。 もしパリティ・エラーが生ずれば、ェフー・ロジック６
２６内のエラー・フロツプがセットされて、システム・
バスに対して低レベルのメモリー・パリティ・ェフー（
ＭＥＭＰＥＲ−）信号を送り、主メモリー・ボ−ド‘こ
おける発光ダイオード（ＬＦＤ）のパリティ・エラー表
示灯６１８をＯＮにする。丘ロ価 読出し／書込み制御
ロジック 論出し／書込み制御ロジック６２０は、回線ＰＷＲＴＢ
Ｏ十およびＰＬｙＲＴＢＩ十に付号化された読出し／書
込み指令コード‘こついてシステム・バスを監視し、読
出し（ワード）指令、書込みバイト０指令、書込みバイ
ト１指令又は書込みワード指令に関するこのコードを復
号し（第６図参照）、そして符号化された指令を実行の
ためＲＡＭアレーに送出する。 リフレッシュ指令が受取られる時、読出し指令は読出し
／書込み制御ロジック６２０内で自動的に符号化されて
アレ−をリフレツシュする。Ｌｅロｉｘ リフレツシュ
・ロジック リフレツシュ・ロジック６２２の目的は、２ミリ秒（ｍ
ｓ）毎に主メモリー（ＲＡＭ）内のデータを復元するた
めに必要なりフレッシュ・サイクルを活動化しかつこれ
を制御することである。 規則正しいインターバルでのＲＡＭデータ復元は、ＭＯ
ＳＲＭＭデバイスの動的特性の故に必要である。（例、
ＭＯＳＲＡＭデバイスを動的メモリーとして使用すると
き、その充電されたデータの劣化は、ある限られた時間
が満了する前に再充電されれば、この時間内に始まる）
。このリフレツシュ・ロジックは１５マイクロ秒毎にリ
フレッシュ・サイクルを支持して主メモリー構成内のデ
ータを維持するよう設計される。１５マイクロ秒のＩＪ
フレッシュ・サイクルは１母ＫＲＡＭチップ・アレーに
よって決定される（即ち、２ミリ秒／１２８行＝１５マ
イクロ秒）。 リフレッシュ・ロジックは正規のＩＪフレッシュ指令（
ＰＭＦＲＳＨ一は２進数零）についてシステム・バスを
監視してリフレツシュ・サイクルを実施する。 この指令は、リフレツシュ指令の時が近づいていること
を警告するため、メモリー要求（ＰＭＥＭＧＯ−＝２進
数零）の開始の２００ナノ秒前一にシステム・バス上に
なければならない。メモリーＧＯ信号の受取りと同時に
、リフレッシュ・ロジックはこの指令を受入れ、これを
テストしてこれが最後の正規のりフレッシュ指令から１
５マイクロ秒経過していることを検証し、そしてメモリ
ー・リフレツシュ・サイクル（行アドレス・ストローブ
のみ）を開始してこの指令を実施する。リフレッシュ・
ロジックは又、現行リフレッシュ・サイクル中システム
・バス上へのいかなるデータ転送も禁止する。もしこれ
が正規の指令でれば、各ＲＡＭチップにおける論理的な
ローがその現行リフレッシュ・サイクルを介してその存
在するデータ・リフレッシュ（再充電）される。その完
了と同時に、リフレツシュ行アドレス・カウンタが次の
正規リフレツシュ指令に備えて１だけ増分される。もし
第２のリフレッシュ指令が１５マイクロ秒内に受取られ
るならば、読出し操作がメモリー・アドレス・レジスタ
によって指定された単一メモリー・ロケーションにて行
なわれ、このデータはシステム・バスに転送されず、リ
フレツシュ行カウンタは変更されない。仏ｏ× チップ
選択ロジック チップ選択ロジック６２４（開始アドレス・ロジックと
も呼ぶ）は、主メモリー構成に他の主メモリー・モジュ
ールの付加を許容する。 これは、主メモリー構成のアドレス・フィールド内の主
メモリー・ボード・アドレス・フィールトを再配置する
ことによってこの機能を行う。このロジックは又、ＲＡ
Ｍチップの第１行として主メモリー・ボード上の物理的
行０を規定する。アドレス・スイッチ組立体６３８にお
ける２つのスイッチは、４つの開始アドレスＯＫ，１６
Ｋ，３２Ｋ，又は４８Ｋの内の１つをセットするために
使用される２ビットの２進アドレス・フィールドを形成
する。この４つの開始アドレスは主メモリー構成におけ
る論理的行位置を表わす（論理的行０＝１郎Ｗ、行１＝
３松Ｗ、行２＝４紬Ｗ、および行３＝６４ＫＷ）。チッ
プ選択ロジック６２４の更に詳細な説明は、本文中に参
考のため引用された１９７８王７月３日出願のＣ．Ｍ．
Ｎｉｂの等の係属中の米国特許出願第９２１２９２号「
回転チップ選択法およびその装置」において見出される
。 Ｌｆ 主メモリーの要約 本システムの主メモリーは１乃至４つの主メモリー・モ
ジュールをシステム・バスＢに取付けることにより構成
され、合計１舵乃至６４Ｋワードの王〆モリーを提供す
る。 各メモリー・モジュール（又はボード）は１舷、３松又
は６４Ｋワードを含む。各ワ−ドはデータ用の２つの８
ビットリゞィトとおよび２パリティ・ビットからなる（
データ・バイト当り１パリティ・ビット）。主メモリー
は全て、システム・バスＡには見出されない主メモリー
独自のいくつかの信号を有するシステム・バスＢ上にお
かれねばならない。 更に、ＣＰＵは、ＣＰＵシステム・バスのデータ回線の
トランシーバを制御するのを可能にするため、主メモリ
ーからデータが読出されるべき時どのシステム・バス上
に主メモリーがあるかを無条件に知らねばならない（即
ち、データが来るシステム・バスに対するトランシーバ
はデータを受取るように、又他のシステム・バスのトラ
ンシーバはデータを伝送するように制御されねばならな
い）。このようにシステム・バスのトランシーバを制御
するＣＰＵによって、両システム・バスＡとＢ上のデー
タは同一となり、データが主メモリーから来るサイクル
の間、ＣＰＵはデータを要求するＩＯＣがどのシステム
・バスにおかれているか子を考慮する必要はない。デー
タが主メモリーに送られるサイクルの間、ＣＰＵはどの
バスにＩＯＣがおかれているかを考慮し、その結果シス
テム・バスのトランシーバがＩＯＣにおかれているシス
テム・バスから受取るようにかつ他方のシステム・バス
に送出するように制御でき、これによって再びシステム
・バス上のデータ（又はアドレス）が同一であることを
保証する。ＭＯＳ主メモリーは主メモリー・ボード上に
含まれるロジックにより２ミリ秒毎にリフレッシュされ
るが、ＲＡＭチップの各行はＣＰＵからリフレツシュ信
号を受取った後にだけリフレッシュされる。 ＣＰＵは少くとも１５マイクロ秒毎に１回リフ０レツシ
ュ信号を生成する（１５マイクロ秒×１２８行＝２ミリ
秒）。リフレッシュ操作は、２つのＣＰＵサイクルを要
し、この間、ＣＰＵは主メモリーをアクセスしない。こ
のように主メモリー・リフレッシュを制御するＣＰＵに
より、ＣＰＵ（および５ＣＰＵファームウェアの制御下
で主メモリーと通信する全て１／０コントローラ）は、
アクセスが試みられる時主メモリーが使用可能となるこ
とを保証され得るのである。従って、主メモリーがリフ
レッシュ操作に使用中でありアクセスを再び試みなけれ
ばならないことをＣＰＵに対し通知するため、システム
・バス信号又は回復ロジックを設ける必要はなくなる。
この保証がなされた主メモリーの可用度によりシステム
・バスの中とシステムの論理的要件を減少させることに
なる。これ迄の記述は例示のためのみに示したものであ
って、バス・コントローラはＣＰＵ以外のユニットでも
よいことは理解されよう。 又、システムに３つ以上の共通バスを設けてバス・コン
トローラに各共通バスを回らせ、それによって制御情報
が適正な共通バス上に生じかつデータが全ての共通バス
上に生じることを確保する方法で１つの共通バスが情報
を送出し他の全ての共通バスが情報を受取るようにし得
ることも理解されよう。又更に、主メモリーは直接共通
バスの１つに結合される必要がないこと、即ちＣＰＵを
介して結合することができることも理解されよう。ある
いは又、主メモリーは直接共通バスに結合することもで
きるが、全ての主メモリー・モジュールを共通バスの１
つに結合する代りに、データが謙出されるべき主メモリ
ー・モジュールがどの共通バスに結合されるかをバス・
コントローラが知る限り、即ち通知される限り２つ以上
の共通バスに配分することがきる。これは、データが謙
出しデータを含むメモリー・モジュールが接続された１
つの非通／ゞスから受取られそして全ての他の共通バス
に伝送されるように、バス・コントローラが共通バスを
回るのを可能にする。本発明についてはその望ましい一
実施態様に関して記述したが、当業者にとっては、その
形態および詳細における前記およびその他の変更が本発
明の主旨および範囲から逸脱することなく可能であるこ
とが了解される。
第１図は本発明のシステム構成を示す全体ブロック図、
第ＩＡ図は本発明が実施例においてどのように実現され
るかを示すフローチャート、第２図は本発明の構成例を
示すブロック図、第３図は本発明の中央プロセサ・ユニ
ットを示す全体ブロック図、第４図は本発明のＣＰＵレ
ジスタの書式を示す図、第５図は本発明のワードおよび
アドレスの書式を示す図、第６図は本発明のシステム・
バス・インターフェース信号を示す図、第７図は第６図
に示すシステム・バス信号の全体ブロック図、第８図は
第３図に示すＣＰＵの更に詳細なブロック図、第９図は
第８図に示すＣＰＵの制御ストアの更に詳細ブロック図
、第１０図は本発明のＣＰＵのスクラツチパツド・メモ
リーのレイアウトを示す図、第１１図は本発明のＣＰＵ
‘こＣＰＵレジスタが保持される位置を示す図、第１２
図は第８図に示すシステム・バスのデータ制御部の更に
詳細なブロック図、第１３図は本発明のシステム・バス
・タイミング図、第１４図は本発明の基本・システム・
タイミングのロジック図、第１５図は第１４図に示され
た基本システム・タイミング・ロジックのタイミング図
、第１６図は本発明のシステムのスタート・アップ／初
期化シーケンスのためのＣＰＵフアームウエアのフロー
チヤ−トを示す図、第１７図は本発明のシステム・バス
のアドレス／データ回線におけるアドレスおよびデータ
転送の書式を示す図、第１８図は本発明のシステム・バ
スのＲＤＤＴ回線において符号化される入出力指令を示
す図、第１９図は本発明のシステム・バスにおけるメモ
リー・アクセス・シーケンスのタイミング図、第２０図
は本発明のシステム・バスにおける入出力コントローラ
に対するＣＰＵ指令のシーケンスのタイミング図、第２
１Ａ乃至第２１Ｄ図は本発明のシステム・バスにおける
ＤＭＣデータ転送シーケンスのタイミング図、第２２図
は本発明のシステム・バスにおけるＤＭＡデータ転送シ
ーケソスのタイミング図、第２３図は本発明のシステム
・バスにおける入出力割込みシーケンスのタイミング図
、第２４図は本発明の入出力ソフトウェア命令に応答す
るシステム・バス上で転送される制御ワードの書式を示
す図、第２５図は本発明の入出力ソフトウェア命令の入
出力機能コードを示す図、第２６Ａ図および第２６Ｂ図
は本発明の１０および１０日のソフトウェア命令の書式
を示す図、第２７Ａ図および第２７Ｂ図は本発明の１０
ＬＤソフトウェア命令の書式を示す図、第２８図は第２
６Ａ図および第２６Ｂ図に示す１０ソフトウェア命令を
実施するＣＰＵファームウェアのフローチャート、第２
９図は第２７Ａ図および第２７Ｂ図に示す１０ＬＤソフ
トウェア命令を実施するＣＰＵファームウェアのフロー
チャート、第３０図は本発明のＣＰＵスクラッチパッド
・メモリーに保持されたプログラム・チャンネル表と１
０ＬＤソフトウェア命令との間の相互対話を示す図、第
３１図は本発明のトラップとソフトウェア割込み間の連
係を示す図、第３２図は本発明のシステムにおける諸機
能に専用化された主メモリー・ロケーションを示す図、
第３３図は本発明のＣＰＵファームウェアの全体的フロ
ーチャート、第３４図はＣＰＵのファームウェアを示し
、本発明のソフトウェア割込み、トラップ、およびハー
ドウェア割込み間の対話を示す図、第３５図は本発明の
ＣＰＵファームウェアのマイクロ命令ワードの書式を示
す図、第３５Ａ図乃至第３５Ｄ図は本発明のＣＰＵファ
ームウェアのマイクロ命令ワードの種々の制御フィール
ドを詳細に示す図、第３６図は本発明のＣＰＵマイクロ
プロセサにより実施される諸操作を示す図、第３７Ａ図
乃至第３７Ｇ図は第３５Ｃ図に示すＣＰＵファームウェ
アのマイクロ命令ワードの副指令および制御フィールド
‘こより実施される諸機能を更に詳細に示す図、第３８
図は本発明の入出力コントローラのブロック図、第３９
図は第３８図に示す１／○コントローラのタイミング、
要求およびリセット・ロジックを示す図、第４０図は本
発明のシステム・バスおよび１／０コントローラにおい
て見出されるタイミング信号のタイミング図、第４１図
は本発明の主メモリー・モジュールのブロック図、第４
２図は第９図に示される制御ストアのロジックを示す図
、第４３図は第８図に示されたＣＰＵのロジックを示す
図。 ２００…・・・中央プロセサ・ユニット（ＣＰＵ）、２
０１……制御パネル、２０２，２０４……システム・バ
スＡ，Ｂ、２０６，２０８，２１０，２１２，２１４，
２１６，２１８，２２０……入出力（１／０）コントロ
−ラ、２２２……メモリー保管ユニット、２３０・・・
・・・制御ストア、２３２……マイクロプロセサ、２３
４……１／０システム・バス領域、２３６・・・・・・
スクラッチパツド・メモリー（ＰＳＭ）、２３８．．・
．・・フアームウエアＲＯＳメモリー、２４０・・・・
・・ブートＰＲＯＭ、２４２．．・…局部レジス夕、２
４４・・・・・・指令データ、２４８・・・…制御スト
ア・アドレス・ゼネレータ、２５０…・・・ハ−ドウェ
ア割込み回路網、２５４・・・・・・テスト回路網、２
５６・・・・・・メジャー分岐回路網、２５７・・・・
・・ソフトウェア割込み回路網、２５８・・・・・・制
御フロップ、２６０・・・・・・内部バス、２６６・・
・・・・演算論理ユニット（ＡＬＵ）、２６８・・・・
・・レジスタ・ファイル、２６９…・・・データ選択マ
ルチプレクサ、２８０・…・・ＣＰＵサイクル・アウト
時間ゼネレー夕、２８１“””クロツク、２８２，２８
６”””システム・バス・ドライバ、２８４，２８８…
…レシーバ、２９０・・・…発振器、２９２・・・・・
・カゥンタ、２ ９ ４・・・・・・ＳＰＭアドレス・
マルチプレクサ、３００〜３３４，３５０〜３９９……
フロツク、４００……タイミング・ロジック、４０２…
・・・ＤＭＡ／ＤＭＣ要求ロジック、４０４・・・・・
・割込みロジック、４０６・・・・・・要求リセット・
ロジック、４０７・・・・・・デバイス・ロジック、４
０９・・・・・・指令ロジック、４１３……チャネル番
号コンパレータ、４１７……割込みロジック、４２１・
・・…ナ−タ転送ロジック、４２９・・・・・・タスク
／構成ロジック、４３７・・・・・・状態ノデバィス識
別ロジック、４４５・・・・・・アドレス／範囲ロジッ
ク、６０２・・・…タイミング・ゼネレータ、６０４…
…ＲＡＭアドレス制御／分配ロジック、６１０・・・・
・・セグメント選択ロジック、６２２……リフレッシュ
・ロジック、６２８…・．・電源故障ロジック、６３０
……ＲＡＭデータ・アレー、６ ３ ２……ＲＡＭパリ
テイ・アレー、９００〜９９０……フロツク。 ‘ノＧ．３Ｆ／Ｇ Ｊ ＦＩＧ．ＩＡ Ｆノ○ ２ Ｆ／Ｇ．３ ｆノ○ 夕 ‘ン○．〆 〆／〇．Ｊア ○ 葦 ○ 葦 ○ 声 ○ 葦 ○ 葦 ○ 声 ‘ノ○．６ 〆ノタ．ア ○ 葦 ○ ≦ ミ Ｓ コ 葦 Ｓ 葦 ‘／Ｇ．」３ ‘ノ○．′夕 ‘ンＧ・ ノタ ‘ソ○Ｊ９ ＦノＧ．２０ ミ 葦 Ｓ ≦ ＦノＧ２ソ４−２ゾ〃 斤ンＧ‐２〆４ ‘ソＧ‐２ゾ８ ‘ン○．２ＪＣ ‘ンＧ・２ソク ‘ソＧ２２ （ンＧ ２３ 〆／Ｇ．そぐ Ｓ 毒 蓮 葦 き ミ 」 き 毒 Ｓ〜 Ｓ Ｓ 葦 Ｓ 葦 Ｓ 岸 ２ Ｓ Ｌ、 ３ 葦 Ｓ 毒 「〜 葦 Ｎｈ 葦 鍔 葦 ミ 声 や 声 ＊ 岸 蔓 声 霊 声 ８〜 葦 〜Ｓ ≦ 稔 葦 蔓 葦 葦 葦 き 葦 畠 葦 Ｓ 葦 Ｓ 葦 蓮 毒 ＦノＧ ３８ ‘ノ６ ３８ ＦノＧ ３９ ＦノＧ． ３９ ‘ノ○ ３９ ‘／Ｇ．子○ 雲 き 毒 ‘ノ○４２ 「ノ○．子２ ‘ノＧ 久３ ＦノＧ 子３ （スＧ ４３
第ＩＡ図は本発明が実施例においてどのように実現され
るかを示すフローチャート、第２図は本発明の構成例を
示すブロック図、第３図は本発明の中央プロセサ・ユニ
ットを示す全体ブロック図、第４図は本発明のＣＰＵレ
ジスタの書式を示す図、第５図は本発明のワードおよび
アドレスの書式を示す図、第６図は本発明のシステム・
バス・インターフェース信号を示す図、第７図は第６図
に示すシステム・バス信号の全体ブロック図、第８図は
第３図に示すＣＰＵの更に詳細なブロック図、第９図は
第８図に示すＣＰＵの制御ストアの更に詳細ブロック図
、第１０図は本発明のＣＰＵのスクラツチパツド・メモ
リーのレイアウトを示す図、第１１図は本発明のＣＰＵ
‘こＣＰＵレジスタが保持される位置を示す図、第１２
図は第８図に示すシステム・バスのデータ制御部の更に
詳細なブロック図、第１３図は本発明のシステム・バス
・タイミング図、第１４図は本発明の基本・システム・
タイミングのロジック図、第１５図は第１４図に示され
た基本システム・タイミング・ロジックのタイミング図
、第１６図は本発明のシステムのスタート・アップ／初
期化シーケンスのためのＣＰＵフアームウエアのフロー
チヤ−トを示す図、第１７図は本発明のシステム・バス
のアドレス／データ回線におけるアドレスおよびデータ
転送の書式を示す図、第１８図は本発明のシステム・バ
スのＲＤＤＴ回線において符号化される入出力指令を示
す図、第１９図は本発明のシステム・バスにおけるメモ
リー・アクセス・シーケンスのタイミング図、第２０図
は本発明のシステム・バスにおける入出力コントローラ
に対するＣＰＵ指令のシーケンスのタイミング図、第２
１Ａ乃至第２１Ｄ図は本発明のシステム・バスにおける
ＤＭＣデータ転送シーケンスのタイミング図、第２２図
は本発明のシステム・バスにおけるＤＭＡデータ転送シ
ーケソスのタイミング図、第２３図は本発明のシステム
・バスにおける入出力割込みシーケンスのタイミング図
、第２４図は本発明の入出力ソフトウェア命令に応答す
るシステム・バス上で転送される制御ワードの書式を示
す図、第２５図は本発明の入出力ソフトウェア命令の入
出力機能コードを示す図、第２６Ａ図および第２６Ｂ図
は本発明の１０および１０日のソフトウェア命令の書式
を示す図、第２７Ａ図および第２７Ｂ図は本発明の１０
ＬＤソフトウェア命令の書式を示す図、第２８図は第２
６Ａ図および第２６Ｂ図に示す１０ソフトウェア命令を
実施するＣＰＵファームウェアのフローチャート、第２
９図は第２７Ａ図および第２７Ｂ図に示す１０ＬＤソフ
トウェア命令を実施するＣＰＵファームウェアのフロー
チャート、第３０図は本発明のＣＰＵスクラッチパッド
・メモリーに保持されたプログラム・チャンネル表と１
０ＬＤソフトウェア命令との間の相互対話を示す図、第
３１図は本発明のトラップとソフトウェア割込み間の連
係を示す図、第３２図は本発明のシステムにおける諸機
能に専用化された主メモリー・ロケーションを示す図、
第３３図は本発明のＣＰＵファームウェアの全体的フロ
ーチャート、第３４図はＣＰＵのファームウェアを示し
、本発明のソフトウェア割込み、トラップ、およびハー
ドウェア割込み間の対話を示す図、第３５図は本発明の
ＣＰＵファームウェアのマイクロ命令ワードの書式を示
す図、第３５Ａ図乃至第３５Ｄ図は本発明のＣＰＵファ
ームウェアのマイクロ命令ワードの種々の制御フィール
ドを詳細に示す図、第３６図は本発明のＣＰＵマイクロ
プロセサにより実施される諸操作を示す図、第３７Ａ図
乃至第３７Ｇ図は第３５Ｃ図に示すＣＰＵファームウェ
アのマイクロ命令ワードの副指令および制御フィールド
‘こより実施される諸機能を更に詳細に示す図、第３８
図は本発明の入出力コントローラのブロック図、第３９
図は第３８図に示す１／○コントローラのタイミング、
要求およびリセット・ロジックを示す図、第４０図は本
発明のシステム・バスおよび１／０コントローラにおい
て見出されるタイミング信号のタイミング図、第４１図
は本発明の主メモリー・モジュールのブロック図、第４
２図は第９図に示される制御ストアのロジックを示す図
、第４３図は第８図に示されたＣＰＵのロジックを示す
図。 ２００…・・・中央プロセサ・ユニット（ＣＰＵ）、２
０１……制御パネル、２０２，２０４……システム・バ
スＡ，Ｂ、２０６，２０８，２１０，２１２，２１４，
２１６，２１８，２２０……入出力（１／０）コントロ
−ラ、２２２……メモリー保管ユニット、２３０・・・
・・・制御ストア、２３２……マイクロプロセサ、２３
４……１／０システム・バス領域、２３６・・・・・・
スクラッチパツド・メモリー（ＰＳＭ）、２３８．．・
．・・フアームウエアＲＯＳメモリー、２４０・・・・
・・ブートＰＲＯＭ、２４２．．・…局部レジス夕、２
４４・・・・・・指令データ、２４８・・・…制御スト
ア・アドレス・ゼネレータ、２５０…・・・ハ−ドウェ
ア割込み回路網、２５４・・・・・・テスト回路網、２
５６・・・・・・メジャー分岐回路網、２５７・・・・
・・ソフトウェア割込み回路網、２５８・・・・・・制
御フロップ、２６０・・・・・・内部バス、２６６・・
・・・・演算論理ユニット（ＡＬＵ）、２６８・・・・
・・レジスタ・ファイル、２６９…・・・データ選択マ
ルチプレクサ、２８０・…・・ＣＰＵサイクル・アウト
時間ゼネレー夕、２８１“””クロツク、２８２，２８
６”””システム・バス・ドライバ、２８４，２８８…
…レシーバ、２９０・・・…発振器、２９２・・・・・
・カゥンタ、２ ９ ４・・・・・・ＳＰＭアドレス・
マルチプレクサ、３００〜３３４，３５０〜３９９……
フロツク、４００……タイミング・ロジック、４０２…
・・・ＤＭＡ／ＤＭＣ要求ロジック、４０４・・・・・
・割込みロジック、４０６・・・・・・要求リセット・
ロジック、４０７・・・・・・デバイス・ロジック、４
０９・・・・・・指令ロジック、４１３……チャネル番
号コンパレータ、４１７……割込みロジック、４２１・
・・…ナ−タ転送ロジック、４２９・・・・・・タスク
／構成ロジック、４３７・・・・・・状態ノデバィス識
別ロジック、４４５・・・・・・アドレス／範囲ロジッ
ク、６０２・・・…タイミング・ゼネレータ、６０４…
…ＲＡＭアドレス制御／分配ロジック、６１０・・・・
・・セグメント選択ロジック、６２２……リフレッシュ
・ロジック、６２８…・．・電源故障ロジック、６３０
……ＲＡＭデータ・アレー、６ ３ ２……ＲＡＭパリ
テイ・アレー、９００〜９９０……フロツク。 ‘ノＧ．３Ｆ／Ｇ Ｊ ＦＩＧ．ＩＡ Ｆノ○ ２ Ｆ／Ｇ．３ ｆノ○ 夕 ‘ン○．〆 〆／〇．Ｊア ○ 葦 ○ 葦 ○ 声 ○ 葦 ○ 葦 ○ 声 ‘ノ○．６ 〆ノタ．ア ○ 葦 ○ ≦ ミ Ｓ コ 葦 Ｓ 葦 ‘／Ｇ．」３ ‘ノ○．′夕 ‘ンＧ・ ノタ ‘ソ○Ｊ９ ＦノＧ．２０ ミ 葦 Ｓ ≦ ＦノＧ２ソ４−２ゾ〃 斤ンＧ‐２〆４ ‘ソＧ‐２ゾ８ ‘ン○．２ＪＣ ‘ンＧ・２ソク ‘ソＧ２２ （ンＧ ２３ 〆／Ｇ．そぐ Ｓ 毒 蓮 葦 き ミ 」 き 毒 Ｓ〜 Ｓ Ｓ 葦 Ｓ 葦 Ｓ 岸 ２ Ｓ Ｌ、 ３ 葦 Ｓ 毒 「〜 葦 Ｎｈ 葦 鍔 葦 ミ 声 や 声 ＊ 岸 蔓 声 霊 声 ８〜 葦 〜Ｓ ≦ 稔 葦 蔓 葦 葦 葦 き 葦 畠 葦 Ｓ 葦 Ｓ 葦 蓮 毒 ＦノＧ ３８ ‘ノ６ ３８ ＦノＧ ３９ ＦノＧ． ３９ ‘ノ○ ３９ ‘／Ｇ．子○ 雲 き 毒 ‘ノ○４２ 「ノ○．子２ ‘ノＧ 久３ ＦノＧ 子３ （スＧ ４３
Claims (1)
- 【特許請求の範囲】 １ Ａ バス・コントローラと、 Ｂ 前記バス・コントローラに結合されており、情報の
両方向転送のための複数の共通バスと、Ｃ 各々が前記
複数の共通バスの１つに結合された複数のユニツトと、
Ｄ 前記複数の共通バスの第１のバスに結合された前記
複数のユニツトの内の第１のユニツトであつて、該第１
のユニツトは、前記バス上の第１の転送サイクルの間情
報を前記複数のユニツト内の第２のユニツトに送出する
こと、Ｅ 前記第１の転送サイクルの間前記第１のユニ
ツトから情報を受取るための前記第２のユニツトであつ
て、該第２のユニツトは前記第１のユニツトにより送出
される前記情報の中で識別されること、Ｆ 前記複数の
共通バスを前記第１のユニツトに割当てて前記第１のユ
ニツトが情報を前記第２のユニツトへ送るのを可能にし
、かつ前記第１の転送サイクルの間前記第１のバスから
情報を受取りこれを前記複数の共通バスの内前記第１の
バス以外の全てのバスに送出する、前記バス・コントロ
ーラに含まれた第１手段であつて、それにより前記第２
のユニツトは前記複数のバスの任意のものに結合するこ
とができ、前記第２のユニツトが結合されたバスの識別
が前記第１のユニツト又は前記バス・コントローラに与
えられることを必要としないこと、から成るシステム。 ２ Ａ バス・コントローラと、 Ｂ 情報の両方向転送のため前記バス・コントローラに
結合された複数の共通バスと、Ｃ 各々が前記複数の共
通バスの１つに結合された複数のユニツトと、Ｄ 前記
バス・コントローラからの制御指令に応答して前記バス
・コントローラに対し進行指令を送出するための前記複
数のユニツトの内の第１のユニツトと、Ｅ 前記バス・
コントローラに含まれており、前記第１のユニツトから
前記進行指令を受取つて、前記第１のユニツトが前記複
数の共通バスのどれに結合されているかを決定するため
の第１の手段と、から成るシステム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/008,004 US4300194A (en) | 1979-01-31 | 1979-01-31 | Data processing system having multiple common buses |
| US8004 | 1979-01-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55103622A JPS55103622A (en) | 1980-08-08 |
| JPS6030984B2 true JPS6030984B2 (ja) | 1985-07-19 |
Family
ID=21729285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55009508A Expired JPS6030984B2 (ja) | 1979-01-31 | 1980-01-31 | 多重共通バスを有するデ−タ処理システム |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4300194A (ja) |
| JP (1) | JPS6030984B2 (ja) |
| AU (1) | AU540401B2 (ja) |
| BE (1) | BE881410A (ja) |
| CA (1) | CA1153079A (ja) |
| FR (1) | FR2456974B1 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6043546B2 (ja) * | 1980-06-27 | 1985-09-28 | 富士電機株式会社 | デ−タ転送異常処理方式 |
| US4456965A (en) * | 1980-10-14 | 1984-06-26 | Texas Instruments Incorporated | Data processing system having multiple buses |
| US4535448A (en) * | 1982-12-10 | 1985-08-13 | At&T Bell Laboratories | Dual bus communication system |
| FR2538140B1 (fr) * | 1982-12-21 | 1988-06-24 | Thomson Csf Mat Tel | Dispositif de couplage de bus pour systeme de traitement de donnees a bus multiples |
| US4615017A (en) * | 1983-09-19 | 1986-09-30 | International Business Machines Corporation | Memory controller with synchronous or asynchronous interface |
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