JP2003330800A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 制御レジスタに対するデータ書き込み時の誤
作動を防止することができる半導体集積回路を提供する
こと。 【解決手段】 コントロールレジスタ群２０１には、制
御データを記憶する。また、パスワードレジスタ２０２
には、書き込まれたパスワードデータを記憶する。コン
パレータ２０３は、パスワードレジスタ２０２に記憶さ
れたデータとパスワードデータ発生部２０４で発生され
たデータとを比較する。この比較結果が不一致の場合、
負論理入力型ＮＡＮＤ２０５はコントロールレジスタ群
２０１内の制御レジスタへの書き込み指示信号ＷＥＮ＿
ＣＲを非アクティブに設定する。これにより、コントロ
ールレジスタ群２０１に記憶された制御データを保護す
る。また、コントロールレジスタ群２０１内の制御レジ
スタへのデータの書き込み動作に連動してパスワードレ
ジスタ２０２内のパスワードデータの内容が初期化され
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、大規模集積回路等
の半導体装置における所定の記憶回路に対するデータ書
き込み等の制御を行うための制御回路に係り、特に記憶
回路に対するデータ書き込み時の誤作動を防止するのに
用いて好適な半導体集積回路に関する。

【０００２】

【従来の技術】半導体装置内の記憶回路に対するデータ
書き込み時に発生する誤作動には、記憶回路にアクセス
するＣＰＵ（中央処理装置）等の制御回路によるバグ等
に起因する誤った手順によるアクセスによるものや、プ
ログラムの暴走によるものがある。また他の例として
は、人為的不正なアクセスによって引き起こされるもの
や、静電気等による電気的雑音によって発生するものが
ある。従来、このような記憶回路に対するデータ書き込
み時の誤作動を防止する回路としては、書き込み時にパ
スワードの照合を行うようにしたものが提案されてい
る。

【０００３】例えば、特開平７−２５３９３１号公報
「プログラムデータ格納領域の破壊防止方式」には、Ｒ
ＯＭ（リードオンリメモリ）に格納されたファームウェ
アプログラムが使用する特定の書換え可能な記憶領域の
データが、他のソフトウェアプログラムのバグ等によっ
て破壊されることを防止するための制御回路が記載され
ている。この制御回路では、初期設定時にファームウェ
アプログラムによってロックレジスタにパスワードを書
き込んでおき、ファームウェアプログラムが特定の記憶
領域にデータを書き込む際には、まずキーレジスタにパ
スワードを書き込み、ロックレジスタとキーレジスタの
内容が一致したときのみ書き込みアクセスが有効となる
ような制御が行われている。データを書き込んだ後はフ
ァームウェアプログラムがキーレジスタをクリアするこ
とで、ソフトウェアプログラムによる書き込みが禁止さ
れる。

【０００４】また、特許２９５１９５９号公報「制御回
路のデータ保護方法」には、キーワードが不一致の場合
においてデータの書き込みアクセスが発生したときに
は、それをエラーとして報知するための手段を設けるこ
とが記載されている。また、この公報に記載されている
制御回路は、さらに、エラーが発生したときには、機器
の電源を落としてシステム全体の作動を停止させるよう
に構成される。また、特開２００１−２２６４２号公報
「メモリの機密保持回路」には、人為的な不正なデータ
書換えを防止するために、複数の入力データの演算結果
を入力パスワードとして用いる技術が記載されている。
この公報に記載されている制御回路では、複数の入力デ
ータの入力期間を電源投入後の所定期間に限定したり、
照合先の正解パスワードを電源投入の回数によって選択
的に変更できるようにする構成が開示されている。

【０００５】上述したような従来の技術によれば、パス
ワードやキーワードを用いて書き込み保護された記憶回
路に対するアクセスが、特定のファームウェアプログラ
ム、あるいはパスワードを知る特定の操作者の操作に基
づいて動作する特定のプログラムによって行われるよう
になっている。従って、所定のレジスタへのパスワード
等の書き込みと、そのレジスタに記憶されたパスワード
のクリアとが、予め決められた特定のプログラムによっ
て制御される。

【０００６】

【発明が解決しようとする課題】ところで、１チップマ
イクロプロセッサやＤＳＰ（デジタルシグナルプロセッ
サ）等の大規模集積回路は、内部にプロセッサ、メモ
リ、クロック回路、タイマ回路、制御レジスタ、等々の
複数の回路を有している。この種の集積回路では、一般
に、クロックの設定や変更、各内部回路の起動や停止、
プログラムの割り込み動作の設定等が、書換え可能な制
御レジスタに記憶したデータによって制御されるように
なっている。この制御レジスタ内の各データの値は、シ
ステム全体の動作に大きな影響をおよぼすものであり、
このようなデータが例えば内部のプロセッサのプログラ
ムの暴走やノイズの発生等によって誤って書き換えられ
ると、このプロセッサを搭載するシステム全体の動作が
不安定となったり、システム全体を初期化しなければな
らない事態も起こり得るという問題がある。

【０００７】このような制御レジスタの誤書き換えに対
する対策の一つとして、前述した従来技術のように、パ
スワードを用いて保護する手法が考えられる。しかしな
がら、上述したような従来の技術によれば、パスワード
を記憶するレジスタの制御が所定のプログラムによって
なされるため、プログラムが暴走した場合には制御レジ
スタの書き換えが不能になる。また、パスワードの一回
の書き込みによるデータの書き込み回数について制限が
なされていなかったため、例えば外部のプロセッサがパ
スワードを書き込んでからそれをクリアするまでの間
に、内部のプロセッサの誤作動によって誤ったデータの
書き込みが複数回行われてしまう。このような場合に
は、例えば、ハードウェアによるリセットをかけなけれ
ば、システム全体の制御を回復できなくなる。

【０００８】本発明は、上記事情に鑑みてなされたもの
で、プログラムなどによらずに制御レジスタなどの所定
の記憶回路に対する誤書き込みを防止することができる
半導体集積回路を提供することを目的とする。

【０００９】

【課題を解決するための手段】上記課題を解決するた
め、本発明は以下の構成を有する。即ち、請求項１記載
の発明は、１又は複数のデータを書換え可能に記憶する
データ記憶手段（後述するコントロールレジスタ群２０
１に相当する構成要素）と、書き込まれたパスワードデ
ータを記憶するパスワードデータ記憶手段と、比較基準
となるパスワードデータを発生するパスワードデータ発
生手段（後述するパスワードレジスタ２０２に相当する
構成要素）と、前記パスワードデータ記憶手段に記憶さ
れたデータと、前記パスワードデータ発生手段によって
発生されたデータとを比較する比較手段（後述するコン
パレータ２０３の機能の一部に相当する構成要素）と、
前記比較手段による比較結果が不一致である場合に前記
データ記憶手段へのデータの書き込みを禁止する書き込
み禁止手段（後述するコンパレータ２０３の機能の一部
に相当する構成要素）と、前記データ記憶手段へのデー
タの書き込み動作又はその指示に連動して、前記パスワ
ードデータ記憶手段の記憶内容を初期化するパスワード
データ初期化手段（後述するコンパレータ２０３の機能
の一部に相当する構成要素）とを備えることを特徴とす
る。

【００１０】この構成によれば、比較手段による比較結
果が不一致である場合、禁止手段がデータ記憶手段への
データの書き込みを禁止するので、それまでデータ記憶
手段に記憶されていた内容が保護される。また、データ
記憶手段にデータの書き込みが行われた場合や書き込み
の指示があった場合には、パスワードデータ初期化手段
がパスワードデータ記憶手段の記憶内容を初期化するの
で、データ記憶手段にデータを記憶させる度に、パスワ
ードの設定が必要となる。従って、以前に設定したパス
ワードが無効となり、データ記憶手段に記憶されたデー
タを有効に保護することが可能となる。従って、この構
成によれば、プログラムなどによらずに、制御レジスタ
などの所定の記憶回路に対する誤書き込みを防止するこ
とが可能になる。

【００１１】また、請求項２記載の発明は、前記データ
記憶手段が、前記半導体集積回路を含む回路システムの
リセット、クロック、又は割り込みの１又は複数の動作
を制御する１又は複数のレジスタであることを特徴とす
る。また、請求項３記載の発明は、少なくとも前記デー
タ記憶手段と、前記パスワードデータ記憶手段と、前記
パスワードデータ初期化手段とが、同一のクロックに同
期して動作するものであることと特徴とする。

【００１２】さらに、請求項４記載の発明は、前記パス
ワードデータ初期化手段が、前記比較手段による比較結
果が一致である場合に、前記データ記憶手段へのアクセ
スを示す信号と前記データ記憶手段へデータ書き込みを
指示する信号とが発生されたときに、前記クロックに同
期して前記パスワードデータ記憶手段の記憶内容を初期
化することを特徴とする。請求項５記載の発明は、前記
パスワードデータ初期化手段が、前記比較手段の出力と
前記データ記憶手段の選択を示す信号と前記データ記憶
手段への書き込みを指示する信号とを入力信号とする論
理回路と、その論理回路の出力に基づいて前記パスワー
ドデータ記憶手段に対して初期化データを選択的に供給
する選択回路とを有して構成されていることを特徴とす
る。

【００１３】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。図１は、本発明の半導体集
積回路（コントロールレジスタ部１０８）を含むＤＳＰ
装置１の構成を示すブロック図である。ＤＳＰ装置１
は、主要回路ブロック１００と、外部回路との入出力回
路となるマイクロコンピュータインターフェース１１
０、シリアルデータインターフェース１１１、及び外部
メモリインターフェース１１２と、クロック信号を発生
したり、電源投入時やシステムの暴走時にリセット信号
を発生するクロックリセット発生器１１３とから構成さ
れている。主要回路ブロック１００は、ＣＰＵ１０１
と、ＤＳＰ１０２と、ＤＳＰ命令メモリ１０３と、内部
メモリインターフェース１０４と、ＭＭＵ（メモリマネ
ージメントユニット）１０５と、メモリバンク１０６
と、レジスタバンク１０７と、コントロールレジスタ部
１０８とから構成されている。

【００１４】ＣＰＵ１０１は、内部の各回路を制御する
と共に外部機器との間のデータの入出力を制御するもの
であって、内部メモリインターフェース１０４を介して
ＤＳＰ命令メモリ１０３、メモリバンク１０６、及びレ
ジスタバンク１０７の各メモリまたは、コントロールレ
ジスタ部１０８内の各制御レジスタにアクセスするとと
もに、シリアルデータインターフェース１１１と外部メ
モリインターフェース１１２を介して外部機器及び外部
メモリとデータ交換を行うことができるようになってい
る。ＤＳＰ１０２は、ＤＳＰ命令メモリ１０３に格納さ
れたプログラムに従い、ＣＰＵ１０２、外部のマイクロ
コンピュータ等による指示に応じて、メモリバンク１０
６やレジスタバンク１０７を用いて所定の信号処理を行
う。この場合、ＤＳＰ１０２は、２系統のアドレス及び
データバス（図１のＸ，Ｙ）を有していて、それらを切
り替えながら使用できるようになっている。

【００１５】内部メモリインターフェース１０４は、Ｃ
ＰＵ１０１、ＤＳＰ１０２、及びマイクロコンピュータ
インターフェース１１０を介して接続された図示してい
ない外部のマイクロコンピュータと、ＭＭＵ１０５との
間を１又は２系統のアドレスバス及びデータバスによっ
て選択的に接続する回路である。また、マイクロコンピ
ュータインターフェース１１０に接続されたアドレス及
びデータバスは、内部メモリインターフェース１０４を
介して、コントロールレジスタ部１０８に接続されてい
て、マイクロコンピュータインターフェース１１０に接
続された外部のマイクロコンピュータ等の制御回路が、
コントロールレジスタ部１０８内の各制御レジスタにア
クセスできるようになっている。

【００１６】また、ＣＰＵ１０１は、内部メモリインタ
ーフェース１０４を介して、コントロールレジスタ部１
０８及びＤＳＰ命令メモリ１０３にアドレスバスＡＤ及
びデータバスＤＩを接続し、各制御レジスタ及びメモリ
に対してアクセスできるようになっている。ＭＭＵ１０
５は、メモリバンク１０６及びレジスタ１０７を、ペー
ジ、セグメント等の所定のブロック単位で分割して管理
するものであって、メモリバンク１０６及びレジスタ１
０７の物理アドレスと、内部インターフェース１０４の
出力アドレスバス上のアドレスの値とのマッピング等の
管理を行う。

【００１７】コントロールレジスタ部１０８は、ＤＳＰ
装置１の動作を制御するために用いる各種データを設定
したり、あるいは各回路の動作状態等を表示するための
出力データを格納する制御レジスタと、各制御レジスタ
にデータを書き込む場合に、パスワードによる保護を行
うために用いるパスワードレジスタ（パスワードレジス
タも制御レジスタの１つであるとする）から構成されて
いる。以上の構成によって、ＤＳＰ装置１は、外部メモ
リやシリアルデータインターフェース１１１、あるいは
外部のマイクロコンピュータから供給されるデジタルデ
ータに対して、ＤＳＰ１０２等によって種々の信号処理
を行い、それらの外部機器に対して処理結果を出力す
る。

【００１８】次に、図２ないし図４を参照して、コント
ロールレジスタ部１０８の構成について説明する。図２
は、コントロールレジスタ部１０８内の各制御レジスタ
のアドレス割当てを示す図表である。図２に示すよう
に、本実施の形態では、コントロールレジスタ部１０８
の制御レジスタは、各４ワード（１ワードあたり３２ビ
ット）のメモリ領域を有するシステムレジスタ、プロセ
ッサレジスタ、割り込みレジスタ、タイマレジスタ、及
び汎用レジスタ、並びに１ワード（３２ビット）のメモ
リ領域を有するパスワードレジスタから構成され、また
予備のアドレス領域を割り当てられている。

【００１９】図２に示す図表は、例えば、アドレス５０
００００ｈ（「ｈ」は１６進数を表す。），５００００
４ｈ，５００００８ｈ，５００００Ｃｈを各ワードの先
頭アドレスとして、３２ビット４ワード分のメモリがシ
ステムレジスタに割り当てられていることを示してお
り、１アドレスあたり８ビット（１バイト）分のメモリ
が割り当てられている。この実施形態では、システムレ
ジスタに、各回路ブロックに供給されるクロックの作動
と停止を設定するための領域や、ＣＰＵ１０１、ＤＳＰ
１０２、ＭＭＵレジスタ１０５、レジスタバンク１０７
等の各回路をリセットしたりするための領域がビット単
位で設けられている。

【００２０】図３は、システムレジスタ内のアドレス５
０００００４ｈ〜５０００００７ｈに割り当てられたク
ロックに関する制御を行うための３２ビットのデータの
設定内容を示す図であり、図４に、図３に示す各ビット
に割り当てられた機能を一覧にして示す。図３に示すよ
うに、この例では、ビット０１にＤＣＣというラベルが
付けられた制御ビットが割り当てられていて、ＤＣＣビ
ットは、図４に示すように、“０”（初期値）が書き込
まれたときにＣＰＵ１０１へ供給されるクロックを作動
させ、“１”が書き込まれたときにクロックを停止する
ように設定するものである。ＤＣＣビットのデータは、
例えば、図１のクロックリセット発生器１１３からＣＰ
Ｕ１０１へ供給される図示していないシステムクロック
ＣＬＫの信号線に挿入されたゲート回路の入力データと
なり、“０”でシステムクロックＣＬＫをそのまま通過
させ、“１”でＣＰＵ１０１へ入力されるシステムクロ
ックＣＬＫの値を“０”または“１”に固定するための
入力データとして用いられる。

【００２１】図３に示すビット０３、ビット０４、及び
ビット１６には、それぞれＤＣＭＢ、ＤＣＤ、及びＤＣ
ＲＢのラベルが付けられている。各ビットに割り当てら
れた機能は、図４に示すように、ＤＳＰ１０２及びＤＳ
Ｐ命令メモリ１０３のクロックの作動又は停止、メモリ
バンク１０６のクロックの作動又は停止、及びレジスタ
バンク１０７のクロックの作動又は停止である。そし
て、図３に示すビット２０〜ビット３１の１２ビットに
は、ラベルＤＣＰが付けられていて、その機能は図４に
示すように各周辺回路（図１に示していない各内部回
路）のクロックの作動又は停止を設定するものである。

【００２２】図２に示すシステムレジスタの他のアドレ
ス５００００８ｈ〜５００００Ｂｈの記憶領域には、Ｃ
ＰＵ１０１、ＤＳＰ１０２及びＤＳＰ命令メモリ１０
３、レジスタバンク１０７、ＭＭＵ１０５、及び各周辺
回路のリセットの設定／リセットの解除を行うための複
数のビットが設定されている。また、図２に示すシステ
ムレジスタ以外の他の制御レジスタには、それぞれ次の
ような機能が割り当てられている。アドレス５０００１
０ｈ，５０００１４ｈ，５０００１８ｈ，５０００１Ｃ
ｈを先頭アドレスとするメモリ領域はプロセッサレジス
タであって、システム、ＣＰＵ１０１、及びＤＳＰ１０
２の動作又は停止状態を表示するビット（リード専
用）、ＣＰＵ１０１、ＤＳＰ１０２の動作の開始又は停
止を要求するための書き込み可能なビット、ＣＰＵ１０
１、ＤＳＰ１０２に割り込み要求を発行するためのビッ
ト等が設けられている。

【００２３】アドレス５０００２０ｈ，５０００２４
ｈ，５０００２８ｈ，５０００２Ｃｈを先頭アドレスと
するメモリ領域は割り込みレジスタであって、ＣＰＵ１
０１と外部マイクロプロセッサ相互の、またはＣＰＵ１
０１又は外部マイクロプロセッサに対する各内部回路か
らの各割り込み信号に関するビットが設けられている。
各割り込み信号に関するビットは、例えば、外部マイク
ロコンピュータインターフェース１１０を介して接続さ
れたマイクロコンピュータ又はＣＰＵ１０１によって、
ＤＳＰ１０２、メモリバンク１０６等の各内部回路が発
した割り込み要求やバス競合の各種通知を処理するため
に用いられる。

【００２４】アドレス５０００３０ｈ，５０００３４
ｈ，５０００３８ｈ，５０００３Ｃｈを先頭アドレスと
するメモリ領域はタイマレジスタである。タイマレジス
タは、システムクロックＣＬＫの周期で変化する２つの
３２ビットアップカウンタの値を保持する２つのレジス
タと、カウンタアップ動作の開始指示と初期値の設定と
を行うための３２ビットの２つのレジスタとから構成さ
れている。この場合、初期値設定用の各レジスタに“０
ｈ”以外の値を書き込むと各カウンタが動作を開始する
ようになっている。アドレス５０００４０ｈ，５０００
４４ｈ，５０００４８ｈ，５０００４Ｃｈを先頭アドレ
スとして指定される３２ビット４ワード分のメモリ領域
は汎用レジスタであり、任意のデータが読み書きできる
ようになっている。なお、アドレス５０００５０ｈ〜５
０００７８ｈは予備として、使用されていない。

【００２５】アドレス５０００７Ｃｈを先頭アドレスと
する３２ビット１ワード分のメモリ領域は、パスワード
レジスタであり、ＣＰＵ１０１もしくは外部のマイクロ
コンピュータによって所定の３２ビットのパスワードデ
ータが書き込まれるようになっている。本実施形態で
は、ＣＰＵ１０１が、このパスワードレジスタに正当な
パスワードデータを設定しないと、コントロールレジス
タ部１０８内のパスワードレジスタ以外の各制御レジス
タへの書き込み動作を行うことができないようになって
いる。また、パスワードレジスタに所定のパスワードデ
ータを書き込んだ後、他の制御レジスタに一度でも書き
込みを行うと、パスワードレジスタの値が自動的に００
００００００ｈにリセットされるようになっている。そ
のため、制御レジスタへの書き込みは、一回の書き込み
を行うたびに、それに先だってパスワードレジスタへパ
スワードデータの書き込みを行う必要がある。

【００２６】なお、本実施形態では、マイクロコンピュ
ータインターフェース１１０を介して接続された外部の
マイクロコンピュータが、コントロールレジスタ部１０
８のパスワードレジスタ以外の制御レジスタにデータを
書き込むときは、パスワードレジスタへのパスワードデ
ータの書き込みが不要であるとしている。ただし、この
構成に代えて、ＣＰＵ１０１または外部のマイクロコン
ピュータの両方、あるいは外部のマイクロコンピュータ
のみについて、パスワードレジスタへのパスワードデー
タの書き込みがない場合に他の制御レジスタへの書き込
みが行えないような構成にしてもよい。各制御レジスタ
へのデータのリード（読み出し）については、パスワー
ドに関係なく行うことができるようになっている。

【００２７】次に、図５を参照して、図１に示すコント
ロールレジスタ部１０８の構成について説明する。図５
に示すように、コントロールレジスタ部１０８は、コン
トロールレジスタ群２０１と、パスワードレジスタ２０
２と、３入力の負論理入力型ＮＡＮＤ２０５とから構成
される。このうち、コントロールレジスタ群２０１は、
図２に示すアドレス５０００００ｈ〜５０００７８ｈを
先頭アドレスとする各制御レジスタに対応する複数の記
憶回路から構成され、コントロールレジスタチップセレ
クト信号ＣＳＮ＿ＣＲ（負論理）がアクティブ（“ＬＯ
Ｗ”レベル）で、かつコントロールレジスタライトイネ
ーブル信号ＷＥＮ（負論理）がアクティブ（“ＬＯＷ”
レベル）であり、且つパスワード一致出力「Ａ＝Ｂ（負
論理）」がアクティブ（“ＬＯＷ”レベル）である場合
にのみ、コントロールレジスタ用アドレスバス信号ＡＤ
＿ＣＲのアドレス値に対応する記憶回路がアクティブと
なり、データバスＤＩ上のデータがその記憶回路に書き
込まれるようになっている。また、コントロールレジス
タライトイネーブル信号ＷＥＮ（負論理）が非アクティ
ブ（“ＨＩＧＨ”レベル）の場合には、コントロールレ
ジスタ群２０１内の制御レジスタに対するデータの書き
込みが禁止される。

【００２８】ここで、コントロールレジスタチップセレ
クト信号ＣＳＮ＿ＣＲ（負論理）は、図１の内部メモリ
インターフェース１０４から出力される信号であって、
ＣＰＵ１０１等がコントロールレジスタ部１０８の各制
御レジスタにアクセスする際に“ＬＯＷ”レベルに設定
される。このコントロールレジスタチップセレクト信号
ＣＳＮ＿ＣＲは、アドレスバスＡＤ上のアドレス値がコ
ントロールレジスタ群２０１内の各制御レジスタ（制御
レジスタのパスワードレジスタ２０２以外の各制御レジ
スタ）に対応し、内部信号ＣＳＮがアクティブの場合に
アクティブに設定される。

【００２９】また、同様な信号として後述するパスワー
ドレジスタチップセレクト信号ＣＳＮ＿ＰＲ（負論理）
は、アドレスバスＡＤ上のアドレス値がパスワードレジ
スタ２０２のアドレスに対応し、上述の内部信号ＣＳＮ
がアクティブの場合にアクティブに設定される。ライト
イネーブル信号ＷＥＮ（負論理）は、ＣＰＵ１０１等が
コントロールレジスタ部１０８の各制御レジスタや、他
のメモリやレジスタにデータ書き込みを行う際に“ＬＯ
Ｗ”レベルに設定される。

【００３０】負論理入力型ＮＡＮＤ２０５は、コントロ
ールレジスタチップセレクト信号ＣＳＮ＿ＣＲと、ライ
トイネーブル信号ＷＥＮと、コンパレータ２０３の一致
出力「Ａ＝Ｂ」（ＡとＢが一致のときアクティブロウ）
とを入力し、その出力をコントロールレジスタライトイ
ネーブル信号ＷＥＮ＿ＣＲ又はリセット信号ＲＳＮ（共
に負論理）とする論理回路である。負論理入力型ＮＡＮ
Ｄ２０５は、コンパレータ２０３が一致状態の比較結果
（“ＬＯＷ”レベルつまりＡ＝Ｂ）を出力し、またコン
トロールレジスタチップセレクト信号ＣＳＮ＿ＣＲがア
クティブ（“ＬＯＷ”）となっている場合に、ライトイ
ネーブル信号ＷＥＮがアクティブ（“ＬＯＷ”）となっ
たことを、アクティブ（“ＬＯＷ”）として伝送する。
この場合に、コントロールレジスタ群２０１内の各制御
レジスタに対するデータの書き込みが可能な状態とな
る。なお、コントロールレジスタ用アドレスバス信号Ａ
Ｄ＿ＣＲは、図１の内部メモリインターフェース１０４
から出力されるアドレスバスＡＤの信号のうち、コント
ロールレジスタ部１０８の各レジスタに対応するアドレ
スのみを含むようにデコードされたアドレス信号であ
る。

【００３１】パスワードレジスタ２０２は、図２のパス
ワードレジスタ（先頭アドレス５０００７Ｃｈ）に対応
するものであって複数の記憶回路から構成され、パスワ
ードレジスタチップセレクト信号ＣＳＮ＿ＰＲ（負論
理）が“ＬＯＷ”レベルで、かつライトイネーブル信号
ＷＥＮが“ＬＯＷ”レベルの場合、データバスＤＩ上の
データを格納するようになっている。出力Ｏ＿ＰＲは、
パスワードレジスタ２０２の出力データバスである。リ
セット入力ＲＳＮ（負論理）は、パスワードレジスタ２
０２の記憶内容をリセットするための信号であり、負論
理入力型ＮＡＮＤ２０５から出力されるコントロールレ
ジスタライトイネーブル信号ＷＥＮ＿ＣＲ（負論理）と
同一の信号が入力される。

【００３２】パスワードレジスタチップセレクト信号Ｃ
ＳＮ＿ＰＲは、図示しないデコード回路で生成されるも
ので、上述したように、コントロールレジスタチップセ
レクト信号ＣＳＮ＿ＣＲがアクティブ（“ＬＯＷ”レベ
ル）で、かつ、図１の内部メモリインターフェース１０
４から出力されるアドレスバス信号ＡＤが示すアドレス
がパスワードレジスタの先頭アドレス（５０００７Ｃ
ｈ）に一致する場合に、アクティブ（“ＬＯＷ”レベ
ル）となる信号である。

【００３３】コンパレータ２０３は、パスワードレジス
タ２０２の出力Ｏ＿ＰＲ上の３２ビットのデータと、パ
スワード発生部２０４で発生される３２ビットのパスワ
ードデータとを比較するものであって、これらデータが
一致しなかったときに出力Ａ≠Ｂとして“ＨＩＧＨ”レ
ベルを出力し、一致したときに出力Ａ＝Ｂとして“ＬＯ
Ｗ”レベルを出力する。パスワード発生部２０４は、例
えば、ＬＳＩ内の配線によって電源（“ＨＩＧＨ”レベ
ル）またはグランド（“ＬＯＷ”レベル）に選択的に接
続された３２ビットのマスクＲＯＭから構成されるもの
であって、比較基準となるパスワードデータの値を出力
するものである。

【００３４】次に、図６を参照して、図５に示すパスワ
ードレジスタ２０２の構成について説明する。図６に示
すパスワードレジスタ２０２は、データバスＤＩを構成
する３２ビットのデータ線ＤＩ［３１］〜ＤＩ［００］
をそれぞれ“１”入力に接続する３２個のセレクタ３０
１、３０２、…、３０３と、セレクタ３０１、３０２、
…、３０３の各出力Ｏをそれぞれ入力Ｉとする３２個の
フリップフロップ３０４、３０５、…、３０６と、２個
のゲート回路３０７及び３０８から構成されている。

【００３５】セレクタ３０１、３０２、…、３０３の各
“０”入力は、“ＬＯＷ”レベルに設定されていて、出
力Ｏから出力される入力（“１”入力又は“０”入力）
を選択する選択入力Ｓには、ゲート回路３０７の出力が
接続されている。セレクタ３０１、３０２、…、３０３
は、選択入力Ｓが“ＨＩＧＨ”の場合“１”入力の信号
を出力し、選択入力Ｓが“ＬＯＷ”の場合“０”入力の
信号を出力する。したがって、この場合、負論理２入力
ＡＮＤとして構成されたゲート回路３０７の２つの入
力、ライトイネーブル信号ＷＥＮがアクティブ（“ＬＯ
Ｗ”レベル）で、かつ、パスワードレジスタチップセレ
クト信号ＣＳＮ＿ＰＲがアクティブ（“ＬＯＷ”レベ
ル）のとき、ゲート回路３０７の出力が“ＨＩＧＨ”レ
ベルとなるので、セレクタ３０１、３０２、…、３０３
の各出力Ｏからは、データバスＤＩの各ビット信号線上
のデータＤＩ［３１］、ＤＩ［３０］、…、ＤＩ［０
０］が出力される。それ以外のときは初期化データとし
て用いられる“ＬＯＷ”レベルが出力される。

【００３６】フリップフロップ３０４、３０５、…、３
０６は、それぞれ、ロード入力ＬＤが“１”レベルのと
き、クロック入力ＣＫに入力されるクロック信号の立ち
上がりに同期して入力Ｉに入力されているデータを内部
の記憶回路に記憶するとともに、各出力Ｏ＿ＰＲ［３
１］、出力Ｏ＿ＰＲ［３０］、…、出力Ｏ＿ＰＲ［０
０］からそれぞれ出力する。ここで、出力Ｏ＿ＰＲ［３
１］、出力Ｏ＿ＰＲ［３０］、…、出力Ｏ＿ＰＲ［０
０］は、出力データバスＯ＿ＰＲの各データビットをな
すものである。一方、ロード入力ＬＤが非アクティブの
ときは、クロック入力ＣＫの入力変化にかかわらず、記
憶回路に記憶された各データがそれぞれ保持されて出力
される。フリップフロップ３０４、３０５、…、３０６
の各ロード入力ＬＤには、ゲート回路３０８の出力が共
通に入力される。フリップフロップ３０４、３０５、
…、３０６の各クロックＣＫには、システムクロック信
号ＣＬＫが共通に入力される。

【００３７】ゲート回路３０８は、１負論理入力／１正
論理入力型の２入力ＯＲである。その負論理入力部に
は、図５に示すリセット入力信号ＲＳＮとして、負論理
入力型ＮＡＮＤ２０５の出力（コントロールレジスタラ
イトイネーブル信号ＷＥＮ＿ＣＲ）が入力され、正論理
入力部にはゲート回路３０７の出力が入力される。な
お、リセット信号ＲＳＮ（すなわちコントロールレジス
タチップセレクト信号ＣＳＮ＿ＣＲ）と、パスワードレ
ジスタチップセレクト信号ＣＳＮ＿ＰＲは、両方が同時
にアクティブ（“ＬＯＷ”レベル）となることはない。

【００３８】図５に示す構成において、例えば、ＣＰＵ
１０１等がパスワードレジスタ２０２にパスワードデー
タを書き込む場合（サイクル１とする）、パスワードレ
ジスタチップセレクト信号ＣＳＮ＿ＰＲとライトイネー
ブル信号ＷＥＮを共にアクティブ（“ＬＯＷ”レベル）
に設定する。ただし、コントロールレジスタチップセレ
クト信号ＣＳＮ＿ＣＲは非アクティブ（“ＨＩＧＨ”レ
ベル）とする。この場合、ゲート回路３０７の出力とゲ
ート回路３０８の出力は共にアクティブとなる。従っ
て、セレクタ３０１、３０２、…、３０３の各選択入力
Ｓは“１”となり、セレクタ３０１、３０２、…、３０
３の各出力Ｏからは各“１”入力部に入力されたデータ
ＤＩ［３１］、ＤＩ［３０］、…、ＤＩ［００］がそれ
ぞれ出力される。 一方、フリップフロップ３０４、３
０５、…、３０６の各ロード入力ＬＤも“１”になるの
で、フリップフロップ３０４、３０５、…、３０６はシ
ステムクロックＣＬＫの立ち上がり時にデータＤＩ［３
１］、ＤＩ［３０］、…、ＤＩ［００］のレベルをそれ
ぞれ保持（パスワード書き込み状態）するとともに、こ
れらを出力Ｏ＿ＰＲ［３１］、Ｏ＿ＰＲ［３０］、…、
Ｏ＿ＰＲ［００］として出力する。

【００３９】また、次にＣＰＵ１０１等がコントロール
レジスタ群２０１のいずれかの制御レジスタにデータを
書き込む場合（サイクル２とする）、コントロールレジ
スタチップセレクト信号ＣＳＮ＿ＣＲとライトイネーブ
ル信号ＷＥＮが共にアクティブ（“ＬＯＷ”レベル）に
設定され、パスワードレジスタチップセレクト信号ＣＳ
Ｎ＿ＰＲが非アクティブ（“ＨＩＧＨ”レベル）とされ
る。ただし、サイクル１で書き込んだパスワードは一致
しているものとする。この場合、ゲート回路３０７の出
力は“０”となり、リセット入力信号ＲＳＮがアクティ
ブ（“ＬＯＷ”レベル）であるので、ゲート回路３０８
の出力は“１”となる。従って、セレクタ３０１、３０
２、…、３０３の各選択入力Ｓは“０”となり、セレク
タ３０１、３０２、…、３０３の各出力Ｏからは各
“０”入力部に入力された“ＬＯＷ”レベルの信号が出
力される。一方、フリップフロップ３０４、３０５、
…、３０６の各ロード入力ＬＤは“１”になるので、フ
リップフロップ３０４、３０５、…、３０６はシステム
クロックＣＬＫの立ち上がり時にセレクタ３０１、３０
２、…、３０３の各出力Ｏから出力された“０”の信号
を取り込んで保持するとともに、出力Ｏ＿ＰＲ［３
１］、Ｏ＿ＰＲ［３０］、…、Ｏ＿ＰＲ［００］からそ
れらを出力する。即ち、コントロールレジスタ群２０１
にデータが書き込まれた場合にはパスワードレジスタ２
０２が初期化される。

【００４０】次に、図７に示すタイミングチャートを参
照して、図５に示すコントロールレジスタ部１０８の動
作について具体例を用いて説明する。図７は、サイクル
１でＣＰＵ１０１がパスワードレジスタ２０２に正当な
パスワードデータ“ＰＳＷＤ”を書き込み、サイクル２
でコントロールレジスタ群２０１内の１つの制御レジス
タにデータ“ＦＦＦＦＦＦＦＦｈ”を書き込み、サイク
ル３で同一制御レジスタにデータ“００００００００
ｈ”を書き込もうとした場合の動作例における各部の波
形を示している。ここで、パスワードレジスタ２０１の
アドレスの値をＡＤ＿ＰＲ、アクセスしている制御レジ
スタのアドレスの値をＡＤ＿ＣＲ１で表している。

【００４１】サイクル１でＣＰＵ１０１は、ライトイネ
ーブル信号ＷＥＮをアクティブ（“ＬＯＷ”レベル）に
設定し、データバスＤＩにパスワードデータ“ＰＳＷ
Ｄ”を出力し、かつ、アドレスバスＡＤにパスワードレ
ジスタのアドレスＡＤ＿ＰＲを出力し、また、上述した
コントロールレジスタチップセレクト信号ＣＳＮ＿ＣＲ
を非アクティブ（“ＨＩＧＨ”レベルとする）にする。
パスワードレジスタチップセレクト信号ＣＳＮ＿ＰＲを
アクティブ（“ＬＯＷ”レベル）にする。なお、サイク
ル１において、パスワードレジスタ２０２の出力Ｏ＿Ｐ
Ｒは“００００００００ｈ”であるとする。

【００４２】サイクル１では、パスワードレジスタチッ
プセレクト信号ＣＳＮ＿ＰＲがアクティブ（“ＬＯＷ”
レベル）であり、ライトイネーブル信号ＷＥＮがアクテ
ィブ（“ＬＯＷ”レベル）になるとともに、パスワード
レジスタ２０２の入力にパスワードデータ“ＰＳＷＤ”
が入力される。従って、サイクル２のシステムクロック
ＣＬＫの立ち上がりでは、パスワードレジスタ２０２の
入力にパスワードデータ“ＰＳＷＤ”が格納され、出力
Ｏ＿ＰＲからパスワードデータ“ＰＳＷＤ”が出力され
る。そして、コンパレータ２０３の出力「Ａ＝Ｂ」は、
その比較結果が一致となるので、アクティブ（“ＬＯ
Ｗ”レベル）となる。

【００４３】一方、サイクル２では、ＣＰＵ１０１がア
ドレスバスＡＤにコントロールレジスタ群２０１内のア
クセス対象の制御レジスタのアドレスＡＤ＿ＣＲ１を出
力するとともに、データバスＤＩにその制御レジスタに
書き込むデータ“ＦＦＦＦＦＦＦＦｈ”を出力する。こ
こでは、ＣＰＵ１０１の出力によるライトイネーブル信
号ＷＥＮとコントロールレジスタチップセレクト信号Ｃ
ＳＮ＿ＣＲはアクティブ（“ＬＯＷ”レベル）とする。
このとき、コントロールレジスタチップセレクト信号Ｃ
ＳＮ＿ＣＲとライトイネーブル信号ＷＥＮがアクティブ
（“ＬＯＷ”レベル）であり、また、コンパレータ２０
３の出力「Ａ＝Ｂ」がアクティブ（“ＬＯＷ”レベル）
となるので、コントロールレジスタライトイネーブル信
号ＷＥＮ＿ＣＲがアクティブ（“ＬＯＷ”レベル）にな
り、次のサイクル３のシステムクロックＣＬＫの立ち上
がりでその制御レジスタにデータ“ＦＦＦＦＦＦＦＦ
ｈ”が書き込まれ、出力Ｏ＿ＣＲからデータ“ＦＦＦＦ
ＦＦＦＦｈ”が出力される。

【００４４】サイクル３でＣＰＵ１０１は、同一の制御
レジスタにデータ“００００００００ｈ”を書き込もう
として、データバスＤＩにデータ“００００００００
ｈ”を出力する。この場合、サイクル２でリセット入力
ＲＳＮ（即ちコントロールレジスタライトイネーブル信
号ＷＥＮ＿ＣＲ）がアクティブ（“ＬＯＷ”レベル）に
なっているので、サイクル３のシステムクロックＣＬＫ
の立ち上がりでパスワードレジスタ２０２の出力Ｏ＿Ｐ
Ｒは“００００００００ｈ”にリセットされている。そ
のため、コンパレータ２０３の出力「Ａ＝Ｂ」が非アク
ティブ（“ＨＩＧＨ”レベル）となり、コントロールレ
ジスタライトイネーブル信号ＷＥＮ＿ＣＲが非アクティ
ブ（“ＨＩＧＨ”レベル）になる。したがって、データ
バスＤＩ上に出力されたデータ“００００００００ｈ”
は制御レジスタに書き込まれず、サイクル３の次のシス
テムクロックＣＬＫの立ち上がりにおいても、出力Ｏ＿
ＣＲはデータ“ＦＦＦＦＦＦＦＦｈ”のまま変化しな
い。

【００４５】なお、図７に示す例では、パスワードデー
タの書き込み（サイクル１）と制御レジスタへのデータ
の書き込み（サイクル２）を連続した２つのクロックに
同期させて実行しているが、パスワードを書き込んだ後
は、制御レジスタへのデータの書き込みが行われるま
で、そのパスワードレジスタ２０２の記憶内容は保持さ
れるので、複数サイクルを隔てて、コントロールレジス
タ群２０１内の制御レジスタへの書き込みを行ってもよ
い。ただし、一度、コントロールレジスタ群２０１内の
制御レジスタへの書き込みを行うと、リセット信号ＲＳ
Ｎがアクティブ（“ＬＯＷ”レベル）となって、パスワ
ードレジスタ２０２の記憶内容はクリアされるので、書
き込みを行った次のサイクル以降は書き込みは禁止され
ることに変わりはない。即ち、コントロールレジスタ群
２０１内の制御レジスタへのデータの書き込みを行うに
は、パスワードレジスタ２０２にパスワードデータを先
に格納しなければならない。

【００４６】次に、図８〜図１０を参照して、図１のＤ
ＳＰ装置１のシステム全体としての動作例について説明
する。ここでは、ＣＰＵ１０１が、ＤＳＰ１０２に対し
てＤＳＰ処理の実行を要求する場合の処理の一例につい
て説明する。ＤＳＰ処理を行う場合、ＣＰＵ１０１は、
最初にＤＳＰ１０２のリセットを解除する処理を行う
（図８のステップ４０１）。ＤＳＰ１０２のリセット解
除は、図２に示す各制御レジスタのうち、プロセッサレ
ジスタ内の所定のビットに“１”を書き込むことで行
う。制御レジスタへのデータの書き込みは、ステップ４
０１から呼び出される制御レジスタライト処理ルーチン
５０１で行う。

【００４７】図９に示すように、制御レジスタライト処
理ルーチン５０１ではまず、パスワードレジスタ２０２
への書き込み（ライト）要求が行われ（ステップ５０
２）、ライトイネーブル信号ＷＥＮ、パスワードレジス
タチップセレクト信号ＣＳＮ＿ＰＲ等の所定の信号の状
態がアクティブに設定されるとともに、アドレスバスＡ
Ｄ及びデータバスＤＩにパスワードレジスタアドレス及
びパスワードデータが出力される。次に、ハードウェア
処理によってパスワードレジスタ２０２の書き込みが実
行される（ステップ５０３）。なお、図９及び図１０で
は、ハードウェアによって実行される処理を太線のブロ
ックで示している。

【００４８】次に、ＣＰＵ１０１は、制御レジスタ（こ
の場合、プロセッサレジスタ）に対する書き込み要求を
行い（ステップ５０４）、ＤＳＰ１０２のリセットを解
除するために用いられるシステムレジスタ内の所定のビ
ットの状態をアクティブに設定するように、アドレスバ
スＡＤ及びデータバスＤＩにシステムレジスタのアドレ
ス及び所定の書き込みデータが設定される。なお、この
例では、ＤＳＰ１０２が、制御レジスタ（この場合シス
テムレジスタ）のＤＳＰリセット解除用のビットがアク
ティブに設定されると、リセット状態が解除され、処理
開始要求を待機する状態である停止状態に移行するよう
に動作するものとする。

【００４９】次に、ハードウェアによって、ステップ５
０３で書き込まれたパスワードデータが正しいか否かが
判定され（ステップ５０５）、正しい場合には制御レジ
スタへの書き込みが行われ（ステップ５０６）、パスワ
ードレジスタ２０２の初期化（すなわちパスワードの解
除）が行われる（ステップ５０７）。なお、ステップ５
０３でパスワードが正しくないと判定された場合には、
ステップ５０６及びステップ５０７がスキップされ、一
連の処理が終了する。

【００５０】図８のステップ４０１では、制御レジスタ
ライト処理ルーチン５０１が終了すると、必要に応じて
他の所定の処理を行った後、ＤＳＰ１０２が停止状態に
なったかどうかを監視する（ステップ４０２）。ステッ
プ４０２では、コントロールレジスタ群２０１のプロセ
ッサレジスタ内の所定のデータ（停止中又は動作中を示
すビットのデータ）を読み出すことでＤＳＰ１０２が停
止中か、動作中かが判定される。このときステップ４０
２では、制御レジスタリード処理ルーチン６０１を呼び
出すことで、プロセッサレジスタの読み出し処理が行わ
れる。

【００５１】制御レジスタリード処理ルーチン６０１で
は、図１０に示すように、まず、制御レジスタに対して
の読み出し（リード）要求が行われ（ステップ６０
２）、図示しないリードイネーブル信号等の所定の信号
の状態がアクティブに設定されるとともに、アドレスバ
スＡＤに読み出し先の制御レジスタのアドレス値が設定
される。次に、ハードウェア処理によって制御レジスタ
からのデータの読み出しが実行される（ステップ６０
３）。ここで制御レジスタリード処理ルーチン６０１の
処理が終了する。

【００５２】ステップ４０２では、繰り返し、制御レジ
スタリード処理ルーチン６０１によってコントロールレ
ジスタ群２０１内のプロセッサレジスタのＤＳＰ１０２
の状態（停止又は動作）を表示するデータが読み出さ
れ、所定のビットの値を調べることで、ＤＳＰ１０２が
停止中か、動作中かが判定され、そして、ＤＳＰ１０２
が停止状態であると判定された場合に次のステップ４０
３の処理が実行される。ステップ４０３では、ＤＳＰ１
０２の各処理状態を設定するためのＤＳＰレジスタの設
定が行われる。次に、ＣＰＵ１０１は、ＤＳＰ１０２に
処理の開始要求を発行する（ステップ４０４）。

【００５３】ステップ４０４では、図９に示す制御レジ
スタライト処理ルーチン５０１が呼び出されて、ステッ
プ４０１の場合と同様にして、パスワードレジスタ２０
２へのパスワードデータの書き込み処理と、制御レジス
タへの書き込み処理が実行される。この場合、制御レジ
スタにおける書き込み対象はプロセッサレジスタ内でＤ
ＳＰ１０２に動作の開始要求を発行するためのビットで
あり、そのビットに例えば“１”を書き込むことで開始
要求の発行処理が行われる。制御レジスタライト処理ル
ーチン５０１が終了すると、ＣＰＵ１０１内のレジスタ
の設定等の必要な処理を行った後、ステップ４０５でＤ
ＳＰ１０２による処理の終了を待機する処理が実行され
る。ステップ４０５では、ステップ４０２と同様に、繰
り返し、制御レジスタリード処理ルーチン６０１によっ
て読み出されたコントロールレジスタ群２０１内のプロ
セッサレジスタのＤＳＰ１０２の状態を表示するビット
を調べることで、ＤＳＰ１０２が停止中か、動作中かを
判定し、ＤＳＰ１０２が停止状態であると判定した場合
に、ＤＳＰの処理が終了したと判定し、図８に示す一連
の処理を終了する。

【００５４】以上のように、本発明の実施形態によれ
ば、パスワードデータの初期化が自動的に行われるの
で、プログラム等によって行う場合に比べ、パスワード
レジスタの初期化動作を安定して確保することができ
る。また、書き込み保護を行う制御レジスタへの書き込
みを、１回行うたびにパスワードレジスタの初期化する
ようにしているので、制御レジスタのデータが誤作動に
よって複数回連続して書き換えられてしまうというよう
な状態を回避することができる。

【００５５】なお、本発明は、上記実施の形態の構成に
限定されることなく、例えば、図１のＤＳＰ装置を構成
する各回路ブロックを複数の集積回路に分割して設ける
ようにしたり、複数の制御レジスタに対するアクセス制
限をアドレス毎にあるいはビット毎に行えるようした
り、パスワード発生部２０４を書換え可能なメモリ等に
よって構成するようにしたり、あるいは、制御レジスタ
への書き込みが許可される期間をパスワードを書き込ん
だ次の１又は複数の所定回のサイクルに限定したりする
ようにする変更を適宜行うことができる。以上、この発
明の実施形態について図面を参照して詳述してきたが、
本発明はこの実施形態に限られるものではなく、この発
明の要旨を逸脱しない範囲の設計変更等も含まれる。

【００５６】

【発明の効果】以上説明したように、本発明によれば、
制御レジスタ等からなるデータ記憶手段へのデータの書
き込み動作又はその指示に連動して、パスワードレジス
タ等からなるパスワードデータ記憶手段の記憶内容を初
期化するようにしたので、パスワードのクリアが安定し
て行えるようになり、また、パスワードデータがデータ
記憶手段へのデータの書き込みに連動して初期化される
ので、誤ったデータの書き込みが複数回連続して発生し
てしまうという従来の課題を解決することができる。従
って、プログラムなどによらずに制御レジスタに対する
データ書き込み時の誤作動を防止することが可能とな
る。

【図面の簡単な説明】

【図１】 本発明の実施の形態に係るＤＳＰ装置の構成
を示すブロック図でである。

【図２】 本発明の実施の形態に係る制御レジスタの構
成を説明するための図である。

【図３】 本発明の実施の形態に係る制御レジスタを構
成するシステムレジスタの設定例を示す図である。

【図４】 本発明の実施の形態に係るシステムレジスタ
に設定された各ビットの機能を一覧にして示す図であ
る。

【図５】 本発明の実施の形態に係るコントロールレジ
スタ部の構成例を示すブロック図である。

【図６】 本発明の実施の形態に係るパスワードレジス
タの構成例を示す回路図である。

【図７】 本発明の実施の形態に係るコントロールレジ
スタ部の動作を説明するためのタイミングチャートであ
る。

【図８】 本発明の実施の形態に係るＤＳＰ装置の動作
例を示すフローチャートである。

【図９】 本発明の実施の形態に係る制御レジスタのラ
イト処理の流れを示すフローチャートである。

【図１０】 本発明の実施の形態に係る制御レジスタの
リード処理の流れを示すフローチャートである。

【符号の説明】

１…ＤＳＰ装置、１０１…ＣＰＵ、１０２…ＤＳＰ、１
０３…ＤＳＰ命令メモリ、１０４…内部メモリインター
フェース、１０８…コントロールレジスタ部、１１０…
マイクロコンピュータインターフェース、２０１…コン
トロールレジスタ群、２０２…パスワードレジスタ、２
０３…コンパレータ、２０４…パスワード発生部、２０
５…負論理入力型ＮＡＮＤ、３０１〜３０３…セレク
タ、３０４〜３０６…フリップフロップ、３０７〜３０
８…ゲート回路。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 １又は複数のデータを書換え可能に記憶
   するデータ記憶手段と、 書き込まれたパスワードデータを記憶するパスワードデ
   ータ記憶手段と、 比較基準となるパスワードデータを発生するパスワード
   データ発生手段と、 前記パスワードデータ記憶手段に記憶されたデータと、
   前記パスワードデータ発生手段によって発生されたデー
   タとを比較する比較手段と、 前記比較手段による比較結果が不一致である場合に前記
   データ記憶手段へのデータの書き込みを禁止する書き込
   み禁止手段と、 前記データ記憶手段へのデータの書き込み動作又はその
   指示に連動して、前記パスワードデータ記憶手段の記憶
   内容を初期化するパスワードデータ初期化手段とを備え
   ることを特徴とする半導体集積回路。
2. 【請求項２】 前記データ記憶手段が、前記半導体集積
   回路を含む回路システムのリセット、クロック、又は割
   り込みの１又は複数の動作を制御する１又は複数のレジ
   スタであることを特徴とする請求項１記載の半導体集積
   回路。
3. 【請求項３】 少なくとも前記データ記憶手段と、前記
   パスワードデータ記憶手段と、前記パスワードデータ初
   期化手段とが、同一のクロックに同期して動作するもの
   であることと特徴とする請求項１又は２記載の半導体集
   積回路。
4. 【請求項４】 前記パスワードデータ初期化手段が、前
   記比較手段による比較結果が一致である場合に、前記デ
   ータ記憶手段へのアクセスを示す信号と前記データ記憶
   手段へデータ書き込みを指示する信号とが発生されたと
   きに、前記クロックに同期して前記パスワードデータ記
   憶手段の記憶内容を初期化することを特徴とする請求項
   １〜３のいずれか１項に記載の半導体集積回路。
5. 【請求項５】 前記パスワードデータ初期化手段が、前
   記比較手段の出力と前記データ記憶手段へのアクセスを
   示す信号と前記データ記憶手段への書き込みを指示する
   信号とを入力信号とする論理回路と、その論理回路の出
   力に基づいて前記パスワードデータ記憶手段に対して初
   期化データを選択的に供給する選択回路とを有して構成
   されていることを特徴とする請求項１〜４のいずれか１
   項に記載の半導体集積回路。