JPS5963100A - マイクロプロセツサのためのメモリ管理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はプロセッサと関連して使用される回路に関する
。ここでプロセッサは予め形成された入出力導線の組を
有しており、インストラクション・セットを実行し、イ
ンタラブド信号に応動してブロックに分割された外部メ
モリから提供されるベクトル・アドレスの制（財）の下
で現在実行中のインストラクション・セットから異なる
インストラクション・セットにジャンプするようになっ
ている。

マルチ・ユーザ、マルチ”−プロセス計算システムは周
知であり、広く応用されている。

典型例ではこれらシステムはプログラムと呼ばれるユー
ザのインストラクション・セットに応動してマシンの機
能を制御するオペレーティング・システムを有している
。オペレーティング・システム（ベル電話研究所の登録
商標であるＵＮＩＸオペレーティング・システムはその
１つである）はホスト計算機上に常駐し実行される。

ホスト計算機は時分割で複数のユーザを取扱う能力を有
するよう設計されている。ユーザにとっては単純に見え
るとの能力を実現するには１人のユーザのファイルを他
のユーザのファイルと分離して保存するといつだ多くの
問題を解決しなければならないので極めて複雑なシステ
ムとなる。

このようなマルチ・プロセス計算機で生じる他の問題と
して１人のユーザのプロクラムが他のユーザのプロクラ
ム゛またはオペレーティング・システム自体と干渉しな
いようにしなければならないことがあげられる。システ
ムが複雑となる他の原因の一つとして他のユーザ力Ｉ十
算機にアク上１．ス出来なくなる程１人のユーザのプロ
クラムが計算機の制御権を獲得することを防止しなけれ
ばならないことがあけられる。他の原因としてホスト計
算機はユーザが誤ったコマンドまたは故意によってディ
スク・ファイルまだはメモリを破壊または消去すること
を防止しなければならないことがあげられる。

他の問題とし７てメモリ空間の割当て、保護および制御
の問題が存在する。ユーザのデ′−夕が書き込寸れるア
ドレスはマイクロプロセッサの内部レジスタ上に存在す
る。各ユーザのプロクラムはこれらレジスタに対し完全
な制御権を有しており、その結果１人のユーザのデータ
を他のユーザが使用しているメモリ空間中に書き込むこ
とが出来る。

大型計算機はこれら問題点の多くを解決したが、単一の
ユーザ用に設計された多数のマイクロプロセッサはユー
ザ間におけるメモリ空間中マネージメント能力や不注意
捷たは故意による正当でない操作を防止する能力を有し
ていない。

問題はこれらマイクロプロセッサが単純さを念頭に置い
て設計されており、特定の入出力は予め形成された導線
を介して行うよう設計されており、マイクロプロセッサ
との通信はすべてこれら特定の導線上のコマンド（０ま
だは１）を介して実行しなければならないことにある。

このため標準的なマイクロプロセッサを変更することな
く、かつソフトウェア制御徒たけ保護回路によるオーバ
ヘッドを増加させることなく単一ユーザ用のマイクロプ
ロセッサにマルチ・プロセス、マルチ・ユーザ動作を実
行させる回路が要望されている。

前述の問題は本発明に従い少くとも第１および第２の動
作モードを形成する第１の回路と、第１のモード期間中
すべてではないが少くとも１つのメモリ・フロックはプ
ロセッサにより実行されるインストラクションによって
アクセス可能なように前記メモリを制御する第２の回路
より成り、前記第１の回路はインタラブド信号の制御の
下で第１のモードから第２のモードへ切換えるデバイス
を含み、第２の回路はプロセッサからの出力ヒツトをテ
コートすることにより第２のモードを第１のモードに切
換えることを特徴とする回路により解決された。

本発明のマイクロプロセッサを用いたマルチ・ユーザ・
システムでは２つの基本動作モードを制御するのにモー
ド・マツプおよびマイクロプロセッサのインタラブド・
システムと関連してマイクロプロセッサからの予め形成
されたアドレス導線を使用している。ユーザ・モードお
よび核モードから成る２つの基本動作モードはインタラ
ブド制御をオフとしたり、計算機をホールト状態とする
といつだ計算機の重要な動作をユーザが制御することを
妨ける機能を有している。

これらモードはまたメモリ保護を容易にする。メモリ・
マネージメントは１２のメモリ・マツプを提供し、その
各々は最大６４．　ｋ　Ｂのメモリ空間を規定する。規
定された６４ｋＢのメモリ空間は更に８つの８ｋＢセグ
メントに細分割される。各セクメントはメモリの６４Ｂ
の境界のいずれに置くことも可能であり、読み出しアク
セス、書き込みアクセスまたはその両者に適するよう構
成され、その長さは６４Ｂを単位として数人８ｋＢまで
任意の長さであってよい。１２のメモリ・マツプの内、
５つのみがユーザ・二Ｅ−ドにセットされたメモリ・マ
ネージメント・フラグによってアクセスが許容されて屋
る。史にメモリ・マツプの内容それ自体はメモリ・マネ
ージメント・フラグが核モードにセットされているとき
にのみアクセス可能である。このようにフラグを使用す
ることによりユーザ・プロクラムが動作し７ている期間
中メモリは完全に保護されることになる。

これは、イ票準的なマイクロプロセッサと関連して動作
し、モード・マツプに応動し２てユーザ・モードにあっ
てはある種の機能のみをユーザが実行することを許容す
る回路を設計することにより実現される。計算機の動作
にとって重要で、不適正に実行されると大きな被害を与
える可能性のある他の機能は核モードにおいてのみ実行
される。核モードにはある条件の下でセキュア・サービ
ス・ルーチン中に入って来るインタラブドを使用した。

厳重なプロクラム制御の下でのみ入ることが可能である
。

このようにして、重要な動作、例えばディスクの読み出
しを実行しなければならないときには、ユーザ・プログ
ラムは予め形成された核プログラムのアドレスを有して
ソフトウェア・インタラブド・インストラクションを実
行することによりディスク・アクセスのコ■ルを行う。

このコールが行なわれると、システムは核モードに入り
、ユーザは制御権を失い、呼び出された核プログラム（
これは理論的にエラーが無いとしている）は予め定めら
れた仕方で所望の機能を実行する。

システムがユーザ・モードにあり、ユーザ・プログラム
が例えばインタラブド・オフ・コマンド（これは他のユ
ーザが計算機にアクセスすることを妨（する）の如き不
当なコマンドを送ると、システムはインタラブドをオン
に戻すことにより応動する。何らかの理由で正当な目的
（例えばインタラブド・サービス・ルーチンの開始時点
）のためにインタラブド能力をオフとしなければならな
い場合、そのようなコマンドは核モードで走行し、でい
るプログラムからプロセッサに加えられねばならない。

このような事態が生じると、インタラブドは核プログラ
ムの制ｆ卸の下でオフ状態に留まる。

このシステムは動的に再配置可能なメモリ・マツプの大
きな組を使用しており、そのため異なるメモリ空間（例
えばユーザ・インストラクション、核データおよび核イ
ンストラクション）の間での移動が容易であり、それに
よってシステムはより効率的になり、プロクラムもより
容易となる。これらメモリ・マツプは前述の予め形成さ
れたアドレス導線上のビットおよびモード・マツプおよ
びユーザ／核フラグの制御の下で書き込まれる。核モー
ドはすべてのメモリ・マツプを使用し得るのに対し、ユ
ーザ・モードは幾つかの組に制限されており、メモリ・
マツプは核モード期間中においてのみ変更可能である。

核モードからユーザ・モードへの切換えはマイクロプロ
セッサのインタラブド・システムにも通知される。従っ
てユーザ・モードから核モードへのモード変更の唯一の
方法はオペレーティング・システム中のセキュア・サー
ビス・ルーチンに入ることによって実行されるインタラ
ブド・シーケンスを介する方法である。本発明はマイク
ロプロセッサのインタラブド・シーケンスから核モード
への遷移をトリガし、この臨界的な遷移期間中に生じる
読み出しまたは書き込みが適正に機能し、システムの安
全性が損われないことを保証することによりユーザ・モ
ードから核モードへ安全に遷移させる回路を含んでいる
。

本発明およびその目的、特徴利点は付図を参照した以下
の記述により更に完全に理解されよう。

第１図はマルチプロセシング計算、機システムにおける
本発明の典型的な使用例を示す図である。本発明は中央
処理装置ＣＰＵ１０内で使用されている。ＣＰＵＩ　Ｏ
はシステム・バス１８を介してシステムとインタフェー
スされており、図では３つのメモリ・ボード１１〜１〜
１１−Ｎが°示されている。ディスク１５はディスク・
コントローラ１２を介してＣＰ’Ｕ１０とインタフェー
スされている。

ユーザ端末１６−１．１６−２および１６−Ｍは端末コ
ントローラ１３を介してインタフェースされている。同
様に遠隔計算機１７はライン・コントローラ１４を介し
てインタフェースされている。

第２図に示すように、メイン・システム・プロセッサ２
００は１６ビツトＣＰＵであうで、該ＣＰＵはクロック
発生器、バス・コントローラ、インタラブド・コントロ
ーラ、タイマ、バス・ドライバおよびラッチを含んでい
る。プロセッサ・アドレスおよびデータ・バスは電源投
入時のテストとブートストラップ・プログラムを提供す
る２つのＲＯＭ　（第２図１／ｒＣは図示せず）に接続
されている。２つのＵＳＡＲＴ　（汎用同期／非同期受
信／送信器−これも第２図には示してない）がローディ
ングおよびテストのための直列Ｉ１０ポートを提供する
べくデータ・バスに接続されている。

プロセッサは核モードと呼ばれる特権モードまたはユー
ザ・モードと呼ばれる制約モードで動作する。プロセッ
サのモードは第２図のモード・フラグ１２１により制御
されている。プロセッサに電源が投入されるかまたはリ
セットされると、モード・フラグは核モードにセットさ
れ、プロセッサは電源投入時に動作する読み出し専用メ
モリ（ＲＯＭ＝第２図には図示せず）中の予め定められ
たスタート・アドレスに一斉にセットされる。ＲＯＭは
第８および９図に示すシステムが正しく動作しているか
否かをテストし、次いでオペレーティング・システムを
システム・ディスクからシステム・メモリに転送するプ
ログラムを含んでいる。この転送・が行なわれる前に、
メモリ・マネージメントＲＡＭ１口６に書き込みを行っ
てディスクおよびシステム・メモリへのアクセスを許容
する必要がある。

インターバル・タイマ、インタラブド・コントローラ、
ＵＳＡＲＴ　　およびメモリ・アレンジメントＲＡＭが
初期比された後、オペレーティング・システムはメイン
・システム・メモリに転送され、次いでオペレーティン
グ・システムが実行を開始する。モード・マツプ１１０
はプロセッサ２００からのアドレス・ビットＡＡ１６−
ＡＡ１９を解釈する。これらの線路上に存在するビット
に基づいて、モード・マツプはマネージンク・メモリＲ
ＡＭ１０６から特定の翻訳テーブルを選択するかまたは
以下で詳細に述べるデバイスへのアクセスを選択する。

モード・マツプ１１０はまた必要な場合にはモード・フ
ラグにコマンドを与えて核モードから１−サ・モードへ
変［ヒさせる。モード・マツプは前記動作をアドレス線
路’ＡＡ１９、ＡＡ１８、ＡＡ１７およびＡＡ１６上で
ビット１１００を受信したときに実行する。モード・マ
ツプ１１０が翻訳に使用するためにメモリ・マネージメ
ントＲＡＭ１０６の特定のセクションを選択するとき、
モード・マツプ１１０はまずモード・フラグを選択し、
モードを選択されるメモリ・マネージメントＲＡＭのエ
リアと比較し、モード・フラグがユーザ・モードにセッ
トされているならば、前記エリアがメモリ・マネージメ
ントＲＡＭ１０６から選択されたユーザ・エリアである
かどうかを確認する。

線路ＡＡ１９〜ＡＡ１６上の特定のアドレス１１００に
よりモード・フラグは核モードからユーザ・モードとな
るが、ユーザ・モードから核モードへの変化は全く異な
るメカニズムで生じることに注意されたい。アドレス線
路はどのようなプログラムを実行中であ５ううとも該プ
ロクラムを完全に制御しているのでアドレス線路を用い
てユーザ・モードから核モードへ戻すことは出来ず、ユ
ーザ・プログラムは従って任意の時点で核モードに変更
することが可能である。メモリ・マネージメント・シス
テムは次のように設計されている。

即ちユーザ・モードから核モードへの変ｆヒは、核モー
ドへの変化が常に制御をオペレーティング・システムに
切替えることにより実行されることを保証するようオペ
レーティング・システム中の予め定められたエリアへの
インタラブド・ベクトルが生起するのと同時点において
のみ生起するようになっている。このようにしてユーザ
・モードから核モードへ切替えられた直後にオペレーテ
ィング・システムが制御を行うような仕方でユーザ・モ
ードから核モードへの切替えを行うメカニズムが使用さ
れている。

システムけ２５６Ｘ３２ビットＲＡＭ１０６を含んでお
り、該ＲＡＭは以下で更に詳細に述べるページ・アドレ
スおよびページ・ディスクリブタ情報を記憶している。

該システムはプロセッサの２０ビツトのバーチャル・ア
ドレス出力を２２ビツトの物理的アドレス空間中にマツ
ピンクする。ＲＡＭからの１６ビツト（ＳＡ１６〜５Ａ
３１）はプロセッサ出力アドレスからの７ビツト（ＡＡ
６〜ＡＡＩ　２　）と組合わされ、その結果はプロセッ
サ出力アドレスからの下位６ビツト（ＡＯ−Ａ５）と加
算され、２２ヒツトの物理的アドレス（ＡＯ〜Ａ２１）
がシステム・アドレス・ハスとして形成される。ＲＡＭ
からの他の１６ヒツト（ＳＡＯ〜５Ａ１５）はメモリ・
アクセス障害論理回路１３０に加えられ、読み出し／書
き込み信号を制御し、イリーガルな読み出し／書き込み
が生じたとき、または割当てられたアドレス・レンジ外
のメモリへのアクセスが生じたときにインタラブドを発
生さぜるのに使用される。

プロセッサ２００は１つのインタラブド入力を有してお
り、この１つのインタラブド入力はインタラブド・コン
トローラ（第２図には図示せｆ）によって多数のインタ
ラブド入力に拡張されている。該インタラブド・コント
ローラは信号を受信するとプロセッサを起動してインク
ラブド・プロクラムのｆｆ１ｌｌ　（Ｍｌの下で特定の
予めプロクラムされたルーチンを開始させる。このよう
なインタラブドが生じると、制御は現在プロセッサ中に
走っていたプロクラム・インストラクションから耳又り
」二けられ、選択されたインクラブド・プロクラムに与
えられることになる。最も簡単な形態としてはインタラ
ブド信号はその出力アドレス・ハス上に特定のアドレス
を提供することにより現在実行されているインストラク
ション・セットから新らしいインストラクション・セッ
トへ強制的にジャンプさせる。この強制的に指示された
アドレスはメイン・メモリ中に存在する前取って有き込
捷れだインストラクション・セットの場所を示すことに
なる。

このようなインタラブド・ルーチンはメモリ・マネージ
メント・アクセス違反、人出力デバイスおよびシステム
・クロックに対し２サービスを提供する等重要な役目を
果している。

プロセッサはまたすべての処理を停止させるコマンドに
応動する能力も有している。インタラブド入力をオフと
し、実行中のプロクラムは例えシステム・クロックでも
インタラブド出来ないようにするコマンドも存在する。

インタラブドをオフとする機能を単にディスエイフルす
ることは出来ない。何故ならばこの機能はマイクロプロ
セッサの基本構造として組み込唸れているからである。

以下で分るように、本システムはシステムを保護するた
めに適当Ｌプ４０クラムが幡き込捷れている場合に限っ
てインタラブドをオフとし、核モードから与えられたホ
ールド・コマンドを実行するよう設計されている。

第３図はプロセッサ２００の出力アドレスの利用目的を
示している。アドレス線路ＡＡ１９〜ＡＡ１６は以下で
更に詳細に述べるようにモード・マツプによってデコー
ドされ、外部メモリをアク！スするだめの１２のメモリ
・マツプの内の１つを選択し、核モードからユーザ・モ
ードに抜は出し、メモリ・マネージメントＲＡＭに直接
アクセスし７、ある神のデバイスに直接アクセスし、ま
た電源投入時に動作するＲＯＭにアクセスするのに使用
される。

第８図に示すようにＣＰＵ１０は複数の入カケ介して該
ｃｐＵＶＣ提供されるインストラクションによって動作
し、入力情報の開山１の下で加えられるデータに作用し
て新らしいデータをその出力導線上に」に供する。出力
データばＡＤＯ〜ＡＤ１９として示す２０本の導線の組
によって制御されている。ＡＤＯ〜ＡＤ１５は多重ｆヒ
されたアドレス／デ゛−夕・バスを形成し、ＡＤ１６お
よびＡＤ１９は伺加的なアドレス・バスを形成する。ア
ドレス・ラッチ１０２は多重１ヒされたハスからのアド
レスをラッチし、多重化がほどかれたアドレス・ハスＡ
Ｏ〜Ａ５、ＡＡ６〜Ａ　Ａ　１．９を形成スる。このア
ドレス・バスの導線上のビット（１および０）はシステ
ムに対しメイン・メモリ中のハーチャル・アドレスを指
示する。次にこのバーチャル・アドレスはメモリ・マネ
ージメント回路によってメイン・メモリ内の特定のアド
レス・ロケーションに翻訳されねばならない。これらア
ドレス導線の内の４本、即ち導線ＡＡ１６〜ＡＡ１９は
モード・マツプ１１０に加えられ、システム・メモリ、
電源投入時に動作するＲＯＭ１１１、メモリ・マネージ
メントＲＡＭ１０６、インタラブド・コントローラ１１
４、インターノλル・タイマ１１３およびＵＳＡＲＴ　
　（図示せず）へのアクセスを許容する１２のメモリ・
マツプの１つを選択する。既に議論した如く、これらビ
ットはモード・フラグ１２１を核モードから１−サ・モ
ードへ変化させる働きをする。

システムがユーザ・モードにあると、プロセッサのイン
タラブドをオフにしようとしてもインタラブドは月ひオ
ンとされ、プロセッサをホールトさせようとし、でも適
当な警報文がユーザに返されると共にプロセッサは直ち
に再スタートされる。

プロセッサはその中にプロセッサがデータを記・；意し
てかつそこからテ゛−夕を月又り出すフィールドを開脚
する１２のマツプを有している。従って第４図に示すよ
うにメモリ・マネージメント制御回路は１２の個別のフ
ィールド（ＫＯ〜に７および［ＪＯ−Ｕ３）より成り、
特定のフィールドはモード・マツプ１１０によって選択
され、メモリ・マネージメントＲＡＭ１０６内の特定の
ワードはアドレス・ヒツトＡ１５、Ａ　１．４、Ａ１３
およびＡ１２により制御卸される。各フィールド内の各
ワードは１６ヒツトのＰＤＲフィールドおよび１６ビツ
トのＰＡＲフィールドを含んでいる。

これらのフィールドはメモリ・アドレス・ヒツトと共に
メイン・メモリ内の特定のロケーションを指定する。各
フィールドは特定の型の情報を記憶するよう割当てられ
ている。とのようにてフィールドに１は核プログラムを
、フィールドに２は核データを記憶でき、一方フイール
ドＵＯ（図示せず）はユーザ・プロクラムを、フィール
ドＵｌ（図示せず）はユーザ・データを記憶できる。％
定のフィ−ルド内 アドレス・ライン１９〜１６からのビットにより制御さ
れる。とのデコーディンクヲ第５図に示す。これら４つ
のビットはデコードされ、選択されたフィールドへのア
クセスが許容され、システムのモードは核モードから］
−サ・モードへ切０！！えられる。

システムが丁度オンとなり、リセット（前号がＣＦ’Ｕ
１０１に送られたものと仮定す・る。

ＣＰＵはアドレス・ラインＡ、Ａ１９、ＡＡＩ８、ＡＡ
Ｉ　７およびＡＡＩ６中にビット１．１．１．１を有す
る予め定められたアドレスにジャンプする。それと同時
に、リセット信号はモード・フラグ１２１を核モードに
セットする。アドレス・ラッチ１０２の出力のラインＡ
Ａ１９、ＡＡＩ８、ＡＡＩ７およびＡＡＩ６上のビット
１．１．１．１はモード・マツプ１１０に読み出し専用
メモリ１１１を選択させる。アドレス・ラインＡＡ１５
〜Ａ　Ａ　０１の残りのビットはＲＯＭ１１１中に存在
する電源投入時に動作するルーチンの開始ロケーション
を与える。モード・マツプ１１０はまだラインＶＭＬ上
に１を加える。何故ならばメモリ・アドレスはＣＰＵシ
ステム内部のものであって、システム・バス上には出て
行かないからである。導線ＶＭＬ上の１は他のメモリ・
ボードに対するすべての外部信号を抑圧し、バーチャル
・アドレスから物理的アドレスへの翻訳をディスエイプ
ルし、メモリ・マネージメントＲＡＭ中のページ・デ′
イスクリブタ・レジスタによるアクセス・チェックをデ
ィスエイプルする。

ＲＯＭ中の°プログラムはまずＣＰＵの１１１ツなシス
テム腋部の自己テストを実行することによりＣＰＵシス
テムが正し、い動作をしているかどうかを確認する。自
己テストの結果ＣＰＵシステムが正しく動作しているこ
とが分ると、ＲＯＭ中のプログラムは次にディスク・ユ
ニットからメイン・システム・メモリにプログラムをロ
ードし、オペレーティング・シスアム全体がメイン・シ
ステム・メモリ中に入るまでプログラムのロードを続け
る。

しかし、メイン・システム・メモリまたはディスクにア
クセスする前に、メモリ・マネージメントＲＡＭ１０６
にはベース・アドレスとアクヒスされるシステム・メモ
リに対するアクセス許可がロードされねばならない。メ
モリ・マネージメントＲＡＭはモード・フラグが核モー
ド状態にあるときにのみ読み出し書き込み可能である。

メモリ・マネージメントＲＡＭに直接読み書きするため
には、アドレス・ラインＡＡ１９、Ａ、Ａ１８、ＡＡＩ
　７およびＡ’Ａ１６はビット１１０１（第５図）を含
んでいなければならない。

モード・マツプ１１０がアドレス・ラインＡＡ１９、Ａ
ＡＩ８、ＡＡＩ７およびＡＡＩ６上のビット１１０１を
・１黄出すると、モード・マツプ１１０はラインＥＮ３
８Ｌ上にＯを加え、それによってメモリ・マネージメン
ト・コントローラ１２６を介してメモリ・マネージメン
トＲＡＭ１０６へのアクセスが可能となる。モード・マ
ツプ１１０はまだ導線ＶＭＬ上に１を加え、これによシ
先に議論した如く外部アクセスがディスエイプルされる
。導線ＶＭＬ上のこの１はまたアドレス・マルチプレク
サ１０４をして、メモリ・マネージメント・ＲＡＭがア
ドレス・ラインＡＡ１３〜ＡＡ１７、ラインに１８（こ
れは後で述べるようにモード・マツプから来ている）お
よびラインＡＡ１９によってバーチャル・メモリから物
理的、メモリへの翻訳期間中に通常実行されるようにア
クセスされる代りに、アドレス・ビットＡＡ２〜ＡＡ９
がメモリ・マネージメントＲＡＭにアクセスすることを
許容する。アト、レスをこのように多重化することによ
りメモリ・マネージメントＲＡＭへの逐次アクセスが可
能となる。メモリ・マネージメントＲＡＭ１０６は２つ
の全く異なる仕方でアクセスされることに注意されたい
。メモリ・マネージメント・ＲＡＭはバーチャル・アド
レスから物理的アドレスへの翻訳期間中アドレスを計算
し、アクセス許可をヂエツクするのに必要な情報を見出
すためにアクセスされる。メモリ・マネージメントＲＡ
Ｍはまた該Ｒ，ＡＭの初期状態設定および更新期間中核
プログラムにより直接アクセスされる。メモリ・マネー
ジメント制御回路１２６はメモリ・マネージメントＲＡ
Ｍをいずれの型のアクセスに対しても動作するようにす
る。タイミングおよびデータ幅（翻訳の場合には３２ビ
ツト、個別アクセスの場合には１６ビツト）の両方を調
整する必要がある。これらバッファに対するタイミング
および制御信号はメモリ・マネージメント制御回路１２
６によって制御されている。史に、メモリ・マネージメ
ントＲＡＭの３２ビツトの各ワード中にはそのセグメン
トがアクセスされているか否か、およびどのようにして
アクセスされているう・を示す２ビツトが存在する。こ
れらセグメントの１つがアドレス翻訳に使用されている
ときは常に、アクセス・ビット（ビット７）はメモリの
相応するセグメントが少くとも１回使用されていること
を示すインディケーションとしてページ・ディスクリブ
タ・レジスタ中にセットされてい乙。またメモリの相応
するセグメントが書き込まれていることを示すのに使用
されるビットＰＤＲ（ビット６）が存在する。

これを実現するだめにはメモリ・マネージメントＲＡＭ
はアドレス翻訳期団中読み出して、変更を加えて、再び
書き込みを行う必要がある。これを行うための１時的デ
ータはアクセス・ラッチ１１Ｂ中に記１意されている。

このような仕方で修正されるのはメモリ・マネージメン
トＲＡＭの下位バイトのみであるで８ビツトのみをラッ
チすれば良いことに注意されたい。この操作を行うタイ
ミングは′またメモリ・マネージメント制御回路１２６
により制御されている。

オペレーティング・システムが開始される前にインター
バル・タイマ１１３、インタラブド・コントローラ１１
４およびＵＳＡＲＴ（図示せず）は初期設定されねばな
らない。これらテ゛バイスはアドレス・ラインＡ、　Ａ
　１９、ＡＡ１８、ＡＡ１７およびＡＡ１６上にビット
１１１０を加えることにより選択される。

モード・マツプはこれらビットを取り出し、Ｉ１０デバ
イスへのアクセスを許容する。これらＩ’１０デバイス
はモード・フラグが核モード状態にあるときにのみアク
セス可能である。すべてのＩ１０デバイスおよびメモリ
・マネージメントＲＡＭが初期化されると、オペレーテ
ィング・システムが実行を開始し、制？ＭＩはユーザ・
プログラムに移行される。この制御の移行の詳細は以下
で議論する。

現在システムはユーザ・モードにあり、１組のビットが
ＣＰＵ１０１から第８図に示すアドレス・バス上に提供
されているものとする。ビットＡＡ１６〜ＡＡ１９はメ
モリ・マネージメント制御回路１０６内のマツプの１つ
を選択するために第５図に示した仕方でモード・マツプ
１１０によりｒ重用される。

モード・フラグはユーザ・モードにセットされているの
で、モード・マツプはユーザ・モードおよび核モードの
両方で使用されるＫＯおよびＵＯｌＵｌ、Ｕ２ならびに
Ｕ３なるユーザ・マツプへのアクセスのみを許容する。

他のマツプまたはデバイスの１つが選択されると、信号
ＵＳＲＧ′ＦＪ（第８図）がモード・マツプ１１０によ
り発生される。ＵＳＲＧＥ信号はアドレス・マルチプレ
クサおよびブロック・ゲート回路１０４に加えられ、該
回路１０４はＢＬＯＫＨ信号を発生する。Ｂ　Ｌ　ＯＫ
、Ｈ信号はメモリおよびコントローラ選択デコーダ１１
γからのエネイブル信号を抑圧することによりアクセス
を阻止する。ＢＬＯＫＨ信号はまたインタラブド・コン
トローラ１１４にＣＰＵ１０１に対するインタラブドを
発生させる。ＣＰＵ１０１はインタラブド・アクノリジ
信号で以ってインタラブドに応動する。

こあインタラブド・アクノリジ信号はモード・フラグを
ユーザ・モードから核モードへ変［ヒさせる。それと同
時にＣＰＵ１０１はインクラブド・サービス・ルーチン
入り、誤りを処理し、ユーザに正しくないアクセスが行
なわれたことを知らせ、制御を他のユーザ・ブロク°ラ
ムに渡す。

ここで適切なメモリ・マツプが選択されているものと仮
定すると、１６ページのアドレス・レジスタ（ＰＡＲ）
ビットが、次のメモリ・アクセスが行なわれるメイン・
メモリ内の正確な物理的ロケーションを決定するのに使
用される。第４図はＫＯ中の典型的ン欠メモリ・マツプ
を示しており、多数の他の同様なマツプが構成される。

これは第７図に示すようにアドレス・バスからのビット
ＡＡ１２〜ＡＡ６を１６ビツト加算器１０９に提供する
ことによシ実行される。これらビットは選択されたモー
ド崇マツプからのＰＡＲのビット６〜０と加算される。

加算されたビットＡ２１′〜Ａ６とプロセッサ１０１か
らのアドレス・ビット５〜０より成る２２ビツトの物理
的アドレス（ＡＯ〜Ａ２１．）はシステム・アドレス・
バスを介してシステム・メモリおよびコントローラ・ボ
ードに提供される。

第４図に示すように、メモリ・マネージメントＲＡＭの
各ワードは１６ビツトのページ・デスクリプタ・レジス
タ（ＰＤＲ）ワードを含んでおり、その各ビットは第６
図に示すチャートに従って実行される機能を制御するの
に使用烙れる。

ページ・デスクリプタ・レジスタは試みられたメモリ・
アクセスと比較され、そのメモリ・アクセスが妥当なも
のであるかどうかが決定される。この比較は第９図の不
正アクセス・インタラブド１０７と名付けられたセクシ
ョンで実行される。メモリ・アクセスが読み出し操作で
あるとすると、不正アクセス・インタラブド・セクショ
ンは読み出し許可がページ・デスクリプタ・レジスタ上
に存在するかどうかがチェックされる。同様にメモリ・
アクセスが書き込み操作であるとすると、書き込み許可
がチェックされる。読み出し許可および書き込み許可の
チェックに加えて、メモリ・アクセスのアドレスはペー
ジ・テスクリプタ・レジスタ中のページ長フィールドと
比較され、ページ・デスクリプタ・レジスタ中に割当て
られたメモリの１ノンシ内にあるかどうかがチェックさ
れる。もし何らかのエラーが検出されると、不正アクセ
ス・インタラブド・セクション１０７から信号ＺＺが発
生される。

信号ＺＺはアドレス・マルチプレクサおよびブロック・
ゲート回路１０４に加えられ、該回路１０４は２２信号
を受信すると、該回路がモード・マツプ１１０からＵＳ
ＲＧＥ信号を受信した場合に関する先の例で述べたと同
様にＢＬＯＫＨ信号を発生する。ＢＬＯＫＨ信号はボー
ド・デコーダ１１７をしてボード・エネイフル信号を抑
圧させ、それによってメモリ・アクセスを行うことを停
止さげると共にインタラブド・コントローラ１１４に不
正アクセス・インタラブド信号を加え、それによってＣ
ＰＵ１１４をインタラブドする。

前と同様、ＣＰＵ１０１はインタラブド・アクノリジ信
号に応動し、モード・フラグをユーザ・モードから核モ
ードに変化さぜると同時にＣＰＵはインタラブド・サー
ビス・ルーチンに入り、それによって適当な動作を生じ
させると共に制御を他のユーザ・プロクラムに戻す。

制御が他のユーザ・プロクラムに戻される前に、オペレ
ーティング・システム（ｄモード・フラグ゛をユーザ・
モードに戻さねばならない。これはアドレス・ラインＡ
Ａ１９、ＡＡ１８、ＡＡ１７およびＡＡ１６にビット１
１００を加え、新らしいユーザ・プログラムのバーチャ
ル・アドレスを残りのアドレス・ライン」二に刀ｌえる
ことにより実行される。

モード・マツプは１１００パターン（第５図）を検出し
、モード・フラグをユーザ・モードに切換える。モード
・フラグが−１−ザ・モードにある場合には、インタラ
ブド・コントローラ１１４に対するインタラブド信号は
インタラブド・アクノリジに関して先に述べたと同様に
モード・フラグをユーザ・モードから核モードに切換え
、ＣＰＵはインタラブド・サービス・ルーチンに入る。

インタラブドがアクセス・エラーまたはメモリ・パリテ
ィ・エラーによって生じた場合には、そのユーザのプロ
グラムを終了させたり、異なるユーザ・プログラムを実
行させるというような適当な動作が実行される。

はとんどのインタラブドはエラー状態によるものではな
く、システムの平常動作の一部を成し、でいる。例えば
、インタバル・タイマ１１３はプロセッサを１／６０秒
毎に周期的にインタラブドする。このインタラブドは時
刻に追尾するために使用されると共にオペレーテインク
・システムによってすべてのユーザ・プロクラムの状態
をチェックし、ユーサ当りのｃ　Ｐ　Ｕ　（ｅ用状況に
基づいて１人のユーザから他のユーザへの切換えが行な
われる。

システムの他の部分からプロセッサに加えられている２
本のインタラブド・ラインがまだ存在する。一方はＩＪ
ＮＴ　と呼ばれるプライオリティの低いインタラブドで
あり、他方はＩＮＴと呼ばれるプライオリティの高いイ
ンタラブドである。これらインタラブド・ラインはディ
スク・コントローラを介してのシステム・ディスク、端
末コントローラを介してのユーザ端末、またはライン・
コントローラを介しての池のプロセッサへの通信の如き
外部人出力デバイスにより利用されている。これらコン
トローラは第１図に示されている。

これらインタラブドの１つを受信すると、インタラブド
・コントローラはインタラブド信号をＣＰＵに送信し、
それによってＣＰＵけインタラブド・アクノリジで応動
し、該インタラブド・アクノリジはモード・フラグをユ
ーザ・モードから核モードへ変化させ、次いでＣＰＵは
適当なサービス・ルーチンに入る。入出力テ°バ、イス
からの・インタラブドの場合、ＣＰＵは核モードにある
場合要求を処理し、次いでＣＰＵの利用状況および他の
要因に基づいて制御をユーザ・プログラムまたは異なる
１−１：１″・プログラムに戻す。

モード・フラグが核モードにあるときに入出力インタラ
ブドが生じると、前と同様なインタラブド・ルーチンに
対するベクトルが生じる。この場合うてはモード・フラ
グの状態を変化させる必要はない。しかしモード・フラ
グ゛が核モードにあるときにアクセス・エラーが生じる
と、オペ１ノーテイング・システムによってアゲセス・
エラーが生じることはないとされているので重大な問題
が生じる。この場合には特別なパニック・サービス・ル
ーチンに入り、該ルーチンはシステムを停止さぜサービ
スを待機させるか、捷たけオペレーテインク・システム
の動作を再開させることになる。

ユーザがディスクへの書き込み（この機能は核モードか
らのみアクセス可能な機能として予め指定されている）
の如き機能を実行したい場合、ユーザは膚１ノベル・シ
ステム・コール（でよって適当な核プログラムをコール
する。

ユーザ・プロクラムＩｄ要求されたシステム・コールの
型を表わす特定の番号を記憶することによりシステム・
コールを実行する。この番号はユーザ・スタックと呼ば
れるメモリ・エリア中に記憶されている。次ＩＫユーザ
はＴＮＴインストラクションを実行し７、それによって
インタラブド・オフ・ビットが立つ。

これば不正アクセス・インタラブド・ユニット１０７に
より前述の如く検出される。インタラブド・ユニット１
０７はノン・マスカフ゛−ル・インタラブドをＣＰＵ１
０１に送信し、それ−によつ゛てＣＰ’Ｕはノンマスカ
フ゛ル・インタラブド・サービス・ルーチンの先頭番地
にジャンプし、ユーザ・スタックを調べることによりど
のシステム・コールが要求されたかを知り、その要求を
実行し、制御をユーザ・プロクラムに戻す。

マイクロプロセッサからのステータス導線はステータス
・デコーダ１０３によってデコートされ、ホールトおよ
びインタラブド・オフ・ステータス状態はメモリ・マネ
ージメント制御装置１０６のモード・ステータス・ビッ
トと比較される。例えばＣステムがユーザ・モード状態
にある期間中に“インタラブド・オフ゛ビットが存在す
ると、この状態は不正アクセス・インタラブド・ユニッ
ト１０７により検出され、信号がマイクロプロセッサ１
０１のノンマスカフ゛ル・インタラブド（ＮＭＩ）入力
に加えられる。このＮＭＴはマイクロプロセッサを特定
のアドレス（これはＮＭＴサービス・プロクラムの開始
アドレスである）にジャンプさせる。ＮＭＴが加えられ
た後、ＮＭＩサービス・プロクラムの第１のイン、スト
ラクションをフェッチする前にモート・フラグはニー号
・モードから核モードへ切換えられる。これにより核メ
モリ・マツプによってのみアクセス可能なメモリ・エリ
ア中に存在するプロクラムであ乙ＮＭＩサービス・プロ
クラムへのアクセスが可能となる。モード・マツプ１１
０はモート・フラグが核モートにセットされているとき
核メモリ・マツプへのアクセスのみを許容する。

次にＮＭＩサービス・プロクラムはオフとされているイ
ンタラブドの原因を決定する。

インタラブドの原因は２つのクラス、即ちシステム・コ
ールと不適正なインタラブド・マスクに分類される。シ
ステム・コールの場合、ユーザ・プログラムはオペレー
テインク・システムによって動作が実行されることを要
求しており、オペ１ノーテイング・システムはインター
ラブドを意図的にオフとするととによシそれを認知する
。不適正なインタラブド・マスクの場合には、ユーザ・
プログラムは適当なシステム・コールを実行することな
しにインタラブドをオフとする。ＮＭＩザービス・プロ
グラムがインタラブド・マスクの原因を決定した後、該
プログラムはもし存在する場合には要求に対するサービ
スを提供し、インタラブドをオン状態に戻すオペレーテ
ィング・システム中の適当なハンドリング・ルーチンに
ブランチする。

システムはメモリ・マネージメント制御装置１２６中に
１２の記憶場所を有していると共にシステムはユーザ・
モードおよび核モードを制御するステータス・フラグを
有しているので、核モード状態にあるときにはモードパ
マツプがユーザ・、データの記憶されている記憶場所を
指示することが可能なことに注意されたい。これにより
核モードのプログラムは、メイン・メモリからメモリ・
マネージメントＲＡＭを再ロードしたり、従宋のシステ
ムで使用されているような特殊なインストラクションを
用いることなく必要な注意のデータにアクセスすること
が出来る。

以下の記述はその機能を第８および９図と関連して述べ
た種々の回路ブロックの説明であり、これらは本発明の
一実施例であるが、他の実現法ももちろん、可能である
。

ボードに対するメイン・クロックは第１２図に示すよう
に１２．２８８または１４．７４５６ＭＨ２（Ｆ）の発
振器ＩＣ１により提供されている。この・クロックはＩ
Ｃ２（第１４図）によりカウント・ダウンされ、（クロ
ック／４）の速度の信号ＲＣＬＫ　がバッファＩＣ４３
を通して他のメモリ・ボードに加えられ、（クロック／
８）なる速度の信号ＢＣＬＫがインターバル・タイマＩ
Ｃ３４（第１５図）およびＵＳＡＲＴ（図示せず）に加
えられる。発４辰器■Ｃ１はシフト・レジスδを構成す
るよう結線されたＨＥＸフリップ・フロップＩＣ５（第
１４図）にクロックを加える。Ｔ１信号はマイクロプロ
セッサのアドレスをラッチするのに使用されるアドレス
・ラッチ・エネーブル信号ＡＬＥにクロックが加味され
た信号である。信号Ｔ２〜Ｔ５は信号Ｔ１を約６゜ｎｓ
ずつ逐次遅延させた信号である。メイン・クロックはま
たクロック発生器およびドライバ・チップＩＣ３（第１
４図）の外部周波数信号源として作用する。該回路ＩＣ
３は周波数を１／３に逓降し、Ｆ／３．１／３デユーテ
イ・サイクルのクロック′をマイクロプロセッサＩＣＩ
Ｉおよびバス・コントローラＩＣ１６に加える。

ＣＰＵのリセット信号およびレディ同期信号（−１Ｉ　
Ｃ”３により供給される。このリセット信号発生器はシ
ュミット・トリガ入力（ＲＥＳ）およびリセット・タイ
ミングを発生する同期フリップ・フロップを有している
。入力信号はリセット−〇とするか′または電源を投入
することによυ加えられる。リセット信号はリセット論
理回路ＩＣ３から出て来るクロック信号の立下りエツジ
に同期している。リセット論理回路ＩＣ３（第１４図）
のレディ出力は同期化されたＲ　Ｄ　Ｙ　ｌ”信号であ
るアクティ７・ハイ信号である。入力はプロセッサの・
クロックとは非同期的に生起するので、所望のセット・
アップ時間を満足するために該入力をプロセッサに加え
る前に同期比することか必要である。リセット論理回路
ＩＣ３はこの機能を実行すると共にレディ信号をクリア
する前に要求された保持時間が生起することを保証する
。

マイクロプロセッサＩＣＩＩは１６ビツトのアドレス／
データ・バスと、付加的な４ビツトのアドレス・バスと
１．３ビツトのステータス・バスを有して、いる。ｒｃ
ｌ　１からのステータス・ビット５ＯＸＳ１およびＳ２
はバス・コントローラＴＣ１６によりラッチされてデコ
ードされ、アドレス・ラッチ・エネーブルＡＬＥ、メモ
リ読み出しコマンドＭＲＩ）　Ｃ％アドバンスト・メモ
リ書き込みコマンドＡＭＷＣ，。

インタラブド・アクノリジＩＮＴＡ　％データ送受信Ｄ
Ｔ／Ｒ等の制御信号を発生する。

マイクロプロセッサからの１６本のアドレス／データ・
ビットは第１７および１９図に示す２対の双方向性バス
・ドラ・イノ〜に加えられる。その一方の対ＩＣ６３お
よびＩＣ６４（第１７図）はバックプレーン上の１６ビ
ツトのメイン・データ・バスに接続されている。

他方の対ＩＣｌ３およびＩＣ１７（第１９図）は内部デ
ータ・バスＩＤＯ〜１５に接続されている。伝送の方向
はＤＴ／Ｒにより制御されている。この導線上の高レベ
ルは送信（メモリへの書き込み）を表わし、低１ノベル
は受信１、Ｂ１１ち読み出しを表わす。これら２対のノ
くス・ドライバは相補信号によりエネイブルされる出力
を有している。メイン・データ・ノルスフ５）らアドレ
ス／データ（ＡＤ）／＼スへの接続（伐ＬＳ　２＝ＶＭ
Ｈ＝ＤＥＮ＝１１７）ときエネイブルされる。

マシン・サイクルの第１のクロック期間中、ＡＬＥ信号
はＩＣ１６（第１４図）によって発生され、２０のアド
レス・ビット、バス・エネイブル・ビット（高１ノベル
）、および３つのステータス・ビットをＩＣ８、ＩＣ１
２およびＩＣ１４（第１１図）中にラッチする。

第２０図に示すように、ＡＬＥパルスはまたフリップ・
フロップＩＣ４４ＡおよびＢ１１Ｃ６２Ａのクロックと
し７て加えられている。

第２２図に示すように、ＩＣ１４の３つのステータス出
力ＬＳＯ〜２はＩ　Ｃ４，５によってデコードされ、ホ
ールト（Ｔ（ＡＬＴ　）　、インストラクション・フェ
ッチ（ｌＮ５ＴＲＦ　）、およびメモリ＼のデータ書き
込み（ＷＲＤ）を指示する。

ＩＣＩＩ（第１４図）の高１ノベルのバス・エネイブル
出力（ＢＨＥＮ）はアドレス・ビットＡＯと共にメモリ
・ボードによって読み出すか又は書き込むべきメモリ・
ワードの適当なバイトを選択するのに使用される。

２０ビツトのアドレス・ラインＡＡＯ〜１９の内（ＡＡ
Ｉ〜ＡＡ１２）は第２４図に示すように２つの電源投入
時に動作する４に×８なるＲＯＭ　　ＩＣｌ０およびＩ
Ｃｌ３をアドレス指定し、メモリ・マネージメント回路
に対する入力を提供する。更に導線ＡＡ１６〜１９はモ
ード・マツプＲＯＭ　　ＩＣ９（第２３図）をアドレス
指定する。モード・マツプの内容は第２５図に示されて
いる。

メモリ・マネージメント回路は２０ビツトのバーチレル
・アドレス・ビットを、メモリ・マツブト・デバイス、
２５６Ｘ３２のメモリ・マネージメント上”ａ　Ａ　Ｍ
および電源投入時に動作するＲＯＭに対する２２ビツト
＋付加的アドレスより成る物理的アドレス空間にマツピ
ングする。第２６図に示す２５６ｘ３２のＩ七ＡＭアレ
イＩＣ１９、ＩＣ２２、ＩＣ２５お」二びＩＣ２３はペ
ージ・アドレスとページ・ディスクリブタ情報を記憶し
ている。１６のビット５Ａ１６〜３１はマイクロプロセ
ッサのアドレス（ＡＡ６〜ＡＡ１２）の７ビツトに加算
され、次いでＡＡ、０−ＡＡ５と組み合わされて第７図
に示すように２２ビツトの物理的アドレスＡＯ〜Ａ２１
が形成される。

（これについては既に述べた。） 前述のアドレス発生は第２７図に示すようにＡ６〜ＡＩ
２に対しては加算器ｒｃ４７、ＩＣ４９、Ｉ　Ｃ，５１
およびＩＣ５５ならびにルック・アヘッド・キャリイ発
生器ＩＣ５６により、導線ＡＯ〜Ａ５に対しては第１３
図のバッファＩＣ６８により実行される。ＩＣ４７から
のキャリイ信号はアドレス空間を超えたことを指示する
のに使用される。ページ・ディスクリブタ情報ＳＡＯ〜
１５は第６図に示されている。これらビットの使用法に
ついては後で述べる。

アドレス・ビットの上位６ビツトはまたこれらユニット
上に別個のデコーディング回路を設けることを回避する
ための種々のメモリ・コントローラおよび共通コントロ
ーラのメモリ選択信号を発生するのに使用される。

前述のエネイブル信号は制御信号がＶＭＬ　−０ＸＢＬ
ＯＫＨ＝　ＯｌＭＲＱＤ　＝　１なるときにアドレス導
線からデコーダ■Ｃ３３，４８および５０（第２８図）
によって発生される。

マイクロッ０ロセ゛ンサからの」二位の４ヒツトＡＡ１
９〜Ａ１６（メモリ・マツプ）は第５図に示すと共に既
に述べたように核モードからユーザ・モードにとび出し
、メモリ・マネージメントＲＡＭにアクセスし、種々の
デバイスにアクセスする。。

モード・マツプＲＯＭ　　ＩＣ９（第２３図′）はＡＡ
Ｉ　９〜ＡＡＩ　６およびモート・フラグをデコードし
、前述の機能を実行する制御ｆ名号を発生する。導線Ａ
Ａ１６〜１９およびＰＳＵＰ　（ＰＳＵＰ　＝　１は核
モードである）はＲＯＭをアドレス指定する。出力信号
は以下のように使用される。

■（１８°メモリ・マネージメントＲＡＭをアドレス指
定し、ユーザ・モードにお いてユーザ・フロックＵＯ−Ｕ３の 多重マツピンクを行う″ ＵＳＲＧＥ　：　１はユーザの・イリーカルな核マツプ
またはデバイスへのアクセスを表わす。

ＥＸＳＵＰＥＲ：　］は核モモ−から１−サ・モードへ
脱出させる。

ｖＭｒ、：（ｉｔアドレス翻訳およびシステム・ハス上
のメモリ・アクセスに相応する。

ＳＥＬ　Ｔ１０　：　Ｑはメモリ安水（ＭＰＱ＝０　）
と共にＩ１０選択テコータ丁Ｃ３６ （第１６図）をエネイブルし、そ れによってＵＳＡＲＴ、インターバル ・タイマ捷たはインタラブド・コ ントローラを選択する。

ＥＮ３８Ｌ：ｌｊ、メモリ・マネージメントＲＡ’Ｍへ
の読み出しおよび書き込みアクセ スを許容する。

ＳＥＬＲＯＭ　：　０は電源投入時、システム・リセッ
ト時′与たけプロクラムのアカセス時 にＲＯＭ　　ＩＣｌ０および１３を選 択する。

モード・マツプＲＯＭ　　ＩＣ９が第２３図に示されて
おり、モード・マツプＲＯＭの内容は第２５図に示され
ており、モード・フラグは第２０図に示されている。電
源投入時−またはリセット時には初期化信号ＩＮＴはＯ
となり、これによりＪ−にフリップ・フロップＴＣ４，
４Ａ、、ＩＣ４４ＪおよびＩＣ６２Ａはプリセットされ
る。ＩＣ６２ＡのＱ出力はＰＳＵＰ　＝　１とするが、
これは核モードに相応する。モード・マツプＲＯＭが１
１００アドレスをデコードしてユーザ・モードに切換わ
るまで、ＩＣ４４ＢおよびＩＣ６２ＡのＪ入力の状態と
は無関係にＥＸＳＵＰＥＲは０に、フリップ・フロップ
のＱ出力はすべて１に留まる。モード・マツプが１１０
０、即ち核モートを脱出するアドレスをデコードすると
、ＥＸＳＵＰＥＲはルベルとなり、ＡＬＥの立下りエツ
ジでＩ　Ｃ４４，Ａ中に加えられる。これによｐＩｃ４
４ＡのＱ出力はＯにセットされ、ＩＣ４４Ｂはクリアさ
れ、ＩＣ６２Ａもクリアされる。クリアされたフリップ
・フロップの出力の組によりＰ　ＳＵＰはＯとなるが、
これはユーザ・モードに相応する。回路はインタラブド
・アクノリジ（ＩＮＴＡ　＝　Ｏ）　ｔたはノンマスカ
ブル・インタラブド（ＮＭＴ−’Ｏ）が核モードへの切
換えを開始する寸でユーザ・モードに留まる。

Ｎ　Ｍ　Ｉまたは標準インタラブドに対するインタラブ
ド・シーケンス期間中、プロセッサはスタック・ポイン
タと呼ばれるプロセッサ中の内部１ノシスタにより指定
されたアドレスのシステム・メモリにデータを書き込む
。ユーザ・プログラムはスタック・ポインタを完全に制
御しているので、モード・フラグはインタラブド・シー
ケンス期間中に生じる書き込みが核モード・アクセス権
を有して生起することを許容してはならない。従って、
ユーザ・モードと核モードの間の切換えはインクラブド
・シーケンスの後ではあるが次の・インストラクション
・フェッチ・メモリ・アクセスより前に行なわれねばな
らない。

インタラブド・アクノリジ（ＩＮＴＡ　＝　Ｏ，）信号
はＪＫフリップ・フロップＩＣ４４Ａをプリセットする
。これによりＪＫフリップ・フロップＩ　Ｃ４’４　Ｂ
からクリア信号が除去され、導線４４ＡＱ上に１が送ら
れ、それによってオフとされているインタラブドの検出
がデ゛イスエイプルされる。ＩＣ４４Ａをプリセットす
ることによりメモリ書き込み（ＷＲＤ−〇）期間中を除
いてＰＳＵＰ　＝　１とされる。

メモリ書き込み（ＷＲＤ＝Ｏ）期間中はＰＳＵＰはＪＫ
フリップ・フロップＩＣ６２Ａにより制御されている。

何故ならばＩＣ４４４のゲートＩＣ３０への入力はＷＲ
Ｄ＝ＯによってＩＣ２７Ｂには加えられないからである
。

ＩＣ’４４Ｂは最早ＩＣ４４Ａによってクリアされない
ので、ＩＣ４４ＢはＩＣ３１（第２２図）からの次にデ
コードされたインストラクション・フェッチ（ｌＮ５Ｔ
ＲＦ＝　１　）によってセットされ、これはＡＬＥによ
りＪ入力に加えられる。このインストラクション・フェ
ッチはインタラブド・シーケンスの一部である。またイ
ンタラブド・シーケンス期間中、メモリ書き込みがユー
ザ・スタックに対して実行される。これらメモリ筈き込
み：″１ＴＣ４５（第２２図）（ＷＲＤ＝Ｏ）によって
デコードされ、ＰＳＵＰはＩＣ６２のＱ出力（これはこ
の時点では１−す・モードを表わす０である）に追従す
る。これらメモリ書き込み期間中ＰＳＵＰ　＝　Ｏとす
ることによりシステムのセキュリティが保護される。

ＩＣ４４ＢがセットされるとＩＣ６２Ａからクリア信号
が除去される。ＩＣ６２Ａは次のインストラクション・
フェッチ（ｌＮ５ＴＲＦ−１）によりセットされ、該イ
ンストラクション・フェッチはＡ　Ｌ　Ｅ　ｉｃよりそ
のＪ入力に加えられる。このインストラクション・フェ
ッチはインタラブド・シーケンスの終了を知らせる。こ
れは核モードのインタラブド・サービスの第１のインス
トラクションのフェッチである。このインストラクショ
ン・フェッチはメモリ書き込み（ＷＲＤ＝１）ではなく
、従ってＩＣ４４Ａはセットされてい、乙のでＰＳＵＰ
は１である。それと同時にＩＣ６２Ａはこのインストラ
クション俸フェッチによってセットされ、メモリ書き込
みを含むすべての更なるメモリ・アクセスは、モード・
マツプＲＯＭが１１００をデコードし、それによって前
述の如くモードをユーザ・モードに戻すまで、ＰＳＵＰ
が１なる状態で実行される。

２５６Ｘ３２のメモリ・マネージメントＲＡＭアレイＩ
Ｃ１９、Ｉ　Ｃ，２２、ＩＣ２５およびＩＣ２８（第２
６図）は第２９図に示す如きデータ・マルチプレクサＩ
Ｃｌ３、ＩＣ２１およびＩ　Ｃ２４によって選択された
信号の組の１つによシアドレス指定される。

メイン・シ゛ステム・メモリ・アクセス（ＶＭＬ＝０）
期間中、信号ＡＡ１３〜１７、Ｋ’１８、ＡＡ１９はア
ドレスを形成する。メモリ・マネージメント書き込みア
クセスを含むあらゆる他の時点においては信号ＡＡ２〜
ＡＡ９がアドレスを形成する。メモ゛す・セネーシメン
トＲＡＭをアドレス指定するこれら下位のビットはＲＡ
Ｍが逐次アドレスでアドレス指定されることを許容する
。

メイン・メモリ・アクセス期間中、ＥＮ３８Ｌ＝１であ
り、デマルチプレクサＩｃ３３（第２８）はテ゛イスエ
イプルされている。出力ＤＥＮＬおよびＤＥＮＵは高し
Ｎルに保持され、メモリ・マネージメントＲＡＭ　（Ｍ
ＭＲＡＭ）の３／４への書き込みを阻止する。信号ＤＥ
ＮＵおよびＤＥＮＬはまだ双方向性バッファＩＣ２３、
ＩＣ２６、ＩＣ２９およびＩＣ３２（第３１図）をデ゛
イスエイプルする。ここで該バッファは内部データ・バ
スＩＤＯ〜１６とＭＭ　ＲＡ　Ｍテ′−タ・ラインＳＡ
Ｏ〜３１を接続し、−ｃいる。

ＭＭＲＡＭの上部に対する書き込み信号ＷＵおよびＭＭ
ＲＡＭの第２の１／４区画に対する計き込み信号ＷＬは
ゲートＩ　Ｃ３０Ａおよび３０Ｂ（第３０図）により高
レベルに保持されている。ＶＭＬ＝Ｏなるとき、ＩＣ２
８（第２６図）はＴ４の終了時点で書き込まれる。メモ
リ・アクセス期間中下位８ビツトを書き換えることの目
的は、１ページのメモリがアクセスされているならば５
Ａ７＝１を書き込み１．１ページのメモリが書き込まれ
ているなら５Ａ６＝’ｌを書き込むことにある。他のビ
ットは不変の状態で再書き込みされる。メモリ・アクセ
ス期間中、ＩＣ２８のＳＡＯ〜５出力はＴ２のパルスの
終了時点で低レベルとなるＥＮ・３７３によってＩＣ２
０（第１８図）中にラッチされる。メモリがＡＭＷＣ＝
　Ｏまたは５Ａ６−１（メモリへの先行する書き込み）
なる状態に書き込まれていると、、５Ａ６Ｘ＝１がラッ
チされる。１がまたＳＡ７に対してラッチされ、メモリ
・アクセスを指示する。

次にラッチされたデータバー書き込み（ＷＸ　）および
チップ・エネイブル（ＣＥＸ）信号の組合せによりＩＣ
２８（第２６図）中に書き込まれる。ＶＭＬ＝０なると
きＶＸ信号はＴ２である。ＣＥＸ信号はマルチプレクサ
ＩＣ６（第３０図）によって発生されたＴ１およびＴ４
パルスの組合せである。他の３つのＲＡＭＣＥ３８に対
するエネイブルは基本的にはＴ１によって行なわれる。

メモリ・マネージメント読み出し、／書き込みアクセス
期間中、ＶＭＬ＝１およびＥＮ３８　Ｌ＝０である。Ｒ
ＡＭに対するアドレスはＡＡ２〜９であり、Ａ１はデコ
ーダＩＣｊ３Ｂ（第３０図）を介して上半分（ＤＥＮＵ
＝０）または下半分（ＤＥＮＬ＝　０　）を選択する。

この”ＤＥＮ″゛信号はＭＲＱＤ　＝　１　によってエ
ネイブルされ、それによって双方向性バッファＩＣ２３
およびＩＣ２６、またはＩＣ２９およびＩＣ３２（第３
１図）をエネイブルする。メモリ読み出し時（ＭＲＤＣ
＝０）、ＳＡ導線は入力であり、ＩＤ導線は出力である
。それ以外の時点ではデータの流れは逆方向である。内
部データ・バスＩＤＯ〜■Ｄ１５からのデータはＷＵ＝
ＣＥ３８＝０のときＩＣ１９およびＩＣ２２に、ＷＬ＝
ＣＥ３８＝ＯのときＩＣ２５に、ＷＸ＝ＣＥＸ＝Ｏのと
きＩＣ２８に書き込まれる。

インターバル・タイマＩＣ３４は内部データ・バス・ラ
イン■ＤＯ〜７を介してロード、読み出しが行なわれる
。出力の内２本はＵＳＡＲＴへのクロックを提供し、第
３の出力は実時間クロックを保持するためにインタラブ
ド・コントローラへめ周期的インタラブドを提供する。

第３の出力はユーザ・モードから核モードへの正常復帰
を保証するだめのものであることに注意されたい。

プログラマブル・インタラブド・コントローラＩＣ’３
５（第２１図）はＣＰＵに対する８つ′までのベクトル
ｆヒされたプライオリティ・インタラブドに対処出来る
。インタラブド要求ラインＩＲＯ〜７の内の１本が高レ
ベルとなると、ＩＣ３５は要求を評価して、■ＮＴ＝１
をＣＰＵ　（第１４図）に送信する。ＣＰＵはＩＮＴＡ
　＝　０　なる信号でアクノリジを返し、それによって
プライオリティを決定するためインタラブドの状態を凍
結する。第２のＴＮＴＡ＝０なるパルスによってＩＣ３
５はＩＤＯ〜７に介してプロセッサに１バイトのデータ
を送る。

インタラブドＩＲ３はインターバル・タイマからの周期
的インタラブドである。インタラブドＩＲ４はハード・
ディスク・コントローラからのものであり、■Ｒ６は残
りの川辺コントローラからのものである。インタラブド
■Ｒ７はステータス・デコーダからのインタラブドであ
シ、プロセッサがホールトしたことを示す。

インタラブドを生起させる多数のメモリ・アクセス状況
が存在する。コンパレータＩＣ５２およびＩＣ５３（’
第３２図）はページ・サイズ（’ＳＡ８〜１４）が現在
のアドレス・ビットＡＡ６〜ＡＡ１２に等しいときＴＣ
２７Ｃの入力に１出力を加え、最後に許容されたメモリ
のページがアクセスされていることを指示する。警報ビ
ットＳＡ２が１であると、ＩＣ２７Ｃの出力は１となり
、Ｔ５の時点で、更なるスペースが割当てられないなら
ば高々６４の付加的アドレスしかアクセス出来ないとい
う警報インタラブドが発生される。信号ＷＲＮはインタ
ラブドＩＲ２である。ＩＣ５３のＡ（ＢおよびＡ）Ｂ出
力はセレクタＩＣ５４の入力となる。出力の選択はＳＡ
３によシ行なわれる。（ＳＡ３＝Ｏだと上方に拡張され
、５Ａ３＝１だと下方に拡張される。）ページ・メモリ
が上方（Ａ）Ｂ出力＝１．５Ａ３＝０）に超過するが、
下方（Ａ＜Ｂ出力−１，５Ａ３＝１　）に超過すると、
信号ＳＡＥは１となる。４６号ＳＡＥはＮＱＩ也ゲート
ＩＣ３９Ａ（第３２図）に対する４つの入力の内の１つ
である。いずれかの入力が高レベルとなると、出力ｚｚ
は低１ノベルとなる。メモリ・アクセス期間中ＶＭＬ＝
Ｏであシ、ｚＺはデータ・セレクタｒｃ２１（第２２図
）で反転され、ＢＬＯＫＨ信号となる。ＢＬＯＫＨ＝　
１　（ＺＺ＝Ｏ）信号はデコーダＩＣ４８（第２８図）
をディスエイフ゛ルし、それによってシステム・メモリ
およびコントローラ・エネイブル信号を阻正し、メモリ
・アクセスを妨げる。ＢＬＯＫＨ＝１信号はまた信号Ａ
ＣＣによりインタラブドＩＲ１を生じさぜる。読み出し
許可なしく５ＡＯ＝Ｏ）にメモリ読み出しＭＲＤＣ＝０
を行うと、ＩＣ４６Ａ（第３２図）の出力は高１ノベル
となシ、まだ２２＝０およびＡＣＣインタラブドを生じ
させる。同様に書き込み許可なしく　Ｓ　Ａ、　１　＝
　Ｏ）にメモリ書き込みＡＮ４ＷＣ＝　Ｏを行うとＩＣ
４６Ｂ　（第３２図）の出力は高レベルとなり、それに
よってＺＺ−〇となり、ＡＣＣインタラブドが牛しるＵ
最後にシステムのアドレス能力２超えたことを指示する
加算器（第２７図）からのキャリイは２２＝０およびＡ
ＣＣインタラブドを生じさせる。

前述の回路は特定のマイクロプロセッサと関連１〜で動
作する場合について説明したが、ここで述べた原理は本
発明の精神および範囲を逸脱することなく任意のマイク
ロプロせ゛ノサーまたはプロセッサに適用し得ることに
注意されたい。

【図面の簡単な説明】

第１図は本発明が使用されるシステムを示す図、第２図
は本発明の基本素子のフ゛口・ツク図、第３図はアドレ
ス導線と関連したプロセッサの一部を示す図、第４〜７
図はメモ１ノ・マツプ・アドレス制御の仕方を説明する
図、第８および９図は本発明の概略図、第１０図は第８
および９図の配置の仕方を示す図、第１１〜３２図は第
８および９図に示す種々の素子の詳細を示す図である。 〈主要部の符号の説明〉 第１の回路　１２１ 第２の回路　１１０ インタラブド・コントローラ　１１４ ＦＩＧ、　５ モー￥−２Ｊｌスパノ１己リフ１ソフＯ３５茎＝びく０
　０　０　０　　（０１ＫＯＫＯ ０００１＋１）　　　　　　　に１　　　　　　　　　
　イ１トηル０　０　１　　Ｏ＋２１　　　　　　　　
Ｋ２　　　　　　　　　　　　イＩトが１し０　０　　
ｍｌ　　　＋３１　　　　　　　　Ｋ３　　　　　　　
　　　　　　イリー７１”ＩＬＩｏ　　　１　　０　　
０　　　＋４１　　　　　　　　　　に４　　　　　　
　　　　　　　　　イリーカ１′１し０　　１　　０　
．１　　　ｆ５）　　　　　　　　　に５　　　　　　
　　　　　　　イリーカ・・１し０　　１　　１　　０
　　　Ｃ６１Ｋ６　　　　　　　　　　　　　　　イリ
ーカ・・１し０　　１　　１　　１　　　＋７１　　　
　　　　　　　Ｋ？　　　　　　　　　　　　　　　　
イリーカパ１し＋　　ｏ　　ｏ　　ｏ　　ｔａ＋　　　
　　　　ｕｏ　　　　　　　　　　　υ０１　０　０　
１　　（９１１１υ１ １０１０（Ａ）　　　　　　　０２　　　　　　　　　
　　　　ｕ２１０１１　ｆｉ＋　　１１３　　　０３１
　　ｌ　　０　０　　（Ｃ１ａｆ−￥ｌｒ”＝＊ｋ　　
　　　　　　”＋　　　ｌ　　　Ｏｌ　　　（Ｄｌ　　
　ゾモリマネーＺメ卦Ｒへ邑　　　　　　　０１１　　
１　　１　　０　　　ｔＥｌ　　　　ボート」二ｘｌｏ
＠を尺　　　　　　　　　ｕ２１　　　ｌ　　ｌ　　ｌ
　　　（Ｆｌ　　　’Ｗヒ片１９八Ｉ］ｊｌｃ鴫實可る
ＲＯＭ　　１３Ｆ／Ｇ、６　　　　　　　ＡＰ−しテイ
スクリブワルし又ｑビット　　＠［ １５ＸＸ １４　　　　　Ｆｌ６ １３　　　　Ｆｌ５ １０　　　　　Ｆｌ２ ９　　　　　ＰＣｌ ３　　　　　ＰＬＯ Ｆｌ６．７ 図面の浄吉（内容に変更なし） ＦＩＧ、　／θ ＦＩＧ、　／９ １０１　Ｌ’ｆｆ＋Ｍセオ＋ｔ”＋ 図面の浄；１１（内−１゛に作更もし）ＦＩＧ、　２０ 図面の浄書（内容に変更なし） Ｆ／に、２４ ＲＯＭｓ　Ｉｌｌ 図面の汁Ｓ（内容（二亡更なし） Ｆ／に、２５ 図面の浄書（内容に変更なし） Ｆ／に、３Ｑ／、ｔ’ｌ’ｉ＋＞−ジメノト＆へｒ１り
°ア゛−１）＼、１１氷パ□４ 図面の、争佼（内１ζに没四もし） 手続補正書（方式） 昭和５８年１０月２６日 特許片長′１１′　　若杉和太殿 １事ｒｌの表示昭和５８年　１．１ｔπ１　願第１０１
８５４号２　発明の名称 マイクロプロセッサのためのメモリ・６理装置３　補正
をする者 事件との関係′）旨’ｌ’ｊｌｉ１幀人４代理人 （〒１００）住所　　東京都千代田区丸の内３の２の３
・富士ビル２０９ツ室５　補正命令の［］４．１　　　
　　昭即５８年９ノ１７　口（発送口：照付＋ＳＳ＋−
二９月２７　Ｆ＋　）６　補正の対象　　　「　図　　
面　」（１）出願時提出の図面（第１１〜１ろ、１５．
１／ｌ、。 １７及び第１８〜３２図）を添（＋１．］Ｑ）図面と差
１片える。

Claims (1)

1. 【特許請求の範囲】 １　プロセッサと関連して使用される回路であって、該
   プロセッサは１組の予め形成された入出力導線を有し、
   インストラクション・セットを実行し、・インタラブド
   信号に応動してブロックに分割された外部メモリからの
   ベクトル・アドレスの制御の下で現在実行されているイ
   ンストラクション・セットから異なるインストラクショ
   ン・セットにジャンプし、 該回路は： 少くとも第１および第２の動作モードを形成する第１の
   回路（例えば１２１）と；第１のモードある期間中メモ
   リ・ブロックのすべてではないが少くとも１つがプロセ
   ッサによって実行されているインストラクションにより
   アクセス可能となるように前記メモリを制御する第２の
   回路（例えば１１０）とを含み、 前記第１の回路（例えば１２１）はインタラブド信号の
   制御の下で第１のモードから第２のモードへ切換わるデ
   バイス（例えばＩ　（４３Ａ）を含んでおり、 前記第２の回路（例えば１１０）はプロセッサからの出
   力ビットをデコードすることにより第２のモードを第１
   のモニドに切換えることを特徴とするプロセッサと関連
   して使用される回路。 ２、特許請求の範囲第１項記載の回路（（おいて、 デコードされた出力ビットはプロセッサのアドレス出力
   導線上に存在することを特徴とする回路。 ３、％許詞求の範囲第１項記載の回路において、 インタラブド信号はプロセッサをし７てメモリ中の予め
   形成されたアドレスにシャンプさせることを特徴とする
   回路。 ４　特許請求の範囲第２項記載の回路において、 予め形成されたアドレスは外部メモリ内の特定のロケー
   ションから得られることを特徴とする回路。 ５　特許請求の範囲第１項記載の回路において、 プロセッサはプロセッサ内のレジスタによって制呻され
   るメモリ・アドレスにデータを送るよう動作し２、 インタラブド・コントローラ（例えば １１４）はインタラブド信号が発生されたときプロセッ
   サ中にあるデータを処理するまで第２のモードの形成を
   遅延させることを特徴とする回路。 ６　特許請求の範囲第１項記載の回路において、 プロセッサは更にある梅の信号に応動してインタラブド
   動作をディスエイプルするように作られており、 該回路は更に： プロセッサが第１のモードでインストラクションを実行
   しているときはインタラブドのディスエイプルを禁止し
   、プロセッサが第２のモードで動作しているときはイン
   タラブドのディスエイフルを許容する第１の回路（例え
   ば１２１）を含んでいることを特徴とする回路。 ７　特許請求の範囲第６項記載の回路において、 禁止手段は第１まだは第２のモードに対し少くとも１ビ
   ツトを翁するフラグ・レジスタを含み、 各インストラクションを実行する毎にプロセッサの出力
   導線上のビットを前記フラグ・レジスタの少くとも１つ
   のヒツトと比較する手段を有していることを特徴とする
   回路。