JPS61151494A - パスワ−ド付きタイマ回路 - Google Patents
パスワ−ド付きタイマ回路Info
- Publication number
- JPS61151494A JPS61151494A JP27670584A JP27670584A JPS61151494A JP S61151494 A JPS61151494 A JP S61151494A JP 27670584 A JP27670584 A JP 27670584A JP 27670584 A JP27670584 A JP 27670584A JP S61151494 A JPS61151494 A JP S61151494A
- Authority
- JP
- Japan
- Prior art keywords
- timer
- register
- software
- time
- password
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electric Clocks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はソフトウェアにより制御されるハードウェアタ
イマに関する。
イマに関する。
従来の技術1発明が鱗決しようとする問題点従来、この
種のタイマは、加減算をハードウェアによ)制御され、
ソフトウェアにょ9弁開期に起動、停止され、タイムア
ウトはハードウェアによる該割り込みにより認知されて
いた為に1例えば、ソフトウェアによ)他の意味で起動
されたタイマのタイムアウトの割シ込みとソフトウェア
によるそれと異なる意味でのタイマの起動がすれちがっ
た場合には、ソフトウェアでは起動したタイiのタイム
アウトであると誤認してしまう欠点があった。
種のタイマは、加減算をハードウェアによ)制御され、
ソフトウェアにょ9弁開期に起動、停止され、タイムア
ウトはハードウェアによる該割り込みにより認知されて
いた為に1例えば、ソフトウェアによ)他の意味で起動
されたタイマのタイムアウトの割シ込みとソフトウェア
によるそれと異なる意味でのタイマの起動がすれちがっ
た場合には、ソフトウェアでは起動したタイiのタイム
アウトであると誤認してしまう欠点があった。
従来、この種のタイマは回線等のタイマとして使用され
、ソフトウェアとしては、タイムアウトした事のみ誤識
していた為に、一つのタイiを複数の意味でかつ重複し
そうなタイミングでかけた時にii*当する問題が発生
する。
、ソフトウェアとしては、タイムアウトした事のみ誤識
していた為に、一つのタイiを複数の意味でかつ重複し
そうなタイミングでかけた時にii*当する問題が発生
する。
従来のこの肩の回路を第2図を参照して説明するに、第
2図において、タイマ4を起動する際に。
2図において、タイマ4を起動する際に。
それがソフト上複数のタイマとして意味を持って°いる
時罠は主記憶装置3上にどのタイマで起動したかのID
を登録してタイマをかける。又、タイムアウトして割シ
込んできた処理の中でこのIDによりどの種のタイマか
認識してこのIDを消す。
時罠は主記憶装置3上にどのタイマで起動したかのID
を登録してタイマをかける。又、タイムアウトして割シ
込んできた処理の中でこのIDによりどの種のタイマか
認識してこのIDを消す。
このような使い方をする為に途中でタイマをリセットし
て他のタイマをかけるという動作をしようとすると、タ
イiをリセットしてタイマのIDを消す動作とタイムア
ウトの割り込みがすれちがった時に、即ち、タイ−fI
Dを次の起動の為に更新し丸後だとそのタイマがタイム
アウトしたかの様にソフト上認識してしまう。
て他のタイマをかけるという動作をしようとすると、タ
イiをリセットしてタイマのIDを消す動作とタイムア
ウトの割り込みがすれちがった時に、即ち、タイ−fI
Dを次の起動の為に更新し丸後だとそのタイマがタイム
アウトしたかの様にソフト上認識してしまう。
本−発明は従来の技術に内在する上記欠点を解消する為
になされたものであシ、従って本発明の目的は、タイマ
を起動時にレジスタにどういう意味で起動し九のかを示
すパスワードを設定し、賦タイマがタイムアウトして割
シ込んで来た時同時にそのパスワードを、あるレジスタ
にハード的に設定しておくことにより、タイムアウトし
た時にそのレジスタをソフトにより読む事でソフトウェ
ア上どの種のタイムアクトであるかを判定可能とし。
になされたものであシ、従って本発明の目的は、タイマ
を起動時にレジスタにどういう意味で起動し九のかを示
すパスワードを設定し、賦タイマがタイムアウトして割
シ込んで来た時同時にそのパスワードを、あるレジスタ
にハード的に設定しておくことにより、タイムアウトし
た時にそのレジスタをソフトにより読む事でソフトウェ
ア上どの種のタイムアクトであるかを判定可能とし。
従来ハードウェアとソフトウェアによ〕すれちがってし
まった為に起きる誤認をなくす事が容易となる新規なシ
ステムを提供することにある。
まった為に起きる誤認をなくす事が容易となる新規なシ
ステムを提供することにある。
問題点を解決するための手段
上記目的を達成する為に1本発明に係るパスワード付き
タイマは、ハードウェアタイマの起動。
タイマは、ハードウェアタイマの起動。
停止をソフトウェアにより制御可能とし、且つタイムア
ウトを割り込みによりン7トウエアへ通知するハードウ
ェア構成のタイマで6って、起動時にソフトウェアによ
りパスワードを与える為の第1のレジスタと、タイムア
ウトした時に起動時に前記第1のレジスタに設定され九
パスワードがタイムアウト信号により自動的に設定され
る第2のレジスタと、前記第1のレジスタからパスワー
ドを前記第2のレジスタに転送させるハードウェアとを
具備して構成される。
ウトを割り込みによりン7トウエアへ通知するハードウ
ェア構成のタイマで6って、起動時にソフトウェアによ
りパスワードを与える為の第1のレジスタと、タイムア
ウトした時に起動時に前記第1のレジスタに設定され九
パスワードがタイムアウト信号により自動的に設定され
る第2のレジスタと、前記第1のレジスタからパスワー
ドを前記第2のレジスタに転送させるハードウェアとを
具備して構成される。
発明の実権例
次に本発明をその好ましい一実崩例について図面を参照
しながら異体的に説明する。
しながら異体的に説明する。
第2図に本発明の対象となるシステムの基本的ブロック
構成を示す。第1図において、参照番号1は中央も理装
置でア〕、プログラムの実行及び外部割り込みに対して
プ冨グ2ムを中断し、その割夛込み処理を実行する事が
可能である。2はシステムパスであり、1の中央処理装
置がプログラムを実行する上での制御情報、データが交
換され右。3は主記憶装置であり、プログラム及びワー
クの情報が格納される。4はタイマ回路であり。
構成を示す。第1図において、参照番号1は中央も理装
置でア〕、プログラムの実行及び外部割り込みに対して
プ冨グ2ムを中断し、その割夛込み処理を実行する事が
可能である。2はシステムパスであり、1の中央処理装
置がプログラムを実行する上での制御情報、データが交
換され右。3は主記憶装置であり、プログラム及びワー
クの情報が格納される。4はタイマ回路であり。
指定カウント数をカウントしたらオーバ7四−してシス
テムパス2上の信号により中央処理装置1に対して外部
viシ込みを発生させる様になっている。
テムパス2上の信号により中央処理装置1に対して外部
viシ込みを発生させる様になっている。
第1図は本発明の一実抱例を示すブロック構成図である
。即ち、第1図は第2図に示したタイマ回路4の詳細な
ブロック構成−である。
。即ち、第1図は第2図に示したタイマ回路4の詳細な
ブロック構成−である。
第1図においてh 2は第2図で示したシステムパス、
40はタイマ、41.42はレジスタをそれぞれ示して
いる。システムパス2はタイマ40の起動、停止、タイ
ムアウト時の処理等中央処理装置1との情報のや)とり
を行う。タイff40は従来のタイマ部である。即ち、
実際のカウント値は中央処理装置1からとζに対して指
示される。その後、該カウント値に対してタイムアウト
すると、タイムアウトの旨を通知する信号43を出力す
る。レジスタ41はタイ−vIDを登鎌する為のレジス
タである。
40はタイマ、41.42はレジスタをそれぞれ示して
いる。システムパス2はタイマ40の起動、停止、タイ
ムアウト時の処理等中央処理装置1との情報のや)とり
を行う。タイff40は従来のタイマ部である。即ち、
実際のカウント値は中央処理装置1からとζに対して指
示される。その後、該カウント値に対してタイムアウト
すると、タイムアウトの旨を通知する信号43を出力す
る。レジスタ41はタイ−vIDを登鎌する為のレジス
タである。
プログラムにおいてタイマを起動する時に、カウンタ値
設定径タイマIDをこのレジスタ41に設定する。レジ
スタ42はどのタイ!IDK&いてタイムアウトしたか
通知する為のレジスタである。タイマ40においてタイ
ムアウト発生後そのタイムアクト信号43をトリガにし
てレジスタ41に設定されているタイマIDをレジスタ
42に移しかえる。従って、中央処理装置lはタイマ4
0の割シ込み処理の中で本レジスタ42を読む事により
どのタイマでタイムアウトしたかを容易に知る事ができ
る。
設定径タイマIDをこのレジスタ41に設定する。レジ
スタ42はどのタイ!IDK&いてタイムアウトしたか
通知する為のレジスタである。タイマ40においてタイ
ムアウト発生後そのタイムアクト信号43をトリガにし
てレジスタ41に設定されているタイマIDをレジスタ
42に移しかえる。従って、中央処理装置lはタイマ4
0の割シ込み処理の中で本レジスタ42を読む事により
どのタイマでタイムアウトしたかを容易に知る事ができ
る。
次に本発明の具体的動作について説明するに、従来にお
いては、ソフト上複数の意味を持つタイマの一つT1を
タイマ40に対して起動したとし。
いては、ソフト上複数の意味を持つタイマの一つT1を
タイマ40に対して起動したとし。
そのタイムアウトする寸前にT1をリセットし。
T2を起動する処理がらり、これが割り込みを保留した
中で行うと、T2で起動し直した直後に実際にはT1で
起動したタイマがタイムアウトしてくる。ソフト上は例
えば主記憶装置3上に何のタイマで動かしているかを登
碌しておくテーブルが、Sす、これは最新のT2を示し
ている為にこの後のタイムアウトの割り込み処理でT2
がタイムアウトした様に見える。
中で行うと、T2で起動し直した直後に実際にはT1で
起動したタイマがタイムアウトしてくる。ソフト上は例
えば主記憶装置3上に何のタイマで動かしているかを登
碌しておくテーブルが、Sす、これは最新のT2を示し
ている為にこの後のタイムアウトの割り込み処理でT2
がタイムアウトした様に見える。
本発明にシいては、何のタイマでタイムアウトしたかの
識別はタイマ側で持っている。即ち、上記のケースでは
タイマ40を起動した後にタイ−rIDT1をレジスタ
41に登碌する。
識別はタイマ側で持っている。即ち、上記のケースでは
タイマ40を起動した後にタイ−rIDT1をレジスタ
41に登碌する。
ことでタイムアウトが発生すると、ハード的にその時点
のタイマIDをレジスタ42にセーブして割9込んでく
る。
のタイマIDをレジスタ42にセーブして割9込んでく
る。
この割シ込みとタイマID T2によるタイff40の
起動がすれちがっても何のタイマでタイムアウトしたか
はレジスタ42を読む事によりT1でタイムアウトした
とわかる為に、すれちがいは発生しない。
起動がすれちがっても何のタイマでタイムアウトしたか
はレジスタ42を読む事によりT1でタイムアウトした
とわかる為に、すれちがいは発生しない。
発明の効果
本発明は1以上説明した様に、タイマ回路に簡単なハー
ドウェアを設ける事により、従来のハードウェアとノッ
トウェアですnちがってしまうことによるタイムアウト
したタイマの誤認をなくす事を可能とする効果がある。
ドウェアを設ける事により、従来のハードウェアとノッ
トウェアですnちがってしまうことによるタイムアウト
したタイマの誤認をなくす事を可能とする効果がある。
第1図は本発明に係るタイマ回路の一実施例を示すブロ
ック構成図、第2図は本発明の対象となるシステムの基
本構成を示すブロック図である。 1・・・中央処理装置、2・・・システムバス、3・・
・主記憶装置、4・・・タイマ回路、40・・・タイマ
、41.42・・・レジスタ、43・・・タイムアウト
(オーバ70−)信号
ック構成図、第2図は本発明の対象となるシステムの基
本構成を示すブロック図である。 1・・・中央処理装置、2・・・システムバス、3・・
・主記憶装置、4・・・タイマ回路、40・・・タイマ
、41.42・・・レジスタ、43・・・タイムアウト
(オーバ70−)信号
Claims (1)
- ハードウェアタイマの起動、停止をソフトウェアにより
制御可能とし、且つタイムアウトを割込みによりソフト
ウェアへ通知するハードウェア構成のタイマであつて、
起動時にソフトウェアによりパスワードを与える為の第
1のレジスタと、タイムアウトした時に起動時に前記第
1のレジスタに設定されたパスワードがタイムアウト信
号により自動的に設定される第2のレジスタと、前記第
1のレジスタからパスワードを前記第2のレジスタに転
送させるハードウェアとを有する事を特徴としたパスワ
ード付きタイマ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27670584A JPS61151494A (ja) | 1984-12-26 | 1984-12-26 | パスワ−ド付きタイマ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27670584A JPS61151494A (ja) | 1984-12-26 | 1984-12-26 | パスワ−ド付きタイマ回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61151494A true JPS61151494A (ja) | 1986-07-10 |
Family
ID=17573175
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP27670584A Pending JPS61151494A (ja) | 1984-12-26 | 1984-12-26 | パスワ−ド付きタイマ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61151494A (ja) |
-
1984
- 1984-12-26 JP JP27670584A patent/JPS61151494A/ja active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPS5983254A (ja) | ウオツチドツグタイマ | |
JPS61151494A (ja) | パスワ−ド付きタイマ回路 | |
JPH06187256A (ja) | バストレース機構 | |
SU1674140A2 (ru) | Устройство дл контрол интерфейса ввода-вывода | |
JP2731386B2 (ja) | 制御装置 | |
JPH0226245B2 (ja) | ||
JP2570170Y2 (ja) | 情報処理装置 | |
JPS6269352A (ja) | マイクロプロセツサ | |
JPS6051141B2 (ja) | プログラム暴走検出方式 | |
JPS60140440A (ja) | 中央処理装置 | |
JP2629382B2 (ja) | プログラマブルコントローラシステム | |
JPH02264340A (ja) | マイクロプロセッサ | |
JP2749994B2 (ja) | 数値制御装置 | |
SU1513455A1 (ru) | Устройство дл контрол правильности выполнени команд микропроцессорной системы | |
JPH02287658A (ja) | マイクロプロセッサ | |
JPH02101540A (ja) | Cpuの暴走検知方式 | |
JPH05173939A (ja) | マルチマイクロプロセッサシステムの障害保守方式 | |
JPS6142624U (ja) | 計算機システムの再スタ−ト回路 | |
JPS5935250A (ja) | プログラム制御装置 | |
JPH0462093B2 (ja) | ||
JPS62190953A (ja) | 通信制御装置における回線制御装置の管理回路 | |
JPH03252886A (ja) | シングルチップマイクロコンピュータ | |
JPS6373440A (ja) | スト−ル監視方式 | |
JPS61175736A (ja) | プログラム評価用マイクロコンピユ−タ | |
JPH01216626A (ja) | パルス計数回路 |