JPH05173939A - マルチマイクロプロセッサシステムの障害保守方式 - Google Patents
マルチマイクロプロセッサシステムの障害保守方式Info
- Publication number
- JPH05173939A JPH05173939A JP3356225A JP35622591A JPH05173939A JP H05173939 A JPH05173939 A JP H05173939A JP 3356225 A JP3356225 A JP 3356225A JP 35622591 A JP35622591 A JP 35622591A JP H05173939 A JPH05173939 A JP H05173939A
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- JP
- Japan
- Prior art keywords
- control circuit
- dma control
- memory
- microprocessor
- microprocessor system
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- Pending
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- Debugging And Monitoring (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】
【目的】 マルチマイクロプロセッサシステムが動作を
停止した場合に共有メモリに格納されメモリ情報を読み
出すことにより障害解析を行う。 【構成】 カウンタ回路１６はマイクロプロセッサシス
テムのクロックをカウントしカウントがオーバフローし
たときに第１ＤＭＡ制御回路１４および第２ＤＭＡ制御
回路１５に起動をかける信号を出力し、第１ＤＭＡ制御
回路１４はカウンタ回路１６により起動をかけられると
マイクロプロセッサシステム内のメモリ１２のアドレス
を指定してデータを読み出しレジスタ１７に格納した後
に第２ＤＭＡ制御回路１５にレディ信号１ｃを送出し、
第２ＤＭＡ制御回路１５は第１ＤＭＡ制御回路１４から
のレディ信号１ｃを受信するとシステムバス２に接続さ
れている共有メモリにアドレスを指定してレジスタ１７
に格納されているデータを書み込んだ後に第１ＤＭＡ制
御回路１４にレディ信号１ｅを送出する。
停止した場合に共有メモリに格納されメモリ情報を読み
出すことにより障害解析を行う。 【構成】 カウンタ回路１６はマイクロプロセッサシス
テムのクロックをカウントしカウントがオーバフローし
たときに第１ＤＭＡ制御回路１４および第２ＤＭＡ制御
回路１５に起動をかける信号を出力し、第１ＤＭＡ制御
回路１４はカウンタ回路１６により起動をかけられると
マイクロプロセッサシステム内のメモリ１２のアドレス
を指定してデータを読み出しレジスタ１７に格納した後
に第２ＤＭＡ制御回路１５にレディ信号１ｃを送出し、
第２ＤＭＡ制御回路１５は第１ＤＭＡ制御回路１４から
のレディ信号１ｃを受信するとシステムバス２に接続さ
れている共有メモリにアドレスを指定してレジスタ１７
に格納されているデータを書み込んだ後に第１ＤＭＡ制
御回路１４にレディ信号１ｅを送出する。
Description
【０００１】
【産業上の利用分野】本発明はマルチマイクロプロセッ
サシステムの運用・保守方式に関し、特にマルチマイク
ロプロセッサシステムの障害保守方式に関する。
サシステムの運用・保守方式に関し、特にマルチマイク
ロプロセッサシステムの障害保守方式に関する。
【０００２】
【従来の技術】従来、マルチマイクロプロセッサシステ
ムの障害保守方式では、障害時の動作解析などのために
プログラムの動作状態を示すメモリ情報が必要となり、
外部装置との送受信情報などのプログラム実行中の各種
履歴情報をメモリに保存しておくことが一般的である。
ムの障害保守方式では、障害時の動作解析などのために
プログラムの動作状態を示すメモリ情報が必要となり、
外部装置との送受信情報などのプログラム実行中の各種
履歴情報をメモリに保存しておくことが一般的である。
【０００３】これらの情報を格納するメモリは、マルチ
マイクロプロセッサシステムの場合、各マイクロプロセ
ッサシステム内のメモリであることが一般的である。
マイクロプロセッサシステムの場合、各マイクロプロセ
ッサシステム内のメモリであることが一般的である。
【０００４】
【発明が解決しようとする課題】この従来のマルチマイ
クロプロセッサシステムの障害保守方式では、マイクロ
プロセッサシステムが障害を検出すると動作を停止する
場合があるので、この場合、障害解析のために障害を検
出したマイクロプロセッサシステムのメモリ情報を収集
する必要があるが、マイクロプロセッサシステムが動作
を停止するためにメモリ内容を読み出すことができない
という欠点があった。
クロプロセッサシステムの障害保守方式では、マイクロ
プロセッサシステムが障害を検出すると動作を停止する
場合があるので、この場合、障害解析のために障害を検
出したマイクロプロセッサシステムのメモリ情報を収集
する必要があるが、マイクロプロセッサシステムが動作
を停止するためにメモリ内容を読み出すことができない
という欠点があった。
【０００５】本発明の目的は、上述の点に鑑み、各マイ
クロプロセッサシステムのメモリ情報をマルチマイクロ
プロセッサシステムの共有メモリに自動的にＤＭＡ（Ｄ
ｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）転送するよ
うにして、マイクロプロセッサシステムが障害を検出し
て動作を停止した場合でも共有メモリに格納されたメモ
リ情報を読み出してマイクロプロセッサシステムの障害
解析を行うことができるようにしたマルチマイクロプロ
セッサシステムの障害保守方式を提供することにある。
クロプロセッサシステムのメモリ情報をマルチマイクロ
プロセッサシステムの共有メモリに自動的にＤＭＡ（Ｄ
ｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）転送するよ
うにして、マイクロプロセッサシステムが障害を検出し
て動作を停止した場合でも共有メモリに格納されたメモ
リ情報を読み出してマイクロプロセッサシステムの障害
解析を行うことができるようにしたマルチマイクロプロ
セッサシステムの障害保守方式を提供することにある。
【０００６】
【課題を解決するための手段】本発明のマルチマイクロ
プロセッサシステムの障害保守方式は、マイクロプロセ
ッサ，メモリなどから構成される複数のマイクロプロセ
ッサシステムと、各マイクロプロセッサシステムを接続
するシステムバスと、システムバスを制御するバス制御
回路とから構成されるマルチマイクロプロセッサシステ
ムにおいて、前記システムバスに接続され各マイクロプ
ロセッサシステムから書込み可能な共有メモリと、前記
マイクロプロセッサシステム内のメモリの予め定められ
た領域をソースアドレスとし前記共有メモリの予め定め
られた領域をディストネーションアドレスとして前記メ
モリの内容を前記共有メモリに転送するＤＭＡ制御回路
と、一定時間毎に前記ＤＭＡ制御回路を起動する信号を
出力するトリガ回路とを有する。
プロセッサシステムの障害保守方式は、マイクロプロセ
ッサ，メモリなどから構成される複数のマイクロプロセ
ッサシステムと、各マイクロプロセッサシステムを接続
するシステムバスと、システムバスを制御するバス制御
回路とから構成されるマルチマイクロプロセッサシステ
ムにおいて、前記システムバスに接続され各マイクロプ
ロセッサシステムから書込み可能な共有メモリと、前記
マイクロプロセッサシステム内のメモリの予め定められ
た領域をソースアドレスとし前記共有メモリの予め定め
られた領域をディストネーションアドレスとして前記メ
モリの内容を前記共有メモリに転送するＤＭＡ制御回路
と、一定時間毎に前記ＤＭＡ制御回路を起動する信号を
出力するトリガ回路とを有する。
【０００７】
【作用】本発明のマルチマイクロプロセッサの障害保守
方式では、共有メモリがシステムバスに接続され各マイ
クロプロセッサシステムから書込み可能であり、ＤＭＡ
制御回路がマイクロプロセッサシステム内のメモリの予
め定められた領域をソースアドレスとし共有メモリの予
め定められた領域をディストネーションアドレスとして
メモリの内容を共有メモリに転送し、トリガ回路が一定
時間毎にＤＭＡ制御回路を起動する信号を出力する。
方式では、共有メモリがシステムバスに接続され各マイ
クロプロセッサシステムから書込み可能であり、ＤＭＡ
制御回路がマイクロプロセッサシステム内のメモリの予
め定められた領域をソースアドレスとし共有メモリの予
め定められた領域をディストネーションアドレスとして
メモリの内容を共有メモリに転送し、トリガ回路が一定
時間毎にＤＭＡ制御回路を起動する信号を出力する。
【０００８】
【実施例】次に、本発明について図面を参照して詳細に
説明する。
説明する。
【０００９】図２は、本発明の一実施例に係る障害保守
方式が適用されたマルチマイクロプロセッサシステムの
構成を示すシステム構成図である。このマルチマイクロ
プロセッサシステムは、同様なシステム構成を持つ３つ
のマイクロプロセッサシステム１と、バス制御回路３
と、共有メモリ４とが、アドレスバス２ａ，データバス
２ｂおよび制御バス２ｃからなるシステムバス２により
接続されて構成されている。
方式が適用されたマルチマイクロプロセッサシステムの
構成を示すシステム構成図である。このマルチマイクロ
プロセッサシステムは、同様なシステム構成を持つ３つ
のマイクロプロセッサシステム１と、バス制御回路３
と、共有メモリ４とが、アドレスバス２ａ，データバス
２ｂおよび制御バス２ｃからなるシステムバス２により
接続されて構成されている。
【００１０】各マイクロプロセッサシステム１は、図１
に示すように、マイクロプロセッサ１１と、メモリ１２
と、アドレスバス１３ａ，データバス１３ｂおよび制御
バス１３ｃからなる内部バス１３と、第１ＤＭＡ制御回
路１４と、第２ＤＭＡ制御回路１５と、カウンタ回路１
６と、レジスタ１７とから構成されている。
に示すように、マイクロプロセッサ１１と、メモリ１２
と、アドレスバス１３ａ，データバス１３ｂおよび制御
バス１３ｃからなる内部バス１３と、第１ＤＭＡ制御回
路１４と、第２ＤＭＡ制御回路１５と、カウンタ回路１
６と、レジスタ１７とから構成されている。
【００１１】第１ＤＭＡ制御回路１４は、マイクロプロ
セッサシステム１内のメモリ１２の予め定められた領域
のアドレスを指定してデータを読み出すのに使用され、
メモリ１２の読出し開始アドレスおよび読出しバイト数
がソースアドレスとしてマイクロプロセッサ１１により
初期設定される。また、第１ＤＭＡ制御回路１４は、読
出しバイト数分のデータ転送が終了すると、メモリ１２
の次のデータ転送に備えて読出し開始アドレスおよび読
出しバイト数を自動的にセットするオートロード機能を
有する。
セッサシステム１内のメモリ１２の予め定められた領域
のアドレスを指定してデータを読み出すのに使用され、
メモリ１２の読出し開始アドレスおよび読出しバイト数
がソースアドレスとしてマイクロプロセッサ１１により
初期設定される。また、第１ＤＭＡ制御回路１４は、読
出しバイト数分のデータ転送が終了すると、メモリ１２
の次のデータ転送に備えて読出し開始アドレスおよび読
出しバイト数を自動的にセットするオートロード機能を
有する。
【００１２】第２ＤＭＡ制御回路１５は、システムバス
２に接続される共有メモリ４の予め定められた領域のア
ドレスを指定して共有メモリ４にデータを書き込むため
に使用され、第１ＤＭＡ制御回路１４と同じくオートロ
ード機能を有し、共有メモリ４への書込み開始アドレス
および書込みバイト数がディストネーションアドレスと
してマイクロプロセッサ１１により初期設定される。
２に接続される共有メモリ４の予め定められた領域のア
ドレスを指定して共有メモリ４にデータを書き込むため
に使用され、第１ＤＭＡ制御回路１４と同じくオートロ
ード機能を有し、共有メモリ４への書込み開始アドレス
および書込みバイト数がディストネーションアドレスと
してマイクロプロセッサ１１により初期設定される。
【００１３】カウンタ回路１６は、マイクロプロセッサ
システム１のクロックをカウントし、カウントがオーバ
フローしたときにキャリー信号１ａを第１ＤＭＡ制御回
路１４および第２ＤＭＡ制御回路１５に出力して第１Ｄ
ＭＡ制御回路１４および第２制御回路１５に起動をかけ
るトリガ回路としての機能を持つ回路である。
システム１のクロックをカウントし、カウントがオーバ
フローしたときにキャリー信号１ａを第１ＤＭＡ制御回
路１４および第２ＤＭＡ制御回路１５に出力して第１Ｄ
ＭＡ制御回路１４および第２制御回路１５に起動をかけ
るトリガ回路としての機能を持つ回路である。
【００１４】レジスタ１７は、１バイトのデータを格納
するレジスタである。
するレジスタである。
【００１５】次に、このように構成された本実施例のマ
ルチマイクロプロセッサシステムの障害保守方式の動作
について説明する。
ルチマイクロプロセッサシステムの障害保守方式の動作
について説明する。
【００１６】まず、マイクロプロセッサシステム１がプ
ログラム処理を開始したとき、マイクロプロセッサシス
テム１内のマイクロプロセッサ１１は、第１ＤＭＡ制御
回路１４に対してメモリ１２内の読出し開始アドレスお
よび読出しバイト数を初期設定し、第２ＤＭＡ制御回路
１５対しても共有メモリ４の書込み開始アドレスおよび
書込みバイト数を初期設定する。
ログラム処理を開始したとき、マイクロプロセッサシス
テム１内のマイクロプロセッサ１１は、第１ＤＭＡ制御
回路１４に対してメモリ１２内の読出し開始アドレスお
よび読出しバイト数を初期設定し、第２ＤＭＡ制御回路
１５対しても共有メモリ４の書込み開始アドレスおよび
書込みバイト数を初期設定する。
【００１７】また、マイクロプロセッサシステム１がプ
ログラム処理を開始すると、カウンタ回路１６は、マイ
クロプロセッサシステム１のクロックのカウントを開始
し、カウントがオバーフローしたときに第１ＤＭＡ制御
回路１４および第２ＤＭＡ制御回路１５に対してキャリ
ー信号１ａを出力する。
ログラム処理を開始すると、カウンタ回路１６は、マイ
クロプロセッサシステム１のクロックのカウントを開始
し、カウントがオバーフローしたときに第１ＤＭＡ制御
回路１４および第２ＤＭＡ制御回路１５に対してキャリ
ー信号１ａを出力する。
【００１８】第１ＤＭＡ制御回路１４および第２ＤＭＡ
制御回路１５は、カウンタ回路１６からキャリー信号１
ａを受信することにより起動される。
制御回路１５は、カウンタ回路１６からキャリー信号１
ａを受信することにより起動される。
【００１９】起動をかけられた第１ＤＭＡ制御回路１４
は、マイクロプロセッサ１１にＤＭＡ転送要求を出力
し、この要求が受け付けられると、マイクロプロセッサ
システム１内のアドレスバス１３ａにメモリ１２からデ
ータを読み出すアドレスを出力してこのアドレスのデー
タをデータバス１３ｂに読み出し、レジスタ１７への読
出しクロック信号１ｂを出力することによりデータバス
１３ｂに読み出されたデータをレジスタ１７に格納した
後、第２ＤＭＡ制御回路１５にレディ信号１ｃを出力す
る。
は、マイクロプロセッサ１１にＤＭＡ転送要求を出力
し、この要求が受け付けられると、マイクロプロセッサ
システム１内のアドレスバス１３ａにメモリ１２からデ
ータを読み出すアドレスを出力してこのアドレスのデー
タをデータバス１３ｂに読み出し、レジスタ１７への読
出しクロック信号１ｂを出力することによりデータバス
１３ｂに読み出されたデータをレジスタ１７に格納した
後、第２ＤＭＡ制御回路１５にレディ信号１ｃを出力す
る。
【００２０】第２ＤＭＡ制御回路１５は、第１ＤＭＡ制
御回路１４からレディ信号１ｃを受信すると、システム
バス２に接続されているバス制御回路３にＤＭＡ転送要
求を出力し、この要求が受け付けられると、アドレスバ
ス２ａに共有メモリ４への書込みアドレスを出力すると
ともに、レジスタ１７に出力イネーブル信号１ｄを出力
し、レジスタ１７に格納されているデータをデータバス
２ｂに出力して共有メモリ４に書き込み、書込みが終了
すると第１ＤＭＡ制御回路１４にレディ信号１ｅを出力
する。
御回路１４からレディ信号１ｃを受信すると、システム
バス２に接続されているバス制御回路３にＤＭＡ転送要
求を出力し、この要求が受け付けられると、アドレスバ
ス２ａに共有メモリ４への書込みアドレスを出力すると
ともに、レジスタ１７に出力イネーブル信号１ｄを出力
し、レジスタ１７に格納されているデータをデータバス
２ｂに出力して共有メモリ４に書き込み、書込みが終了
すると第１ＤＭＡ制御回路１４にレディ信号１ｅを出力
する。
【００２１】このようにして、第１ＤＭＡ制御回路１４
および第２ＤＭＡ制御回路１５は、１バイトのデータ転
送が終了するごとにレディ信号１ｃおよびレディ信号１
ｅを出力し、互いにレディ信号が入力されたならば次の
１バイトの転送サイクルを開始する。
および第２ＤＭＡ制御回路１５は、１バイトのデータ転
送が終了するごとにレディ信号１ｃおよびレディ信号１
ｅを出力し、互いにレディ信号が入力されたならば次の
１バイトの転送サイクルを開始する。
【００２２】指定された転送バイト数分のデータを転送
し終わると、第１ＤＭＡ制御回路１４および第２ＤＭＡ
制御回路１５は、オートロード機能により次のデータ転
送に備えて読出し開始アドレスおよび読出しバイト数な
らびに書込み開始アドレスおよび書込みバイト数を自動
的にセットされ、次にカウンタ回路１６から起動信号１
ａを受信するまで動作を停止する。
し終わると、第１ＤＭＡ制御回路１４および第２ＤＭＡ
制御回路１５は、オートロード機能により次のデータ転
送に備えて読出し開始アドレスおよび読出しバイト数な
らびに書込み開始アドレスおよび書込みバイト数を自動
的にセットされ、次にカウンタ回路１６から起動信号１
ａを受信するまで動作を停止する。
【００２３】
【発明の効果】以上説明したように本発明は、マルチマ
イクロプロセッサシステムにおいて、障害を検出したマ
イクロプロセッサシステムが動作を停止しても、障害発
生時までに格納されたプログラムの動作状態を示すメモ
リ情報を共有メモリに自動的にＤＭＡ転送して格納し、
この格納されたメモリ情報をシステムバス側から読み出
すことができるようにしたことにより、障害を検出した
マイクロプロセッサシステムの障害の調査を迅速にかつ
容易に行える効果がある。
イクロプロセッサシステムにおいて、障害を検出したマ
イクロプロセッサシステムが動作を停止しても、障害発
生時までに格納されたプログラムの動作状態を示すメモ
リ情報を共有メモリに自動的にＤＭＡ転送して格納し、
この格納されたメモリ情報をシステムバス側から読み出
すことができるようにしたことにより、障害を検出した
マイクロプロセッサシステムの障害の調査を迅速にかつ
容易に行える効果がある。
【００２３】また、マルチマイクロプロセッサシステム
の動作中、一定時間毎に各々のマイクロプロセッサシス
テム内のメモリ内容を共有メモリにＤＭＡ転送すること
により、動作中の各マイクロプロセッサの状態を常時監
視でき保守上のデータ収集を容易にする効果がある。
の動作中、一定時間毎に各々のマイクロプロセッサシス
テム内のメモリ内容を共有メモリにＤＭＡ転送すること
により、動作中の各マイクロプロセッサの状態を常時監
視でき保守上のデータ収集を容易にする効果がある。
【００２４】さらに、メモリ転送に際し各マイクロプロ
セッサシステムの負荷を高めることなく転送できる効果
がある。
セッサシステムの負荷を高めることなく転送できる効果
がある。
【図１】本発明の一実施例に係るマルチマイクロプロセ
ッサシステム内のマイクロプロセッサシステムの構成を
示すブロック図である。
ッサシステム内のマイクロプロセッサシステムの構成を
示すブロック図である。
【図２】本発明の一実施例に係る障害保守方式が適用さ
れたマルチマイクロプロセッサシステムの構成を示すブ
ロック図である。
れたマルチマイクロプロセッサシステムの構成を示すブ
ロック図である。
１ マイクロプロセッサシステム １ａ キャリー信号 １ｂ 読出しクロック信号 １ｃ レディ信号 １ｄ 出力イネーブル信号 １ｅ レディ信号 ２ システムバス ２ａ アドレスバス ２ｂ データバス ２ｃ 制御バス ３ バス制御回路 ４ 共有メモリ １１ マイクロプロセッサ １２ メモリ １３ 内部バス １３ａ アドレスバス １３ｂ データバス １３ｃ 制御バス １４ 第１ＤＭＡ制御回路 １５ 第２ＤＭＡ制御回路 １６ カウンタ回路 １７ レジスタ
Claims (1)
- 【請求項１】 マイクロプロセッサ，メモリなどから構
成される複数のマイクロプロセッサシステムと、各マイ
クロプロセッサシステムを接続するシステムバスと、シ
ステムバスを制御するバス制御回路とから構成されるマ
ルチマイクロプロセッサシステムにおいて、 前記システムバスに接続され各マイクロプロセッサシス
テムから書込み可能な共有メモリと、 前記マイクロプロセッサシステム内のメモリの予め定め
られた領域をソースアドレスとし前記共有メモリの予め
定められた領域をディストネーションアドレスとして前
記メモリの内容を前記共有メモリに転送するＤＭＡ制御
回路と、 一定時間毎に前記ＤＭＡ制御回路を起動する信号を出力
するトリガ回路とを有することを特徴とするマルチマイ
クロプロセッサシステムの障害保守方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3356225A JPH05173939A (ja) | 1991-12-24 | 1991-12-24 | マルチマイクロプロセッサシステムの障害保守方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3356225A JPH05173939A (ja) | 1991-12-24 | 1991-12-24 | マルチマイクロプロセッサシステムの障害保守方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05173939A true JPH05173939A (ja) | 1993-07-13 |
Family
ID=18447970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3356225A Pending JPH05173939A (ja) | 1991-12-24 | 1991-12-24 | マルチマイクロプロセッサシステムの障害保守方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05173939A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112749112A (zh) * | 2020-12-31 | 2021-05-04 | 无锡众星微系统技术有限公司 | 一种硬件流水结构 |
-
1991
- 1991-12-24 JP JP3356225A patent/JPH05173939A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112749112A (zh) * | 2020-12-31 | 2021-05-04 | 无锡众星微系统技术有限公司 | 一种硬件流水结构 |
| CN112749112B (zh) * | 2020-12-31 | 2021-12-24 | 无锡众星微系统技术有限公司 | 一种硬件流水结构 |
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