JP2629382B2 - プログラマブルコントローラシステム - Google Patents
プログラマブルコントローラシステムInfo
- Publication number
- JP2629382B2 JP2629382B2 JP1295200A JP29520089A JP2629382B2 JP 2629382 B2 JP2629382 B2 JP 2629382B2 JP 1295200 A JP1295200 A JP 1295200A JP 29520089 A JP29520089 A JP 29520089A JP 2629382 B2 JP2629382 B2 JP 2629382B2
- Authority
- JP
- Japan
- Prior art keywords
- interrupt
- signal
- program
- interrupt signal
- arithmetic processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Programmable Controllers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、シーケンスプログラムを実行して電子機器
の動作制御を行うプログラマブルコントローラシステム
に関する。
の動作制御を行うプログラマブルコントローラシステム
に関する。
従来の一般的なプログラマブルコントローラシステム
の外観を第５図に示し、回路構成を第６図に示す。
の外観を第５図に示し、回路構成を第６図に示す。
第６図において、制御対象機器40から送信されてきた
情報信号は入力モデュール10において一時記憶される。
プログラマブルコントローラ30の中央演算処理装置31は
入力モデュール10に一時記憶された情報信号をベースボ
ード35上の信号線ｌ−１を介して読み出し、所定の演算
処理を行う。この演算処理に用いられるプログラムはシ
ーケンスプログラムと呼ばれ、不図示のプログラム入力
装置（ローダ）において作成された後ユーザ用RAM32に
記憶されている。演算処理の結果、設定された情報信号
をプログラマブルコントローラ30から出力モデュール
（不図示）を介して制御対象の機器に送信することによ
り上記機器の動作制御が行なわれる。
情報信号は入力モデュール10において一時記憶される。
プログラマブルコントローラ30の中央演算処理装置31は
入力モデュール10に一時記憶された情報信号をベースボ
ード35上の信号線ｌ−１を介して読み出し、所定の演算
処理を行う。この演算処理に用いられるプログラムはシ
ーケンスプログラムと呼ばれ、不図示のプログラム入力
装置（ローダ）において作成された後ユーザ用RAM32に
記憶されている。演算処理の結果、設定された情報信号
をプログラマブルコントローラ30から出力モデュール
（不図示）を介して制御対象の機器に送信することによ
り上記機器の動作制御が行なわれる。
情報信号の受信，演算処理，情報信号の送信は一定周
期で実行される。また、緊急時に実行すべきシーケンス
プログラム（割込みプログラムと称す）もユーザ用RAM3
2中に記憶されており、割込みモデュール20を介して制
御対象機器から受信した割込み信号をCPU31の割込み入
力端子に入力する。CPU31では、割込み信号の入力に応
じて現在のプログラムの実行を中断し、割込みプログラ
ムを優先的に実行する。割込みプログラムの実行の後
は、中断していたプログラムの実行を再開する。
期で実行される。また、緊急時に実行すべきシーケンス
プログラム（割込みプログラムと称す）もユーザ用RAM3
2中に記憶されており、割込みモデュール20を介して制
御対象機器から受信した割込み信号をCPU31の割込み入
力端子に入力する。CPU31では、割込み信号の入力に応
じて現在のプログラムの実行を中断し、割込みプログラ
ムを優先的に実行する。割込みプログラムの実行の後
は、中断していたプログラムの実行を再開する。
しかしながら、プログラマブルコントローラに用いる
CPUには通常市販の製品が用いられるので、CPUの割込入
力端子の個数が数個に限定されている。したがって、プ
ログラマブルコントローラで割込み処理できる割込みプ
ログラムも限定されてしまうという不具合が従来装置に
はあった。
CPUには通常市販の製品が用いられるので、CPUの割込入
力端子の個数が数個に限定されている。したがって、プ
ログラマブルコントローラで割込み処理できる割込みプ
ログラムも限定されてしまうという不具合が従来装置に
はあった。
また、割込み信号を上記CPUの割込入力端子に入力す
るために、割込み信号を一時記憶するための専用のモデ
ュール20（第６図参照）および信号線ｌ−2,l−３が必
要であるので装置が大型化し、高価になるという不具合
もあった。
るために、割込み信号を一時記憶するための専用のモデ
ュール20（第６図参照）および信号線ｌ−2,l−３が必
要であるので装置が大型化し、高価になるという不具合
もあった。
そこで、本発明の目的は、上述の点に鑑みて中央演算
処理装置の割込み入力端子の個数に限定されることなく
多数の割込み処理が可能で、かつ、システム内で専用の
割込み信号線を設ける必要のないプログラマブルコント
ローラシステムを提供することにある。
処理装置の割込み入力端子の個数に限定されることなく
多数の割込み処理が可能で、かつ、システム内で専用の
割込み信号線を設ける必要のないプログラマブルコント
ローラシステムを提供することにある。
このような目的を達成するために、本発明は、制御対
象機器から情報信号を受信し、当該受信した情報信号に
対する演算処理を行って、当該演算の結果を前記制御対
象機器に送信するプログラマブルコントローラシステム
において、前記情報信号と共に、割込みプログラムの実
行の有無を指示する１以上の割込み信号を前記制御対象
機器から受信する受信手段と、該受信手段において受信
した前記情報信号および前記割込み信号を記憶しておく
記憶手段とを有する入力モデュールおよび前記記憶手段
から前記割込み信号を繰り返し読出す読出し手段と、該
読出し手段により読出された前記割込み信号が前記割込
みプログラムの実行を指示しているか否かを判別する判
別手段と、前記情報信号に対する演算処理および前記割
込みプログラムに規定された演算処理を実行可能な演算
処理手段と、前記判別手段の判別の結果、前記割込み信
号が前記割込みプログラムの実行を指示しているとき
は、前記演算処理手段に対して当該割込み信号と対応す
る前記割込みプログラムの実行を指示し、前記割込み信
号が前記割込みプログラムの実行を指示していないとき
は前記情報信号に対する演算処理の実行を許可する制御
手段とを有し、前記演算処理手段は、入力信号の間隔を
タイマにより計時することにより一定時間毎にもしくは
シーケンス命令の実行回数を計数することにより一定の
実行回数毎に割込信号の入力の判別をおこない、かつ、
前記一定時間および実行回数はユーザプログラムより可
変に設定するプログラマブルコントローラを具えたこと
を特徴とする。
象機器から情報信号を受信し、当該受信した情報信号に
対する演算処理を行って、当該演算の結果を前記制御対
象機器に送信するプログラマブルコントローラシステム
において、前記情報信号と共に、割込みプログラムの実
行の有無を指示する１以上の割込み信号を前記制御対象
機器から受信する受信手段と、該受信手段において受信
した前記情報信号および前記割込み信号を記憶しておく
記憶手段とを有する入力モデュールおよび前記記憶手段
から前記割込み信号を繰り返し読出す読出し手段と、該
読出し手段により読出された前記割込み信号が前記割込
みプログラムの実行を指示しているか否かを判別する判
別手段と、前記情報信号に対する演算処理および前記割
込みプログラムに規定された演算処理を実行可能な演算
処理手段と、前記判別手段の判別の結果、前記割込み信
号が前記割込みプログラムの実行を指示しているとき
は、前記演算処理手段に対して当該割込み信号と対応す
る前記割込みプログラムの実行を指示し、前記割込み信
号が前記割込みプログラムの実行を指示していないとき
は前記情報信号に対する演算処理の実行を許可する制御
手段とを有し、前記演算処理手段は、入力信号の間隔を
タイマにより計時することにより一定時間毎にもしくは
シーケンス命令の実行回数を計数することにより一定の
実行回数毎に割込信号の入力の判別をおこない、かつ、
前記一定時間および実行回数はユーザプログラムより可
変に設定するプログラマブルコントローラを具えたこと
を特徴とする。
本発明では、割込み信号を情報信号と共に記憶手段に
記憶し、読出し手段によりこの割込信号を繰り返し読出
して、判別手段により割込みプログラムの実行の有無を
判別する。このため、割込み信号の入力の検知処理を中
央演算処理装置のソフトウエア処理で実現することがで
きるので、中央演算処理装置の割込み入力端子に割込み
信号を入力する必要がない。
記憶し、読出し手段によりこの割込信号を繰り返し読出
して、判別手段により割込みプログラムの実行の有無を
判別する。このため、割込み信号の入力の検知処理を中
央演算処理装置のソフトウエア処理で実現することがで
きるので、中央演算処理装置の割込み入力端子に割込み
信号を入力する必要がない。
以下、図面を参照して本発明の実施例を詳細に説明す
る。
る。
第１図は本発明実施例の基本構成を示す。なお、第１
図は制御対象機器から情報信号を受信し、当該受信した
情報信号に対する演算処理を行って当該演算処理の結果
を前記制御対象機器に送信するプログラマブルコントロ
ーラシステムを示す。
図は制御対象機器から情報信号を受信し、当該受信した
情報信号に対する演算処理を行って当該演算処理の結果
を前記制御対象機器に送信するプログラマブルコントロ
ーラシステムを示す。
図中、入力モデュール100は、情報信号と共に割込み
プログラムの実行の有無を指示する１以上の割込み信号
を前記制御対象機器から受信する受信手段101と、受信
手段101において受信した情報信号および割込み信号を
記憶しておく記憶手段102を有する。
プログラムの実行の有無を指示する１以上の割込み信号
を前記制御対象機器から受信する受信手段101と、受信
手段101において受信した情報信号および割込み信号を
記憶しておく記憶手段102を有する。
プログラマブルコントローラ200は、記憶手段102から
上記割込み信号を繰り返し読出す読出し手段201と、読
出し手段201により読出された上記割込み信号が割込み
プログラムの実行を指示しているか否かを判別する判別
手段202と、上記情報信号に対する演算処理および上記
割込プログラムに規定される演算処理を実行可能な演算
処理手段204と、判別手段202の判別の結果、上記割込み
信号が割込みプログラムの実行を指示しているときは、
演算処理手段204に対して、当該割込み信号に対応する
割込みプログラムの実行を指示し、前記割込み信号が前
記割込みプログラムの実行を指示していないときは上記
情報信号に対する演算処理の実行を許可する制御手段20
3とを有する。
上記割込み信号を繰り返し読出す読出し手段201と、読
出し手段201により読出された上記割込み信号が割込み
プログラムの実行を指示しているか否かを判別する判別
手段202と、上記情報信号に対する演算処理および上記
割込プログラムに規定される演算処理を実行可能な演算
処理手段204と、判別手段202の判別の結果、上記割込み
信号が割込みプログラムの実行を指示しているときは、
演算処理手段204に対して、当該割込み信号に対応する
割込みプログラムの実行を指示し、前記割込み信号が前
記割込みプログラムの実行を指示していないときは上記
情報信号に対する演算処理の実行を許可する制御手段20
3とを有する。
第２図は本発明実施例の具体的な回路構成を示す。
第２図において、入力モデュール50は受信回路51およ
びランダムアクセスメモリ（RAM）52を有する。受信回
路51は制御対象機器40から受信した情報信号ｌ−11およ
び割込み信号ｌ−12を制御信号の取扱い電圧レベルに変
換した後、RAM52に情報信号および割込み信号をRAM52に
書き込む。RAM52は上記情報信号および割込み信号の種
類毎に格納アドレス（接点アドレス）が定められてい
る。受信回路51,RAM52は従来装置と同様の回路を用いる
ことができるが、割込み信号を受信し、記憶する点が従
来装置と異なる。プログラマブルコントローラ60はCPU6
1,ユーザ用RAM62バススイッチ63を共通バスｌ−４によ
り接続するように構成されている。バススイッチ63とRA
M52との間は情報の読出しに必要なデータ信号線ｌ−１
すなわち、データバス，アドレスバスおよび制御バスに
より接続され、CPU61の動作指示によりRAM52に格納され
た信号が読出される。
びランダムアクセスメモリ（RAM）52を有する。受信回
路51は制御対象機器40から受信した情報信号ｌ−11およ
び割込み信号ｌ−12を制御信号の取扱い電圧レベルに変
換した後、RAM52に情報信号および割込み信号をRAM52に
書き込む。RAM52は上記情報信号および割込み信号の種
類毎に格納アドレス（接点アドレス）が定められてい
る。受信回路51,RAM52は従来装置と同様の回路を用いる
ことができるが、割込み信号を受信し、記憶する点が従
来装置と異なる。プログラマブルコントローラ60はCPU6
1,ユーザ用RAM62バススイッチ63を共通バスｌ−４によ
り接続するように構成されている。バススイッチ63とRA
M52との間は情報の読出しに必要なデータ信号線ｌ−１
すなわち、データバス，アドレスバスおよび制御バスに
より接続され、CPU61の動作指示によりRAM52に格納され
た信号が読出される。
入力モデュール50の受信回路51,RAM52がそれぞれ本発
明の受信手段，記憶手段として動作する。また、プログ
ラマブルコントローラ60のCPU61が読出し手段，判別手
段，演算処理手段，制御手段として動作する。
明の受信手段，記憶手段として動作する。また、プログ
ラマブルコントローラ60のCPU61が読出し手段，判別手
段，演算処理手段，制御手段として動作する。
以下、第２図の回路動作を第３図のフローチャートを
参照して説明する。なお、CPU61はユーザ用RAM52に格納
された第４図のユーザプログラム（本図は図形形態で表
わしている）を実行するものとする。
参照して説明する。なお、CPU61はユーザ用RAM52に格納
された第４図のユーザプログラム（本図は図形形態で表
わしている）を実行するものとする。
このユーザプログラムにおいては次のことが定義され
ている。
ている。
１）入力モデュール50のRAM52の情報信号記憶用アドレ
スに接点B0,B1を割り当てる。
スに接点B0,B1を割り当てる。
２）接点B0,B1に記憶された割込み信号がオン（信号の
立ち上がり）に応じて、それぞれNo.60の割込みプログ
ラム61−2,No.65の割込みプログラム61−３を実行す
る。
立ち上がり）に応じて、それぞれNo.60の割込みプログ
ラム61−2,No.65の割込みプログラム61−３を実行す
る。
３）上記割込み信号がオフの間は、情報信号に対する情
報処理を規定したシーケンスプログラム61−１を実行す
る。
報処理を規定したシーケンスプログラム61−１を実行す
る。
第３図はCPU61が実行する具体的な制御手順を示す。
第３図において、CPU61はバススイッチ63を介してRAM
52から接点B0,B1のオン／オフ信号を読出し、そのオン
／オフ状態を判別する（ステップS1→S2）。この判別の
結果、接点B0又はB1のいずれかがオンとなっていると判
別したときは割込みプログラムの実行の指示有りと判断
し、手順をステップS3へ進め、オンとなっている接点と
対応する割込みプログラムをユーザ用RAM62から読出し
実行する。割込みプログラムの実行の終了の後は、オン
となっている接点をオフに設定して、次回の割込み信号
の入力に具える（ステップS4）。
52から接点B0,B1のオン／オフ信号を読出し、そのオン
／オフ状態を判別する（ステップS1→S2）。この判別の
結果、接点B0又はB1のいずれかがオンとなっていると判
別したときは割込みプログラムの実行の指示有りと判断
し、手順をステップS3へ進め、オンとなっている接点と
対応する割込みプログラムをユーザ用RAM62から読出し
実行する。割込みプログラムの実行の終了の後は、オン
となっている接点をオフに設定して、次回の割込み信号
の入力に具える（ステップS4）。
一方、接点B0又はB1がオフの状態を続けている間、手
順はステップS1→S2→S5〜S10,S11→S1が繰り返し実行
され、接点B0,B1のオン／オフ状態が常時監視される。
順はステップS1→S2→S5〜S10,S11→S1が繰り返し実行
され、接点B0,B1のオン／オフ状態が常時監視される。
この間に、不図示のタイマのカウントアップ信号によ
り通常のシーケンスプログラム61−１の実行タイミング
になったことをCPU61が検出すると（ステップS5）、CPU
61はシーケンスプログラムの先頭のシーケンス命令を読
出し、このシーケンス命令、たとえば、RAM52の情報信
号に対するアンド演算やオア演算の命令を行う（ステッ
プS6→S7→S8）。この後手順はステップS1へ戻り、割込
みプログラムの実行の有無の判別処理（ステップS201,S
202）の後、次のシーケンス命令が読出され実行され
る。
り通常のシーケンスプログラム61−１の実行タイミング
になったことをCPU61が検出すると（ステップS5）、CPU
61はシーケンスプログラムの先頭のシーケンス命令を読
出し、このシーケンス命令、たとえば、RAM52の情報信
号に対するアンド演算やオア演算の命令を行う（ステッ
プS6→S7→S8）。この後手順はステップS1へ戻り、割込
みプログラムの実行の有無の判別処理（ステップS201,S
202）の後、次のシーケンス命令が読出され実行され
る。
このように、通常のシーケンスプログラム61−１を実
行しているときに接点B0の割込み信号が入力モデュール
50に入力されるRAM52の接点B0がオフとなる。また、CPU
61の実行手順がステップS2に到達したときに、接点B0の
オンが検出され、直に対応のNo.60割込みプログラム61
−２が実行される。したがって、この間シーケンスプロ
グラムの実行は中断される。
行しているときに接点B0の割込み信号が入力モデュール
50に入力されるRAM52の接点B0がオフとなる。また、CPU
61の実行手順がステップS2に到達したときに、接点B0の
オンが検出され、直に対応のNo.60割込みプログラム61
−２が実行される。したがって、この間シーケンスプロ
グラムの実行は中断される。
以上、説明したように、本実施例は割込み信号を従来
の情報信号と同様にRAM52に記憶し、CPU61がシーケンス
プログラムのシーケンス命令を実行する毎に、割込信号
のレベル判別を行うようにしたので、CPU61の割込み入
力端子に割込み信号を入力しなくても、割込信号の入力
を検知することができる。
の情報信号と同様にRAM52に記憶し、CPU61がシーケンス
プログラムのシーケンス命令を実行する毎に、割込信号
のレベル判別を行うようにしたので、CPU61の割込み入
力端子に割込み信号を入力しなくても、割込信号の入力
を検知することができる。
したがって、ステップS1を実行しているときのCPU61
が読出し手段として動作し、ステップS2を実行している
ときのCPU61は判別手段および制御手段として動作す
る。また、ステップS3,S4およびステップS6〜S10を実行
しているときのCPU61は演算処理手段として動作する。
が読出し手段として動作し、ステップS2を実行している
ときのCPU61は判別手段および制御手段として動作す
る。また、ステップS3,S4およびステップS6〜S10を実行
しているときのCPU61は演算処理手段として動作する。
なお、本実施例では割込信号の入力の判別をシーケン
ス命令の実行毎に行っているが、一定時間もしくはシー
ケンス命令の一定の実行回数毎に行ってもよい。この場
合、一定時間はタイマにより計時し、実行回数はCPU61
により計数する。また、上記一定時間や実行回数をユー
ザプログラムにより規定すれば可変設定を行うことも可
能となる。
ス命令の実行毎に行っているが、一定時間もしくはシー
ケンス命令の一定の実行回数毎に行ってもよい。この場
合、一定時間はタイマにより計時し、実行回数はCPU61
により計数する。また、上記一定時間や実行回数をユー
ザプログラムにより規定すれば可変設定を行うことも可
能となる。
また、本実施例では割込み信号を２個とする例を示し
たが２個以上でもよく、またその個数を可変設定するこ
とも可能である。この場合は従来例の情報信号の個数を
可変設定する手法と同様の手法，すなわち、ユーザプロ
グラムにおいて、割込信号を記憶するための接点を定義
する手法を用いる。
たが２個以上でもよく、またその個数を可変設定するこ
とも可能である。この場合は従来例の情報信号の個数を
可変設定する手法と同様の手法，すなわち、ユーザプロ
グラムにおいて、割込信号を記憶するための接点を定義
する手法を用いる。
さらに本実施例では入力モデュール50に情報信号およ
び割込み信号を記憶させるようにしているが入力モデュ
ール50を持たない小型のプログラマブルコントローラで
は、プログラマブルコントローラ内の入力インターフエ
ースに入力モデュール50と同様の機能を持たせるとよ
い。
び割込み信号を記憶させるようにしているが入力モデュ
ール50を持たない小型のプログラマブルコントローラで
は、プログラマブルコントローラ内の入力インターフエ
ースに入力モデュール50と同様の機能を持たせるとよ
い。
以上、説明したように、本発明では、割込み信号を情
報信号と共に記憶手段に記憶し、割込信号の内容を判別
手段により判別するようにしたので、読出し手段，判別
手段および制御手段を中央演算処理装置のソフトウエア
処理で実現することが可能となる。その結果中央演算処
理装置の割込み入力端子を使用する必要がなく、多数の
割込み信号を取り扱うことが可能であり、また専用の入
力モデュールや信号線も必要としないので、システムの
小型化，製造費の低減化に寄与することができる。さら
には、割込信号の入力の判別をシーケンス命令の実行毎
におこなう以外にも、演算処理手段において入力信号の
間隔をタイマにより計時することにより一定時間毎にも
しくはシーケンス命令の実行回数を計数することにより
一定の実行回数毎に割込信号の入力の判別をおこない、
かつ、前記一定時間および実行回数はユーザプログラム
より可変に設定するという特徴を有する。また、割込み
信号の個数は可変（プログラマブル）であり、従来例で
は上記個数が固定であったことに比べるとプログラマブ
ルコントローラの機能を拡張することができるという効
果も得られる。
報信号と共に記憶手段に記憶し、割込信号の内容を判別
手段により判別するようにしたので、読出し手段，判別
手段および制御手段を中央演算処理装置のソフトウエア
処理で実現することが可能となる。その結果中央演算処
理装置の割込み入力端子を使用する必要がなく、多数の
割込み信号を取り扱うことが可能であり、また専用の入
力モデュールや信号線も必要としないので、システムの
小型化，製造費の低減化に寄与することができる。さら
には、割込信号の入力の判別をシーケンス命令の実行毎
におこなう以外にも、演算処理手段において入力信号の
間隔をタイマにより計時することにより一定時間毎にも
しくはシーケンス命令の実行回数を計数することにより
一定の実行回数毎に割込信号の入力の判別をおこない、
かつ、前記一定時間および実行回数はユーザプログラム
より可変に設定するという特徴を有する。また、割込み
信号の個数は可変（プログラマブル）であり、従来例で
は上記個数が固定であったことに比べるとプログラマブ
ルコントローラの機能を拡張することができるという効
果も得られる。
第１図は本発明実施例の基本構成を示すブロック図、第
２図は本発明実施例の具体的な回路構成を示すブロック
図、第３図は第２図のCPU61が実行する具体的な制御手
順を示すフローチャート、第４図は第２図のCPU61の実
行対象のユーザプログラムの内容を示す説明図、第５図
は従来例の外観を示す斜視図、第６図は従来例の回路構
成を示すブロック図である。 10,50……入力モデュール、20……割込みモデュール、3
0,60……プログラマブルコントローラ、31,61……CPU、
32,62……ユーザ用RAM、33……バススイッチ。
２図は本発明実施例の具体的な回路構成を示すブロック
図、第３図は第２図のCPU61が実行する具体的な制御手
順を示すフローチャート、第４図は第２図のCPU61の実
行対象のユーザプログラムの内容を示す説明図、第５図
は従来例の外観を示す斜視図、第６図は従来例の回路構
成を示すブロック図である。 10,50……入力モデュール、20……割込みモデュール、3
0,60……プログラマブルコントローラ、31,61……CPU、
32,62……ユーザ用RAM、33……バススイッチ。
Claims (1)
- 【請求項１】制御対象機器から情報信号を受信し、当該
受信した情報信号に対する演算処理を行って、当該演算
の結果を前記制御対象機器に送信するプログラマブルコ
ントローラシステムにおいて、前記情報信号と共に、割
込みプログラムの実行の有無を指示する１以上の割込み
信号を前記制御対象機器から受信する受信手段と、該受
信手段において受信した前記情報信号および前記割込み
信号を記憶しておく記憶手段とを有する入力モデュール
および前記記憶手段から前記割込み信号を繰り返し読出
す読出し手段と、該読出し手段により読出された前記割
込み信号が前記割込みプログラムの実行を指示している
か否かを判別する判別手段と、前記情報信号に対する演
算処理および前記割込みプログラムに規定された演算処
理を実行可能な演算処理手段と、前記判別手段の判別の
結果、前記割込み信号が前記割込みプログラムの実行を
指示しているときは、前記演算処理手段に対して当該割
込み信号と対応する前記割込みプログラムの実行を指示
し、前記割込み信号が前記割込みプログラムの実行を指
示していないときは前記情報信号に対する演算処理の実
行を許可する制御手段とを有し、前記演算処理手段は、
入力信号の間隔をタイマにより計時することにより一定
時間毎にもしくはシーケンス命令の実行回数を計数する
ことにより一定の実行回数毎に割込信号の入力の判別を
おこない、かつ、前記一定時間および実行回数はユーザ
プログラムより可変に設定するプログラマブルコントロ
ーラを具えたことを特徴とするプログラマブルコントロ
ーラシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1295200A JP2629382B2 (ja) | 1989-11-14 | 1989-11-14 | プログラマブルコントローラシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1295200A JP2629382B2 (ja) | 1989-11-14 | 1989-11-14 | プログラマブルコントローラシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03156505A JPH03156505A (ja) | 1991-07-04 |
| JP2629382B2 true JP2629382B2 (ja) | 1997-07-09 |
Family
ID=17817494
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1295200A Expired - Lifetime JP2629382B2 (ja) | 1989-11-14 | 1989-11-14 | プログラマブルコントローラシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2629382B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101678556B1 (ko) * | 2015-07-24 | 2016-11-22 | (주)스마트엑세스 | Usb 다중 접속 제어 장치 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57198645U (ja) * | 1981-06-15 | 1982-12-16 |
-
1989
- 1989-11-14 JP JP1295200A patent/JP2629382B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03156505A (ja) | 1991-07-04 |
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