JPH03252830A - 情報処理装置のデバッグ機構 - Google Patents
情報処理装置のデバッグ機構Info
- Publication number
- JPH03252830A JPH03252830A JP2050873A JP5087390A JPH03252830A JP H03252830 A JPH03252830 A JP H03252830A JP 2050873 A JP2050873 A JP 2050873A JP 5087390 A JP5087390 A JP 5087390A JP H03252830 A JPH03252830 A JP H03252830A
- Authority
- JP
- Japan
- Prior art keywords
- register
- address
- microprogram
- execution
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010365 information processing Effects 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 2
- 238000013480 data collection Methods 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置のデバッグ機構に関し、特にマイ
クロプログラムのデバッグを行うとき、ある条件のとき
だけ指定されたアドレスでマイクロプログラムの実行を
止め、そのときのデータの採取を可能にすることができ
る情報処理装置のデバッグ機構に関する。
クロプログラムのデバッグを行うとき、ある条件のとき
だけ指定されたアドレスでマイクロプログラムの実行を
止め、そのときのデータの採取を可能にすることができ
る情報処理装置のデバッグ機構に関する。
従来、この種のデバッグ機構は、操作員によって設定さ
れたマイクロ命令の実行アドレスにより、マイクロ命令
の実行が停止する構造になっていた。
れたマイクロ命令の実行アドレスにより、マイクロ命令
の実行が停止する構造になっていた。
上述した従来の情報処理装置のデバッグ機構は、設定し
たストップアドレスで必らずマイクロ命令の実行は止っ
てしまうため、動作中何回も実行されるアドレスで、あ
る条件のときだけ止めてデータを採取しデバッグする必
要がある場合、必要なデータの採取が困難であるという
問題点があった。
たストップアドレスで必らずマイクロ命令の実行は止っ
てしまうため、動作中何回も実行されるアドレスで、あ
る条件のときだけ止めてデータを採取しデバッグする必
要がある場合、必要なデータの採取が困難であるという
問題点があった。
本発明の目的は、ある条件のときだけ指定されたアドレ
スで止め、そのときのデータを採取することができる情
報処理装置のデバッグ機構を提供することにある。
スで止め、そのときのデータを採取することができる情
報処理装置のデバッグ機構を提供することにある。
本発明の情報処理装置のデバッグ機構は、マイクロ命令
を実行するプロセッサを有しマイクロプログラムのデバ
ッグを行う情報処理装置のデバッグ機構において、 （Ａ）前記マイクロプログラムの実行を停止させる条件
を示す第１のデータを保持する第１のレジスタ、 （Ｂ）データ設定用スイッチにより設定された前記第１
のデータを前記第１のレジスタに格納しセットする第１
のレジスタセット手段、（Ｃ）前記マイクロプログラム
の実行を停止させる条件を示す第２のデータを保持する
第２のレジスタ、 （Ｄ）前記第１のレジスタから出力された第１のデータ
と前記第２のレジスタから出力された第２のデータとを
比較し、等しければレジスタ一致信号を送出するレジス
タ比較手段、 （Ｅ）前記マイクロプログラムの実行を停止させたいア
ドレス位置を示す第１のアドレスを保持する第３のレジ
スタ、 （Ｆ）アドレス設定用スイッチにより設定された前記第
１のアドレスを前記第３のレジスタに格納しセットする
第２のレジスタセット手段、（Ｇ）実行中のマイクロ命
令のアドレスである第２のアドレスを示す第４のレジス
タ、 （Ｈ）前記第３のレジスタから出力された第１のアドレ
スと第４のレジスタから出力された第２のアドレスとを
比較し、等しければアドレス一致信号を送出するアドレ
ス比較手段、 （Ｉ）前記レジスタ一致信号とアドレス一致信号とを同
時に受信した状態のとき、前記プロセッサに供給するク
ロック信号を停止し前記マイクロプログラムの実行を停
止させるゲート回路、を備えて構成されている。
を実行するプロセッサを有しマイクロプログラムのデバ
ッグを行う情報処理装置のデバッグ機構において、 （Ａ）前記マイクロプログラムの実行を停止させる条件
を示す第１のデータを保持する第１のレジスタ、 （Ｂ）データ設定用スイッチにより設定された前記第１
のデータを前記第１のレジスタに格納しセットする第１
のレジスタセット手段、（Ｃ）前記マイクロプログラム
の実行を停止させる条件を示す第２のデータを保持する
第２のレジスタ、 （Ｄ）前記第１のレジスタから出力された第１のデータ
と前記第２のレジスタから出力された第２のデータとを
比較し、等しければレジスタ一致信号を送出するレジス
タ比較手段、 （Ｅ）前記マイクロプログラムの実行を停止させたいア
ドレス位置を示す第１のアドレスを保持する第３のレジ
スタ、 （Ｆ）アドレス設定用スイッチにより設定された前記第
１のアドレスを前記第３のレジスタに格納しセットする
第２のレジスタセット手段、（Ｇ）実行中のマイクロ命
令のアドレスである第２のアドレスを示す第４のレジス
タ、 （Ｈ）前記第３のレジスタから出力された第１のアドレ
スと第４のレジスタから出力された第２のアドレスとを
比較し、等しければアドレス一致信号を送出するアドレ
ス比較手段、 （Ｉ）前記レジスタ一致信号とアドレス一致信号とを同
時に受信した状態のとき、前記プロセッサに供給するク
ロック信号を停止し前記マイクロプログラムの実行を停
止させるゲート回路、を備えて構成されている。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例のブロック図である。
第１図に示す情報処理装置のデバッグ機構は、マイクロ
プログラムの実行を停止させる条件を示す第１のデータ
を保持するレジスタ（第１のレジスタ）２、データ設定
用スイッチ１５により設定された第１のデータをレジス
タ２にセットするレジスタセット手段（第１のレジスタ
セット手段〉１、マイクロプログラムの実行を停止させ
る条件を示す第２のデータを保持するレジスタ（第２の
レジスタ〉３、レジスタ２から出力された第１のデータ
とレジスタ３から出力された第２のデータとを比較し、
等しければレジスタ一致信号を送出するレジスタ比較手
段４、マイクロプログラムの実行を停止させたいアドレ
ス位置を示すアドレスを設定するためのレジスタ（第３
のレジスタ〉６、アドレス設定用スイッチ１６により設
定されたマイクロプログラムの実行を停止させたいアド
レスをレジスタ６にセットするレジスタセット手段（第
２のレジスタセット手段〉５、実行中のマイクロ命令の
アドレスを示すレジスタ（第４のレジスタ）７、レジス
タ６から出力されたマイクロプログラムの実行を停止さ
せたいアドレスとレジスタ７から出力された実行中のマ
イクロ命令のアドレスとを比較し、等しければアドレス
一致信号を送出するアドレス比較手段８、レジスタ一致
信号とアドレス一致信号とを同時に受信した状態のとき
、プロセッサに供給するクロック信号を停止しマイクロ
プログラムの実行を停止させるゲート回路１４から構成
されている。
プログラムの実行を停止させる条件を示す第１のデータ
を保持するレジスタ（第１のレジスタ）２、データ設定
用スイッチ１５により設定された第１のデータをレジス
タ２にセットするレジスタセット手段（第１のレジスタ
セット手段〉１、マイクロプログラムの実行を停止させ
る条件を示す第２のデータを保持するレジスタ（第２の
レジスタ〉３、レジスタ２から出力された第１のデータ
とレジスタ３から出力された第２のデータとを比較し、
等しければレジスタ一致信号を送出するレジスタ比較手
段４、マイクロプログラムの実行を停止させたいアドレ
ス位置を示すアドレスを設定するためのレジスタ（第３
のレジスタ〉６、アドレス設定用スイッチ１６により設
定されたマイクロプログラムの実行を停止させたいアド
レスをレジスタ６にセットするレジスタセット手段（第
２のレジスタセット手段〉５、実行中のマイクロ命令の
アドレスを示すレジスタ（第４のレジスタ）７、レジス
タ６から出力されたマイクロプログラムの実行を停止さ
せたいアドレスとレジスタ７から出力された実行中のマ
イクロ命令のアドレスとを比較し、等しければアドレス
一致信号を送出するアドレス比較手段８、レジスタ一致
信号とアドレス一致信号とを同時に受信した状態のとき
、プロセッサに供給するクロック信号を停止しマイクロ
プログラムの実行を停止させるゲート回路１４から構成
されている。
また、ゲート回路１４は、ＮＡＮＤＡＮＤゲートＮＤゲ
ート１０から構成されている。
ート１０から構成されている。
次に、動作を説明する。
第１図において、操作員がハードウェアのデータ設定用
スイッチ１５によって、レジスタセット手段１にマイク
ロプログラムの実行を停止させるためのあらかじめ定め
られた条件を示すデータを設定すると、設定されたデー
タはレジスタセット手段１によりマイクロプログラムデ
バッグ用のレジスタ２にセットされる。そして、レジス
タ３には、マイクロプログラムの実行を停止させたいア
ドレス条件を示すデータが保持されている。レジスタ２
にセットされたデータとレジスタ３にセットされたデー
タとはレジスタ比較手段４に送出され、レジスタ比較手
段４は、マイクロプログラムの実行中、レジスタ２とレ
ジスタ３のデータとを比較し、等しければレジスタ一致
信号をゲート回路１４のＮＡＮＤＡＮＤゲート力する。
スイッチ１５によって、レジスタセット手段１にマイク
ロプログラムの実行を停止させるためのあらかじめ定め
られた条件を示すデータを設定すると、設定されたデー
タはレジスタセット手段１によりマイクロプログラムデ
バッグ用のレジスタ２にセットされる。そして、レジス
タ３には、マイクロプログラムの実行を停止させたいア
ドレス条件を示すデータが保持されている。レジスタ２
にセットされたデータとレジスタ３にセットされたデー
タとはレジスタ比較手段４に送出され、レジスタ比較手
段４は、マイクロプログラムの実行中、レジスタ２とレ
ジスタ３のデータとを比較し、等しければレジスタ一致
信号をゲート回路１４のＮＡＮＤＡＮＤゲート力する。
また、操作員がハードウェアのアドレス設定用スイッチ
１６によって、レジスタセット手段５にストップアドレ
スを設定すると、設定されたそのストップアドレスはレ
ジスタセット手段５によりストップアドレス設定用のレ
ジスタ６にセットされる。そして、レジスタ７には、実
行中のマイクロ命令のアドレスが保持され、マイクロプ
ログラム実行中、常にアドレス比較手段８によって、ス
トップアドレス設定用レジスタ６の値と比較され、等し
ければ、アドレス比較手段８は、アドレス一致信号をＮ
ＡＮＤＡＮＤゲート力する、イネーブル信号１１が「１
」のとき、レジスタ一致信号、アドレス一致信号が共に
「１」ならＮＡＮＤＡＮＤゲート力は「Ｏ」になり、プ
ロセッサクロック■２はＡＮＤゲート１０でゲートされ
プロセッサ１３に供給されなくなるため、マイクロプロ
グラムの実行が停止する。
１６によって、レジスタセット手段５にストップアドレ
スを設定すると、設定されたそのストップアドレスはレ
ジスタセット手段５によりストップアドレス設定用のレ
ジスタ６にセットされる。そして、レジスタ７には、実
行中のマイクロ命令のアドレスが保持され、マイクロプ
ログラム実行中、常にアドレス比較手段８によって、ス
トップアドレス設定用レジスタ６の値と比較され、等し
ければ、アドレス比較手段８は、アドレス一致信号をＮ
ＡＮＤＡＮＤゲート力する、イネーブル信号１１が「１
」のとき、レジスタ一致信号、アドレス一致信号が共に
「１」ならＮＡＮＤＡＮＤゲート力は「Ｏ」になり、プ
ロセッサクロック■２はＡＮＤゲート１０でゲートされ
プロセッサ１３に供給されなくなるため、マイクロプロ
グラムの実行が停止する。
このように、あらかじめ定められた条件とアドレスとの
設定でマイクロプログラムのデバッグをそのアドレスで
停止させることができる手段を設けることにより、マイ
クロプログラムのデバッグを行うとき、動作中何回も実
行されるアドレスで、ある条件のときだけマイクロプロ
グラムの実行を止めてそのときのデータの採取を可能に
することができる。
設定でマイクロプログラムのデバッグをそのアドレスで
停止させることができる手段を設けることにより、マイ
クロプログラムのデバッグを行うとき、動作中何回も実
行されるアドレスで、ある条件のときだけマイクロプロ
グラムの実行を止めてそのときのデータの採取を可能に
することができる。
以上説明したように、本発明は、あらかじめ定められた
条件とアドレスとの設定でマイクロプログラムのデバッ
グをそのアドレスで停止させることができる手段を設け
ることにより、マイクロプログラムのデバッグを行うと
き、ある条件のときだけ指定されたアドレスでマイクロ
プログラムの実行を止め、そのときのデータの採取を可
能にすることができるという効果を有する。
条件とアドレスとの設定でマイクロプログラムのデバッ
グをそのアドレスで停止させることができる手段を設け
ることにより、マイクロプログラムのデバッグを行うと
き、ある条件のときだけ指定されたアドレスでマイクロ
プログラムの実行を止め、そのときのデータの採取を可
能にすることができるという効果を有する。
第１図は本発明の一実施例のブロック図である。
１・・・・・・レジスタセット手段、２，３・・・・・
・レジスタ、４・・・・・・レジスタ比較手段、５・・
・・・−レジスタセット手段、６，７・・・・・・レジ
スタ、８・・・−・・アドレス比較手段、９・・・・・
・ＮＡＮＤＡＮＤゲート・・・・−・ＡＮＤゲート、１
１・・・・・・イネーブル信号、１２・・・・・・プロ
セッサクロック、１３・・−・−・プロセッサ、１４・
・・・・・ゲート回路、１５・・・・−・データ設定用
スイッチ、１６・・・・・・アドレス設定用スイッチ。
・レジスタ、４・・・・・・レジスタ比較手段、５・・
・・・−レジスタセット手段、６，７・・・・・・レジ
スタ、８・・・−・・アドレス比較手段、９・・・・・
・ＮＡＮＤＡＮＤゲート・・・・−・ＡＮＤゲート、１
１・・・・・・イネーブル信号、１２・・・・・・プロ
セッサクロック、１３・・−・−・プロセッサ、１４・
・・・・・ゲート回路、１５・・・・−・データ設定用
スイッチ、１６・・・・・・アドレス設定用スイッチ。
Claims (1)
- 【特許請求の範囲】 マイクロ命令を実行するプロセッサを有しマイクロプロ
グラムのデバッグを行う情報処理装置のデバッグ機構に
おいて、 （Ａ）前記マイクロプログラムの実行を停止させる条件
を示す第１のデータを保持する第１のレジスタ、 （Ｂ）データ設定用スイッチにより設定された前記第１
のデータを前記第１のレジスタに格納しセットする第１
のレジスタセット手段、 （Ｃ）前記マイクロプログラムの実行を停止させる条件
を示す第２のデータを保持する第２のレジスタ、 （Ｄ）前記第１のレジスタから出力された第１のデータ
と前記第２のレジスタから出力された第２のデータとを
比較し、等しければレジスタ一致信号を送出するレジス
タ比較手段、 （Ｅ）前記マイクロプログラムの実行を停止させたいア
ドレス位置を示す第１のアドレスを保持する第３のレジ
スタ、 （Ｆ）アドレス設定用スイッチにより設定された前記第
１のアドレスを前記第３のレジスタに格納しセットする
第２のレジスタセット手段、 （Ｇ）実行中のマイクロ命令のアドレスである第２のア
ドレスを示す第４のレジスタ、 （Ｈ）前記第３のレジスタから出力された第１のアドレ
スと第４のレジスタから出力された第２のアドレスとを
比較し、等しければアドレス一致信号を送出するアドレ
ス比較手段、 （Ｉ）前記レジスタ一致信号とアドレス一致信号とを同
時に受信した状態のとき、前記プロセッサに供給するク
ロック信号を停止し前記マイクロプログラムの実行を停
止させるゲート回路、を備えたことを特徴とする情報処
理装置のデバッグ機構。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2050873A JPH03252830A (ja) | 1990-03-02 | 1990-03-02 | 情報処理装置のデバッグ機構 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2050873A JPH03252830A (ja) | 1990-03-02 | 1990-03-02 | 情報処理装置のデバッグ機構 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03252830A true JPH03252830A (ja) | 1991-11-12 |
Family
ID=12870841
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2050873A Pending JPH03252830A (ja) | 1990-03-02 | 1990-03-02 | 情報処理装置のデバッグ機構 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03252830A (ja) |
-
1990
- 1990-03-02 JP JP2050873A patent/JPH03252830A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS58197553A (ja) | プログラム監視装置 | |
| JPH03252830A (ja) | 情報処理装置のデバッグ機構 | |
| JPS6227831A (ja) | 演算器チエツク回路 | |
| JPS60124746A (ja) | デ−タ処理装置 | |
| JPS6167148A (ja) | マイクロコンピユ−タ | |
| JPS62119663A (ja) | 情報処理装置 | |
| JP2503838Y2 (ja) | マイクロプロセッサ装置 | |
| JPH0449433A (ja) | ファームウェアのデバッグ機構 | |
| JPH03134742A (ja) | デバッグ装置 | |
| JPH0448344A (ja) | ファームウェアのデバック機構 | |
| JPH01136251A (ja) | 自己診断方式 | |
| JPS63124143A (ja) | 情報処理装置 | |
| JPH01175046A (ja) | 動作履歴記憶装置 | |
| JPS6014356A (ja) | デバツグ装置 | |
| JPH03175539A (ja) | デバッグ用マイクロプロセッサ | |
| JPS61286936A (ja) | ステップ動作制御方式 | |
| JPS61187044A (ja) | 情報処理装置 | |
| JPH0322146A (ja) | マイクロプログラム制御装置 | |
| JPH11167500A (ja) | エミュレータ装置のイベント回路及びデバッグシステム | |
| JPS61289460A (ja) | プロセツサ切り替え制御方式 | |
| JPH04148244A (ja) | ソフトウェア評価装置 | |
| JPH04142626A (ja) | マイクロプロセッサの停止制御回路 | |
| JPS61267137A (ja) | 割込み動作制御方式 | |
| JPS61241844A (ja) | 情報処理装置 | |
| JPH1083316A (ja) | マルチｃｐｕシステム |