JPS6014356A - デバツグ装置 - Google Patents
デバツグ装置Info
- Publication number
- JPS6014356A JPS6014356A JP58120885A JP12088583A JPS6014356A JP S6014356 A JPS6014356 A JP S6014356A JP 58120885 A JP58120885 A JP 58120885A JP 12088583 A JP12088583 A JP 12088583A JP S6014356 A JPS6014356 A JP S6014356A
- Authority
- JP
- Japan
- Prior art keywords
- data
- address
- register
- setting
- counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈発明の技術分野〉
本発明は、コンピュータシステムを導入した機械（以−
ト実機という）において、実機プログラムの欠陥等をチ
ェックするデバッグ装６６に関連し、殊に本発明は、デ
バッグ処理に際し、実機プログラムの実行を特定箇所で
停止させる新規なブレークポインｌ−（Ｂｒｃａｋ Ｉ
’ｏｉｎＬ ）設定方式を提供する。
ト実機という）において、実機プログラムの欠陥等をチ
ェックするデバッグ装６６に関連し、殊に本発明は、デ
バッグ処理に際し、実機プログラムの実行を特定箇所で
停止させる新規なブレークポインｌ−（Ｂｒｃａｋ Ｉ
’ｏｉｎＬ ）設定方式を提供する。
〈発明の背景〉
一般にデバッグ処理は、実機プログラムを一命令ずつ進
行させて実施する。ところで実機プログラムの一部分に
欠陥か存する場合、欠陥部分近傍にブレークポイントを
設定した後、実機を運転し、ブレークポイントにて実機
プログラムの実行を停止して、デバッグ処理に入ること
が行なわれている。ところが実機プログラムが繰返しル
ーチンを含むような場合、欠陥箇所の存在位置によって
はブレークポイントの設定操作が煩雑化し、これがデパ
ック処理効率を低下させる原因となっている。
行させて実施する。ところで実機プログラムの一部分に
欠陥か存する場合、欠陥部分近傍にブレークポイントを
設定した後、実機を運転し、ブレークポイントにて実機
プログラムの実行を停止して、デバッグ処理に入ること
が行なわれている。ところが実機プログラムが繰返しル
ーチンを含むような場合、欠陥箇所の存在位置によって
はブレークポイントの設定操作が煩雑化し、これがデパ
ック処理効率を低下させる原因となっている。
〈発明の目的〉
本発明は、簡易な構成をもって容易にプレークボイント
を設定し得る新規デパック装置を提供することによって
、デバッグ処理効率の向」−をはかることを目ｒ自とす
る。
を設定し得る新規デパック装置を提供することによって
、デバッグ処理効率の向」−をはかることを目ｒ自とす
る。
〈発明の構成および効果〉
上記目的を達成するため、本発明では、一対の登録手段
にブレークポイント設定用のアドレスデータを予め登録
しておき、実行された命令のアドレスか一方登録手段の
登録データと一致するとき、計数手段を計数動作させ、
また他方登録手段の登録データと一致するとき、計数手
段をプリセットし、計数手段がプリセットデータに対応
する計数動作を行なったとき、ブレークポイント検１」
）信号を出力して、実機プログラムの実行を停止させる
ようにした。
にブレークポイント設定用のアドレスデータを予め登録
しておき、実行された命令のアドレスか一方登録手段の
登録データと一致するとき、計数手段を計数動作させ、
また他方登録手段の登録データと一致するとき、計数手
段をプリセットし、計数手段がプリセットデータに対応
する計数動作を行なったとき、ブレークポイント検１」
）信号を出力して、実機プログラムの実行を停止させる
ようにした。
本発明によれは、繰返しルーチンを含む複雑な構成の実
機プログラムであっても、欠陥箇所に対応して容易かつ
随意にブレークポイントを設定して、実（幾プログラム
の実行を停止でき、必要箇所のデバッグ処理を効率よ〈
実施できる等、発明目的を達成［、た優れた効果を奏す
る。
機プログラムであっても、欠陥箇所に対応して容易かつ
随意にブレークポイントを設定して、実（幾プログラム
の実行を停止でき、必要箇所のデバッグ処理を効率よ〈
実施できる等、発明目的を達成［、た優れた効果を奏す
る。
〈実施例の説明〉
第１図は本発明にかかるデパック装置２の回路構成例を
示し、このデパック装ｆ６２を実機］に接続して、実機
プログラムのデバッグ処理を実施する。この実機プログ
ラムはメモリ３に格納してあり、実機ＣＩ’ （Ｊ ４
（Ｃｅｎｔｒａｌ ｌ’ｒｏｒｃｓｓｉｎｇＵｎｉｔ
）は実機プログラムを解読実行１７て、入出力機器（
図示せず）のＵ＋作を一連に制御する。
示し、このデパック装ｆ６２を実機］に接続して、実機
プログラムのデバッグ処理を実施する。この実機プログ
ラムはメモリ３に格納してあり、実機ＣＩ’ （Ｊ ４
（Ｃｅｎｔｒａｌ ｌ’ｒｏｒｃｓｓｉｎｇＵｎｉｔ
）は実機プログラムを解読実行１７て、入出力機器（
図示せず）のＵ＋作を一連に制御する。
図示例のデバッグ装置２は、ブレークポイント設定用の
アドレスデータを登録するーλ１のビットマツプメモリ
５，６を有し、一方のビットマツプメモリ５の出力はゲ
ート回路７を介してカウンタ９のタウンカウント端子Ｃ
Ｄに、他方のビットマツプメモリ６の出力（４ヶ−１・
回路８を介してカウンタ９のプリセットイネーブル端子
ＰＥに夫々接続しである。例えは第２図のメモリマツプ
は、繰返しルーチンが含むアドレスＡＩと、繰返しルー
チンに至るアト１／スＡ２とを示しており、繰返しルー
チンの後にフレークポイントを設定する場合、アドレス
Ａ１に対応するピッ１゛マツプメモリ５のエリアにデー
タ「］」、その他のエリアにデータ「０」をセットし、
一方アドレスＡ２に対応するビットマツプメモリ６のエ
リアにデータ「１」、その他のエリアにデータ「０」を
セットする。これによりアドレスＡ、、Ａ２の命令が実
行されたとき、ビットマツプメモリ５，６は論理「１」
の一致出力を送出し、カウンタ９はタウンカウント或い
はプリセットされる。このカウンタ９のプリセットデー
タはレジスフ１９により与えられ、カウンタ９がプリセ
ットデータ値に対応するダウンカウントを実施したとき
、キャリ端子Ｃｏよりブレークポイント検出信号ｉを出
力する。この検出信号ｉによってブレークポイントが設
定され、ブレークコントロール回路１０が作動して、実
機プログラムの実行を停止さぜる。
アドレスデータを登録するーλ１のビットマツプメモリ
５，６を有し、一方のビットマツプメモリ５の出力はゲ
ート回路７を介してカウンタ９のタウンカウント端子Ｃ
Ｄに、他方のビットマツプメモリ６の出力（４ヶ−１・
回路８を介してカウンタ９のプリセットイネーブル端子
ＰＥに夫々接続しである。例えは第２図のメモリマツプ
は、繰返しルーチンが含むアドレスＡＩと、繰返しルー
チンに至るアト１／スＡ２とを示しており、繰返しルー
チンの後にフレークポイントを設定する場合、アドレス
Ａ１に対応するピッ１゛マツプメモリ５のエリアにデー
タ「］」、その他のエリアにデータ「０」をセットし、
一方アドレスＡ２に対応するビットマツプメモリ６のエ
リアにデータ「１」、その他のエリアにデータ「０」を
セットする。これによりアドレスＡ、、Ａ２の命令が実
行されたとき、ビットマツプメモリ５，６は論理「１」
の一致出力を送出し、カウンタ９はタウンカウント或い
はプリセットされる。このカウンタ９のプリセットデー
タはレジスフ１９により与えられ、カウンタ９がプリセ
ットデータ値に対応するダウンカウントを実施したとき
、キャリ端子Ｃｏよりブレークポイント検出信号ｉを出
力する。この検出信号ｉによってブレークポイントが設
定され、ブレークコントロール回路１０が作動して、実
機プログラムの実行を停止さぜる。
なお図中、マルチプレクサ１１． 、１２は、夫々ビッ
トマツプメモリ５，６に対し実機ＣＰ Ｕ ４およびデ
バッグ装置２のＣＰＵ１．４を接続する回路であり、ま
たタイミングコントロール回路１３は前記ケ−１・回路
７，８のケート開閉動作を制御する回路である。また（
’；ＰＬ１１４は、メモ１月５に格納されたデバッグ用
プログラノ・を解読実行し、コントロール回路］６を介
してビットマツプメモリ５，６、カウンタ９、マルチプ
レク→ノー１１ 、１．２、レジスフ１９の各動作を制
御すると共に、表示器１７、キー人力装置１８等、デバ
ッグ処理に供される各種入出力機器の動作を制御する。
トマツプメモリ５，６に対し実機ＣＰ Ｕ ４およびデ
バッグ装置２のＣＰＵ１．４を接続する回路であり、ま
たタイミングコントロール回路１３は前記ケ−１・回路
７，８のケート開閉動作を制御する回路である。また（
’；ＰＬ１１４は、メモ１月５に格納されたデバッグ用
プログラノ・を解読実行し、コントロール回路］６を介
してビットマツプメモリ５，６、カウンタ９、マルチプ
レク→ノー１１ 、１．２、レジスフ１９の各動作を制
御すると共に、表示器１７、キー人力装置１８等、デバ
ッグ処理に供される各種入出力機器の動作を制御する。
第３図は本発明のデバッグ装ｆ６を用いたデバッグ処理
の手順を示す。まずステップ２１において、キー人力装
Ｖ１１８を用いて、各ビットマツプメモリ５，６にアド
レスデータを登録すると共に、レジスフ１９にプリセッ
トデータを設定する。つぎにステップ２２でマルチプレ
ク→ノー１、１． 、１．２を実機１側に切り換えて、
ステップ２３で実機１を運転し、実機プログラムを実行
させる。このプログラム実行過程において、実機ＣＰＵ
１がビットマツプメモリ６の登録データに一致するアド
レスの命令を実行したとき、カランク９（」プリセット
され、レジスフ］９によってプリセラ１〜データが入力
される。また実機Ｃ： Ｐ ＴＪ １がビットマツプメ
モリ５の登録テークに一致するアドレスの命令を実行し
たとき、カウンタ９（」クランカラン）・する（ステッ
プ２４）。
の手順を示す。まずステップ２１において、キー人力装
Ｖ１１８を用いて、各ビットマツプメモリ５，６にアド
レスデータを登録すると共に、レジスフ１９にプリセッ
トデータを設定する。つぎにステップ２２でマルチプレ
ク→ノー１、１． 、１．２を実機１側に切り換えて、
ステップ２３で実機１を運転し、実機プログラムを実行
させる。このプログラム実行過程において、実機ＣＰＵ
１がビットマツプメモリ６の登録データに一致するアド
レスの命令を実行したとき、カランク９（」プリセット
され、レジスフ］９によってプリセラ１〜データが入力
される。また実機Ｃ： Ｐ ＴＪ １がビットマツプメ
モリ５の登録テークに一致するアドレスの命令を実行し
たとき、カウンタ９（」クランカラン）・する（ステッ
プ２４）。
そして・プリセットデータ値に対応する回数たりカウン
タ９がダウンカランｌ−１，、たとき、カウンタ９（１
ブレ一クポイント検出信号ｉを出力し、ステップ２５の
判定か’ＹＥＳ＝’となって、実機］が停止し、実機ブ
ロクラムの実行が中断ぜられる（ステップ２６）。
タ９がダウンカランｌ−１，、たとき、カウンタ９（１
ブレ一クポイント検出信号ｉを出力し、ステップ２５の
判定か’ＹＥＳ＝’となって、実機］が停止し、実機ブ
ロクラムの実行が中断ぜられる（ステップ２６）。
斯くて、マルチプレクサ１１ 、１２をテバッグ装（１
・７２側へ切り換え、実機プログラムを一命令ずつ進行
させて、デバッグ処理を実施するものである。
・７２側へ切り換え、実機プログラムを一命令ずつ進行
させて、デバッグ処理を実施するものである。
４ ［ンＩ ’１ｒｉｉの簡ｄｉな説明第１図Ｇ：１本
発明にかかるテハッグ装置の回路ブロック図、ｉｔｓ
２図はメモリのアドレスを示す説明図、第３図はデバッ
グ処理手順を示すフローヂャートである。
発明にかかるテハッグ装置の回路ブロック図、ｉｔｓ
２図はメモリのアドレスを示す説明図、第３図はデバッ
グ処理手順を示すフローヂャートである。
５．６・・・・・・ビットマツプメモリ９・・・・・・
カウンタ １０・・・・・・ブレークコントロール回路１９−・・
・・・レジスフ 特許出願人 立石電機株式会社 ラ「 ２ａ訂 升３ し
カウンタ １０・・・・・・ブレークコントロール回路１９−・・
・・・レジスフ 特許出願人 立石電機株式会社 ラ「 ２ａ訂 升３ し
Claims (1)
- 実機プログラムか格納されたメモリの特定アドレスをデ
ータ登録すると共に実行された命令のアト１／スが登録
内容と一致するとき一致出力を送出する一対の登録手段
と、一方登録手段の一致出力が入力される計数入力部お
よび他方登録手段の一致出力が入力されるプリセット動
作設定部を備えプリセットデータに対応する計数動作か
あったときブレークポイント検出信号を出力する計数手
段と、計数手段に対しプリセットデータを設定するデー
タ設定手段と、ブレークポイント検出信号に基づき実機
プログラムの実行を停止１ユさせる停止制御手段とを具
備して成るデバッグ装置δ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58120885A JPS6014356A (ja) | 1983-07-02 | 1983-07-02 | デバツグ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58120885A JPS6014356A (ja) | 1983-07-02 | 1983-07-02 | デバツグ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6014356A true JPS6014356A (ja) | 1985-01-24 |
Family
ID=14797381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58120885A Pending JPS6014356A (ja) | 1983-07-02 | 1983-07-02 | デバツグ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6014356A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63168785A (ja) * | 1987-01-07 | 1988-07-12 | Matsushita Electric Ind Co Ltd | 画像処理装置 |
| US8123229B2 (en) | 2005-12-08 | 2012-02-28 | Nok Corporation | Lip type seal |
-
1983
- 1983-07-02 JP JP58120885A patent/JPS6014356A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63168785A (ja) * | 1987-01-07 | 1988-07-12 | Matsushita Electric Ind Co Ltd | 画像処理装置 |
| US8123229B2 (en) | 2005-12-08 | 2012-02-28 | Nok Corporation | Lip type seal |
| KR101355153B1 (ko) * | 2005-12-08 | 2014-01-27 | 엔오케이 가부시키가이샤 | 립타입 시일 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2581018B2 (ja) | データ処理装置 | |
| JPS6014356A (ja) | デバツグ装置 | |
| JPS58168157A (ja) | ワンチップマイクロコンピュータ | |
| JPS603757A (ja) | デバツグ装置 | |
| JPH0815387A (ja) | マイクロコンピュータテスト回路 | |
| JPS6326741A (ja) | デ−タ処理装置の試験装置 | |
| JPS59128652A (ja) | デイスプレイ装置を用いたプログラム検査方式 | |
| JPH02181236A (ja) | デバッグ装置 | |
| JPS6276756A (ja) | 自己検査回路を備えた半導体装置 | |
| JPS59202546A (ja) | デバツグ装置 | |
| JPS59178374A (ja) | 集積回路用試験回路 | |
| JPS61294558A (ja) | マイクロプロセツサテスト回路 | |
| JPS648381B2 (ja) | ||
| JPS60239839A (ja) | 擬似障害発生装置 | |
| JPH05324322A (ja) | 情報処理装置及びデバッグ装置 | |
| JPS60107146A (ja) | Ｌｓｉのデバッグシステム | |
| JPH0322146A (ja) | マイクロプログラム制御装置 | |
| JPS60198646A (ja) | コントロ−ル・ストレ−ジのエラ−発生方式 | |
| JPH01309144A (ja) | コンソール入力可能型デバグ方式 | |
| JPS5984536A (ja) | 集積回路 | |
| JPH02150931A (ja) | 情報処理装置 | |
| JPH01243141A (ja) | 情報処理装置 | |
| JPS63175945A (ja) | プログラムのデバツク方法 | |
| JPS61138184A (ja) | テストプログラムによる試験機ハ−ドウエア確認方式 | |
| JPH02125342A (ja) | 情報処理装置 |