JPH05324322A - 情報処理装置及びデバッグ装置 - Google Patents

Abstract

(57)【要約】 【目的】 パイプライン処理型情報処理装置で、強制的
に処理を変更することによりデバッグプログラムを実行
させ、プロセッサ内部状態を取り出していたデバッグ装
置において、パイプライン状態が変化することにより発
生する問題点を回避する。 【構成】 ＡＮＤゲート１６とＯＲゲート１４とインバ
ータゲート１５とを有し、ブレーク要求に伴い、パイプ
ライン処理を一時停止させ、停止状態で内部状態をスキ
ャンパス方式により外部へ取り出したり、変更する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は情報処理装置に関し、特
にその情報処理装置を応用した装置を開発する際に利用
するデバッグ装置及び、そのデバッグ装置に搭載する中
央処理装置に関する。

【０００２】

【従来の技術】まず、情報処理装置における検査手段で
あるスキャンパスについて説明する。図３は、一般的な
情報処理装置４５の内部構造を疑似的に表したものであ
る。実際には、ループバック回路等によりもっと複雑に
なる。情報処理装置４５は、入力を決めると一意出力が
決定される組合回路４６と、内部状態を保持し入力を決
めただけでは出力が確定しない順序回路４７との組合せ
からなっている。組合せ回路４６としてはＡＮＤゲート
等が、順序回路４７としてはラッチ回路がある。

【０００３】情報処理装置の動作検査を行うには、入力
端子からテストパターンを入力し、出力端子へ出力され
るパターンと期待値を照合することにより行われてい
た。入力パターンとしては、基本的に内部順序回路の状
態を全て変化させるようなパターンが必要であるが、入
力端子から離れた順序回路の状態を変化させるには複雑
な入力パターン列を入力端子から入力する必要があり、
実質的に不可能となっていた。

【０００４】そこで、図４に示すように新たにテストモ
ード端子１９を設け、端子１９がインアクティブの場合
本来の情報処理装置の接続状態に、アクティブの場合順
序回路を構成するラッチ４８の出力を他のラッチの入力
へ接続、またラッチのクロック入力を全て接続し、最初
のラッチ入力，最後のラッチ出力，クロック入力を外部
端子へ取り出す。すると、ラッチが図４のように直列に
接続され、シフトレジスタを構成することになる。

【０００５】ここで、スキャンパスクロック入力端子１
８にテストクロックを入力することにより、ラッチの内
容が順次出力端子１７へ出力され各ラッチ４８にどのよ
うな値がセットされていたかを知ることができる。さら
にスキャンパスデータ入力端子２１へ値をセットしスキ
ャンパスクロック入力端子１８へパルスを入力すること
により、ラッチ４８に任意の値をセットすることができ
検査を容易に行うことができるようになる。このような
検査手段をスキャンパス方式と呼ぶ。

【０００６】次に近年の情報処理装置の性能向上の手段
として用いられているパイプライン処理について図５を
用いて説明する。パイプライン処理では、一つの命令を
いくつかの基本動作（ステージという）に分解し、これ
を時間的に処理してゆく方法である。ここにあげた例で
は、一つの命令を５つの基本動作（ＩＦ，ＲＤ，ＡＬ
Ｕ，ＭＥＭ，ＷＢ）に分解している。

【０００７】ＩＦステージで命令を読み込み、ＲＤステ
ージで命令デコードおよびレジスタ読み込みを行う。Ａ
ＬＵステージでオペレーション（演算等）を行い、ＭＥ
Ｍステージでメモリへのアクセスを行う。最後のＷＢス
テージでレジスタへの書き込みを行うものである。この
基本動作を同時に実行するハードウェアを準備すること
により、ある時点で５つの命令を並列に処理しているこ
とになる。

【０００８】このようなパイプライン処理を行った場
合、ディレイスロットと呼ばれる事象が発生する。この
例では、ディレイスロットとしてロードディレイスロッ
トとブランチディレイスロットの２つが発生する。図６
で、ロード命令（命令１）を処理する過程で、外部メモ
リからデータを読み込むため、ロード命令のＭＥＭステ
ージが終了するまで値が確定しない。そのため、次の命
令（命令２）ではロード命令でロードされる値をＡＬＵ
ステージで使用することができない。さらに次の命令
（命令３）では利用することができる。この命令２の部
分をロードディレイスロットと呼ぶ。

【０００９】図７（ｂ）で分岐命令（命令１）がＲＤス
テージでデコード（レジスタ読み込み）され、分岐アド
レスが確定するが、その時にはすでに次の命令（命令
２）のＩＦステージの処理を終わっているため、次の命
令（命令３）ではじめて分岐アドレスのインストラクシ
ョンフェッチを行うことが可能になる。この命令２の部
分をブランチディレイスロットと呼び、この命令（命令
２）は分岐する／しないにかかわらず必ず実行される。

【００１０】このようなディレイスロットを回避するた
めに、ハードウェアの制御回路を設ける方法と、ソフト
ウェアで処理する方法がある。ソフトウェア処理の場
合、ディレイスロットが発生した場合、パイプラインの
流れを一時停止させ次の命令をディレイスロットからは
ずす方法が取られる。ソフトウェア処理の場合、ディレ
イスロットを有効に使用するように命令の順序を入替え
る方法をとる。この他回避方法には各種の方法がある。

【００１１】図８に上記スキャンパス方式を採用したパ
イプライン型マイクロプロセッサの内部構造を処理経路
を中心に示す。二重線のブロックが各ステージの処理を
制御するコントローラブロックになっている。図面を簡
単にするため、各信号／ラッチは１つの線／ラッチで表
しているが、実際には複数の信号線／ラッチから構成さ
れている。図面には明記していないがラッチにはスキャ
ンパスの回路が組込まれており、スキャンパスのデータ
経路の抜粋のみ図面に記入してある。

【００１２】ＩＦステージにはＩＦブロック１があり、
命令入力端子２３からデータ、すなわち命令コードを読
み込み、ラッチ２へパスする。ラッチ２を通った命令コ
ードは、ＲＦブロック３とＣＤＥブロック４へ渡され
る。

【００１３】ＲＦブロック３は、命令コードから参照さ
れるレジスタを決め、所定の３ステートバッファ１３を
開けてレジスタデータをラッチ６へパスさせる。同時に
ＤＥＣブロック４では命令をデコードし、その結果をラ
ッチ５へパスする。ラッチ５を通ったレジスタ内容と命
令デコード結果は、ＡＬＵブロック７へ渡され、演算が
実行され、その結果がラッチ８へパスされる。

【００１４】ラッチ８を通った演算結果はＭＥＭブロッ
ク９へパスされ、必要であればデータ交換端子２４とデ
ータ交換を行い、その結果をラッチ１０へパスする。ラ
ッチ１０を通ったデータはＷＢブロック１１へ引渡さ
れ、その結果をレジスタであるラッチ１２へ書込む。各
ステージを分割するラッチのクロック信号は、マイクロ
プロセッサのクロック入力端子２２へ接続されている。
このようにラッチを使って各ステージを時間的に分割す
ることにより、パイプライン動作を実現することができ
る。

【００１５】次に、情報処理装置が正しく動作している
かどうかを確認するデバッグ装置について説明する。こ
こでは情報処理装置として、マイクロプロセッサ応用製
品を取上げる。

【００１６】図９は、マイクロプロセッサ応用製品３９
とデバッグ装置の概略構成を示したものである。マイク
ロプロセッサ応用製品３９のハードウェアとして、マイ
クロプロセッサ４０，ＲＡＭ４２，ＲＯＭ４１，Ｉ／Ｏ
４３から構成されている。デバッグ装置は、プローブ２
６等マイクロプロセッサ応用製品３９とデバッグ装置を
接続する手段を有し、デバッグ用マイクロプロセッサ３
３と各種事象を検出するイベント検出回路２８、その他
の制御回路から構成され、デバッグ情報を表示またデバ
ッグ装置を制御するコマンドを入力するためにコンソー
ル３０等のユーザインタフェースを持っている。

【００１７】マイクロプロセッサ応用製品３９上のマイ
クロプロセッサ４０を抜取り、そこへプローブ２６を介
してデバッグ装置を接続し、デバッグ装置からマイクロ
プロセッサ応用製品３９を制御し、マイクロプロセッサ
や、その応用製品の状態をコンソール３０へ表示した
り、変更して動作を確認してゆくものである。

【００１８】デバッグ装置の重要な機能として、ブレー
ク機能がある。デバッグ装置の内部構成をブレーク機能
の実現方法を中心に説明する。デバッグ装置内にはデバ
ッグ用マイクロプロセッサ３３があり、これは普通のマ
イクロプロセッサ４０の機能のほかに、割込み信号と同
様なプログラム実行を強制的に所定のプログラムエント
リへ変更できるブレーク入力端子２０のブレーク信号を
有する。

【００１９】イベント検出回路２８は、外部イベント３
２（例えば、ある番地へデータを書込んだ）を検出し、
ブレーク入力端子２０にブレーク信号を生成する。ま
た、それに伴ってプローブ２６へ接続されるバッファ３
４を切り、内部バス３１のバッファ３５を開ける制御信
号も生成する。

【００２０】内部バス３１には、デバッグプログラム３
８やＩ／Ｏ２９が接続されている。Ｉ／Ｏ２９にはコン
ソール３０が接続されている。デバッグ用マイクロプロ
セッサ３３は、ユーザプログラムを実行中バッファ制御
信号をインアクティブとし、プローブ側のバッファ３４
を開け、マイクロプロセッサ応用製品３９上の資源（Ｒ
ＯＭ４１，ＲＡＭ４２，Ｉ／Ｏ４３）を制御している。

【００２１】イベント検出回路２８でイベントを検出す
ると、ブレーク入力端子２０のブレーク信号をアクティ
ブとし、かつバッファ制御信号をアクティブとする。す
ると、デバッグ用マイクロプロセッサ３３は内部バス３
１上の資源（デバッグプログラム３８，Ｉ／Ｏ２９，イ
ベント検出回路２８）にアクセスを行えるようになる。

【００２２】デバッグプログラム３８には、（デバッグ
用）マイクロプロセッサ３３の内部情報（例えばレジス
タの内容）を出力させ、コンソール３０からのコマンド
にしたがいコマンド処理を行うプログラムが格納されて
いる。ブレーク動作からのユーザプログラムを実行する
には、内部バス３１上のデバッグプログラム３８の制御
のもと、レジスタの値をセットし、ユーザプログラムに
制御を渡す時に内部バッファ３５を切り、プローブ側の
バッファ３４を開けマイクロプロセッサ応用製品３９上
のユーザプログラムへ制御を移す。

【００２３】この動作を図１０に示している。このよう
に、マイクロプロセッサ応用製品上の資源と内部バス上
の資源を排他的に制御することにより、所定のイベント
が発生した時にプログラム実行を中断させ、マイクロプ
ロセッサの状態確認等のデバッグを行うようになってい
た。

【００２４】

【発明が解決しようとする課題】以上のようなパイプラ
イン処理による情報処理装置（マイクロプロセッサ）に
対するデバッグ装置では、ブレーク時にブレーク動作に
よりデバッグプログラムへ制御を移しレジスタストアを
行い、ブレーク動作からの復帰時にレジスタロードを行
い分岐命令によってデバッグプログラムからユーザプロ
グラムへ制御を移していた。そのため、ロードディレイ
スロットやブランチディレイスロットが発生し、それを
回避する手段を準備しなければならず、デバッグ装置が
複雑になっていた。

【００２５】さらにパイプライン構造からみると、ユー
ザプログラムへ制御が移った時点でパイプライン状態が
元の状態でないために、ディレイスロットによって発生
する問題点がブレーク動作させることにより正しく動作
したり、正しく動作するプログラムが異常動作したりす
る場合がある。

【００２６】また、近年の情報処理装置では処理速度
（クロック周波数）が上がり、内部バスとプローブバッ
ファの切換えが間に合わなくなったり、プローブバッフ
ァによって（デバッグ用）マイクロプロセッサの出力遅
延時間等のＡＣ特性が変化し、実際のマイクロプロセッ
サ応用製品の動作とデバッグ装置を接続した動作にギャ
ップが発生し問題となっていた。

【００２７】本発明の目的は、パイプライン状態が変化
することにより発生する問題点を回避する情報処理装置
及びデバッグ装置を提供することにある。

【００２８】

【課題を解決するための手段】前記目的を達成するた
め、本発明に係る情報処理装置は、テストモードへ設定
し、テストクロックを入力することにより内部順序回路
の情報をテスト入力，テスト出力から設定／表示可能な
スキャンパス回路を搭載し、かつ１つの命令を複数の基
本動作に分割し、該基本動作を時間的に分割して処理を
進めるパイプライン処理型情報処理装置において、外部
からの要求により、パイプライン動作を一時停止させる
手段と、一時停止させた状態で前記スキャンパス動作を
可能とする手段とを有するものである。

【００２９】また、本発明のデバッグ装置は、テストモ
ードへ設定し、テストクロックを入力することにより内
部順序回路の情報をテスト入力，テスト出力から設定／
表示可能なスキャンパス回路を搭載し、かつ１つの命令
を複数の基本動作に分割し、該基本動作を時間的に分割
して処理を進めるパイプライン処理型情報処理装置を用
い、該情報処理装置の応用製品の動作を強制的に中断さ
せた状態を確認／変更することにより該応用製品の動作
を確認するデバッグ装置において、前記スキャンパス回
路を動作させ、その情報から前記情報処理装置の内部状
態を設定／表示する手段を有するものである。

【００３０】

【作用】情報処理装置において、ブレーク時にパイプラ
イン動作を一時停止させ、パイプライン動作を停止した
状態でスキャンパス方式により情報処理装置の内部状態
を、デバッグ装置から読み出したり、あるいはセットし
たりする。

【００３１】またこのような情報処理装置を用いたデバ
ッグ装置において、ブレーク動作時にパイプラインを停
止し、上記スキャンパス方式を用いてデバッグ情報を取
り出したり、セットしたりする。

【００３２】

【実施例】次に本発明について図面を参照して説明す
る。図１は、本発明の一実施例に係る情報処理装置（マ
イクロプロセッサ）をパイプライン状態を中心に示した
図である。

【００３３】図において、本実施例では、図８の従来の
マイクロプロセッサのパイプラインフロー図に対し、ブ
レーク入力端子２０からのブレーク信号をインバータゲ
ート１５で反転した信号と、クロック入力端子２２にＡ
ＮＤゲート１６とが追加され、ブレーク入力端子２０と
スキャンパスモード設定入力端子（ＴＥＳＴ端子）１９
にＯＲゲート１４が追加されている。

【００３４】このようなマイクロプロセッサにおいてブ
レーク要求が入ると、ラッチへのクロックが停止するた
め、パイプラインが保持された状態で停止する。また、
同時にスキャンパステストモード信号がアクティブとな
り、すべてのラッチはスキャンパスデータ入力端子（Ｔ
ＩＮ端子）２１を入力、スキャンパスデータ出力端子
（ＴＯＵＴ端子）１７を出力とするシフトレジスタを構
成し、スキャンパスクロック入力端子（ＴＣＫ）１８へ
パルスを与えることにより順次内容を取り出したり、セ
ットしたりできるようになる。

【００３５】このようなマイクロプロセッサにおいて、
ブレーク状態でレジスタの内容を表示するには、ＴＯＵ
Ｔ端子１７から最初に出力されるデータ列がレジスタの
内容を表しているので、このシリアルデータをレジスタ
幅のパラレルデータとして表示することにより実現でき
る。

【００３６】またレジスタの内容を変更するには、セッ
トしたいレジスタデータ（パラレルデータ）をシリアル
データへ変更し、ＴＩＮ端子２１から入力しＴＣＫ１８
へパルスを所定回数入力することによりセットすること
ができる。

【００３７】その他、各ステージのデータを変更するこ
ともできる。例えばＩＦブロックのラッチ２の値を変更
することによりパイプラインに入っている命令を変更し
たり、ＡＬＵブロックのラッチ８の値を変更することに
より演算結果を修正することができる。

【００３８】また、ユーザプログラムへ制御を戻す場合
でも、ＴＩＮ２１からブレーク時に取り出したデータを
入力することによりパイプライン状態へ戻し、ブレーク
入力端子２０のブレーク信号を解除することにより、パ
イプライン状態を含めてユーザプログラムへ復帰させる
ことができるようになる。

【００３９】本発明の実施例２として、上記マイクロプ
ロセッサを利用したデバッグ装置の構成図を図２に示
す。デバッグ用マイクロプロセッサ２５は直接プローブ
２６へ接続され、デバッグ用マイクロプロセッサ２５の
スキャンパス制御信号はスキャンパス制御回路２７へ接
続されている。

【００４０】スキャンパス制御回路２７にはイベント検
出回路２８のブレーク入力端子２０からのブレーク信号
が接続され、ブレーク状態かどうかを検出できるように
なっている。

【００４１】また、内部バス３１へも接続され、実施例
１で説明したマイクロプロセッサ内部情報をＩ／Ｏ２９
を通してコンソール３０へ表示したり、コンソール３０
からの指示により変更したりできる経路を構成してい
る。イベント検出回路２８から出ていたバッファの切換
え信号は不要となっている。

【００４２】

【発明の効果】以上説明したように本発明は、ブレーク
要求がきたときパイプライン動作を一時停止させ、情報
処理装置内部の状態をスキャンパス経由でリード／ライ
トすることにより、パイプラインフローを変更すること
なく内部状態を変更することができるという結果を有す
る。これにより、従来のデバッグ装置で問題となったデ
ィレイスロットによる誤動作を回避できることになる。

【００４３】また、実施例２に示したようにプローブと
内部バスへの切換えバッファが不要となり、バッファに
よる処理速度の遅延やＡＣ特性の変化がなくなり、デバ
ッグ装置と実際のマイクロプロセッサの動作の違いを小
さくすることができるというメリットが有る。

【図面の簡単な説明】

【図１】本発明によるマイクロプロセッサを示す構成図
である。

【図２】本発明によるデバッグ装置を示す図である。

【図３】情報処理装置の内部構造を示す図である。

【図４】スキャンパス方式を示す図である。

【図５】パイプライン処理方式を示す図である。

【図６】ロードディレイスロット動作を示す図である。

【図７】ブランチディレイスロット動作を示す図であ
る。

【図８】従来のパイプライン処理マイクロプロセッサを
示す構成図である。

【図９】マイクロプロセッサ応用製品とデバッグ装置と
の関係を示す図である。

【図１０】従来のデバッグ装置におけるユーザプログラ
ム／デバッグプログラム制御フローを示す図である。

【符号の説明】 １ ＩＦブロック（インストラクションフェッチ動作制
御） ２ ラッチ（ＩＦブロック用） ３ ＲＦブロック（レジスタフェッチ動作制御） ４ ＤＥＣブロック（命令デコード動作制御） ５ ラッチ（ＤＥＣブロック用） ６ ラッチ（ＲＦブロック用） ７ ＡＬＵブロック（演算動作制御） ８ ラッチ（ＡＬＵブロック用） ９ ＭＥＭブロック（メモリアクセス制御） １０ ラッチ（ＭＥＭブロック用） １１ ＷＢブロック（ライトバック動作制御） １２ ラッチ（レジスタ） １３ ３ステートバッファ（レジスタ出力用） １４ ＯＲゲート １５ インバータゲート １６ ＡＮＤゲート １７ スキャンパスデータ出力端子 １８ スキャンパスクロック入力端子 １９ スキャンパスモード設定入力端子 ２０ ブレーク入力端子 ２１ スキャンパスデータ入力端子 ２２ クロック入力端子 ２３ 命令入力端子 ２４ データ交換端子 ２５ デバッグ用マイクロプロセッサ ２６ プローブ ２７ スキャンパス制御回路 ２８ イベント検出回路 ２９ Ｉ／Ｏ（デバッグ装置用） ３０ コンソール ３１ 内部バス ３２ 外部イベント ３３ 従来のデバッグ用マイクロプロセッサ ３４ バッファ（デバッグ用マイクロプロセッサバス←
→プローブ） ３５ バッファ（デバッグ用マイクロプロセッサバス←
→内部バス） ３６ インバータ ３７ デバッグ用マイクロプロセッサバス ３８ デバッグプログラム ３９ マイクロプロセッサ応用製品 ４０ マイクロプロセッサ ４１ ＲＯＭ ４２ ＲＡＭ ４３ Ｉ／Ｏ ４４ マイクロプロセッサバス ４５ 情報処理装置 ４６ 組合回路 ４７ 順序回路 ４８ ラッチ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 テストモードへ設定し、テストクロック
   を入力することにより内部順序回路の情報をテスト入
   力，テスト出力から設定／表示可能なスキャンパス回路
   を搭載し、かつ１つの命令を複数の基本動作に分割し、
   該基本動作を時間的に分割して処理を進めるパイプライ
   ン処理型情報処理装置において、 外部からの要求により、パイプライン動作を一時停止さ
   せる手段と、 一時停止させた状態で前記スキャンパス動作を可能とす
   る手段とを有することを特徴とする情報処理装置。
2. 【請求項２】 テストモードへ設定し、テストクロック
   を入力することにより内部順序回路の情報をテスト入
   力，テスト出力から設定／表示可能なスキャンパス回路
   を搭載し、かつ１つの命令を複数の基本動作に分割し、
   該基本動作を時間的に分割して処理を進めるパイプライ
   ン処理型情報処理装置を用い、該情報処理装置の応用製
   品の動作を強制的に中断させた状態を確認／変更するこ
   とにより該応用製品の動作を確認するデバッグ装置にお
   いて、 前記スキャンパス回路を動作させ、その情報から前記情
   報処理装置の内部状態を設定／表示する手段を有するこ
   とを特徴とするデバッグ装置。