JPS603757A - デバツグ装置 - Google Patents

デバツグ装置

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Publication number
JPS603757A
JPS603757A JP58112074A JP11207483A JPS603757A JP S603757 A JPS603757 A JP S603757A JP 58112074 A JP58112074 A JP 58112074A JP 11207483 A JP11207483 A JP 11207483A JP S603757 A JPS603757 A JP S603757A
Authority
JP
Japan
Prior art keywords
address
subroutine
control circuit
instruction
program
Prior art date
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Pending
Application number
JP58112074A
Other languages
English (en)
Inventor
Haruo Takagi
高木 治夫
Yoshinori Takahashi
義則 高橋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Omron Corp
Original Assignee
Tateisi Electronics Co
Omron Tateisi Electronics Co
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Filing date
Publication date
Application filed by Tateisi Electronics Co, Omron Tateisi Electronics Co filed Critical Tateisi Electronics Co
Priority to JP58112074A priority Critical patent/JPS603757A/ja
Publication of JPS603757A publication Critical patent/JPS603757A/ja
Pending legal-status Critical Current

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    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00Error detection; Error correction; Monitoring
    • G06F11/36Preventing errors by testing or debugging software

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  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Debugging And Monitoring (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の分野 本発明は階層的にモジュール設計されたプログラムのデ
バッグを効率良く行うためのデバッグ装置に関するもの
である。
従来技術とその問題点 複雑なプ1」ダラムを構成する場合には通當階層的に構
成されたモジュールを形成するようにして行われている
。第1図はこのモジュールの一例を示すものであって枠
で囲まれた部分がモジュールを示すものとする。各モジ
ュールはこの図のように階層的に形成されておりその中
の数字はモジュール間の親子関係を示している。
さてこのようなプログラムのデバッグも通常各モジュー
ル単位で行われ、上位のモジュールをデバッグする場合
にはそれに従属する下位のモジュール(サブルーチン)
は既にデバッグが完了していることが多い。例えば第1
図において、2.1のモジュールのデバッグを行ってい
る場合にはその下位の各モジュール、即ち2.1.1.
2.1.2.2.1.3のデバッグは既に終了している
。ところで従来のデバッグ装置においてはプログラムを
1ステツプづつ実行させ、その実行の結果メモリやレジ
スタの変化を読取りプログラムの動作をチェックするシ
ングルステップモードが用いられている。しかるにこの
ようなシングルステップ動作は、プログラムの階層とは
無関係に一命令分のステップを実行させるものである。
従って2.1のモジュールのデバッグ時に2.1.1等
のサブルーチンコール命令があればそのサブルーチンに
飛んで、既にデバッグが終了しているモジュールに対し
ても1ステツプづつの実行が行われることとなりデバッ
グに無駄な時間がかかるという問題点があった。
発明の目的 本発明はこのような従来のデバッグ装置の問題点を解消
するものであって、階層的に構成されたプログラムをシ
ングルステップモードでデバッグする場合にデバッグ済
みのサブルーチンをスキツプさセることのできるデバッ
グ装置を提供するものである。
発明の構成と効果 本発明Gよ中央演算装置と、該中央演算装置にパスライ
ンを介して接続されプログラムを記憶するメモリと、を
<Tするコンピュータシステムのプロダラムをシングル
ステップでデバッグするデバッグ装置であって、プログ
ラムの処理をシングルスチップづつ歩進させるステップ
実行制御回路と、被検査システムのアドレスバスに接続
され、ブレークポインI・のアドレス値を記1.aする
レジスタを有し、被検査システムが該レジスタに記憶し
てい するアドレスをアクセスした時に動作中の被検査
システムをブレークするブレークポイントコントロール
回路と、実行される命令からサブル−チンへの分岐命令
を検出する検出手段と、検出手段が刀・ブルーチンへの
分岐命令を検出した時にその現在の処理アトルスにその
命令の命令長数を加えゾこ値をブレークポイントアドレ
スとしてブレークポイントコントロール回路のレジスタ
に与えると共Gこ被検査システムを動作させる制御手段
と、を具備することを特徴とするものである。
このような特徴を有する本発明によれば構造化手法によ
るプログラムをデバッグする場合に既に充分デバッグさ
れているモジュールはあたかも一つの命令であるかのよ
うにしてシングルステ・ノブでデバッグを行うことが可
能となる。従ってプログラムのデバッグの効率を大幅に
向上させることが可能であり、使い易いデハ・ノブ装置
とすることができる。
実施例の説明 第1図は本発明によるデバ・ノブ装置を検査の対象とな
るコンピュータシステムに接続した1状態を示すブロッ
ク図である。本図において検査対象となるコンピプ、−
タシステム1は中央演算装置(以1:cpvという)2
とその処理プログラム等を記憶するメモリ3とを有して
いる。CPU2とメモ’J3とはコントロールバス4.
データバス5及びアドレスバス6によって接続されてい
る。さて本実施例のデバッグ装ft 10は同じ<CP
UIIとメモリ12を有し、更に入力手段としてキーボ
ード等のキー人力装置13.出力手段として表示器14
がコン1−ロールバス15.データバス16゜アドレス
バス17を介してCPUI 1.メモリ12に接続され
ている。メモリ12はCPUI 1の演算処理手順を記
憶するものである。
さて検査対象となるコンピュータシステムlのコン1−
ロールバス4.データバス5は、デバッグ装置10のコ
ントロールパス15.データバス16に夫々接続されて
いる。デバッグ装置IOのCPULLばCPU2によっ
て実行される命令からデバッグ済みのサブルーチンを呼
ぶ命令(J7SR又はBSR)を検出すると共に、その
命令を検出した時にCPU2のプログラムカウンタPC
の計数値にその分岐命令の命令バイト数を加えた番地を
演算してブレークポイントコントロール回路18に与え
るものである。ブレークポイントコントロール回路I8
はコンピュータシステム1のメモIJ 3のアドレスを
記憶するレジスタ、例えばメモIJ 3が64キロバイ
トのアドレス空間を持つ場合には2バイトのレジスタと
コンパレータとを有し、コンピュータシステムlのアド
レスバス6に接続されてCPU2がアクセスするアドレ
スと設定されたアドレスとを比較し、その結果、両者の
アドレスが一致する場合にはコンピュータシステム1の
動作にブレークをかけるものである。叉コンピュータシ
ステムlのコントロールバス4にはステップ実行コント
ロール回路19とタイミングコントロール回路20が接
続されている。ステ・ノブ実行コントロール回路19は
従来のデバ・ノブ装置と同じく1ステツプ毎のプログラ
ムの進行をさせるための制御回路であって、タイミング
コントロール回路20はコントロールバス4のタイミン
グ信号に基づいてブレークポイントコントロール回路1
8とステップ実行コントロール回路1!H,:出力を与
えるものである。叉コントロール回路21はCPUI 
1のデータバス16に接続され、ブレークポインI<1
ントロール回路18とステップ実行コントロール回路1
9に制御タイミング信号を与えるものである。
次に本実施例のデバッグ装置の動作についてフローチャ
ートを参照しつつ説明する。第3図はデバッグ装置10
の動作を示すフローチャートである。まずステップ30
においてキー人力装置13よりデバッグすべきプログラ
ムのステップ実行キーを操作する。そうすればステップ
31に進んでCP UllはCPU2の現在のプログラ
ムカウンタPCのカウンタ値に基づいて次に実行する命
令の種類と長さを検知する。そしてそれがサブルーチン
に分岐する命令でなければステップ32を介してステッ
プ33に進み、ステップ実行コントロール回路19より
1ステツプだけの実行を行わせ、ステップ 134に進
んで1ステップ実行の完了を表示器14によぢて表示し
てオペレータに知らせる。オ゛ペレータが再びステップ
実行キーを押せば同様の処理を行2.て1ステツプ毎の
デバッグを進めていく。さてステップ32において検知
した命令がデバッグ済のサブルーチンに分岐する命令(
JSR,BSR等)である場合には、その命令の命令バ
イト数をCP t) 2のプログラムカウンタPCの値
に加えた値をブレークアドレスとしてブレークポイント
コントロール回路18のレジスタにセットする(ステッ
プ35)。そしてコンピュータシステム1のCPU2を
動作させる。そうすればCPU2は既にデバッグされて
いるサブルーチンの一連のステップを通電のクロック時
間により高速で実行する。
そしてその号ブルーチンから元のルーチンに戻ると、直
ちにアドレスバス6よりブレークポイントとなるアドレ
スがアクセスされる。ブレークポイントコントロール回
路18はこの時にあらかじめ記憶されているブレークポ
イントとアクセスされたアドレスとの一致を検出し、コ
ントロールバス4によってCPU2の動作を停止させる
(不テ・ノブ37)。こうしてブレークポイントでブレ
ークした後ブレークポイントコントロール回路18の設
定値をリセットする(ステップ38)。このようにずれ
ばデバッグ済のサブルーチンに進んだ場合にも直ちにそ
のサブルーチンの処理を終え元のルーチンに戻るため、
そのサブルーチンをシングルステップで処理する必要は
なくデバッグが効率的に行える。
【図面の簡単な説明】
第1図は階層的にモジュール設計されたプログラムの一
例を示す図、第2図は本発明によるデバッグ装置を検査
対象となるコンピュータシステムに接続した状態を示す
ブロック図、第3図はこのデバッグ装置の動作を示すフ
ローチャートである。 1−−−−−−コンピュータシステム 2. 11−−
−−CPU 3,12−−−−−−−メモリ 13−−
−−−−−キー人力装置 1 B−−−−−−ブレーク
コントロール回路19−−−−−ステップ実行コントロ
ール回路 20−−−−−−一タイミングコントロール
回路特許出願人 立石電機株式会社 代理人 弁理士 岡本宜喜(化1名)

Claims (2)

    【特許請求の範囲】
  1. (1)中央演算装置と、該中央演算装置にパスラインを
    介して接続されプログラムを記憶するメモリと、を有す
    るコンピュータシステムのプログラムをシングルステッ
    プでデバッグするデバッグ装置であって、 フロクラムの処理をシングルステップづつ歩進させるス
    テップ実行制御回路と、 前記被検査システムのアドレスバスに接続され、ブレー
    クポイントのアドレス値を記憶するレジスタを有し、被
    検査システムが該レジスタに記憶しているアドレスをア
    クセスした時に動作中の被検査システムをブレークする
    ブレークポイントコントロール回路と、 実行される命令からサブルーチンへの分岐命令を検出す
    る検出手段と、 前記検出手段がサブルーチンへの分岐命令を検出した時
    にその現在の処理アドレスにその・命令の命令長数を加
    えた値をブレークポイントアドレスとして前記ブレーク
    ポイントコントロール回路のレジスタに与えると共に、
    前記被検査システムを動作させる制御手段と、を具備す
    ることを特徴とするデバッグ装置。
  2. (2)前記検出手段が検出する号ブルーチンへの分岐命
    令は、デバッグ済みのザブルーチンに分岐する分岐命令
    であることを特徴とする特許請求の範囲第1項記載のデ
    バッグ装置。
JP58112074A 1983-06-21 1983-06-21 デバツグ装置 Pending JPS603757A (ja)

Priority Applications (1)

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JP58112074A JPS603757A (ja) 1983-06-21 1983-06-21 デバツグ装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP58112074A JPS603757A (ja) 1983-06-21 1983-06-21 デバツグ装置

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Publication Number Publication Date
JPS603757A true JPS603757A (ja) 1985-01-10

Family

ID=14577415

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Application Number Title Priority Date Filing Date
JP58112074A Pending JPS603757A (ja) 1983-06-21 1983-06-21 デバツグ装置

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