JPS6382525A - トレ−ス機能付マイクロプロセツサ - Google Patents
トレ−ス機能付マイクロプロセツサInfo
- Publication number
- JPS6382525A JPS6382525A JP61227511A JP22751186A JPS6382525A JP S6382525 A JPS6382525 A JP S6382525A JP 61227511 A JP61227511 A JP 61227511A JP 22751186 A JP22751186 A JP 22751186A JP S6382525 A JPS6382525 A JP S6382525A
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- Japan
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 230000006870 function Effects 0.000 claims abstract description 10
- 238000001514 detection method Methods 0.000 abstract description 5
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、トレース機能付マイクロプロセッサに関し、
特に内蔵するＴ Ｌ Ｂ （ｔｒａｎｓｌａｔｉｏｎ
！ｏｏｌ＋−ａｓｉｄｅ ｂｕｆｆｅｒ）を用いて仮想
アドレスから実アドレスへのアドレス変換を行なう仮想
記憶機構を有するマイクロプロセッサにおいて、ＴＬＢ
入れ換え処理のトレース８１能を付加したマイクロプロ
セッサに関する。
特に内蔵するＴ Ｌ Ｂ （ｔｒａｎｓｌａｔｉｏｎ
！ｏｏｌ＋−ａｓｉｄｅ ｂｕｆｆｅｒ）を用いて仮想
アドレスから実アドレスへのアドレス変換を行なう仮想
記憶機構を有するマイクロプロセッサにおいて、ＴＬＢ
入れ換え処理のトレース８１能を付加したマイクロプロ
セッサに関する。
従来、仮想記憶機構を有するマイクロプロセッサでは、
プログラムのデバッグ等をサポートする機能として、ブ
レークポイント・トラップ機能。
プログラムのデバッグ等をサポートする機能として、ブ
レークポイント・トラップ機能。
シンクル・ステップ動作機能、アドレス・トラップ機能
を備えたものが知られているが（例えば日経エレクトロ
ニクス１９８６年Ｎａ３９１．ｐ１９９〜ｐ２４０参照
）、ＴＬＢの入れ換え処理のトレース機能を持つものは
、今までの調査では、発表の例がない。このため、従来
は、代替手段として、インサーキット・エミュレータ等
の外付装置により、マイクロプロセッサのアクセスした
アドレスを全てトレースすることにより、ＴＬＢ入れ換
え時におけるマイクロプロセッサの内部動作を類推して
いた。
を備えたものが知られているが（例えば日経エレクトロ
ニクス１９８６年Ｎａ３９１．ｐ１９９〜ｐ２４０参照
）、ＴＬＢの入れ換え処理のトレース機能を持つものは
、今までの調査では、発表の例がない。このため、従来
は、代替手段として、インサーキット・エミュレータ等
の外付装置により、マイクロプロセッサのアクセスした
アドレスを全てトレースすることにより、ＴＬＢ入れ換
え時におけるマイクロプロセッサの内部動作を類推して
いた。
上述したように従来のマイクロプロセッサでは、ＴＬＢ
入れ換え時のトレース機能がないため、インサーキット
・エミュレータ等の外付装置によりＴＬＢ入れ損え時の
マイクロプロセッサの内部動作を類推しなければならず
、ソフトウェアのバグやハードウェアの故障などで内蔵
されたＴＬＢのアドレス変換値とメモリ上の変換テーブ
ルによるアドレス変換値とに不一致が発生した場合に、
その原因追求が困難であるという欠点があった。特に、
仮想記憶機構を実行ユニット等と同一チップ上に搭載し
１チツプＬＳＩ化されたマイクロプロセッサでは、チッ
プ内の信号を外部より観測することは不可能であるため
、上記原因追求が非常に困難になる。
入れ換え時のトレース機能がないため、インサーキット
・エミュレータ等の外付装置によりＴＬＢ入れ損え時の
マイクロプロセッサの内部動作を類推しなければならず
、ソフトウェアのバグやハードウェアの故障などで内蔵
されたＴＬＢのアドレス変換値とメモリ上の変換テーブ
ルによるアドレス変換値とに不一致が発生した場合に、
その原因追求が困難であるという欠点があった。特に、
仮想記憶機構を実行ユニット等と同一チップ上に搭載し
１チツプＬＳＩ化されたマイクロプロセッサでは、チッ
プ内の信号を外部より観測することは不可能であるため
、上記原因追求が非常に困難になる。
本発明はこのような従来の欠点を解決したもので、その
目的は、マイクロプロセッサ自身にＴＬＢ入れ換え時の
トレース機能を付加することにより、ソフトウェアのバ
グ等の早期発見を容易にすることにある。
目的は、マイクロプロセッサ自身にＴＬＢ入れ換え時の
トレース機能を付加することにより、ソフトウェアのバ
グ等の早期発見を容易にすることにある。
本発明は上記目的を達成するために、仮想アト゛レスか
ら実アドレスへのアドレス変換をＴＬＢを使用して行な
う仮想記憶機構を有するマイクロプロセッサにおいて、 トレースの実行／不実行を指示する制御ワードと、 仮想アドレスから実アドレスへＴＬＢを使用してアドレ
ス変換を行なう際にＴ Ｌ Ｂ ｎｏ ｈＨが発生した
とき、前記制御ワードがトレース実行を指示しているか
否かを判別する判別手段と、該判別手段により前記制御
ワードがトレース実行を指示していると判別されたとき
は、ＴＬＢを入れ換える際に、ＴＬＢｎｏｈｉｔとなっ
た仮想アドレス等の所定の情報を格納領域に格納するト
レース情報格納手段とを備える。
ら実アドレスへのアドレス変換をＴＬＢを使用して行な
う仮想記憶機構を有するマイクロプロセッサにおいて、 トレースの実行／不実行を指示する制御ワードと、 仮想アドレスから実アドレスへＴＬＢを使用してアドレ
ス変換を行なう際にＴ Ｌ Ｂ ｎｏ ｈＨが発生した
とき、前記制御ワードがトレース実行を指示しているか
否かを判別する判別手段と、該判別手段により前記制御
ワードがトレース実行を指示していると判別されたとき
は、ＴＬＢを入れ換える際に、ＴＬＢｎｏｈｉｔとなっ
た仮想アドレス等の所定の情報を格納領域に格納するト
レース情報格納手段とを備える。
トレースの実行／不実行を指示する制御ワードを実行側
に設定してマイクロプロセッサを動作させると、仮想ア
ドレスから実アドレスへのＴＬＢを使用したアドレス変
換時に、ＴＬＢｎｏｈｉｔが発生したとき、判別手段に
より制御ワードがトレースの実行側に設定されているこ
とが判別され、トレース情報格納手段により、ＴＬＢｎ
ｏｈｉｔとなった仮想アドレス等の所定の情報がメイン
メモリ等の所定の格納領域に格納され、その後、ＴＬＢ
の入れ換えが行なわれる。
に設定してマイクロプロセッサを動作させると、仮想ア
ドレスから実アドレスへのＴＬＢを使用したアドレス変
換時に、ＴＬＢｎｏｈｉｔが発生したとき、判別手段に
より制御ワードがトレースの実行側に設定されているこ
とが判別され、トレース情報格納手段により、ＴＬＢｎ
ｏｈｉｔとなった仮想アドレス等の所定の情報がメイン
メモリ等の所定の格納領域に格納され、その後、ＴＬＢ
の入れ換えが行なわれる。
〔実施例）
次に本発明の実施例について図面を参照して説明する。
第２図は本発明の実施例のブロック図である。
同図において、１はブリフェッチユニット（ｐｒｅ−ｆ
ｅｔｃｈ ｕｎｉｔ；以下ＰＦＵと称する）であり、実
行する命令を、メインメモリ（ｍａｉｎ ｓｅｍｏｒ３
１；以下ＭＥＭと称す）８から先取りし、その命令をデ
コードして実行オペランドアドレスを生成し、メモリ管
理ユニット（Ｉｌｌｅｍｏｒｙ ｍａｎａｇｅｍｅｎｔ
ｕｎｉｔ；以下ＭＭＵと称する）２へ送る。ＭＭＵ２
は、ＰＦＵＩ或イハ他のユニットより送られてくる仮想
アドレスを実アドレスへ変換するユニットであり、その
内部にはＴＬＢ２ａが設けられており、高速な変換を実
現している。
ｅｔｃｈ ｕｎｉｔ；以下ＰＦＵと称する）であり、実
行する命令を、メインメモリ（ｍａｉｎ ｓｅｍｏｒ３
１；以下ＭＥＭと称す）８から先取りし、その命令をデ
コードして実行オペランドアドレスを生成し、メモリ管
理ユニット（Ｉｌｌｅｍｏｒｙ ｍａｎａｇｅｍｅｎｔ
ｕｎｉｔ；以下ＭＭＵと称する）２へ送る。ＭＭＵ２
は、ＰＦＵＩ或イハ他のユニットより送られてくる仮想
アドレスを実アドレスへ変換するユニットであり、その
内部にはＴＬＢ２ａが設けられており、高速な変換を実
現している。
３はバス制御ユニット（ｂｕｓ ｃｏｎｔｒｏｌ ｕｎ
ｉｔ；以下ＢＣＵと称す）であり、ＭＭＵ２から送られ
てきた実アドレスを外部バス９に乗せ、メインメモリ８
や図示しない入出力装置へのアクセスを行なうユニット
である。４はマイクロシーケンサ （μ５ｅｑｕｅｎｃ
ｅｒ；以下／ＪＳＥＱと称す）であり、マイクロプログ
ラムのアドレスを生成したり、各種の割込みを受付けて
、マイクロプログラムのアドレスへ反映する。５はマイ
クロＲＯＭ （＋ｕ −ｒａｎｄａｍａｃｃｅｓｓ ５
ｅＩＩｓｏｒｙ；以下ｐＲＯＭと称す）−であり１複数
のマイクロ命令から成るマイクロプログラムを格納する
。６は実行ユニット（ｅｘｅｃｕｔｉｏｎ ｕｎｉｔＨ
以下ＥＸＵと称す）であり、実際に命令を実行するユニ
ットである。このＥＸＵ６の内部には、各種レジスタ、
Ａ Ｌ Ｕ（ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕ
ｎｉｔ）、バレルシフタなどが通常含められている。
ｉｔ；以下ＢＣＵと称す）であり、ＭＭＵ２から送られ
てきた実アドレスを外部バス９に乗せ、メインメモリ８
や図示しない入出力装置へのアクセスを行なうユニット
である。４はマイクロシーケンサ （μ５ｅｑｕｅｎｃ
ｅｒ；以下／ＪＳＥＱと称す）であり、マイクロプログ
ラムのアドレスを生成したり、各種の割込みを受付けて
、マイクロプログラムのアドレスへ反映する。５はマイ
クロＲＯＭ （＋ｕ −ｒａｎｄａｍａｃｃｅｓｓ ５
ｅＩＩｓｏｒｙ；以下ｐＲＯＭと称す）−であり１複数
のマイクロ命令から成るマイクロプログラムを格納する
。６は実行ユニット（ｅｘｅｃｕｔｉｏｎ ｕｎｉｔＨ
以下ＥＸＵと称す）であり、実際に命令を実行するユニ
ットである。このＥＸＵ６の内部には、各種レジスタ、
Ａ Ｌ Ｕ（ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕ
ｎｉｔ）、バレルシフタなどが通常含められている。
ＭＭＵ２からμ５ＥＱ４へ出されているＴＬＢｎｏ ｈ
ｉｔ検出信号７は、ＭＭＵ２でアドレス変換を行なう際
、使用可能なＴＬＢがない時にアクティブになり、μ５
ＥＣ４を通してμＲＯＭ５のマイクロプログラムへ割込
みとして通知するためのものである。割込まれたマイク
ロプログラムは、ＭＭＵ２内のＴＬＢ２ａを入れ換える
ルーチンを走行する。本実施例では、このルーチンにて
、トレースの０Ｎ１０ＦＦ （実行／不実行）を指示す
る制御ワードをチェックし、制御ワードでトレース実行
が指示されていれば、予め定められたメインメモリ８の
領域へ必要な情報を格納させている。
ｉｔ検出信号７は、ＭＭＵ２でアドレス変換を行なう際
、使用可能なＴＬＢがない時にアクティブになり、μ５
ＥＣ４を通してμＲＯＭ５のマイクロプログラムへ割込
みとして通知するためのものである。割込まれたマイク
ロプログラムは、ＭＭＵ２内のＴＬＢ２ａを入れ換える
ルーチンを走行する。本実施例では、このルーチンにて
、トレースの０Ｎ１０ＦＦ （実行／不実行）を指示す
る制御ワードをチェックし、制御ワードでトレース実行
が指示されていれば、予め定められたメインメモリ８の
領域へ必要な情報を格納させている。
このような制御を行なうマイクロプログラム部分の構成
例を第１図に示す。なお、トレースの制御ワードは、Ｅ
ＸＵ６内のフリップフロップで、ソフトウェア命令で０
Ｎ１０ＦＦができるものであり、例えばプログラム・ス
テータス・ワード（ＰＳＷ）の１ビツトを割当てること
で実現できる。
例を第１図に示す。なお、トレースの制御ワードは、Ｅ
ＸＵ６内のフリップフロップで、ソフトウェア命令で０
Ｎ１０ＦＦができるものであり、例えばプログラム・ス
テータス・ワード（ＰＳＷ）の１ビツトを割当てること
で実現できる。
第２図において、ＴＬＢ入れ換え時のトレースを行なう
場合、上記制御ワードをソフトウェア命令によってＯＮ
にしておく。命令実行時、ＭＭＵ２では必ずアドレス変
換が行なわれ、その時、ＴＬＢｆＪ＜ｈｉｔすれば、そ
のＴＬＢによりアドレス変換が行なわれる。しかし、Ｔ
ＬＢがｂｉｔしなければ、ＴＬＢｎｏｈｉｔ検出信号７
がアクティブとなり、マイクロプログラムに割込みを発
生ずる。
場合、上記制御ワードをソフトウェア命令によってＯＮ
にしておく。命令実行時、ＭＭＵ２では必ずアドレス変
換が行なわれ、その時、ＴＬＢｆＪ＜ｈｉｔすれば、そ
のＴＬＢによりアドレス変換が行なわれる。しかし、Ｔ
ＬＢがｂｉｔしなければ、ＴＬＢｎｏｈｉｔ検出信号７
がアクティブとなり、マイクロプログラムに割込みを発
生ずる。
この割込みルーチンでは、第１図に示すように、ＴＬＢ
を入れ換える前に、トレースの指示があるか否かがトレ
ースの制御ワードの内容に基づいて判別され（ＳＬ）、
！−レースの指示がなければステップＳ３へ進むが、ト
レースの指示があれば、そのときの仮想アドレス、命令
カウンタ、ＥＸＵＧ内のタイマ値などの予め定められた
必要な情報がＢＣＵ３．外部バス９を介してメインメモ
リ８の予め定められた領域に格納される（Ｓ２）。そし
て、その後、新しいＴＬＢを生成し、例えばＬＲＵ方式
によって決定した最も古いＴＬＢとの入れ換えが行なわ
れる（Ｓ３）。
を入れ換える前に、トレースの指示があるか否かがトレ
ースの制御ワードの内容に基づいて判別され（ＳＬ）、
！−レースの指示がなければステップＳ３へ進むが、ト
レースの指示があれば、そのときの仮想アドレス、命令
カウンタ、ＥＸＵＧ内のタイマ値などの予め定められた
必要な情報がＢＣＵ３．外部バス９を介してメインメモ
リ８の予め定められた領域に格納される（Ｓ２）。そし
て、その後、新しいＴＬＢを生成し、例えばＬＲＵ方式
によって決定した最も古いＴＬＢとの入れ換えが行なわ
れる（Ｓ３）。
以上説明したように、本発明は、仮想アドレスから実ア
ドレスへのアドレス変換時のＴＬＢの入れ換えをマイク
ロプロセッサ自身でトレースすることができ、ソフトウ
ェアのバグやハードウェアの故障等を早期に発見できる
効果がある。特に、ソフトウェアの仮想記憶を制御する
オペレーティング・システムの中核部の開発時などに大
きな効果が期待できる。
ドレスへのアドレス変換時のＴＬＢの入れ換えをマイク
ロプロセッサ自身でトレースすることができ、ソフトウ
ェアのバグやハードウェアの故障等を早期に発見できる
効果がある。特に、ソフトウェアの仮想記憶を制御する
オペレーティング・システムの中核部の開発時などに大
きな効果が期待できる。
第１図はＴＬＢｎｏｈｉｔ時に実行される割込み処理例
のフローチャートおよび、 第２図は本発明の実施例のブロック図である。 図において、１・・・ブリフェッチユニット（ＰＦＵ）
、２・・・メモリ管理ユニット（ＭＭＵ） 、２ ａ・
・・ＴＬＢ、３・・・バス制御ユニット（ＢＣＵ）、４
・・・マイクロシーケンサ（μ５ＥＱ）、５・・・マイ
クｏＲＯＭ （μＲＯＭ） 、６・・・実行ユニット（
ＥＸＵ） 、７−・ＴＬＢ ｎｏ ｈｉｔ検出信号、８
・・・メインメモリ （ＭＥＭ） 、９・・・外部バス
。
のフローチャートおよび、 第２図は本発明の実施例のブロック図である。 図において、１・・・ブリフェッチユニット（ＰＦＵ）
、２・・・メモリ管理ユニット（ＭＭＵ） 、２ ａ・
・・ＴＬＢ、３・・・バス制御ユニット（ＢＣＵ）、４
・・・マイクロシーケンサ（μ５ＥＱ）、５・・・マイ
クｏＲＯＭ （μＲＯＭ） 、６・・・実行ユニット（
ＥＸＵ） 、７−・ＴＬＢ ｎｏ ｈｉｔ検出信号、８
・・・メインメモリ （ＭＥＭ） 、９・・・外部バス
。
Claims (1)
- 【特許請求の範囲】 仮想アドレスから実アドレスへのアドレス変換をＴＬＢ
を使用して行なう仮想記憶機構を有するマイクロプロセ
ッサにおいて、 トレースの実行／不実行を指示する制御ワードと、 仮想アドレスから実アドレスへＴＬＢを使用してアドレ
ス変換を行なう際にＴＬＢ ｎｏ ｈｉｔが発生したと
き、前記制御ワードがトレース実行を指示しているか否
かを判別する判別手段と、 該判別手段により前記制御ワードがトレース実行を指示
していると判別されたときは、ＴＬＢを入れ換える際に
、ＴＬＢ ｎｏ ｈｉｔとなった仮想アドレス等の所定
の情報を格納領域に格納するトレース情報格納手段とを
具備したことを特徴とするトレース機能付マイクロプロ
セッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61227511A JPS6382525A (ja) | 1986-09-26 | 1986-09-26 | トレ−ス機能付マイクロプロセツサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61227511A JPS6382525A (ja) | 1986-09-26 | 1986-09-26 | トレ−ス機能付マイクロプロセツサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6382525A true JPS6382525A (ja) | 1988-04-13 |
Family
ID=16862047
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61227511A Pending JPS6382525A (ja) | 1986-09-26 | 1986-09-26 | トレ−ス機能付マイクロプロセツサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6382525A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01134636A (ja) * | 1987-11-20 | 1989-05-26 | Hitachi Ltd | データプロセッサ及びデータ処理システム |
-
1986
- 1986-09-26 JP JP61227511A patent/JPS6382525A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01134636A (ja) * | 1987-11-20 | 1989-05-26 | Hitachi Ltd | データプロセッサ及びデータ処理システム |
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