JPH0746318B2 - マイクロコンピユ−タ開発支援装置 - Google Patents
マイクロコンピユ−タ開発支援装置Info
- Publication number
- JPH0746318B2 JPH0746318B2 JP62014863A JP1486387A JPH0746318B2 JP H0746318 B2 JPH0746318 B2 JP H0746318B2 JP 62014863 A JP62014863 A JP 62014863A JP 1486387 A JP1486387 A JP 1486387A JP H0746318 B2 JPH0746318 B2 JP H0746318B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- cpu
- microcomputer
- status signal
- development support
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、同一チップ上にCPUとメモリと周辺I/Oデバイ
スを有し、メモリと周辺I/Oデバイスとの間のデータ転
送をCPUの命令サイクル間のバスの空時間にハードウェ
アで行なうマイクロコンピュータの開発支援装置に関す
る。
スを有し、メモリと周辺I/Oデバイスとの間のデータ転
送をCPUの命令サイクル間のバスの空時間にハードウェ
アで行なうマイクロコンピュータの開発支援装置に関す
る。
従来、シリアル・ポート、A/Dコンバータやタイマーな
ど周辺ハードウェアからのデータ転送は割込み処理によ
るものが多い。プロセッサは通常複数個の割込み要因に
対して優先順位を定め、優先順位判別回路により順位の
高いものが選択される。割込み処理はプログラムカウン
タや、プログラムステータスワードのセーブなど特殊な
コール命名により割込みサービス・ルーチンに移り、レ
ジスタの退避、処理、レジスタ復帰といった一連のソフ
トウェア処理を行なう必要がある。割込み処理ではソウ
トウェアのオーバーヘッドが多くなり、周辺デバイスか
らの割込み要因が多い場合、割込みの発生の頻度が高く
なり、CPUの処理の速度が遅くなっている。特にリアル
タイム処理の多い応用においては１個のマイクロプロセ
ッサでは無理な場合もある。
ど周辺ハードウェアからのデータ転送は割込み処理によ
るものが多い。プロセッサは通常複数個の割込み要因に
対して優先順位を定め、優先順位判別回路により順位の
高いものが選択される。割込み処理はプログラムカウン
タや、プログラムステータスワードのセーブなど特殊な
コール命名により割込みサービス・ルーチンに移り、レ
ジスタの退避、処理、レジスタ復帰といった一連のソフ
トウェア処理を行なう必要がある。割込み処理ではソウ
トウェアのオーバーヘッドが多くなり、周辺デバイスか
らの割込み要因が多い場合、割込みの発生の頻度が高く
なり、CPUの処理の速度が遅くなっている。特にリアル
タイム処理の多い応用においては１個のマイクロプロセ
ッサでは無理な場合もある。
このソフトウェアのオーバーヘッドを軽減するために新
たにハードウェア的にチップ上の周辺デバイスとメモリ
の間のデータ転送を行なう機能を有する（以下、マクロ
・サービス機能という）マイクロプロセッサが提案され
ている。このマイクロプロセッサを用いてハードウェア
による周辺デバイスとのデータの転送を行なう場合、バ
スの空きサイクルに新たにメモリサイクルを設け、デー
タ転送を行なう。このマクロ・サービスによるデータ転
送の場合はプログラムのオーバーヘッドはほとんどな
い。
たにハードウェア的にチップ上の周辺デバイスとメモリ
の間のデータ転送を行なう機能を有する（以下、マクロ
・サービス機能という）マイクロプロセッサが提案され
ている。このマイクロプロセッサを用いてハードウェア
による周辺デバイスとのデータの転送を行なう場合、バ
スの空きサイクルに新たにメモリサイクルを設け、デー
タ転送を行なう。このマクロ・サービスによるデータ転
送の場合はプログラムのオーバーヘッドはほとんどな
い。
上述した従来のマイクロコンピュータ開発支援装置は、
通常のメモリによるバス・サイクルとマクロ・サービス
によるバス・サイクルの判別ができないためにリアルタ
イム・トレースの内容の出力も両者が混在し、プログラ
ム・デハッグが非常にやりづらいという欠点がある。
通常のメモリによるバス・サイクルとマクロ・サービス
によるバス・サイクルの判別ができないためにリアルタ
イム・トレースの内容の出力も両者が混在し、プログラ
ム・デハッグが非常にやりづらいという欠点がある。
本発明のマイクロコンピュータ開発支援装置は、CPUが
実時間でハードウェアによるデータ転送中であることを
示すステータス信号をCPUが出力する手段と、ステータ
ス信号をCPUの外部においてトレース用メモリに記憶す
る手段と、トレース用メモリに記憶されているステータ
ス信号を読出すための手段を備えたことを特徴とする。
実時間でハードウェアによるデータ転送中であることを
示すステータス信号をCPUが出力する手段と、ステータ
ス信号をCPUの外部においてトレース用メモリに記憶す
る手段と、トレース用メモリに記憶されているステータ
ス信号を読出すための手段を備えたことを特徴とする。
したがって、マクロ・サービスによるメモリ・サイクル
と通常のプログラムによるメモリ・サイクルが混在する
ことなく表示装置等に出力でき、大幅にプログラムのデ
バグの効率を上げることができる。
と通常のプログラムによるメモリ・サイクルが混在する
ことなく表示装置等に出力でき、大幅にプログラムのデ
バグの効率を上げることができる。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明のマイクロコンピュータ開発支援装置は
一実施例のブロック図である。
一実施例のブロック図である。
マイクロプロセッサ１よりマクロ・ステータス信号９が
出力されると同時にリアルタイム・トレーサ制御回路２
に入力され、さらにトレース・メモリ６に他のアドレス
・バス10、データ・バス11のデータやその他の制御信号
と共に記憶される。トレース・メモリ６に記憶されたこ
れら情報（トレースデータ）12はスーパ・バイザプロセ
ッサ７により読出され、表示装置などに出力する際にマ
クロ・サービスによるメモリ・サイクルのフレームをマ
スクしたり、またマクロ・サービスによるメモリ・サイ
クルだけを出力する。その判別にトレースされたマクロ
・ステータス信号９を用いることにより可能となる。ま
た、マイクロプロセッサ１により出力されたマクロ・ス
テータス信号９はトリガ検出回路８に入力され、さらに
トリガ判別回路４において予め設定された条件により、
マクロ・サービスによるメモリ・サイクルによるブレー
ク制御回路５に対するブレーク・トリガやリアルタイム
・トレーサ制御回路２に対するブレーク・トリガとして
使用される。
出力されると同時にリアルタイム・トレーサ制御回路２
に入力され、さらにトレース・メモリ６に他のアドレス
・バス10、データ・バス11のデータやその他の制御信号
と共に記憶される。トレース・メモリ６に記憶されたこ
れら情報（トレースデータ）12はスーパ・バイザプロセ
ッサ７により読出され、表示装置などに出力する際にマ
クロ・サービスによるメモリ・サイクルのフレームをマ
スクしたり、またマクロ・サービスによるメモリ・サイ
クルだけを出力する。その判別にトレースされたマクロ
・ステータス信号９を用いることにより可能となる。ま
た、マイクロプロセッサ１により出力されたマクロ・ス
テータス信号９はトリガ検出回路８に入力され、さらに
トリガ判別回路４において予め設定された条件により、
マクロ・サービスによるメモリ・サイクルによるブレー
ク制御回路５に対するブレーク・トリガやリアルタイム
・トレーサ制御回路２に対するブレーク・トリガとして
使用される。
以上説明したように本発明は、ハードウェアによるデー
タ転送（マクロ・サービス）中にマクロ・ステータス信
号を出力し、このマクロ・ステータス信号をリアルタイ
ム・トレーサに記憶することにより、マクロ・サービス
によるメモリ・サイクルと通常のプログラムによるメモ
リ・サイクルが混在することなく表示装置等に出力で
き、大幅にプログラムのデバグの効率を上げることがで
きる。
タ転送（マクロ・サービス）中にマクロ・ステータス信
号を出力し、このマクロ・ステータス信号をリアルタイ
ム・トレーサに記憶することにより、マクロ・サービス
によるメモリ・サイクルと通常のプログラムによるメモ
リ・サイクルが混在することなく表示装置等に出力で
き、大幅にプログラムのデバグの効率を上げることがで
きる。
第１図は本発明のマイクロコンピュータ開発支援装置の
一実施例のブロック図である。 １……マイクロプロセッサ、２……リアルタイム・トレ
ーサ制御回路、３……エミュレーション・メモリ、４…
…トリガ判別回路、５……ブレーク制御回路、６……ト
レース・メモリ、７……スーパバイザ・プロセッサ、８
……トリガ検出回路、９……マクロ・ステータス信号、
10……アドレス・バス、11……データ・バス、12……ト
レース・データ、13……ブレーク制御信号。
一実施例のブロック図である。 １……マイクロプロセッサ、２……リアルタイム・トレ
ーサ制御回路、３……エミュレーション・メモリ、４…
…トリガ判別回路、５……ブレーク制御回路、６……ト
レース・メモリ、７……スーパバイザ・プロセッサ、８
……トリガ検出回路、９……マクロ・ステータス信号、
10……アドレス・バス、11……データ・バス、12……ト
レース・データ、13……ブレーク制御信号。
Claims (1)
- 【請求項１】同一チップ上にCPUとメモリと周辺I/Oデバ
イスとを有し、前記メモリと前記周辺I/Oデバイスとの
間のデータ転送を前記CPUの命令サイクル間のバスの空
時間にハードウェアで行うマイクロコンピュータであっ
て、前記CPUが実時間で前記ハードウェアによる前記デ
ータ転送中であることを示すステータス信号を外部に出
力する手段を前記同一チップ上にさらに設けたマイクロ
コンピュータと、前記マイクロコンピュータから出力さ
れるアドレス・データとともに前記ステータス信号を前
記マイクロコンピュータの外部のトレース用メモリに記
憶する手段と、トレース用メモリに記憶されている前記
情報を読出す手段とを備えたことを特徴とするマイクロ
コンピュータ開発支援装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62014863A JPH0746318B2 (ja) | 1987-01-23 | 1987-01-23 | マイクロコンピユ−タ開発支援装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62014863A JPH0746318B2 (ja) | 1987-01-23 | 1987-01-23 | マイクロコンピユ−タ開発支援装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63182750A JPS63182750A (ja) | 1988-07-28 |
| JPH0746318B2 true JPH0746318B2 (ja) | 1995-05-17 |
Family
ID=11872861
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62014863A Expired - Lifetime JPH0746318B2 (ja) | 1987-01-23 | 1987-01-23 | マイクロコンピユ−タ開発支援装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0746318B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59183447A (ja) * | 1983-04-01 | 1984-10-18 | Iwatsu Electric Co Ltd | 障害監視方式 |
-
1987
- 1987-01-23 JP JP62014863A patent/JPH0746318B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63182750A (ja) | 1988-07-28 |
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