JP2907958B2

JP2907958B2 - 時刻機構制御方法

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Publication number: JP2907958B2
Application number: JP2148352A
Authority: JP
Inventors: 岳夫浅川; 愛一郎井上
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1990-06-06
Filing date: 1990-06-06
Publication date: 1999-06-21
Anticipated expiration: 2014-06-21
Also published as: JPH0440552A

Description

【発明の詳細な説明】〔目次〕概要産業上の利用分野従来の技術（第６図〜第11図）発明が解決しようとする課題課題を解決するための手段（第１図）作用実施例（第２図〜第５図）発明の効果〔概要〕時刻機構制御方法に関し、各仮想計算機上に、各々時刻機構を設けることを可能
にすると共に、それらのアクセス処理の高速化を図るこ
とを目的とし、複数のCPUを有する実計算機上に、複数の仮想計算機
を実現すると共に、各実CPU上に、１つの実時刻機構を
設け、更に、上記仮想計算機上の時刻機構と、実時刻機
構との差分である、時刻機構オフセットを保持する手段
を設けた情報処理装置の時刻機構制御方法において、仮
想計算機上の時刻機構アクセス処理を、実時刻機構と、
時刻機構オフセットとの符号付き減算の結果として実現
すると共に、仮想計算機上で、時刻比較機構更新命令を
実行する際に、実時刻比較機構には、仮想計算機上の時
刻比較機構の値と、差分との符号付き減算の結果を格納
し、該符号付き減算の結果がオーバーフローの場合は割
込みを禁止し、負の値になった場合には、強制的に割込
みを引き起こすように構成する。

〔産業上の利用分野〕

本発明は、時刻機構制御方法に関し、更に詳しくいえ
ば、複数のCPUを有する実計算機上に、複数の仮想計算
機を実現する情報処理装置に用いられ、特に、各仮想計
算機上に、各々時刻機構を設けることを可能にすると共
に、それらのアクセス処理を高速で行うことができるよ
うにした時刻機構制御方法に関する。

〔従来の技術〕

第６図乃至第11図は、従来例を示した図であり、第６
図は情報処理装置の説明図、第７図はTOD設定処理のフ
ローチャート、第８図はTOD参照処理のフローチャー
ト、第９図はCKC設定処理のフローチャート、第10図はC
KC参照処理のフローチャート、第11図は時刻機構設定の
説明図である。

従来、複数のCPUを有する実計算機上に、複数の仮想
計算機を実現する情報処理装置が知られていた。

このような装置においては、ハードウェア量を抑える
必要性から、実際に刻時を行う実時刻機構は、実CPU上
に１つ存在する。そして、各仮想計算機からは、異なっ
た時間起点を設定することを許すために、各仮想計算機
上の時刻機構値と、実時刻機構との差分（これを「時刻
機構オフセット」という）を各仮想計算機毎に、保持
し、各仮想計算機上のプログラムが時刻機構を参照する
場合には、実時刻機構値と上記差分値とを加算し、その
結果をプログラムに見せることにより、各仮想計算機が
各々異なった時間起点を持つ時刻機構を有しているよう
にすることができる。

ところで、時刻機構（Time of Day:以下単に「TOD」
と略記する）は、日付と時刻を表示するために一貫した
経過時間を示すものである。このTODは、例えば次のよ
うな形式から成る２進カウンタで構成される。

（１）TODは、ビット０からビット63までの64ビット構
成の２進カウンタである。

（２）TODは、１マイクロ秒ごとに、ビット51に１を加
えることにより増加される。

（３）TODの設定は、SET CLOCK命令により行われ、主記
憶上の64ビットデータがハードウェアにロードされる。

（４）TODの参照は、STORE CLOCK命令により行われ、主
記憶上の任意の領域に64ビットデータが格納される。

また、時刻比較機構（Clock Comparator:以下単に「C
KC」と略記する）は、プログラムによりCKCに値が設定
され、TODがその値を超えた時、外部割込みを発生させ
る機構である。CKCの形式は、TODと同じであるが、基本
的にはビット０からビット47で成り、TODの相当するビ
ットと比較される。

CKCの設定は、SET CLOCK COMPARATOR命令により行わ
れ、主記憶上の64ビットデータの内、相当する48ビット
データがハードウェアにロードされる。CKCの参照は、S
TORE CLOCK COMPARATOR命令により行われ、主記憶上の
任意の領域に64ビットデータ（使用されない部分は０）
が格納される。

次に、複数のCPUを有する実計算機上に、複数の仮想
計算機を実現した情報処理装置の例を、第６図に基づい
て説明する。

実CPUは、実CPU1と実CPU2から成り、それぞれ仮想計
算機１〜仮想計算機４を実現している。実CPU1には、実
TOD1と実CKC1を設け、実CPU2には、実TOD2と実CKC2を設
ける。

また、主記憶上には、ファームウェア領域として、上
記各仮想計算機に対応したTODオフセットと、CKC退避領
域とを設けてある。

そして、上記の各仮想計算機上で出されたTOD、CKCア
クセス用の命令（SET CLOCK、STORE CLOCK、 SET CLOCK
COMPARATOR、 STORE CLOCK COMPARATOR）は、全てファ
ームウェアによりインターセプトされたファームウェア
により処理されるが、その際ファームウェアは、実TO
D、実CKCにアクセスすることにより処理を行う。

ここで、TODオフセットとは、各仮想計算機上のTOD値
と実TOD値との差分であり、ファームウェア領域でファ
ームウェアが管理する。ファームウェアは、複数の仮想
計算機を実現するため、タイムスライスでCPU資源を各
仮想計算機に割り当てるが、その際、CKC値の退避領域
を設け、各仮想計算機をディスパッチするごとに、実CK
Cと主記憶上のCKC値とをスワップする。

上記ファームウェアの処理を、第７図〜第10図に基づ
いて説明する。なお、図の各処理番号はカッコ内に示
す。

（１）TOD設定処理（第７図参照）先ず、SET CLOCK命令を、ファームウェアに割り出し
て（101）、実TOD値を読み出し、現仮想計算機以外のTO
Dオフセットを各オフセット値と、実TOD値との無符号加
算結果と置き換える（102）。

次に、現仮想計算機のTODオフセットを、SET CLOCK命
令の設定値と置き換え（103）、実TODを０にセットする
（104）。その後、実CKC値を読み出し、実CKC値からSET
CLOCK命令の設定値を無符号減算した結果を、実CKCに
セットし（105）、SET CLOCK命令の設定値が、実CKC値
より大きいか否かを判断する（106）。

その結果、実CKC値より大きくなければ、ファームウ
ェアを抜けて仮想計算機プログラムに戻る（107）が、
実CKC値より大きければ、外部割込みマスクを調べ、割
込み可能なら割込みをエミュレートする。そうでなけれ
ば、仮想計算機プログラムに戻る。その後は、外部割込
みマスクをモニタリングし、割込み可能なら割込みをエ
ミュレートする（108）。

（２）TOD参照処理（第８図参照）この処理は、STORE CLOCK命令をファームウェアに割
り出して（111）、実TOD値を読み出し、現仮想計算機の
TODオフセットと、実TOD値との無符号加算結果を、仮想
計算機プログラムに返して命令処理を終了する（11
2）。

（３）CKC設定処理（第９図参照）先ず、SET CLOCK COMPARATOR命令をファームウェアに
割り出し（121）、SET CLOCK COMPARATOR命令の設定値
から現仮想計算機のTODオフセットを無符号減算した結
果を、実CKCにセットする（122）。

次に、TODオフセット値が、SET CLOCK COMPARATOR命
令の設定値より大きいか否かを判定する（123）。

その結果、大きくなければ、ファームウェアに抜けて
仮想計算機プログラムに戻る（124）が、大きければ、
外部割込みマスクを調べ、割込み可能なら割込みをエミ
ュレートする。そうでなければ仮想計算機プログラムに
戻る。その後は、外部割込みマスクをモニタリングし、
割込み可能なら割込みをエミュレートする（125）。

（４）CKC参照処理（第10図参照）この処理は、STORE CLOCK COMPARATOR命令を、ファー
ムウェアに割り出して（131）、実CKC値を読み出し、現
仮想計算機のTODオフセットと実CKC値との無符号加算結
果を仮想計算機プログラムに返して命令処理を終了する
（132）。

上記のような各命令により設定する、時刻機構設定の
例を第11図により説明する。第11図のイ図は設定前、ロ
図は設定後の説明図である。

この例では、仮想計算機１用のTODオフセットをTODオ
フセット１、仮想計算機２用のTODオフセットをTODオフ
セット２、仮想計算機３用のTODオフセットをTODオフセ
ット３としている。

今、設定前に、TODオフセット１＝ａ、TODオフセット
２＝ｂ、TODオフセット＝ｃ、実TOD＝ｄであったとす
る。この状態で、仮想計算機１上でのTOD設定値（TODオ
フセット１）をｅにしたとする。

この設定により、TODオフセット２＝ｂ＋ｄ、TODオフ
セット３＝ｃ＋ｄにし、TODオフセット１＝ｅにする。
そして、実TOD＝０にするが、この時、実TOD1と実TOD2
を同期させた状態で０にする。

上記のように、従来の処理では、TODオフセットは、
常に正であるとして、加算を無符号演算として行ってい
た。従って、仮想計算機上のプログラムが、実TODより
小さい値をTOD値として設定することを可能とするため
に、仮想計算機上でTOD設定の命令を実行する場合、上
記のような処理がファームウェアにより行われていた。
すなわち、命令を実行しようとしている仮想計算機のTO
Dオフセットは、設定しようとする値と置き換えられ、
他の仮想計算機のTODオフセットは、実TOD値と加算した
結果と置き換えられ、実TODは０にされる。

〔発明が解決しようとする課題〕

上記のような従来のものにおいては次のような欠点が
あった。

（１）仮想計算機上でTOD設定の命令が出されるたび
に、実TODも更新されてしまっていた。しかし、複数のC
PUを有する装置の場合、実TODの更新は、TOD同期化処理
を行う必要があり、多くの処理時間がかかる。

（２）上記の理由により、仮想計算機上のTODアクセス
処理が遅くなる。

本発明は、このような従来の欠点を解消し、各仮想計
算機上に、各々時刻機構を設けることを可能にすると共
に、それらのアクセス処理の高速化を図ることを目的と
する。

〔課題を解決するための手段〕

第１図は本発明の原理図であり、イ図はTOD設定前、
ロ図はTOD設定後を示す。

本発明は、上記の目的を達成するため、複数のCPUを
有する実計算機上に、複数の仮想計算機を実現すると共
に、各実CPU上に、１つの実時刻機構（実TOD）を設け、
更に、上記仮想計算機上の時刻機構（TOD）と、実時刻
機構（実TOD）との差分である、時刻機構オフセット（T
ODオフセット）を保持する手段を設けた情報処理装置の
時刻機構制御方法において、上記仮想計算機上の時刻機構（TOD）アクセス処理
を、実時刻機構（実TOD）と、時刻機構オフセット（TOD
オフセット）との符号付き減算の結果として実現すると
共に、仮想計算機上で、時刻比較機構（CKC）更新命令を実
行する際に、実時刻機構（実TOD）には、仮想計算機上
の時刻比較機構（CKC）の値と、上記差分との符号付き
減算の結果を格納し、該符号付き減算の結果がオーバー
フローの場合は割込みを禁止し、負の値になった場合
は、割込みを強制的に引き起こすようにしたものであ
る。

〔作用〕

本発明は上記のように構成したので、次のような作用
がある。

時刻機構（TOD）オフセットを、符号付き２進整数と
し、時刻機構設定命令実行時には、符号付き２進整数の
減算結果を時刻機構（TOD）オフセットにする。

例えば第１図イのように、TODオフセット１（仮想計
算機１用）＝ａ（ａは正の２進整数）、TODオフセット
２（仮想計算機２用）＝ｂ、TODオフセット３（仮想計
算機３用）＝ｃ、実TOD＝ｄであったとする。

この状態で、仮想計算機２上でのTODオフセット値（T
ODオフセット１）をｅに設定したとする。この場合、符
号付き２進整数の減算を行いTODオフセット１＝ｅ−ｄ
を得るが、ｅ＜ｄの関係であれば、ロ図に示したように
ｅ−ｄは負の２進整数となる。

この時、実TODは変更されず、またTODオフセット２、
TODオフセット３も変更されない。

このように、実TODを変更しなくて済むから、処理の
高速化が可能となる。

また、１つの実時刻比較機構（実CKC）を用いて、各
仮想計算機上での各々の時刻比較機構（CKC）の参照更
新を実現するために、更新時には減算結果を実時刻比較
機構（実CKC）に設定し、参照時には減算結果をプログ
ラムに見せる。ここで更新時、減算結果がオーバーフロ
ーするか、もしくは負の値になった時には、正しく時刻
比較機構外部割込み処理を行うことができない。したが
って、オーバーフロー検出時は、それを保持し以降割込
み条件生成を禁止し、負の値を検出した場合には、それ
を保持し、以降割込み条件をペンディングにする。

その後、新たに時刻比較機構更新命令が実行される時
に、上記の条件はリセットされ割込みを強制的に起こさ
せる。

〔実施例〕

以下、本発明の実施例を図面に基づいて説明する。

第２図乃至第５図は、本発明の１実施例を示した図で
あり、第２図はTOD設定処理のフローチャート、第３図
はCKC設定処理のフローチャート、第４図はメインパイ
プラインのブロック図、第５図はハードウェアのブロッ
ク図である。

図中、１は汎用レジスタスタック（GRスタック）、２
はベースレジスタ（BR）、３はインデックスレジスタ
（XR）、４は有効アドレス生成器（EAG）、５は有効ア
ドレスレジスタ（EAR）、６はTLB、７は実アドレスレジ
スタ（RAR）、８はローカルバッファストレージ（LB
S）、９はオペランドワードレジスタ（OWR）、10は演算
器、11はリザルトワードレジスタ（RWR）、12はCKC、13
はTOD、14はレジスタオペランドバス、15、16はラッ
チ、17は比較器、18はORゲート、19はANDゲート、20は
セレクタ、MOB1、MOB2はメッセージアウトバス信号を示
す。

この実施例では、第６図に示した情報処理装置におけ
るファームウェアの処理を、次のようにしたものであ
る。なお、図の各処理番号はカッコ内に示す。

（１）TOD設定処理（第２図参照）先ず、SET CLOCK命令をファームウェアに割り出して
（201）、実TOD値を読み出し、SET CLOCK命令の設定値
から実TODを符号付き減算し、結果を符号付き２進整数
として現仮想計算機のTODオフセットと置き換える（20
2）。

次に、実CKC値を読み出し、実CKC値から置き換え後の
現仮想計算機のTODオフセット値を符号付き減算し、結
果を実CKCにセットする（203）。前記の符号付き減算の
結果がオーバーフローした場合は、その条件はハードウ
ェアに保持され、それ以降外部割込みは禁止される（20
4）。

また、TODオフセット値が実CKCより大きい場合、その
条件はハードウェアに保持され、それ以降外部割込みは
ペンディングになる（205）。

上記の処理の後、仮想計算機のプログラムに戻り処理
を行う（206）。なお、これ以降は、外部割込みマスク
のモニタリングの必要がない。

（２）CKC設定処理（第３図参照）この処理は、SET CLOCK COMPARATOR命令をファームウ
ェアに割り出し（211）、SET CLOCK COMPARATOR命令の
設定値から現仮想計算機のTODオフセットを、符号付き
減算した結果を、実CKCにセットするものである（21
2）。

この符号付き減算の結果がオーバーフローした場合に
は、その条件はハードウェアに保持され、それ以降の外
部割込みは禁止される（213）。また、TODオフセット値
が、実CKCより大きい場合、その条件はハードウェアに
保持され、それ以降の外部割込みはペンディングになる
（214）。

上記処理の後、仮想計算機のプログラムに戻る（21
5）が、それ以降は、外部割込みマスクのモニタリング
の必要がない。

上記の処理以外に、STORE CLOCK命令、STORE CLOCK C
OMPARATOR命令等による処理があるが、これらは、上記
従来例と同じに処理される。

上記実施例の情報処理装置において用いられるメイン
パイプラインとしては、例えば第４図に示したようなも
のである。

このメインパイプラインは、６段のステートから成
り、Ｄサイクルでは、オペコードがデコードされ、汎用
レジスタスタック１よりアドレス計算用のデータが読み
出され、ベースレジスタ２、インデックスレジスタ３に
セットされる。

Ａサイクルでは、ベースレジスタ（BR）２、インデッ
クスレジスタ３（XR）が有効アドレス生成器（EAG）４
により加算され、有効アドレスとして、有効アドレスレ
ジスタ（EAR）５にセットされる。

Ｔサイクルでは、有効アドレスがTLB6により実アドレ
スに変換され、実アドレスレジスタ（RAR）７にセット
される。

Ｂサイクルでは、実アドレスにより、ローカルバッフ
ァストレージ（LBS）８からデータが読み出され、オペ
ランドワードレジスタ（OWR）９にセットされる。この
ローカルバッファストレージ８は、主記憶データのコピ
ーを保持し、高速にアクセスできるものである。

Ｅサイクルでは、演算が実行され、結果がリザルトワ
ードレジスタ（RWR）11にセットされる。Ｗサイクルで
は、結果を様々なレジスタ類に書き込むが、この例では
CKC12及びTOD13に書き込む。これらのレジスタは、レジ
スタオペランドバス（ROB）により、オペランドワード
レジスタ（OWR）９に読み出し、演算器10に送る。

上記実施例の情報処理装置において用いられるハード
ウェアとしては、例えば第５図に示したようなものであ
る。

図示の構成において、TOD13、及びCKC12は、Ｗサイク
ルで、リザルトワードレジスタ（RWR）11（第４図参
照）から書き込みデータバスよりリセットされる。ラッ
チ15、16は、CKC12がセットされるのと同じタイミング
で演算ユニットからのメッセージアウトバス信号MOB1、
及びMOB2をセットする。

MOB1は演算結果が負であることを示し、MOB2は、演算
結果がオーバーフローしたことを示す信号であり、演算
データと同タイミングで送られてくる。

TOD13及びCKC12の出力は、セレクタ20により選択され
てレジスタオペランドバス（ROB）に読み出されると共
に、比較器17に送られ、TOD13の値がCKC12を超えたこと
を示す信号を出力する。比較器17の出力と、ラッチ15の
出力は、ORゲート18に入力されると共に、その論理和出
力は、ANDゲート19に送られる。

ANDゲート19では、外部割込み制御部より送られた外
部割込みマスクと、上記ORゲート18の出力との論理積を
とり、その出力は、割込み制御部へ送られ、割込みを引
き起こす。この場合、ラッチ16の出力は、上記ANDゲー
ト19に入力し、CKC12による外部割込みを禁止する。

〔発明の効果〕

以上説明したように、本発明によれば次のような効果
がある。

即ち、仮想計算機上で時刻機構設定の命令が出された
際、実時刻機構を更新しなくて済む。

従って、従来のような実時刻機構の同期化処理が不要
となり、仮想計算機上の時刻機構アクセス処理を高速化
できる効果がある。

【図面の簡単な説明】

第１図は本発明の原理図、第２図乃至第５図は、本発明の１実施例を示した図であ
り、第２図はTOD設定処理のフローチャート、第３図はCKC設定処理のフローチャート、第４図はメインパイプラインのブロック図、第５図はハードウェア構成図である。また、第６図乃至第11図は、従来例を示した図であり、第６図は情報処理装置の説明図、第７図はTOD設定処理のフローチャート、第８図はTOD参照処理のフローチャート、第９図はCKC設定処理のフローチャート、第10図はCKC参照処理のフローチャート、第11図はTOD設定の説明図である。１……汎用レジスタスタック（GRスタック）２……ベースレジスタ（BR）３……インデックスレジスタ（XR）４……有効アドレス生成器（EAG）５……有効アドレスレジスタ（EAR）６……TLB ７……実アドレスレジスタ（RAR）８……ローカルバッファストレージ（LBS）９……オペランドワードレジスタ（OWR） 10……演算器 11……リザルトワードレジスタ（RWR） 12……時刻比較機構（CKC） 13……時刻機構（TOD） 14……レジスタオペランドバス 15、16……ラッチ 17……比較器 18……ORゲート 19……ANDゲート 20……セレクタ

Claims

(57)【特許請求の範囲】

【請求項１】複数のCPUを有する実計算機上に、複数の
仮想計算機を実現すると共に、各実CPU上に、１つの実時刻機構（実TOD）を設け、更
に、上記仮想計算機上の時刻機構（TOD）と、実時刻機構
（実TOD）との差分である、時刻機構オフセット（TODオ
フセット）を保持する手段を設けた情報処理装置の時刻
機構制御方法において、上記仮想計算機上の時刻機構（TOD）アクセス処理を、実時刻機構（実TOD）と、時刻機構オフセット（TODオフ
セット）との符号付き減算の結果として実現すると共
に、仮想計算機上で、時刻比較機構（CKC）更新命令を実行
する際に、実時刻比較機構には、仮想計算機上の時刻比
較機構（CKC）の値と、上記差分との符号付き減算の結
果を格納し、該符号付き減算の結果がオーバーフローの場合は割込み
を禁止し、負の値になった場合は割込みを強制的に引き
起こすようにしたことを特徴とする時刻機構制御方法。