JPS633328B2 - - Google Patents
Info
- Publication number
- JPS633328B2 JPS633328B2 JP55001703A JP170380A JPS633328B2 JP S633328 B2 JPS633328 B2 JP S633328B2 JP 55001703 A JP55001703 A JP 55001703A JP 170380 A JP170380 A JP 170380A JP S633328 B2 JPS633328 B2 JP S633328B2
- Authority
- JP
- Japan
- Prior art keywords
- timer
- register
- cpu
- interrupt
- value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000010586 diagram Methods 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4812—Task transfer initiation or dispatching by interrupt, e.g. masked
- G06F9/4825—Interrupt from clock, e.g. time of day
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Description
【発明の詳細な説明】
本発明はコンピユータシステムにおけるタイマ
装置に関する。
装置に関する。
CPU内に設けられたクロツク発生回路のクロ
ツク信号を一定時刻毎にCPUに割込ませ、フア
ームウエアまたはハードウエアによりカウントア
ツプを行つてリアルタイマおよびインターバルタ
イマを実現するタイマ装置において、CPUはタ
イマ割込みの度に実行中のジヨブを中断して割込
み処理を行なうため動作上極めて効率が悪い。ま
た、CPUを限定された部品数で設計、製作する
場合にも、タイマ用のクロツク発生回路はCPU
と同一基板内にない方が望ましい。すなわち、同
一基板内にあると一定時刻毎に割込まれるが、別
の基板にあるとCPUより許可されるまで割込め
ない。よつて要求は発するが許可されるまで待た
されることになる。
ツク信号を一定時刻毎にCPUに割込ませ、フア
ームウエアまたはハードウエアによりカウントア
ツプを行つてリアルタイマおよびインターバルタ
イマを実現するタイマ装置において、CPUはタ
イマ割込みの度に実行中のジヨブを中断して割込
み処理を行なうため動作上極めて効率が悪い。ま
た、CPUを限定された部品数で設計、製作する
場合にも、タイマ用のクロツク発生回路はCPU
と同一基板内にない方が望ましい。すなわち、同
一基板内にあると一定時刻毎に割込まれるが、別
の基板にあるとCPUより許可されるまで割込め
ない。よつて要求は発するが許可されるまで待た
されることになる。
第１図は上述の装置を示すブロツク図である。
図中、１はマルチプレクサ、２は一定時刻毎に割
込む割込み信号（例えば、１〔ms〕毎）、３はＡ
バス５を通して送られてくる分岐先データ信号、
４はマルチプレクサを制御する制御信号である。
６はマイクロプログラムシーケンサで、通常は＋
１ずつカウントするが、分岐命令のときは分岐先
がセツトされて以後＋１ずつカウントアツプす
る。さらにマイクロプログラム・シーケンサ６は
ソフト命令の区切りである割込みやフアームウエ
アの１ステツプ毎のトラツプ時にはスタツクに次
のマイクロプログラム・アドレスをセツトしたと
きのみ割込みあるいはトラツプ処理ルーチンへジ
ヤンプし、リターン命令によつてスタツクの内容
を元に戻し、そして割込みあるいはトラツプ処理
ルーチンから抜け出す。７はマイクロプログラ
ム・シーケンサ６の出力をアドレスとするROM
で、通常、マイクロプログラムが記憶されてい
る。８はROM７の出力をラツチするレジスタ
で、ラツチレジスタ８の出力の一部はマルチプレ
クサおよびマイクロプログラム・シーケンサ６の
制御信号４として用いられる。またラツチレジス
タ８の出力９はその他のレジスタあるいはデバイ
スに用いられる制御信号であり、この制御信号は
一定時刻毎に割込み信号２を出力するクロツク発
生回路１３の制御信号としても使われる。１０は
ALU１１の制御信号、１２はデータバスである。
図中、１はマルチプレクサ、２は一定時刻毎に割
込む割込み信号（例えば、１〔ms〕毎）、３はＡ
バス５を通して送られてくる分岐先データ信号、
４はマルチプレクサを制御する制御信号である。
６はマイクロプログラムシーケンサで、通常は＋
１ずつカウントするが、分岐命令のときは分岐先
がセツトされて以後＋１ずつカウントアツプす
る。さらにマイクロプログラム・シーケンサ６は
ソフト命令の区切りである割込みやフアームウエ
アの１ステツプ毎のトラツプ時にはスタツクに次
のマイクロプログラム・アドレスをセツトしたと
きのみ割込みあるいはトラツプ処理ルーチンへジ
ヤンプし、リターン命令によつてスタツクの内容
を元に戻し、そして割込みあるいはトラツプ処理
ルーチンから抜け出す。７はマイクロプログラ
ム・シーケンサ６の出力をアドレスとするROM
で、通常、マイクロプログラムが記憶されてい
る。８はROM７の出力をラツチするレジスタ
で、ラツチレジスタ８の出力の一部はマルチプレ
クサおよびマイクロプログラム・シーケンサ６の
制御信号４として用いられる。またラツチレジス
タ８の出力９はその他のレジスタあるいはデバイ
スに用いられる制御信号であり、この制御信号は
一定時刻毎に割込み信号２を出力するクロツク発
生回路１３の制御信号としても使われる。１０は
ALU１１の制御信号、１２はデータバスである。
次に動作を簡単に説明する。ALU１１はROM
７のマイクロプログラムに従つて命令を実行す
る。この状態は第２図の１４に対応する。しか
し、ALU１１はクロツク発生回路１３から一定
時刻毎に出力されるクロツク信号２によつて割込
み状態となり、この割込みによりROM７のタイ
マ割込み処理ルーチンに制御が移り、インターバ
ルタイマを−１カウントダウンし、リアルタイマ
のレジスタの内容を＋１カウントアツプする。イ
ンターバルタイマの値が０になるとインターバル
タイマ割込みが発生する。このとき、インターバ
ルタイマは予め初期設定されている。従つて、第
２図に示すように定時刻ｔ毎に割込み処理ルーチ
ンをALU１１が実行するため時間Ｔのオーバヘ
ツドが生じる。このオーバヘツドはCPUの動作
上ユーザプログラムに直接的なかかわりをもたな
い時間であるからCPUにしてみれば動作効率は
悪いと言える。
７のマイクロプログラムに従つて命令を実行す
る。この状態は第２図の１４に対応する。しか
し、ALU１１はクロツク発生回路１３から一定
時刻毎に出力されるクロツク信号２によつて割込
み状態となり、この割込みによりROM７のタイ
マ割込み処理ルーチンに制御が移り、インターバ
ルタイマを−１カウントダウンし、リアルタイマ
のレジスタの内容を＋１カウントアツプする。イ
ンターバルタイマの値が０になるとインターバル
タイマ割込みが発生する。このとき、インターバ
ルタイマは予め初期設定されている。従つて、第
２図に示すように定時刻ｔ毎に割込み処理ルーチ
ンをALU１１が実行するため時間Ｔのオーバヘ
ツドが生じる。このオーバヘツドはCPUの動作
上ユーザプログラムに直接的なかかわりをもたな
い時間であるからCPUにしてみれば動作効率は
悪いと言える。
そこで、本発明はクロツク発生回路およびタイ
マレジスタをCPU外の装置に設けることにより
一定時刻毎に発生する割込み処理をなくして
CPUの動作効率を向上し、かつ他の装置からも
タイマレジスタの内容が読出せるようにし、各装
置が独自に日付、時刻の表示を可能としたタイマ
装置を提供することを目的とする。
マレジスタをCPU外の装置に設けることにより
一定時刻毎に発生する割込み処理をなくして
CPUの動作効率を向上し、かつ他の装置からも
タイマレジスタの内容が読出せるようにし、各装
置が独自に日付、時刻の表示を可能としたタイマ
装置を提供することを目的とする。
以下本発明を図示する実施例に基いて詳述す
る。第３図に本発明によるタイマ装置の一実施例
を示す。図中、１６はCPU、１７はバス、１８
はメモリ部、１９はクロツク発生回路とタイマレ
ジスタおよびタイマ割込み回路を備えたタイマ装
置である。２０はＩ／Ｏ制御装置で、キーボード
２１、CRT２２、スタツクポインタ（SP）２３
等を制御する。タイマ装置１９は、第４図に示す
ように、バス１７に接続されたマツチングバリユ
ーレジスタ２８、クロツクカウンタ２４と、レジ
スタ２８およびカウンタ２４の出力を比較してカ
ウンタ２４のカウントアツプ値がレジスタ２８の
内容を越えたときタイマ割込みスタート信号２７
を出力する比較器２５と、タイマ割込みスタート
信号２７を受けてCPUへの割込みタイミングを
制御する割込み制御回路とより構成される。
る。第３図に本発明によるタイマ装置の一実施例
を示す。図中、１６はCPU、１７はバス、１８
はメモリ部、１９はクロツク発生回路とタイマレ
ジスタおよびタイマ割込み回路を備えたタイマ装
置である。２０はＩ／Ｏ制御装置で、キーボード
２１、CRT２２、スタツクポインタ（SP）２３
等を制御する。タイマ装置１９は、第４図に示す
ように、バス１７に接続されたマツチングバリユ
ーレジスタ２８、クロツクカウンタ２４と、レジ
スタ２８およびカウンタ２４の出力を比較してカ
ウンタ２４のカウントアツプ値がレジスタ２８の
内容を越えたときタイマ割込みスタート信号２７
を出力する比較器２５と、タイマ割込みスタート
信号２７を受けてCPUへの割込みタイミングを
制御する割込み制御回路とより構成される。
次に動作を説明する。まず、CPU１６はウオ
ツチドツグタイマ命令を解読してバス１７を通じ
主メモリ基板１８，１９内にあるマツチングバリ
ユーレジスタ２８に指定された値をセツトする。
この動作はバス制御コマンドレジスタWRITEに
よつて実行される。さて、クロツクカウンタ２４
は電源投入時から所定時間（例えば１〔ms〕）毎
にカウントアツプを続けている。カウンタ２４の
出力とマツチングバリユーレジスタ２８の出力は
比較器２５に入力され、比較器２５はマツチング
バリユーレジスタ２８にCPU１６からの指定さ
れた値がセツトされるとイネーブル状態となつて
比較動作を開始する。そして、カウンタ２４の出
力値がマツチングバリユーと等しいかまたは大き
くなると比較器２５からタイマ割込みスタート信
号２７が出力される。このスタート信号２７が出
力されると比較器２５の比較動作は停止されてデ
イスエーブル状態となる。このデイスエーブル状
態は、再度CPU１６からウオツチドツグタイマ
命令によりマツチングバリユーレジスタに新しい
値がセツトされるまで継続する。比較器２５から
タイマ割込みスタート信号２７が出力されると、
この信号２７を受けた割込み制御回路２６は動作
を開始し、CPU１６に割込みを行う。
ツチドツグタイマ命令を解読してバス１７を通じ
主メモリ基板１８，１９内にあるマツチングバリ
ユーレジスタ２８に指定された値をセツトする。
この動作はバス制御コマンドレジスタWRITEに
よつて実行される。さて、クロツクカウンタ２４
は電源投入時から所定時間（例えば１〔ms〕）毎
にカウントアツプを続けている。カウンタ２４の
出力とマツチングバリユーレジスタ２８の出力は
比較器２５に入力され、比較器２５はマツチング
バリユーレジスタ２８にCPU１６からの指定さ
れた値がセツトされるとイネーブル状態となつて
比較動作を開始する。そして、カウンタ２４の出
力値がマツチングバリユーと等しいかまたは大き
くなると比較器２５からタイマ割込みスタート信
号２７が出力される。このスタート信号２７が出
力されると比較器２５の比較動作は停止されてデ
イスエーブル状態となる。このデイスエーブル状
態は、再度CPU１６からウオツチドツグタイマ
命令によりマツチングバリユーレジスタに新しい
値がセツトされるまで継続する。比較器２５から
タイマ割込みスタート信号２７が出力されると、
この信号２７を受けた割込み制御回路２６は動作
を開始し、CPU１６に割込みを行う。
クロツクカウンタ２４の値はバス制御コマンド
レジスタREADによつてCPU１６あるいは他の
装置（Ｉ／Ｏ制御装置２０）から読出すことがで
きる。したがつて、CPU１６はクロツクカウン
タ２４の読出した値Ｔに予め指定された値ｔを加
えた値、Ｔ＋ｔ、をマツチングバリユーレジスタ
２８にセツトすると、割込み制御回路２６は時間
ｔ後にCPU１６にタイマ割込みを行う。このよ
うにしてインターバルタイマが実現される。ま
た、リアルタイマはクロツクカウンタ２４の値を
読出すことにより実現される。このクロツクカウ
ンタ２４の値はCPU１６以外の他の装置（Ｉ／
Ｏ制御装置２０）によつてもバス１７を介してレ
ジスタREADを用いて読み出すことができるの
で、CRT２２等に日付表示する場合等、CPU１
６が介在しないでも他の装置２０で処理すること
ができ、さらにSP２３等への日付メツセージも
容易に実現できる。
レジスタREADによつてCPU１６あるいは他の
装置（Ｉ／Ｏ制御装置２０）から読出すことがで
きる。したがつて、CPU１６はクロツクカウン
タ２４の読出した値Ｔに予め指定された値ｔを加
えた値、Ｔ＋ｔ、をマツチングバリユーレジスタ
２８にセツトすると、割込み制御回路２６は時間
ｔ後にCPU１６にタイマ割込みを行う。このよ
うにしてインターバルタイマが実現される。ま
た、リアルタイマはクロツクカウンタ２４の値を
読出すことにより実現される。このクロツクカウ
ンタ２４の値はCPU１６以外の他の装置（Ｉ／
Ｏ制御装置２０）によつてもバス１７を介してレ
ジスタREADを用いて読み出すことができるの
で、CRT２２等に日付表示する場合等、CPU１
６が介在しないでも他の装置２０で処理すること
ができ、さらにSP２３等への日付メツセージも
容易に実現できる。
以上の通り本発明によれば、クロツク発生回路
およびタイマレジスタをCPU以外の装置に備え
たことにより、所定時間毎に発生するCPUへの
割込み処理をなくすことができ、したがつて
CPUの動作効率を高めることができ、また他装
置からタイマレジスタの内容が読出せるため各装
置は独自に日付、時刻等の表示を行いうる。
およびタイマレジスタをCPU以外の装置に備え
たことにより、所定時間毎に発生するCPUへの
割込み処理をなくすことができ、したがつて
CPUの動作効率を高めることができ、また他装
置からタイマレジスタの内容が読出せるため各装
置は独自に日付、時刻等の表示を行いうる。
第１図は従来のCPU基板の構成を示すブロツ
ク図、第２図はCPUの動作およびオーバヘツド
の説明図、第３図は本発明によるタイマ装置を備
えたコンピユータシステムの概要ブロツク図、第
４図は本発明にかかるタイマ装置の一実施例を示
すブロツク図である。 １６……CPU、１７……データバス、１８…
…主メモリ、１９……タイマ装置、２０……Ｉ／
Ｏ制御装置、２４……クロツクカウンタ、２５…
…比較器、２６……割込み制御回路、２７……タ
イマ割込みスタート信号、２８……マツチングバ
リユーレジスタ。
ク図、第２図はCPUの動作およびオーバヘツド
の説明図、第３図は本発明によるタイマ装置を備
えたコンピユータシステムの概要ブロツク図、第
４図は本発明にかかるタイマ装置の一実施例を示
すブロツク図である。 １６……CPU、１７……データバス、１８…
…主メモリ、１９……タイマ装置、２０……Ｉ／
Ｏ制御装置、２４……クロツクカウンタ、２５…
…比較器、２６……割込み制御回路、２７……タ
イマ割込みスタート信号、２８……マツチングバ
リユーレジスタ。
Claims (1)
- １ コンピユータシステムにおいて、データバス
を通じて中央処理装置からのマツチングバリユー
を記憶するマツチングバリユーレジスタと、電源
の投入と同時にカウント値０から一定時間毎にカ
ウントアツプし前記データバスを介してコンピユ
ータシステムの中央処理装置以外の装置からタイ
マ信号を読み出し可能なクロツクカウンタと、前
記マツチングバリユーレジスタの出力とクロツク
カウンタの出力値を比較してクロツクカウンタの
カウント値がマツチングバリユーレジスタの内容
を越えたときタイマ割込みスタート信号を出力す
る比較器と、この比較器の出力を受けてインター
バルタイマ割込みを中央処理装置に知らせるため
の割込み制御回路とを備えたタイマ装置を中央処
理装置以外の装置に設けたことを特徴とするコン
ピユータシステムにおけるタイマ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP170380A JPS5699528A (en) | 1980-01-10 | 1980-01-10 | Timer device of computer system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP170380A JPS5699528A (en) | 1980-01-10 | 1980-01-10 | Timer device of computer system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5699528A JPS5699528A (en) | 1981-08-10 |
| JPS633328B2 true JPS633328B2 (ja) | 1988-01-22 |
Family
ID=11508900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP170380A Granted JPS5699528A (en) | 1980-01-10 | 1980-01-10 | Timer device of computer system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5699528A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02302222A (ja) * | 1989-05-17 | 1990-12-14 | Matsushita Electric Ind Co Ltd | 電気湯沸器 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8501202A (nl) * | 1985-04-26 | 1986-11-17 | Philips Nv | Teller-comparator-schakeling en microprocessor met multiple simultaan aan te sturen uitgangen. |
| US4942522A (en) * | 1988-08-19 | 1990-07-17 | Motorola, Inc. | Timer channel with multiple timer reference features |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4943079A (ja) * | 1972-08-30 | 1974-04-23 |
-
1980
- 1980-01-10 JP JP170380A patent/JPS5699528A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4943079A (ja) * | 1972-08-30 | 1974-04-23 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02302222A (ja) * | 1989-05-17 | 1990-12-14 | Matsushita Electric Ind Co Ltd | 電気湯沸器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5699528A (en) | 1981-08-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4250546A (en) | Fast interrupt method | |
| US4200912A (en) | Processor interrupt system | |
| US4779195A (en) | Interrupt system using masking register in processor for selectively establishing device eligibility to interrupt a particular processor | |
| JPH0561692A (ja) | マイクロプロセツサの割込み制御装置 | |
| SE7505994L (sv) | Databehandlingsanleggning innefattande enheter for behandling av inmatning/utmatning-instruktioner | |
| US3706077A (en) | Multiprocessor type information processing system with control table usage indicator | |
| EP0290942B1 (en) | Guest machine execution control system for virtual machine system | |
| US4344133A (en) | Method for synchronizing hardware and software | |
| JPS633328B2 (ja) | ||
| US4409653A (en) | Method of performing a clear and wait operation with a single instruction | |
| JPS6097440A (ja) | 仮想多重プロセツサ装置 | |
| GB2027238A (en) | Clear and wait instruction means and method | |
| JPS5965356A (ja) | シングル・チツプ・マイクロコンピユ−タ | |
| JPH0462093B2 (ja) | ||
| JPS6128144A (ja) | トレ−ス動作実行装置 | |
| JP2503210B2 (ja) | マイクロプログラム制御装置 | |
| JPS6359649A (ja) | プロセツサ間の通信方式 | |
| JPS60129849A (ja) | 演算処理装置 | |
| JPH03156647A (ja) | ウォッチドッグタイマ | |
| JPS6349946A (ja) | 演算処理装置 | |
| JPS5667459A (en) | Diagnostic system of electronic computer system | |
| JPS6269352A (ja) | マイクロプロセツサ | |
| JPH01321525A (ja) | ハードウェアセマフォ | |
| JPS6214235A (ja) | 情報処理装置 | |
| JPH02100173A (ja) | ベクトル処理装置 |