JPH02183830A - マイクロプログラム変換機構を有するコンピュータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明はディジタル・コンピュータに関する。

更に詳細に説明すれば、本発明はマクロ命令をその関連
するマイクロ命令・ルーチンに変換するマイクロプログ
ラム式コンピュータの機構に関する。

Ｂ、従来技術及びその問題点 ＬＳＩマイクロプロセッサの設計は費用を抑制し寿命及
び柔軟性を増大させるために新しい実現方法が要求され
る段諧に達している。これらの目標を達成するための１
つの手法はプロセッサを制御する際に用いる命令セット
をマイクロプログラム化することである。マイクロプロ
グラミングは一般に規則性（複雑さの減少）、柔軟性（
設計変更の容易化）及び設計費用の減少という利点を有
する。

一般に、プロセッサは記憶された命令のプログラムに従
ってディジタル情報に対する一連の操作を実行装置で実
行する。プロセッサの制御記憶に含まれたマイクロ命令
との混同を避けるために。

これらの命令はよく　“マクロ命令“と呼ばれる。

種々のマクロ命令を実行するためにマイクロ命令は、多
くの場合、マイクロ命令ルーチンにグループ化される。

グループ化されたマイクロ命令ルーチンはプロセッサの
マイクロプログラムを構成する。

従来技術のプロセッサは、マクロ命令に応じて内部の回
路を制御するマイクロプログラム式命令を用いる。これ
らのプロセッサはテーブル索引方式を用いてマクロ命令
を適切なマイクロ命令ルーチン／マイクロプログラムに
写像する。１つの従来技術の方法はマイクロ命令ルーチ
ンとマイクロ分岐のブロックとから成る制御記憶テーブ
ル・エントリを使用する。マイクロ分岐の目標はマイク
ロ命令ルーチン／マイクロプログラムの最初のマイクロ
命令である。各のマイクロ分岐はマクロ命令の動作コー
ド　（ＯＰコード）から直接に形成されるアドレスによ
ってアクセスされる。更に、製造プロセス中の柔軟性を
可能にするように、マイクロ分岐エントリはファームウ
ェア、　ＲＯＭ内においてプロセッサから物理的に離さ
れている。この方法の１つの欠点は遠隔のテーブル中の
エントリをプロセッサによって直接操作することができ
ないことである。これは開発による変更及び後の技術変
更を行なうことを困難にする。第２の欠点は分岐動作を
実行するとき余分な動作サイクルを必要とするマイクロ
分岐プロセスから生ずる。これらの余分なサイクルはプ
ロセッサ作業シーケンスがマクロ命令によって開始され
る時点とマイクロ命令ルーチンの最初の有効なマイクロ
命令の復号の間にかなりの遅延を生ずる。

もう１つの従来技術のプロセッサは３つのセクションに
分割されたマイクロプログラム式記憶装置を用いる。他
のプロセッサの内部回路を制御するため３つのセクショ
ンのメモリを用いて当該他のプロセッサのマクロ命令を
実行することが可能である。この方法の１つの問題は費
用と複雑さが増す複数セクションのメモリが要求される
ことである。もう１つの欠点は、プロセッサがハードウ
ェア又はマイクロプログラムのいずれかによって同じマ
クロ命令を実行することが不可能なことである。

Ｃ１発明の概要 本発明の目的は改良された方法で特定のマクロ命令をそ
の関連するマイクロ命令ルーチンに変換することである
。

本発明のもう１つの目的は単一のテーブル索引方法を用
いてマクロ命令をそのマイクロ命令ルーチンに写像する
ことである。

更に本発明のもう１つの目的はマクロ命令によるプロセ
ッサ作業シーケンスの開始とそのマイクロ命令ルーチン
の最初のマイクロ命令の復号との間の遅延を排除するこ
とである。

更に本発明のもう１つの目的はハードウェア又はマイク
ロ命令ルーチンによりマクロ命令をサービスすることで
ある。

前記及び他の目的、特性及び利点は本明細書に開示され
た機構により達成される。プロセッサはランダム・アク
セス・メモリ　（ＲＡＭ）に埋め込まれた少なくとも１
つの命令決定テーブルを有する動作コード解読記憶装置
をアクセスする。このテーブルは種々のマイクロ命令ル
ーチンの起点を表わすエントリを含む、これらのテーブ
ル・エントリはプロセッサによりアクセス可能であり、
プロセッサの初期設定中に書込まれる。マクロ命令動作
コードの特定のビットはテーブル・エントリをアクセス
するために用いられる。テーブル・エントリの内容は決
定テーブルの出力でアセンブルされ、単一レベルの制御
記憶アレイでマイクロ命令ルーチン７マイクロプログラ
ムの最初のマイクロ命令をアドレス指定するために用い
られる。プロセッサにより実行可能なマクロ命令の数の
拡張は追加の決定テーブルを付加することにより達成さ
れる。

マクロ命令情報のハードウェア・セットアツプは。

マイクロ命令によるアクセスも可能な１つの適当な機構
内部で行われ５データのハードウェア・アセンブリを可
能にするとともに１通常は追加のマイクロ命令の実行に
より必要とされる動作を排除する。

Ｄ、実施例 本発明は命令セットがハードウェアで実行される命令及
びマイクロプログラムされた命令から成る場合にマクロ
命令を関連するマイクロプログラム・ルーチンに変換す
る方法を提供する。

第１図はプロセッサ装置５００即ちＰｕカードと呼ばれ
る１枚のカードにパッケージされたプロセッサ及びメモ
リを含む典型的なシステムを表わす。

命令プロセッサ装置（ＩＰＵ）　１０．データ・キャッ
シュ装置（ＤＣＵ）　７０．命令キャッシュ装置（ＩＣ
Ｕ）　ｇｏ。

Ｌｉｔ−Ｔ−ＩＪ管理装ｇＥ　（ＴＬＢ）　６０．制御
記憶装置（Ｃ５Ｕ）３０及び浮動小数点袋Ｗ　（ＦＰＵ
）　５０は全て同じカード内にある。装置の各々は別々
の複数チップ・セラミック・モジュール（ＭＣＭ）−モ
ジュール毎に最大４個のチップを有する−にパッケージ
される。これらの装置は多数のデータ及び制御バスによ
って相互接続される。記憶装置バス　（ＳＴＧ−Ｂｕｓ
）１１０は命令キャッシュ装置８０．制御記憶装置３０
゜データ・キャッシュ装置７０及びメモリ管理装置６０
の間の両方向性データ／制御インタフェースである。更
に、このバスは、別のカードにパンケージされている主
メモリとインタフェースするようにプロセッサ装置カー
ドから外部に延びている。

３本の両方向性データ・バス、すなわちキャッシュ・ア
ドレッシング装置バス　（ＣＡｕ−ロＢｕｓ）　１０８
．浮動小数点装置データ・バス（ＦＰｔｌ−ＤＢＩＪＳ
）　１０７、命令プロセッサ装置データ・バＸ　（ＩＰ
［Ｉ−ＤＢＵＳ）　１０９はデータ・キャッシュ装ｆｉ
ｌ　７０をメモリ管理装置６０、浮動小数点装置５０及
び命令プロセッサ装置ｌＯにそれぞれ接続する。メモリ
管理装置６０はプロセッサ装置カード上の全ての装置の
間の通信を提供するように動作する。データ・キャッシ
ュ装置７０は記憶データの取出し及び記憶を実行する。

更に、データ・キャッシュ装置７０は命令プロセッサ装
置　１０、メモリ管理袋！！６０及び浮動小数点装置５
０の間の中央データ・スイッチとして機能する。コマン
ド・バス（ＣＢＵＳ）　１０Ｂは命令プロセッサ装置１
０により駆動され、他の４つの装置に対し、マクロ命令
又はマイクロ命令のストリームによって開始される動作
を行うように該当する要求を知らせる。更に、コマンド
・バス１０６は。

一定の割込み条件（例えば、ＴＬＢ／ＤＣＵ　／ＩＣＵ
に対する主メモリ・コマンド）、入出力動作、及びプロ
セッサ装置の境界外からの任意の保守活動を。

他の４つの装置に伝える手段として機能する。有効アド
レス・バス（ＥＡ−Ｂｕｓ）　１０５はオペランド及び
命令アドレスをメモリ管理装置６０、データ・キャッシ
ュ装置７０及び命令キャッシュ装置８０に運ぶ、命令バ
ス（ＩＢＵＳ）　ｌ旧は、命令キャッシュ装置Ｉ￥８０
又は制御記憶装置３０が命令又はマイクロワードを命令
プロセッサ装置１０に駆動することができるような３状
態バスである。制御記憶起点アドレス・バス（Ｃ３ＯＡ
）　１０３は新しいマイクロワード・ストリーム制御記
憶アドレスを命令プロセッサ装置ｌＯから制御記憶装置
３０に伝える。更に、制御記憶起点アドレス・バス１０
３は、これらの２つの装置の間で、マイクロ分岐及びリ
ンク（マイクロ・サブルーチン手段）のための制御記憶
アドレス及び制御を交換する。

これらの装置の各々によって表わされるパッケージ境界
のために、かなりの量の装置間通信がある。装置間通信
に必要な境界ラッチは完全に１サイクルを要する遅延を
生ずる。場合によっては、バス転送及び制御インタフェ
ースの変換は、ある装置間活動について完全に１サイク
ルを要することがある。その結果、動作によっては、３
サイクル程度の待ち時間を生ずることがあり、そしてこ
の期間中は命令プロセッサ装置　１０で有効な実行が行
なわれないのである。待ち時間が生ずる前記動作の１つ
は、マクロ命令からのマイクロプログラムの初期始動で
ある。この最初のマイクロプログラム始動期間は、前の
命令の終了動作（Ｅｎｄｏρ）と次の命令のマイクロプ
ログラムの最初のマイクロワードを復号するサイクルの
間の時間である。

マイクロプログラム始動中の待ち時間のために。

システム／３７０　（Ｓ／３７０）命令セットのサブセ
ットがマイクロプログラミングなしに実現された。これ
らのマイクロ命令は完全にハードウェアで実行される。

それらは最も頻繁に使用される簡単な命令であり５通常
はＳ／　３７０一般命令セットの一部である。このよう
に、新しい命令はサイクル毎に、特別に設計されたパイ
プライン式、高速／ローカル（局所）の命令プロセッサ
装置１０のハードウェアで持ち時間なしに実行すること
ができる。

もちろん、純粋のマイクロプログラム・システムでも、
１つの命令のマイクロプログラム始動と市の命令の実際
のマイクロプログラム実行をオーバラップさせることに
より待ち時間を排除することが可能である。しかしなが
ら、このような解決方法によれば５制御記憶装置３０及
び命令プロセッサ装置１０のロジックが複雑となるばか
りか、命令キャッシュ装置８０及び制御記憶装置３０か
らの別個の命令バスを設けねばならない、更に、もし本
発明で用いられる命令キャッシュ装置　８０を除去する
設計になるなら、命令プロセッサ装置ｌＯに命令バッフ
ァを設置することが必要となるであろう、この命令バッ
ファは、記憶装置からデータ・キャッシュ装置７０を介
して命令ストリームを供給するために用いられるであろ
う０本発明で開示された解決方法は、前述の解決方法及
び従来技術に示された手法の複雑さを伴わずに、マイク
ロプログラム式プロセッサにおける待ち時間を除去する
。

命令プロセッサ装置１０のパイプラインは復号サイクル
とともに開始することが観察される。復号サイクルは全
ての次のパイプライン化された状態及び動作をトリガす
る。復号サイクルに先行するのは命令有効（ＩＶＡＬＩ
Ｄ）又は制御記憶有効（ＣＳＶＡＬＩＤ）表示を伴なう
命令バス１０１サイクル　（ＩＢＵＳ）である、　ＩＰ
Ｕ　１０は、これらの信号のどの１つにも先行されない
命令又はマイクロワードの復号サイクルでは活動しない
、マクロ命令の復号サイクルは、動作コード解読（ＯＰ
ＢＲ）プロセスを開始する。

０ＰＢＲプロセスの最初のサイクルは：（１）ハードウ
ェアで又はマイクロプログラム実行によりマクロ命令を
実行するかどうかを決定し、（２）もしそれがマイクロ
プログラムによって実行されるのであれば、制御記憶装
置３０におけるマイクロプログラムの起点アドレスを生
成し、マクロ命令をセットアツプする。即ち“実行を援
助する”ためにハードウェア・エンティティを専有する
ことから成る。

マクロ命令はマイクロプログラムされた命令である全て
の動作コードを検出するため復号される。

プログラム状況ワード　（ｐｓｖ）、制御レジスタ（Ｃ
Ｒ）ビット及び拡張アーキテクチャ・モード　（ＸＡ）
ビットのようなハードウェア制御エンティティは。

一定のマクロ命令を条件付きでマイクロプログラム化し
たり制御記憶起点アドレス（ＣＳＯ＾）の生成に融通性
を加えたりするため他の復号ワードと組合わされる。

第４図で、ローカルの１次Ｃ３ＯＡ決定テーブル４１は
埋め込まれたランダム・アクセス・メモリ（ＲＡＭ）を
用いて実現される。このテーブルはメイン０ＰＢＲテー
ブルと呼ばれ、物理的には第１図のＩＰＩＪ　１０の一
部である。このテーブル中のエントリはシステム／３７
０　（Ｓ／３７０）マクロ命令の動作コード　（ＯＰコ
ード）を用いてアドレス指定される。このメイン・テー
ブル中のエントリは以下に示す４つの論理的なフィール
ドから成る。

（１）有効（ｖ）ビット：Ｖ＝１のとき、このビットは
、さもなければハードウェアで実現される命令を、マイ
クロプログラム化する機会を与える。

（２）局所記憶アトＬ／Ｘ制御（ＬＳＡＣ）　：　ＬＳ
ＡＣビットは生起する０ＰＢＲ毎に生成される。当該マ
イクロプログラムのための局所記憶（ＬＳ）アクセスを
カスタム化するため新しいＬＳＡＣ値がＬＳＡＣレジス
タ　（ＬＳＡＣＲ）に供給される。

ＬＳレジスタの読取／書込（即ち直接１間接。

等）のための最後のハードウェアＬＳＡ　（ＩＩＷＬＳ
Ａ）を形成するため、　ＬＳＡＣＲは各マイクロ命令の
オペランド指定（ＬＳＡ　）の操作を管理する。

（３）制御記憶アドレス（Ｃ５＾）：完全なＣ３ＯＡ　
（マイクロプログラムの始めのｃｓ位置）を現状のまま
で指定するメイン・テーブル４１に常駐する２つの排他
的に選択可能な１５ビツトＣ５Ａの１つである。

（４）代替Ｃ５Ａ　（ＡＬＴＣ５Ａ）　：基本のＣ５Ａ
−Ｃ５ＯＡから最大６４マイクロワ一ド分離れた（即ち
同じ命令で特色の異なる別個のマイクロプログラム）　
　Ｃ３ＯＡを与えるＣ５Ａの下位６ビツトにあるビット
を置き換えるために選択可能な６ビツト・フィールドで
ある。

マイクロプログラム式命令の数を増すため追加の決定テ
ーブルを付加することができる。これらの追加テーブル
は詳細決定テーブル４３（口Ｔ）と呼ばれ、ユーザの要
求に応じて、メイン０ＰＢＲテーブル４１に任意の数を
付加することができる。　ＤＴアレイ４３内のエントリ
は下記の形式を有する：（１）部分制御記憶アドレス（
ＰＣ５Ａ）：　１２ビツトで、　ＤＴ−Ｃ５ＯＡの最上
位の部分を形成する。

（２）詳細テーブル制御ビット：　ＰＣ５ＡからのＣ３
ＯＡ生成を制御し、マイクロプログラム・リンカ−によ
って生成される。このビットは生成されたＣ３Ａのオフ
セットを所定量に制限し、マイクロプログラム・エント
リに追加の柔軟性を与える。

メイン０ＰＢＲ４１及び詳細テーブル（ＤＴ）　４３の
エントリは初期設定中に書込まれる。それらのテーブル
はその後の通常の計算機動作の間に読取られるだけであ
る。しかしながら、それらはＲＡＭで実現されるから、
Ｃ３ＯＡ変更が要求された場合、新しいマイクロプログ
ラム・ロード用に容易に変更可能である。

Ｓ／　３７０複合命令セット・コンピュータ　（ＣＩＳ
Ｃ）は通常及び拡張動作コード・グループ命令がら構成
される命令セットを有する。拡張ｏＰコード・グループ
命令は複合制御命令、オペレーティング・システム援助
命令及びベクトル・プロセッサ命令から成る。

各グループ内の命令の拡張ＯＰコードは決定テーブル４
１．４３のエントリをアドレス指定するために用いられ
る。第２図で、どちらのグループ内でも命令の最初の８
命令ビツトは通常のＯＰコードと呼ばれる。よって１通
常の動作では、決定テーブルで２５６の可能なエントリ
をアドレス指定し。

２５６の異なる命令を表わすことができる。拡張ＯＰコ
ード命令は通常のＯＰコード・ビットの外に更に８ビツ
トを有する。従って５拡張ＯＰコード命令の最初の１６
ビツトは決定テーブルをアドレス指定するのに使用可能
である。拡張ＯＰコード命令が実行されると、該ＯＰコ
ードの通常の部分は対応するＤＴを選択するのに用いら
れる。第４図で１選択されたＤＴ　４３の内容をステー
ジング・レジスタヘロードすると、他のＤＴの出力又は
メインＯＰ　Ｂ　Ｒテーブル４１の出力を同じステージ
ング・レジスタにロードすることは禁止される。８つの
決定テーブル４１．４３は全てＲＡＭで実現され、保守
活動によって変更可能である。これらの保守活動はプロ
セッサの全ロジックに含まれた保守サブシステムの一部
である。保守サブシステムは、ロジック及びマイクロプ
ログラム−ハードウェアの診断、初期設定及び計算機全
体の保守性などに関連する機能を実行する−から成る。

第３図には良好な実施例の詳細を示す０図示のように、
命令プロセッサ装置１０はその対応するキャッシュに接
続される。命令プロセッサ装置１０は”プロセッサ“又
は”命令／実行装置”と呼ばれることがあるが、以下の
説明を簡単にするため。

これを命令プロセッサ装置１０と呼ぶことにする。

更に、命令キャッシュ装置８０及びデータ・キャッシュ
装ｆｉ　７０を単に”キャッシュ”と呼ぶこともある。

制御記憶装置３０は高速固定制御記憶３５゜ページング
可能領域３６、ページング可能制御記憶のディレクトリ
　（Ｃ５ＤＩＲ）　３７．制御記憶アドレス・レジスタ
　（Ｃ５ＡＲ）　３９、及び分岐及びリンク（ＢＡＬＳ
Ｔに）機構３８を含む、計算機状態制御部はプロセッサ
の大域制御部３１．制御記憶起点アドレス１０３のバス
を介して制御記憶アドレス・レジスタ　３９に接続され
且つマイクロコード化された命令の初期アドレスを生成
するために用いられるＯＰ分岐解読表３３を含む、アド
レス生成装置は、命令キャッシュＤＬＡＴ及びディレク
トリ２５．データ・キャッシュＤＬＡＴ及びディレクト
リ　２３、及びアドレス・バス１０５を介してキャッシ
ュに接続されるアドレス生成チップ　（ＡＧＥＮ　ＡＤ
ＤＥＲ）　２４から成る。命令ＤＬＡＴ　２５はキャッ
シュの命令キャッシュ８４の部分に、４本の”ヒツト”
ラインー要求された命令がキャッシュの命令キャッシュ
部分で見つかることを表わす−を介して接続される。同
様に。

４本の７ヒツト”ラインはデータＤＬＡＴ　２３及びデ
ィレクトリを接続し、要求されたデータがキャッシュの
データ・キャッシュ７６の部分で見つかることを表わす
、アドレス生成装置（ＡＧＥＮ　ＡＤＤＥＲ）２４は、
アドレスを生成するのに用いる汎用レジスタのコピー（
ＧＰＲＣ０ＰＹ　２２）、及び命令実行のためマイクロ
コードにアドレスを与えるのに用いる３つの記憶アドレ
ス・レジスタ　（ＳＡＲ）　２６を含む。

命令プロセッサ装′ｆ１１ｔｏはデータ・キャッシュ装
′ａ７０に接続され１局所記憶１５−前述の汎用レジス
タ　（ＧＰＲ）及びマイクロコードに専用される多数の
作業レジスタを含む−のアレイを含む。

条件レジスタ　１４は幾つかの算術及びシフト演算の結
果を含むと共に、　　Ｓ／３７０条件コード；論理演算
機構（ＡＬＬＩ）　１７　；回転マージ機構１６１分岐
ビット選択ハードウェア１３−分岐動作の方向を決める
ビットを種々のレジスタから選択することを可能にする
ー　を含む、該ビットは汎用レジスタＩ５、作業レジス
タ及び条件レジスタから選択される。浮動小数点プロセ
ッサ５０は、浮動小数点レジスタ及び４つのマイクロコ
ード作業レジスタ５１、コマンド復号及び制御機構５２
、浮動小数点加算機構５３．固定／浮動小数点乗算アレ
イ　５４．及び平方根及び除算機構５５を含む、浮動小
数点プロセッサ５０は米国特許出願第１０２９８５号（
１９８７年９月３０日出願）に開示されている。　ＡＬ
Ｕ　１７は加算機構−米国特許出願第０６６５８０号（
１９８７年６月２６日出願）に開示されている−を含む
、外部チップ９０はタイマ及び割込み構造を含み１割込
みはＩ１０サブシステム１４及びその他から与えられる
。

第３図で、キャッシュは、命令キャッシュ８４、その出
力にある命令バッファ８２、及びＣ３Ｕ　３０に接続さ
れたインベージ・レジスタ８６を含む、記憶装置バス１
１Ｏは、インページ・レジスタ　８６に接続されている
命令キャッシュ装置８０に接続される、インベージ・レ
ジスタ８６は制御記憶装置３０に接続され、ページング
可能記憶３６のミスが生ずる場合、該装置にデータを供
給し、新しいデータが制御記憶装置３０に取込まれなけ
ればならない、データ・キャッシュ７０は、記憶装置バ
ス１１Ｏ；データ・キャッシュ７６；一連の人力及び出
力レジスタを含み命令プロセッサ装置１０に接続される
キャッシュ・データフロー７２；及び記憶バッファ　７
４にも接続されるインベージ・バッフ７７８を含む。

次に、第３図に示すプロセッサ及びキャッシュの機能的
な動作について説明する。最初の動作説明はマクロ命令
をハードウェアだけで実行する場合である。この動作は
”ハードワイヤ式１又はハードウェア・マクロ命令実行
モードとも呼ばれる。

実行すべきマクロ命令は命令キャッシュ８４に置かれて
いるものと仮定する。この命令は命令キャッシュ８４か
ら取出され、命令バッファ８２に記憶される（命令バッ
ファがいつも一杯になるようにあらゆる試みがなされる
）、命令は命令バッファから取出され、アドレス生成チ
ップ２０．　ＡＬＵ１７及び回転マージ・チップ１６、
並びに計算機状態制御部３２の命令レジスタに記憶され
、その時点でこの命令の復号が始まる４、もしオペラン
ドが必要なら、オペランドはアドレス生成袋Ｎ２４でＧ
ＰＲＣＯＰＹ　２２から取出される（通常は、もしＲＸ
命令の基底及び指標レジスタのオペランドが必要なら。

ＧＰＲＣ０ＰＹがアクセスされる）０次のサイクルで、
アドレス生成プロセスが始まる。基底及び指標レジスタ
の内容は命令の変位フィールドに加えられ、有効アドレ
スが生成されてデータ・キャッシュ７０及び（又は）命
令キャッシュ８０に送られる。この例では、オペランド
がシークされる。ゆえに。

有効アドレスがデータ・キャッシュ７０に送られる。こ
のアドレスはデータ　ＤＬＡＴ及びディレクトリ・チッ
プ２３にも送られる（この例ではオペランドがシークさ
れるから）、キャッシュ及びディレクトリのアクセスは
第３のサイクルで始まる。

ＤＬＡＴ　２３は当該アドレスが有効アドレスから絶対
アドレスに変換可能であるかどうかを判定する。

この変換が前に実行されているものと仮定すると、変換
されたアドレスはキャッシュ・ディレクトリ２３の出力
と比較される。該当するデータが前にキャッシュ７６に
取込まれているものと仮定すると。

ディレクトリの出力とＤＬＡＴの出力が比較され；もし
それらが等しければ、４本の１ヒツト１ラインの１つが
データ　ＤＬＡＴ及びディレクトリ　２３から生成され
る１Ｍヒツト・ラインはデータ・キャッシュ７６に接続
され；生成された”ヒツト”ラインは、検索を希望する
データが４つの７ソシアテイビテイ・クラスのうちのど
れに含まれるかを示す１次のサイクルで、データ・キャ
ッシュ７６の出力はキャッシュ・データフロー７２で取
出し位置合せシック（図示せず）によってゲートされる
。このデータは　ＩＰＬＩ　１０に転送され、　ＡＬＵ
１７にラッチされる。これは）ＩＸタイプの命令のオペ
ランド２のアクセスとなる。このシフト・プロセスと並
行して、オペランド１は局所記憶１５内の汎用レジスタ
からアクセスされる。その結果、もし必要なら、２つの
オペランドがＡＬＵ　１７の人力でラッチされる。よっ
て、第５のサイクルで、　ＡＬＬＩ１７は２つのオペラ
ンドを、マクロ命令のＯＰコードによる指示に従って（
加算、減算、除算、等）の処理をする。ＡＬｕ１７の出
力及び条件レジスタ１４は、オーバフロー即ちゼロ条件
を表わすため、第５のサイクルの終りでラッチされる。

第６のサイクルで、　ＡＬＵ　１７の出力は局所記憶１
５に再書込みサレ、アドレス生成装′ｒ１２４　（７）
　ＧＰＲＣ０ＰＹ　２２ニモ。

ＧＰＲＣ０ＰＹ　２２を局所記憶１５の内容との同期を
維持させるために再書込みされる。この命令の復号サイ
クルが終了すると、次の命令の復号サイクルが開始する
ことができ、そのため、どの１つの時点でも最大６つの
マクロ命令が復号又は実行中である。

第１図〜第４図により、マイクロプログラミングを用い
て実行されるマクロ命令の動作について説明する。復号
サイクル中、アドレスとしてこの命令のＯＰコードを用
いてＯＰ分岐テーブル３３が探索され、ＯＰ分岐テーブ
ル３３は該命令を実行するために必要なマイクロ命令の
開始アドレスを供給する。

ＩＰＵ　１０のパイプラインのサイクル１は、全ての次
のパイプライン状態及び動作をトリガする復号サイクル
とともに始まることがわかる。マクロ命令の復号された
ビットは、それらが決定テーブルに向けて駆動される萌
にＰＳＶ、ＸＡモード・ビット。

及びＣＲビットのようなアーキテクチャ制御エントリに
より変更される。第４図で、復号されたビットは決定テ
ーブル４１．４３に向けて駆動される。

Ｃ５Ａの１つ、　ＡＬＴＣ５＾又はＤＴＩ−ＤＴ７の４
つの変化の１つの選択及び多重化は、最後の制御記憶起
点アドレス　（Ｃ５ＯＡ）を生ずる。メイン・テーブル
４１の出力又はＤＴＩ−ＤＴ７４３の１つの出力は、第
４図で０ＰＢＲレジスタ　４５と呼ばれるステージング
・レジスタにラッチされる。サイクル１の間に、現在の
命令のＬＳＡＣはメイン・テーブル４１の出力で０ＰＢ
ＲＬＳＡＣ５３レジスタにもラッチされる。メイン・テ
ーブルのＡＬＴＣ５Ａ／　ＣＳＡ　フィールドが使用さ
れないときは、たとえ拡張ＯＰコード命令の間でも、メ
イン・テーブルＬＳＡＣは０ＰＢＲ毎に用いられる。第
３図で、マイクロプログラミングを用いて実行されるマ
クロ命令は実行するのに２サイクル以上必要とする。ゆ
えに、命令復号はＯＰ分岐テーブルがアクセス中は延期
される。マイクロプログラミングの場合、ＩＢＵＳ　１
０１は復号ハードウェアにマイクロ命令を供給するのに
利用される。

命令キャッシュ８４が遮断され、制御記憶３５が活動化
され、マイクロ命令がＩＢＵＳに供給される。

浮動小数点命令の場合には、アドレス生成サイクル中に
、実行すべき適切な動作を指示し識別するためにコマン
ドがδ動車数点装置５０に送られることを除いては、復
号は重連のように行なわれる。Ｍえば、ＲＸ　ｉ−ｉ動
車数点命令では、前述のように、データ・キャッシュ７
６からオペランドが取出され、該オペランドは　［ＰＵ
　１０の代りに浮動小数点プロセッサ５０に送られる。

そして浮動小数点命令の実行が開始される。動作が終Ｙ
すると。

実行の結果がＩＰＵ　１０に返却される。該結果は条件
コードや、どれか割込み条件１例えばオーバフローであ
る。

サイクル２で、０ＰＢＲレジスタ　４５の内容がＣ３Ｏ
Ａバス１０３に多重化される。　Ｃ５Ｕ　３０はＣ３Ｏ
Ａバスの内容を受取り、それをＣ５ＡＲ３９にラッチす
る。サイクル２は、ｔｐｕ　ｔｏで、Ｃ５ＡＲの　ＩＰ
Ｕコピーをｏｐ１３ｎ４５レジスタからロードし１次に
０ＰＢ１１１１５レジスタのビット　１２−１７を０Ｐ
ＢＲＬＳＡＣ５３レジスタからロードすることにより終
了する。

サイクル３は２つの主要な活動に占有されるとともに０
ＰＢＲプロセスの終りを表わす、第１の活動はＣ３ＬＩ
　３０　テ生じ、Ｃ５ＡＲ３９）内容がＣ５７Ｌ／イ　
３５をアクセスするのに用いられる。アクセスされた位
置に記憶されているマイクロ命令は、６つのＣＳチップ
にわたるビット・スライス部分からアセンブルされ、Ｉ
ＰＵ　１０に送られる。第２の活動はＩＰＵ　１０での
並行動作から成り、ＩＰＵ　１０は０ＰＢＲレジスタ　
４５にラッチされた０ＰＢＲＬＳＡＣ５３の内容をＣ３
ＯＡ　１０３バスを介してＣ３ｔｌ　３０に送る。

この動作は０ＰＢＲプロセスを終了させ、ＰＵカード　
１０は通常のマイクロモードになる０通常のマイクロモ
ードでは、Ｃ５Ｕ　３０は２つの可能な動作のうちの１
つを実行することができる。第１の動作は、インクリメ
ントされたＣ５ＡＲ３９−次の順次マイクロ命令を指す
−をラッチしている間にマイクロ命令をアクセスし駆動
することから成る。

第２の動作は”保持”、”分岐”又は“復帰”のような
インタフェース・コマンドの１つに対する応答になるこ
とがある。　：ＪｉＰＩＪはＦ、ｎ　ｄ　ｏ　Ｐマイク
ロ命令に出会うまではマイクロモードのままである。

サイクル４はマイクロプログラム中の最初のマイクロワ
ードの復シ）で始まる。マイクロ・アーキテクチャは縮
少命令セット（ＲＩＳ）タイプであるから、各マイクロ
ワードの実行はＳ／　３７０アーキテクチヤのＲＲ，ロ
ード又は記憶タイプの命令の実行に似ている。これらの
マイクロワードの各々は。

マイクロワードのサイクル■のようなマイクロワードの
復号を伴う３乃至４サイクル（ステージ）で実行される
。実行中のマイクロワードにより、該マイクロワードの
サイクル２は、マイクロワードのロード又は記憶の場合
の記憶装置アドレス及び記憶装置要求を生成するのに用
いられる。即ちサイクル２はＲＲコマンドの場合の実行
サイクルである。マイクロワードのサイクル３は、ロー
ド又は記憶タイプの場合のＭＭＵ　６０／データ・キャ
ッシュ装置７０のアクセスである、即ち一時（マクロ命
令ＷＲＴ）実行によるＧＰＲ２２／ＬＳ　１５１７）更
新がＲＲタイプの場合に生ずる。マイクロプログラム実
行はサイクル毎に新しいマイクロワードを開始すること
によりパイプライン式に実行される。このパイプライン
実行はマイクロプログラム中の最後のマイクロ命令、即
ちＥｎｄｏｐの復号まで続行する。

命令及びマイクロワードの両者の解釈及び実行をＩｌ■
能にする一定の制御により　ＩＣＵ　８０及びＣ３Ｕ３
０の最新の動作が可能である。これらの制御はハードウ
ェア・モード　（ＩＩνＭＯＤＥ）信号５代替命令レジ
スタ使用（ＵＳＥ　ＡＩＲ）信号、及びデゲートＣ５Ｕ
／ＩＣＵ信号を含む、１１Ｗ　ＭＯＤＥ信号は有効な命
令の解釈を決定する。該信号の活動状態は命令レジスタ
１１又は代替命令レジスタ　２０　（ＡＩＲ）内の命令
がマクロ命令であり、特別な方法（例えば、　ＷＲＴ復
号。

命令形式、動作に使用可能なアーキテクチャ機能）で扱
うべきであることを表わす、全ての命令は復号・サイク
ルの正しい動作のためにＨＷ　ＭＯＤＥ＝　１を生ずる
ことが要求される。これはマイクロプログラムによって
実行する予定になっている命令を含む、　ＩＩＷ　ＭＯ
ＤＥ信号は、プロセッサ・セットアツプ即ち初期設定中
、異なる機能も実行するように動作する。　　ＨＷ　Ｍ
ＯＤＥ＝　１の場合、復号サイクルを通過する各の命令
は、主にラッチ及びレジスタから成るセットアツプ情報
をロードする。もしマイクロプログラム式命令が検出さ
れると、そのセットアツプ値は、サイクル２の間に１１
１　ＭＯＤＥをＯに切替えることにより保持される。プ
ロセッサがマイクロモードである間に、特定のマイクロ
ワードだけがこれらの値を変更することができる。奥行
のあるパイプライン・プロセッサで、他の装置からの応
答の処理、及びマイクロ命令の実行から生ずる割込みの
ため、　ＨＶ　ＭＯＤＥ状態についてＦＩＦＯスタック
が維持される。　ＨＷ　ＭＯＤＥは、　Ｅｎｄｏｐマイ
クロワードの復号即ち実行によってマイクロ命令ルーチ
ンが終了するときセットされる６ 次に重要な制御はＬＩＳＥ　Ａ１１ｌ信号である。　Ｉ
ＰＩＪ　１０は２つのレジスタ、ＩＲ１１及びＡＩＲ２
０〜マクロ命令及びマイクロ命令をラッチする−を含む
。

これらのレジスタの復号はプロセッサ実行の開始を意味
し可能にする。２つのレジスタの出力は排他的に多重化
され、単一セットの命令情報／データを　ＩＰｕロジッ
クに供給する。　ＵＳＥ　Ａｌ）ｌによってセットされ
たラッチは、活動化されたとき、ＡｌＲ２Ｏが出力にゲ
ートされ、非活動化されたとき、　ｌＲ１１が選択され
るようにマルチプレクサを制御する。

そして１通常の命令（１１１ＭＯＤＥ＝　１）はＩＲＩ
Ｉを介して　ＩＰＵ　１０に供給されるが、全てのマイ
クロ・ストＩＪ　−ム（＋１ｗＭ０ＤＥ＝　Ｏ）はＡＩ
Ｒ２０を使用する。この信号は、マイクロモードのとき
　ＩＰＵ　ｔｏに保管されたマイクロコード式命令にな
る命令を維持するパフォーマンス機能にも役立つ、ラッ
チされたＵＳＥ　ＡＩＲ信号は、　ＩＣＵ　８０から送
られた最後の命令−次の順次命令である−が捕捉される
ようにＩＲ１１の現在の値を保持するのに使用される。

これは、　Ｅｎｄｏｐマイクロワード・サイクル実行直
後に　Ｉｌｌυ１０が次の命令を復号することを可能に
する。この機能を実行するため１次の順次命令がＩＢＵ
Ｓ　１０１で駆動される間に、ＵＳＥ　ＡＩＲはマイク
ロコード式命令の復号サイクルで活動化されなければな
らない、この要求は任意の２つのレジスタを用意するこ
とにより満たすことができ、常に命令レジスタを専用に
しなくてもよい、この準備がないと、ｒｃｕａｏは次の
命令を駆動し直す必要があるから、あらゆるマイクロコ
ード式命令はＩＰＵ　ｉｏで１乃至３サイクルの待ち時
間を生ずる。

第３の重要な制御はデゲート　ＩＣＵ／Ｃ５Ｕ信号であ
る。ラッチされたデゲート　ＩＣＵの出力は、その活動
状態で、そのＩＢＵＳ　１０１を使用禁止し且つその駆
動機構を高いインピーダンス状態にするためｒｃｕ　ｇ
ｏによって使用される。逆に１反対レベルの信号はＩＣ
Ｕ　８０が該バスを駆動することを可能にする。この信
号はＩＣＵ　８０が現在の命令を保持するようにし、従
って、マイクロ命令ルーチンが終了し該信号が解放され
ると、該ＩＣＵ　８０が前のマクロ命令の後の別のマク
ロ命令を送ることを可能にする、デゲートＣ５υはＣ５
Ｕ　３０で同じように用いられる。２つの信号は互いに
排他的であるから。

もし同時に駆動されれば、ＩＣＵ　８０及びＣ５Ｕ　３
０はどちらも　ＩＢＵＳ　１０１　を駆動させるので、
破局的な結果をもたらすであろう。

最後に、一定の　ＩＰＵ　１０セットアツプ機能がハー
ドウェアで実行され、追加マイクロコードを不要にする
。現在可能な２つの可能性、保管動作の範囲外の機能の
アクセス動作又はアクセス動作及び保管動作のうち、後
者が優先される１本発明はマイクロプログラムに必要な
全ての項目をアセンブルし、該マイクロプログラムの初
めにセットされる容易にアクセス可能なレジスタに入れ
る。これは全てハードウェアで行なわれるので、この機
能を実行する特別のマイクロコードを不要にする。

これらの項目は、命令のオペランド位置の１つの記憶装
置アドレスを計算する記憶装置アドレス・レジスタ　ｚ
ａ　（ＳＡＲ）；記憶載量命令で使用されるオペランド
の記憶装置内の位置を与えるバイトの長さＬＥＮＳ　；
命令中の種々のフィールドからの算術定数；汎用レジス
タ　（Ｇｌ＋）のオペランド・アドレス・フィールド；
局所外部写像及びアクセス機構内に構成された。多数の
システム及びアーキテクチャの状況並びに制御パラメー
タ、ＬＥＸＴを含む０項１１毎に適切に値を設定するプ
ロセスが命令セットアツプ中に生ずる。この値はＭＷ　
ＭＯＤＥを０に切替えることにより確立された後に保持
される。セントされた後、この値は一定のマイクロワー
ドマイクロワードの結果としての変更を含む−によって
直接且つ暗黙のアクセスに使用ｉ７能である。

Ｅ１発明の効果 上述のごとく本願構成によれば効率のよいマクロ命令か
らのマイクロ命令への変換が達成できる。

【図面の簡単な説明】

第１図は本発明による動作のための典型的なディジタル
計算システム構成を表わすブロック図である。 第２図はシステム／３７０の動作コードの一般的な形式
を示す。 第３図はプロセッサ、制御記憶装置、命令キャッシュ装
置及びデータ・キャッシュ装置の詳細図である。 第４図は命令プロセッサ・ユニットに配置された決定テ
ーブル及びロジックを示す図である。 １０・・・・命令プロセッサ装置、３０・・・・制御記
憶装置、５０・・・・浮動小数点装置、６０・・・・Ｌ
１メモリ管理制御装置、７０・−・・データ・キャッシ
ュ装置、８０・・・・命令キャッシュ装ｚ、ｓｏｏ・・
・・プロセッサ装置。 第１囚 出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人　　弁理士　　頓　　宮　　孝 （外１名） 第３図

Claims (3)

【特許請求の範囲】
1. （１）通常及び拡張ＯＰコードのマクロ命令を実行する
   ハードウェア及びマイクロプログラム装置を含むプロセ
   ッサを有し、前記マイクロプログラム装置が前記マクロ
   命令をその関連するマイクロプログラム・ルーチンに変
   換する変換装置を有するコンピュータにおいて、前記変
   換装置が：ランダム・アクセス・メモリに埋め込まれた
   少なくとも１つの主決定テーブルを維持し、前記テーブ
   ルは前記マイクロプログラム・ルーチンの起点を表わす
   エントリを有し、前記マクロ命令のＯＰコードによりア
   ドレス指定されると出力を生ずるＯＰコード解読装置と
   、 前記マイクロプログラム・ルーチンを維持し且つ前記Ｏ
   Ｐコード解読装置に接続され、前記決定テーブルの前記
   出力によりアクセスされる制御記憶装置と、 前記マクロ命令のセットアップ及び初期設定情報を生成
   ・維持し、前記ＯＰコード解読装置及び前記制御記憶装
   置に接続され、通常の動作で前記プロセッサにより変更
   されることを可能にするハードウェア機能装置と、 前記ハードウェア及びマイクロプログラム装置の間を切
   替え、前記ハードウェア機能、前記制御記憶装置及び前
   記ＯＰコード解読装置に接続され且つ応答する制御装置
   と を含むことを特徴とするコンピュータ。
2. （２）マクロ命令のハードワイヤ式実行を行なう装置及
   び外部制御に応答して前記マクロ命令のマイクロプログ
   ラム実行を行なう装置を含むプロセッサを有し、前記マ
   イクロプログラム装置が前記マクロ命令をその関連する
   マイクロプログラム・ルーチンに変換する手段を含んで
   いるコンピュータにおいて、 前記マイクロプログラム・ルーチンの起点を表わすエン
   トリを含む、前記マクロ命令のＯＰコードから生成され
   るアドレスによってアクセスされる第１の記憶装置に維
   持されるテーブルと、前記マイクロプログラム・ルーチ
   ンを含み且つ前記第１の記憶装置内の前記テーブルから
   の前記エントリによってアクセスされる、前記マイクロ
   プログラム・ルーチンを前記プロセッサに供給する第２
   の記憶装置と、 前記ハードワイヤ式実行装置及び前記マイクロプログラ
   ム実行装置の間を切替え、前記プロセッサ及び第１の記
   憶装置並びに第２の記憶装置に接続され且つ応答する制
   御装置と を含むことを特徴とするコンピュータ。
3. （３）マクロ命令をその関連するマイクロプログラムに
   変換する機構にして： 前記マクロ命令のＯＰコードを用いてアドレス指定され
   る、マイクロ命令ルーチンを呼出すテーブルと、 前記マクロ命令に関連する情報を前記マイクロ命令ルー
   チンがアクセス可能な機構に置く手段と、混合モード命
   令実行のため前記マイクロ命令及びマクロ命令を制御す
   る、単一機能装置に配列された制御装置と を含むことを特徴とする機構。