WO2013145529A1 - 演算処理装置、その演算処理方法、及び演算処理プログラムが格納された記憶媒体 - Google Patents

演算処理装置、その演算処理方法、及び演算処理プログラムが格納された記憶媒体 Download PDF

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arithmetic processing
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processing
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友義 小堀
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日本電気株式会社
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    • G06F9/322—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address
    • G06F9/323—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address for indirect branch instructions

Definitions

  • the present invention relates to an arithmetic processing device, an arithmetic processing method, and an arithmetic processing program for switching the type of processing for a plurality of users or tasks using parameters existing for each user or task, for example.
  • Servers and base stations generally process data transmitted from a large number of users at once, and various processing methods for efficiently processing such a plurality of data have been proposed. (For example, refer to Patent Document 1).
  • the processing content may be changed according to the parameters of the user data. In this case, switching control between users is necessary, and the instruction execution time increases.
  • the present invention has been made to solve such problems, and an arithmetic processing device, an arithmetic processing method, and an arithmetic processing device that suppress the switching overhead between the processes and improve the overall arithmetic performance.
  • the main purpose is to provide a processing program.
  • a first storage means for storing a plurality of processing contents in association with addresses, and addresses of the plurality of processing contents stored in the first storage means, respectively.
  • a second storage means for storing; a holding means for temporarily holding the address; a reading means for sequentially reading the addresses stored in the second storage means and causing the holding means to output; and an output from the holding means
  • Execution means for reading out and executing the processing content corresponding to the address that has been read from the first storage means, and the holding means is read by the reading means when the address is not held Temporarily holds and outputs the address, and when the address is held, waits for the execution of the processing content of the execution means to end, and outputs the held address It is an arithmetic processing unit according to claim.
  • a first storage unit that stores a plurality of processing contents in association with addresses, and addresses of the plurality of processing contents stored in the first storage unit Second storage means for storing the address respectively, holding means for temporarily holding the address
  • An arithmetic processing method for an arithmetic processing apparatus comprising: a step of sequentially reading out the addresses stored in the second storage means and outputting the addresses to the holding means; and a process corresponding to the addresses output from the holding means Reading the contents from the first storage means and executing the contents; and when the holding means does not hold the address, temporarily holds and outputs the read address; and And a step of waiting for completion of execution of the processing contents and outputting the held address when the processing content is held.
  • a first storage unit that stores a plurality of processing contents in association with addresses, and addresses of the plurality of processing contents stored in the first storage unit Second storage means for storing the address respectively, holding means for temporarily holding the address
  • An arithmetic processing program for an arithmetic processing device comprising: processing for sequentially reading the addresses stored in the second storage means and outputting the addresses to the holding means; and processing corresponding to the addresses output from the holding means Processing to read and execute the contents from the first storage means, and when the holding means does not hold the address, temporarily holds and outputs the read address, and And an arithmetic processing program for an arithmetic processing device, wherein when the processing is held, the computer is caused to execute a process of waiting for completion of execution of the processing content and outputting the stored address.
  • Good when the processing is held, the computer is caused to execute a process of waiting for completion of execution of the processing content and outputting the stored address.
  • an arithmetic processing device it is possible to provide an arithmetic processing device, an arithmetic processing method thereof, and an arithmetic processing program that suppress the overhead of switching between processes and improve the overall arithmetic performance.
  • FIG. 5 It is a figure which shows an example of a structure of the user table which concerns on Embodiment 5 of this invention, a jump table, FF, a COMB part, and an instruction memory. It is a functional block diagram of the arithmetic processing unit which concerns on embodiment of this invention.
  • FIG. 11 is a functional block diagram of the arithmetic processing unit according to the present embodiment.
  • the arithmetic processing unit 60 stores a first storage unit 61 that stores a plurality of processing contents in association with addresses, and a plurality of processing content addresses stored in the first storage unit 61, respectively.
  • And executing means 65 for causing the processing contents corresponding to the address to be read from the first storage means 61 and executed.
  • the holding unit 63 temporarily holds and outputs the address read by the reading unit 64 when the address is not held, and waits for the completion of execution of the processing content of the execution unit 65 when the address is held. , Output the stored address. Thereby, the overhead of switching between processes can be suppressed, and the overall calculation performance can be improved.
  • FIG. 1 is a block diagram showing a schematic system configuration of an arithmetic processing apparatus according to Embodiment 1 of the present invention.
  • the arithmetic processing apparatus 1 includes an instruction memory 10, a decode unit 11, a register file 12, an ALU 13, a program counter 14, a user table 15, a user table control unit 16, and a jump table 17. And a FIFO 18.
  • the instruction memory 10 is a specific example of the first storage means, and stores a plurality of instructions (processing contents) executed by the user in association with addresses.
  • the instruction memory 10 is connected to the program counter 14 and the decode unit 11 respectively.
  • the decode unit 11 is a specific example of execution means, and reads an instruction corresponding to an address output from the FIFO 18 via the program counter 14 to the instruction memory 10 and causes the ALU 13 to execute the instruction.
  • the decode unit 11 analyzes the instruction output from the instruction memory 10, and generates and outputs control signals for controlling the register file 12, the ALU 13, the user table control unit 15, and the FIFO 18 connected to the subsequent stage. .
  • the decode unit 11 is connected to a register file 12, an ALU 13, a user table control unit 15, a FIFO 18, and a program counter 14, respectively.
  • the register file 12 stores data necessary for operations executed by the ALU 13.
  • the register file 12 is connected to the decode unit 11 and the ALU 13 respectively.
  • the ALU 13 is an arithmetic unit that performs actual arithmetic processing using data from the register file 12 in accordance with a control signal from the decode unit 11.
  • the ALU 13 is connected to the decode unit 11, the register file 12, and the program counter 13, respectively.
  • the register file 12 and the ALU 13 are specific examples of calculation execution means. Note that the register file 12 and the ALU 13 are not the essence of the present invention, and thus any configuration can be applied without being limited to the above configuration.
  • the program counter 14 is a specific example of the program counter means, and generates an address for reading an instruction stored in the instruction memory 10. Further, the program counter 14 increments and outputs the address held internally in the next cycle, outputs the same address in the next cycle, outputs the output value from the ALU 13 as an address, A function of updating and outputting an address generated by itself based on an output from the FIFO 18.
  • the program counter 14 is connected to the instruction memory 10, the ALU 13, the FIFO 18, and the decode unit 11, respectively.
  • the user table 15 is a specific example of user table means, and stores a processing index designated for each user, that is, index information for designating processing contents to be executed by the user.
  • the user table 15 is connected to the user table control unit 16 and the jump table 17 respectively.
  • the user table control unit 16 is a specific example of the user table control means, and causes the user's processing index stored in the user table 15 to be output to the jump table 17 in accordance with the parameter of the control signal output from the decoding unit 11.
  • the user table control unit 16 is connected to the decoding unit 11 and the user table 15, respectively.
  • the jump table 17 is a specific example of the second storage means, and the head address (hereinafter referred to as the head address) for the area of the instruction memory 10 in which the processing contents for each user are stored is stored for each user processing (processing Stored in each index).
  • the jump table 17 outputs the head address to the FIFO 18 based on the processing index output from the user table.
  • the jump table 17 is connected to the user table 15 and the FIFO 18 respectively.
  • the FIFO 18 is a specific example of holding means, and temporarily holds the head address of each user process read from the jump table 17.
  • the FIFO 18 is connected to the user table 17, the program counter 14, and the decoding unit 11, respectively.
  • the FIFO 18 When the first address from the jump table 17 is not held (Empty state), the FIFO 18 temporarily holds the first address read from the jump table 17 and outputs it in the next cycle. On the other hand, when the FIFO 18 holds the head address from the jump table 17 (when it is not in the Empty state), the FIFO 18 waits for the end of the processing of the subprogram and outputs the held head address.
  • the instruction memory 10 includes at least two types of operations necessary for executing the arithmetic processing specified for each user as shown in the table on the right side of FIG. Assume that a subprogram (processing contents) and a special instruction USER_JUMP (instruction information) shown on the left side are stored in association with the subprogram. Further, it is assumed that a NEXT_USER instruction indicating the end of the subprogram always exists at the end of the subprogram.
  • the special instruction USER_JUMP includes, for example, an operation code (USER_JUMP) 21 as shown in FIG. 2, GO TO22 indicating information on a location (address) where an instruction to be read after processing for the desired number of users is completed, NUM_USER23 indicating the number of users to be processed.
  • an operation code (USER_JUMP) 21 as shown in FIG. 2
  • GO TO22 indicating information on a location (address) where an instruction to be read after processing for the desired number of users is completed
  • NUM_USER23 indicating the number of users to be processed.
  • the jump table 17 stores a plurality of subprogram start addresses, as shown in the substantially central table of FIG. Finally, as shown in the table on the left side of FIG. 3, the user table 15 stores processing indexes that specify which subprograms each user executes as many as the number of users.
  • the instruction memory 10 reads the stored special instruction USER_JUMP to the decode unit 11.
  • the decode unit 11 interprets the special instruction USER_JUMP read from the instruction memory 10, generates a control signal based on the interpreted special instruction USER_JUMP, and outputs the generated control signal to the user table control unit 16.
  • the control signal includes, for example, a flag for starting user data processing and a value indicating the number of users.
  • the user table control unit 16 When the user table control unit 16 receives the control signal from the decoding unit 11, for example, the user table control unit 16 instructs the user table 15 to read the processing index for the first user from the top.
  • the processing index read from the user table 15 is output to the jump table 17 as an address for the jump table 17. Then, the jump table 17 outputs the first address of the stored subprogram to be executed as the first user process to the FIFO 18.
  • the FIFO 18 outputs the head address output from the jump table 17 to the program counter 14 in the next cycle.
  • the program counter 14 updates the address to the instruction memory 10 to the head address received from the FIFO 18 and outputs it to the instruction memory 10.
  • the instruction memory 10 receives the head address from the program counter 14, reads the instruction of the subprogram specified by the head address (for example, the head instruction of the 32-point FFT operation in FIG. 3), and outputs it to the decode unit 11. To do.
  • the decode unit 11 interprets a subprogram instruction from the instruction memory 10, generates a control signal for controlling the register file 12 and the ALU 13, and outputs the control signal to the register file 12 and the ALU 13.
  • the register file 12 and the ALU 13 execute a subprogram in response to a control signal from the decode unit 11.
  • the FIFO 18 temporarily holds the head address from the jump table 17.
  • the decode unit 11 detects the NEXT_USER instruction indicating the end of the subprogram during the processing of the subprogram, the decode unit 11 programs the start address of the subprogram corresponding to the next user temporarily held in the FIFO 18. Control to output to the counter 14.
  • the instruction memory 10 decodes the head instruction of the subprogram corresponding to the next user to the decoding unit 11. Read to.
  • the decode unit 11 interprets the instruction read by the instruction memory 10, generates a control signal for controlling the register file 12 and the ALU 13, and outputs the control signal to the register file 12 and the ALU 13.
  • the register file 12 and the ALU 13 execute the next user subprogram (for example, the first instruction of the 64-point FFT operation in FIG. 3). The above-described processing is repeated for the specified number of users or tasks.
  • the arithmetic processing apparatus 1 it is possible to generate the start address of the subprogram of each process using the user table 15 and the jump table 17 continuously for the number of users.
  • the FIFO 18 temporarily stores the generated start address, and outputs the start address of the next instruction to be executed to the instruction memory 10 via the program counter 14 at the timing when the NEXT_USER instruction at which the execution of the subprogram ends is detected. To do. Thereby, the overhead of switching between users can be suppressed, and the overall calculation performance can be improved.
  • FIG. 5 The arithmetic processing device 2 according to the second embodiment of the present invention will be described in detail with reference to FIGS.
  • the argument of the special instruction USER_JUMP includes the GO TO value indicating the destination of the program counter value when the processing for all users is completed, and the NUM_USER indicating the number of users.
  • FIG. 2 There are two types of values (FIG. 2).
  • the argument of the special instruction USER_JUMP is processed in a larger range in addition to the GO TO value and the NUM_USER value. It differs from the arithmetic processing apparatus 1 according to the first embodiment in that it has an index (INDEX) value that can be distinguished.
  • INDEX index
  • the difference in the configuration of the arithmetic processing apparatus according to the second embodiment will be described in detail.
  • the user table 15 is directly connected to the jump table 17, whereas the arithmetic processing apparatus 2 according to the second embodiment further stores an index value.
  • a COMB unit 4A that generates a new index value and outputs it to the jump table 47.
  • the FF 49 is a specific example of the third storage unit, and stores an index value together with a control signal for controlling the user table control unit 46 output from the decoding unit 41.
  • the COMB unit 4A is a specific example of the index generation unit, and generates a new index by combining the index value stored in the FF 49 and the processing index for each user read from the user table 45, Output to the jump table 47.
  • the special command USER_JUMP includes an operation code (USER_JUMP) 51, GO TO 52 indicating a location (address) where a command to be read after processing for the desired number of users is stored, and a user to be processed NUM_USER 53 indicating the number, and index (INDEX) information 54 that can specify processing in a unit in which all of the number of users are collected.
  • USER_JUMP operation code
  • GO TO 52 indicating a location (address) where a command to be read after processing for the desired number of users is stored
  • NUM_USER 53 indicating the number
  • index (INDEX) information 54 that can specify processing in a unit in which all of the number of users are collected.
  • the jump table 47 stores a plurality of subprogram head addresses, as shown in the substantially central table of FIG. As shown in the table on the left side of FIG. 6, the user table 45 stores processing indexes for specifying the number of users for which subprograms each user executes.
  • the instruction memory 40 reads the stored special instruction USER_JUMP to the decode unit 41.
  • the decode unit 41 interprets the instruction read from the instruction memory 40, and outputs a control signal for controlling the user table control unit 46 and an index value to the user table control unit 46 and the FF 49, respectively.
  • the control signal includes a flag for starting user processing and a value indicating the number of users.
  • the user table control unit 46 when receiving the control signal from the decoding unit 41, causes the user table 45 to read the processing index for the first user from the top.
  • the COMB 4A generates a new index value by combining the processing index read from the user table 45 and the index value stored in the FF 49, and outputs the new index value to the jump table 47. Then, the jump table 47 outputs the first address of the subprogram to be executed as the stored first user process to the FIFO 48.
  • the head address output from the jump table 47 to the FIFO 48 is output to the program counter 44 in the next cycle.
  • the program counter 44 updates the address for the instruction memory 40 to the head address from the FIFO 48 and outputs it to the instruction memory 40.
  • the instruction memory 40 receives an address from the program counter 44, the instruction memory 40 reads the instruction of the subprogram specified by the address.
  • the decode unit 41 interprets the instruction, generates a control signal for controlling the register file 42 and the ALU 43, and outputs the control signal to the register file 42 and the ALU 43. To do.
  • the register file 42 and the ALU 43 receive the control signal from the decode unit 41, the register file 42 and the ALU 43 execute the subprogram.
  • the start address output from the jump table 47 to the FIFO 48 is temporarily stored in the FIFO 48. Retained.
  • the decode unit 41 detects a NEXT_USER instruction indicating the end of the subprogram during the execution of the subprogram, the decode unit 41 sets the start address of the subprogram corresponding to the next user temporarily held by the FIFO 48 to the program counter 44. Control to output to.
  • the first address of the subprogram corresponding to the next user is output from the FIFO 48 to the program counter 44, and the first instruction of the subprogram corresponding to the next user is read from the instruction memory 40.
  • the decode unit 41 interprets the instruction read from the instruction memory 40, generates a control signal for controlling the register file 42 and the ALU 43, and outputs the control signal to the register file 42 and the ALU 43.
  • the register file 42 and the ALU 43 execute the next user subprogram. The above process is repeated for the number of specified users.
  • the register file 42 and the ALU 43 are not the essence of the present invention. Therefore, the present invention is not limited to the above configuration, and any configuration can be applied.
  • the start address of each user's subprogram can be generated continuously by the number of users using the user table 45 and the jump table 47.
  • the FIFO 48 temporarily stores the generated start address, and outputs the start address of the next instruction to be executed to the instruction memory 40 via the program counter 44 at the timing when the NEXT_USER instruction at which the execution of the subprogram ends is detected. To do. Thereby, the overhead of switching between processes can be suppressed, and the overall calculation performance can be improved.
  • Embodiment 3 The arithmetic processing apparatus according to the third embodiment of the present invention will be described in detail with reference to FIGS.
  • the user table 15 is directly connected to the jump table 17.
  • the arithmetic processing unit 3 according to the third embodiment as shown in FIG. 7, the arithmetic processing according to the first embodiment is further provided with a tALU 79 between the user table 75 and the jump table 77. Different from the device 1.
  • the tALU 79 is a specific example of an arithmetic unit, and is an arithmetic unit that can perform arithmetic processing such as constant division, constant multiplication, and constant addition.
  • the argument of the special instruction USER_JUMP indicates the GO ⁇ ⁇ TO value indicating the destination of the program counter value after the processing for all users is completed and the number of users in the arithmetic processing unit 1 according to the first embodiment.
  • NUM_USER values there are two types of NUM_USER values, in the arithmetic processing unit 3 according to the third embodiment, as shown in FIG. 8, in addition to the GO_TO value and the NUM_USER value, tALU_mode that specifies the operation mode of tALU79. (One specific example of calculation mode information) 84 is added.
  • the special instruction USER_JUMP includes an operation code (USER_JUMP) 81, a GO TO 82 indicating a location (address) where an instruction to be read after processing for the desired number of users is stored, NUM_USER 83 indicating the number of users to perform, and tALU_mode 84 designating the calculation mode of tALU 79.
  • an operation code (USER_JUMP) 81
  • a GO TO 82 indicating a location (address) where an instruction to be read after processing for the desired number of users is stored
  • NUM_USER 83 indicating the number of users to perform
  • tALU_mode 84 designating the calculation mode of tALU 79.
  • the jump table 77 stores a plurality of subprogram head addresses, as in the first embodiment.
  • the user table 75 stores as many processing indexes as the number of users that specify which subprograms each user executes.
  • the arithmetic processing unit 3 operates as follows. First, the instruction memory 70 reads the stored special instruction USER_JUMP to the decode unit 71.
  • the decode unit 71 interprets the instruction read from the instruction memory 70, and controls the user table control with a control signal for controlling the user table control unit 76 and a tALU_mode value specifying the tALU operation mode. Output to the unit 76 and the tALU 79, respectively.
  • the control signal includes a flag for starting user processing and a value indicating the number of users.
  • the user table control unit 76 When the user table control unit 76 receives the control signal from the decode unit 71, the user table control unit 76 causes the user table 75 to read the processing index for the first user from the top and output it to the tALU 79.
  • TALU 79 performs the arithmetic processing specified by the previously input tALU_mode on the processing index.
  • the tALU 79 outputs the calculation processing result to the jump table 77.
  • the jump table 77 outputs the head address of the subprogram to be performed as the first stored user process to the FIFO 78.
  • the FIFO 78 when the content of the FIFO 78 is empty (Empty state), the FIFO 78 outputs the head address output from the jump table 77 to the program counter 74 in the next cycle.
  • the program counter 74 updates the address for the instruction memory 70 to the head address received from the FIFO 78, and outputs the updated head address to the instruction memory 70.
  • the instruction memory 70 receives the head address from the program counter 74, the instruction memory 70 reads the instruction in the subprogram specified by the head address to the decode unit 71.
  • the decode unit 71 interprets the instruction of the subprogram read from the instruction memory 70, generates a control signal for controlling the register file 72 and the ALU 73, and outputs the control signal to the register file 72 and the ALU 73.
  • the register file 72 and the ALU 73 execute a subprogram in response to a control signal from the decode unit 71.
  • the FIFO 78 temporarily holds the head address output from the jump table 77. To do.
  • the decode unit 71 When the decode unit 71 detects the NEXT_USER instruction indicating the end of the subprogram during the execution of the subprogram processing, the decode unit 71 outputs the start address of the subprogram corresponding to the next user temporarily held in the FIFO 78 to the program counter 74. Control to do.
  • the FIFO 78 outputs the top address of the subprogram corresponding to the next user to the program counter 74.
  • the program counter 74 outputs the head address from the FIFO 78 to the instruction memory 70.
  • the instruction memory 70 reads the first instruction of the subprogram corresponding to the next user to the decode unit 71.
  • the decode unit 71 interprets the instruction read by the instruction memory 70, generates a control signal for controlling the register file 72 and the ALU 73, and outputs the control signal to the register file 72 and the ALU 73.
  • the register file 72 and the ALU 73 execute the next user subprogram in response to a control signal from the decode unit 71. The above process is repeated for the number of specified users.
  • the register file 72 and the ALU 73 are not the essence of the present invention. Therefore, the present invention is not limited to the above configuration, and any configuration can be applied.
  • the start address of each user's subprogram can be generated continuously by the number of users using the user table 75 and the jump table 77.
  • the FIFO 78 temporarily stores the generated start address, and outputs the start address of the next instruction to be executed to the instruction memory 70 via the program counter 74 at the timing when the NEXT_USER instruction at which the execution of the subprogram ends is detected. To do. Thereby, the overhead of switching between processes can be suppressed, and the overall calculation performance can be improved.
  • a tALU 79 capable of performing arithmetic processing on the index value is provided.
  • the index value can be obtained from the number of data given to the user without converting the parameter for each user stored in the user table 75 into the index value in advance. It is done.
  • Embodiment 4 The arithmetic processing device 1 according to the fourth embodiment of the present invention will be described in detail with reference to FIG.
  • the NEXT_USER instruction indicating the end of the program is inserted at the end of the subprogram in the instruction memory 10, and the switching control of the subprogram for each user is performed based on the instruction. Is going.
  • the NEXT_USER indicating the end of the program is not inserted at the end of the subprogram, and the start of each subprogram is entered in the jump table 17. It differs from the arithmetic processing apparatus 1 according to the first embodiment in that the address and the end address are stored.
  • the hardware configuration of the arithmetic processing apparatus 1 according to the fourth embodiment and the arithmetic processing apparatus 1 according to the first embodiment is substantially the same, and therefore, the same parts are denoted by the same reference numerals and are described in detail. Is omitted.
  • the decoder unit 11 interprets the NEXT_USER instruction and controls the FIFO 18 and the program counter 14.
  • the end address read from the jump table 17 is compared with the value of the program counter 14 (hereinafter referred to as the program counter value). If the program counter value is less than the end address, the program counter value is updated as it is. If the end address matches the program counter value, the next program counter value is updated with the output address from the FIFO 18. Note that, in the arithmetic processing apparatus 1 according to the fourth embodiment, other operations are substantially the same as those of the arithmetic processing apparatus 1 according to the first embodiment, and thus the description thereof is omitted.
  • the arithmetic processing device 1 according to the fourth embodiment similarly to the arithmetic processing device 1 according to the first embodiment, the overhead of switching between the processes is suppressed, and the overall arithmetic performance is improved. be able to.
  • FIG. 10 The arithmetic processing apparatus according to the fifth embodiment of the present invention will be described in detail with reference to FIG.
  • a NEXT_USER instruction indicating the end of the program is inserted at the end of the subprogram in the instruction memory 40, and subprogram switching control for each user is performed based on the instruction. It is carried out.
  • the NEXT_USER indicating the end of the program is not inserted at the end of the subprogram, and the start of each subprogram is inserted in the jump table. It differs from the arithmetic processing unit 2 according to the second embodiment in that the address and the end address are stored.
  • the hardware configuration of the arithmetic processing device 2 according to the fifth embodiment and the arithmetic processing device 2 according to the second embodiment is substantially the same, and therefore, the same parts are denoted by the same reference numerals and detailed description is given. Is omitted.
  • the decoder unit 41 interprets the NEXT_USER instruction and controls the FIFO 48 and the program counter 44.
  • the end address read from the jump table 47 is compared with the program counter value. If the program counter value is less than the end address, the program counter value is updated as it is. If the end address matches the program counter value, the next program counter value is updated with the output address from the FIFO 48. Note that, in the arithmetic processing device 2 according to the fifth embodiment, other operations are substantially the same as those of the arithmetic processing device 2 according to the second embodiment, and thus the description thereof is omitted.
  • the arithmetic processing device 2 according to the fifth embodiment similarly to the arithmetic processing device 2 according to the second embodiment, the overhead of switching between the processes is suppressed, and the overall arithmetic performance is improved. be able to.
  • the present invention has been described as a hardware configuration, but the present invention is not limited to this.
  • the present invention can be realized, for example, by causing the CPU to execute a computer program for the processing executed by the decoding units 11, 41, 71 and the user table control units 16, 46, 76.
  • Non-transitory computer readable media include various types of tangible storage media (tangible storage medium). Examples of non-transitory computer readable media are magnetic recording media (eg flexible disks, magnetic tapes, hard disk drives), magneto-optical recording media (eg magneto-optical disks), CD-ROM, CD-R, CD-R / W Semiconductor memory (for example, mask ROM, PROM (Programmable ROM), EPROM (Erasable ROM), flash ROM, RAM).
  • the program may also be supplied to the computer by various types of temporary computer-readable media. Examples of transitory computer readable media include electrical signals, optical signals, and electromagnetic waves.
  • the temporary computer-readable medium can supply the program to the computer via a wired communication path such as an electric wire and an optical fiber, or a wireless communication path.
  • First storage means for storing a plurality of processing contents in association with addresses
  • Second storage means for storing addresses of the plurality of processing contents stored in the first storage means
  • Holding means for temporarily holding the address
  • Reading means for sequentially reading the addresses stored in the second storage means and outputting the addresses to the holding means
  • Execution means for causing the processing content corresponding to the address output from the holding means to be read from the first storage means and executed;
  • the holding means temporarily holds and outputs the address read by the reading means when the address is not held, and when the address is held, the holding means Wait for the end of execution and output the stored address.
  • the first storage means includes information on an address in which a command to be read after processing for a desired number of users is completed and information indicating the number of users to be processed are associated with the processing contents. Instruction information is stored, An arithmetic processing apparatus characterized by that.
  • (Appendix 3) An arithmetic processing device according to (Appendix 1) or (Appendix 2),
  • the reading means includes user table means for storing index information for designating the processing content to be executed by the user, and user table control means for outputting the index information stored in the user table means to the second storage means.
  • the second storage means outputs an address corresponding to the index information output from the user table means to the holding means; An arithmetic processing apparatus characterized by that.
  • the first storage means stores address information storing instructions to be read after processing for the desired number of users, information indicating the number of users to be processed, and the number of users Instruction information is stored, including index information that can be processed in units that are all collected.
  • a third storage means for storing a control signal and the index information for controlling the user table control means output from the execution means; Index generating means for generating new index information based on the index information stored in the user table section and the index information stored in the third storage means; The new index information generated by the index generation means is output to the second storage means.
  • (Appendix 5) (Appendix 3) A calculation means for performing calculation processing on the index information stored in the user table means; The arithmetic processing apparatus, wherein the arithmetic means outputs the index information subjected to arithmetic processing to the second storage means.
  • Appendix 6) (Appendix 5)
  • the first storage means stores address information in which an instruction to be read after processing for a desired number of users is completed, information indicating the number of users to be processed, and the computing means Instruction information including at least operation mode information for determining the operation content of An arithmetic processing apparatus characterized by that.
  • (Appendix 7) The arithmetic processing device according to any one of (Appendix 1) to (Appendix 7), Program counter means connected to the holding means; Calculation execution means for executing calculation processing in response to an instruction from the execution means; Further comprising The program counter means increments the address held internally in the next cycle and outputs it to the first memory means, the function to output the same address to the first memory means in the next cycle, and the calculation A function of outputting an output value from the execution unit as an address, and a function of updating and outputting an address generated based on the output value from the holding unit, An arithmetic processing apparatus characterized by that.
  • First storage means for storing a plurality of processing contents in association with addresses
  • Second storage means for storing addresses of the plurality of processing contents stored in the first storage means
  • Holding means for temporarily holding the address
  • An arithmetic processing method of an arithmetic processing device comprising: Sequentially reading the addresses stored in the second storage means and outputting the addresses to the holding means; Reading out the processing content corresponding to the address output from the holding unit from the first storage unit and executing the processing content; When the holding means does not hold the address, the read address is temporarily held and output, and when the address is held, the execution waits for the execution of the processing contents to be held.
  • An arithmetic processing method for an arithmetic processing device comprising: (Appendix 9) (Appendix 8) An arithmetic processing method of the arithmetic processing device according to claim
  • the first storage means includes information on an address in which a command to be read after processing for a desired number of users is completed and information indicating the number of users to be processed are associated with the processing contents. Instruction information is stored, An arithmetic processing method of an arithmetic processing device characterized by the above.
  • the arithmetic processing method of the arithmetic processing device further comprising: (Appendix 11) (Additional remark 10) It is the arithmetic processing method of the arithmetic processing unit of description, Comprising: Corresponding to the processing contents, the first storage means stores address information storing instructions to be read after processing for the desired number of users, information indicating the number of users to be processed, and the number of users Instruction information is stored, including index information that can be processed in units that are all collected.
  • the arithmetic processing unit further includes third storage means for storing the control signal and the index information output from the execution means, Generating new index information based on the stored index information and the index information stored in the third storage means; And a step of outputting the generated new index information to the second storage means.
  • third storage means for storing the control signal and the index information output from the execution means, Generating new index information based on the stored index information and the index information stored in the third storage means; And a step of outputting the generated new index information to the second storage means.
  • the first storage means stores address information in which an instruction to be read after processing for a desired number of users is completed, information indicating the number of users to be processed, and the computing means Instruction information including at least operation mode information for determining the operation content of An arithmetic processing method of an arithmetic processing device characterized by the above.
  • the arithmetic processing apparatus further includes a program counter means connected to the holding means, and an arithmetic execution means for executing arithmetic processing in response to an instruction from the execution means,
  • the program counter means increments the address held internally in the next cycle and outputs it to the first memory means, the function to output the same address to the first memory means in the next cycle, and the calculation A function of outputting an output value from the execution unit as an address, and a function of updating and outputting an address generated based on the output value from the holding unit,
  • An arithmetic processing method of an arithmetic processing device characterized by the above.
  • First storage means for storing a plurality of processing contents in association with addresses
  • Second storage means for storing addresses of the plurality of processing contents stored in the first storage means
  • Holding means for temporarily holding the address
  • An arithmetic processing program of an arithmetic processing device comprising: A process of sequentially reading the addresses stored in the second storage means and outputting the addresses to the holding means; Processing to read out and execute the processing content corresponding to the address output from the holding unit from the first storage unit; When the holding means does not hold the address, the read address is temporarily held and output, and when the address is held, the execution waits for the execution of the processing contents to be held. Processing to output the address being An arithmetic processing program for an arithmetic processing device, characterized in that a computer is executed.
  • the present invention can be used, for example, for an arithmetic processing device that switches a type of processing for a plurality of users or tasks using parameters that exist for each user or task.
  • Arithmetic processing unit 10 40, 70 Instruction memory 11, 41, 71 Decoding unit 12, 42, 72 Register file 13, 43, 73 ALU 14, 44, 74 Program counter 15, 45, 75 User table 16, 46, 76 User table control unit 17, 47, 77 Jump table 18, 48, 78 FIFO 49 FF 4A COMB part 79 tALU

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Abstract

　演算処理装置は、複数の処理内容をアドレスと対応させて記憶する第１記憶手段と、第１記憶手段に記憶された複数の処理内容のアドレスを夫々記憶する第２記憶手段と、アドレスを一時的に保持する保持手段と、第２記憶手段に記憶されたアドレスを順次読出し、保持手段に出力させる読出手段と、保持手段から出力されたアドレスに対応する処理内容を第１記憶手段から読み出させ、実行させる実行手段と、を備えている。保持手段は、アドレスを保持していないとき、読出手段により読み出されたアドレスを一時的に保持して出力し、アドレスを保持しているとき、実行手段の処理内容の実行終了を待って、保持しているアドレスを出力する。これにより、各処理間の切り替えのオーバーヘッドを抑制し、全体の演算性能に向上させることができる。

Description

演算処理装置、その演算処理方法、及び演算処理プログラムが格納された記憶媒体
　本発明は、例えば、複数のユーザ若しくはタスクに対し、ユーザ若しくはタスク毎に存在するパラメータを用いて、処理の種類を切替える演算処理装置、その演算処理方法、及び演算処理プログラムに関するものである。
　サーバーや基地局などにおいては、多数のユーザから送信されるデータを一括して処理することが一般に行われており、そのような複数のデータを効率的に処理する様々な処理方法が提案されている（例えば、特許文献１参照）。
　ところで、上記のようなデータ処理において、ユーザデータのパラメータに応じてその処理内容を変更することが行われることがある。この場合、ユーザ間の切り替え制御が必要となり、その命令実行時間が増加することとなる。
　この問題に対し、命令を事前に処理実行用の演算器に投入することで、条件分岐やパラメータ解析などのオーバーヘッドを抑制した演算処理装置が知られている（例えば、特許文献２参照）。
特開平５－２９８０９９号公報 特開平７－１８２１５５号公報
　しかしながら、上記特許文献２に示す演算処理装置においては、少量のデータ数が割り当てられたユーザが多数存在する場合、各処理間の切り替えのオーバーヘッドを抑制しきれず、全体の演算性能を低下させる虞がある。
　本発明は、このような問題点を解決するためになされたものであり、各処理間の切り替えのオーバーヘッドを抑制し、全体の演算性能を向上させた演算処理装置、その演算処理方法、及び演算処理プログラムを提供することを主たる目的とする。
　上記目的を達成するための本発明の一態様は、複数の処理内容をアドレスと対応させて記憶する第１記憶手段と、前記第１記憶手段に記憶された前記複数の処理内容のアドレスを夫々記憶する第２記憶手段と、前記アドレスを一時的に保持する保持手段と、前記第２記憶手段に記憶された前記アドレスを順次読出し、前記保持手段に出力させる読出手段と、前記保持手段から出力された前記アドレスに対応する処理内容を前記第１記憶手段から読み出させ、実行させる実行手段と、を備え、前記保持手段は、前記アドレスを保持していないとき、前記読出手段により読み出されたアドレスを一時的に保持して出力し、前記アドレスを保持しているとき、前記実行手段の前記処理内容の実行終了を待って、保持している前記アドレスを出力する、ことを特徴とする演算処理装置である。
　他方、上記目的を達成するための本発明の一態様は、複数の処理内容をアドレスと対応させて記憶する第１記憶手段と、前記第１記憶手段に記憶された前記複数の処理内容のアドレスを夫々記憶する第２記憶手段と、前記アドレスを一時的に保持する保持手段と、
　を備える演算処理装置の演算処理方法であって、前記第２記憶手段に記憶された前記アドレスを順次読出し、前記保持手段に出力させるステップと、前記保持手段から出力された前記アドレスに対応する処理内容を前記第１記憶手段から読み出させ、実行させるステップと、前記保持手段が、前記アドレスを保持していないとき、前記読み出されたアドレスを一時的に保持して出力し、前記アドレスを保持しているとき、前記処理内容の実行終了を待って、保持している前記アドレスを出力するステップと、を含む、ことを特徴とする演算処理装置の演算処理方法であってもよい。
　さらに、上記目的を達成するための本発明の一態様は、複数の処理内容をアドレスと対応させて記憶する第１記憶手段と、前記第１記憶手段に記憶された前記複数の処理内容のアドレスを夫々記憶する第２記憶手段と、前記アドレスを一時的に保持する保持手段と、
　を備える演算処理装置の演算処理プログラムであって、前記第２記憶手段に記憶された前記アドレスを順次読出し、前記保持手段に出力させる処理と、前記保持手段から出力された前記アドレスに対応する処理内容を前記第１記憶手段から読み出させ、実行させる処理と、前記保持手段が、前記アドレスを保持していないとき、前記読み出されたアドレスを一時的に保持して出力し、前記アドレスを保持しているとき、前記処理内容の実行終了を待って、保持している前記アドレスを出力する処理と、をコンピュータに実行させる、ことを特徴とする演算処理装置の演算処理プログラムであってもよい。
　本発明によれば、各処理間の切り替えのオーバーヘッドを抑制し、全体の演算性能に向上させた演算処理装置、その演算処理方法、及び演算処理プログラムを提供することができる。
本発明の実施の形態１に係る演算処理装置の概略的なシステム構成を示すブロック図である。 本発明の実施の形態１に係る特殊命令ＵＳＥＲ_ＪＵＭＰの構成の一例を示す図である。 本発明の実施の形態１に係るユーザテーブル、ジャンプテーブル、及び命令メモリの構成の一例を示す図である。 本発明の実施の形態２に係る演算処理装置の概略的なシステム構成を示すブロック図である。 本発明の実施の形態２に係る特殊命令ＵＳＥＲ_ＪＵＭＰの構成の一例を示す図である。 本発明の実施の形態２に係るユーザテーブル、ジャンプテーブル、ＦＦ、ＣＯＭＢ部及び命令メモリの構成の一例を示す図である。 本発明の実施の形態３に係る演算処理装置の概略的なシステム構成を示すブロック図である。 本発明の実施の形態３に係る特殊命令ＵＳＥＲ_ＪＵＭＰの構成の一例を示す図である。 本発明の実施の形態４に係るユーザテーブル、ジャンプテーブル、及び命令メモリの構成の一例を示す図である。 本発明の実施の形態５に係るユーザテーブル、ジャンプテーブル、ＦＦ、ＣＯＭＢ部及び命令メモリの構成の一例を示す図である。 本発明の実施の形態に係る演算処理装置の機能ブロック図である。
　図１１は、本実施の形態に係る演算処理装置の機能ブロック図である。本実施の形態に係る演算処理装置６０は、複数の処理内容をアドレスと対応させて記憶する第１記憶手段６１と、第１記憶手段６１に記憶された複数の処理内容のアドレスを夫々記憶する第２記憶手段６２と、アドレスを一時的に保持する保持手段６３と、第２記憶手段６２に記憶されたアドレスを順次読出し、保持手段６３に出力させる読出手段６４と、保持手段６３から出力されたアドレスに対応する処理内容を第１記憶手段６１から読み出させ、実行させる実行手段６５と、を備えている。
　保持手段６３は、アドレスを保持していないとき、読出手段６４により読み出されたアドレスを一時保持して出力し、アドレスを保持しているとき、実行手段６５の処理内容の実行終了を待って、保持しているアドレスを出力する。これにより、各処理間の切り替えのオーバーヘッドを抑制し、全体の演算性能を向上させることができる。
　実施の形態１．
　図１は、本発明の実施の形態１に係る演算処理装置の概略的なシステム構成を示すブロック図である。本実施の形態に係る演算処理装置１は、命令メモリ１０と、デコードユニット１１と、レジスタファイル１２と、ＡＬＵ１３と、プログラムカウンタ１４と、ユーザテーブル１５と、ユーザテーブル制御部１６と、ジャンプテーブル１７と、ＦＩＦＯ１８と、を備えている。
　命令メモリ１０は、第１記憶手段の一具体例であり、ユーザにより実行される複数の命令（処理内容）をアドレスと対応させて記憶する。命令メモリ１０は、プログラムカウンタ１４と、デコードユニット１１と、に夫々接続されている。
　デコードユニット１１は、実行手段の一具体例であり、ＦＩＦＯ１８からプログラムカウンタ１４を介して出力されたアドレスに対応する命令を、命令メモリ１０に読み出させＡＬＵ１３に実行させる。デコードユニット１１は、命令メモリ１０から出力された命令を解析し、後段に接続されるレジスタファイル１２、ＡＬＵ１３、ユーザテーブル制御部１５、及びＦＩＦＯ１８を制御するための制御信号を夫々生成し、出力する。デコードユニット１１は、レジスタファイル１２と、ＡＬＵ１３と、ユーザテーブル制御部１５と、ＦＩＦＯ１８と、プログラムカウンタ１４と、に夫々接続されている。
　レジスタファイル１２は、ＡＬＵ１３で実行される演算に必要なデータを格納する。レジスタファイル１２は、デコードユニット１１と、ＡＬＵ１３と、に夫々接続されている。
　ＡＬＵ１３は、デコードユニット１１からの制御信号に応じて、レジスタファイル１２からのデータを用いて実際の演算処理を行う演算ユニットである。ＡＬＵ１３は、デコードユニット１１と、レジスタファイル１２と、プログラムカウンタ１３と、に夫々接続されている。レジスタファイル１２及びＡＬＵ１３は、演算実行手段の一具体例である。なお、レジスタファイル１２及びＡＬＵ１３は、本発明の本質ではないため、上記構成に限らず、任意の構成が適用可能である。
　プログラムカウンタ１４は、プログラムカウンタ手段の一具体例であり、命令メモリ１０に格納された命令を読み出すためのアドレスを生成する。また、プログラムカウンタ１４は、次のサイクルで内部に保持したアドレスをインクリメントして出力する機能と、次のサイクルでも同じアドレスを出力する機能と、ＡＬＵ１３からの出力値をアドレスとして出力する機能と、ＦＩＦＯ１８からの出力に基づいて自身が生成するアドレスを更新し出力する機能と、を有している。プログラムカウンタ１４は、命令メモリ１０と、ＡＬＵ１３と、ＦＩＦＯ１８と、デコードユニット１１と、に夫々接続されている。
　ユーザテーブル１５は、ユーザテーブル手段の一具体例であり、ユーザ毎に指定される処理インデックス、すなわち、ユーザが実行する処理内容を指定するインデックス情報を記憶する。ユーザテーブル１５は、ユーザテーブル制御部１６と、ジャンプテーブル１７と、に夫々接続されている。
　ユーザテーブル制御部１６は、ユーザテーブル制御手段の一具体例であり、デコードユニット１１から出力される制御信号のパラメータに従って、ユーザテーブル１５に記憶されたユーザの処理インデックスをジャンプテーブル１７に出力させる。ユーザテーブル制御部１６は、デコードユニット１１と、ユーザテーブル１５と、に夫々接続されている。
　ジャンプテーブル１７は、第２記憶手段の一具体例であり、ユーザ毎の処理内容が格納されている命令メモリ１０の領域に対する先頭のアドレス（以下、先頭アドレスと称す）を、ユーザ処理毎（処理インデックス毎）に格納する。ジャンプテーブル１７は、ユーザテーブルから出力される処理インデックスに基づいて、先頭アドレスをＦＩＦＯ１８に対して出力する。ジャンプテーブル１７は、ユーザテーブル１５と、ＦＩＦＯ１８と、に夫々接続されている。
　ＦＩＦＯ１８は、保持手段の一具体例であり、ジャンプテーブル１７から読み出された各ユーザ処理の先頭アドレスを一時的に保持する。ＦＩＦＯ１８は、ユーザテーブル１７と、プログラムカウンタ１４と、デコードユニット１１と、に夫々接続されている。
　ＦＩＦＯ１８は、ジャンプテーブル１７からの先頭アドレスを保持していないとき（Ｅｍｐｔｙ状態）、ジャンプテーブル１７から読み出された先頭アドレスを一時保持し、次のサイクルで出力する。一方、ＦＩＦＯ１８は、ジャンプテーブル１７からの先頭アドレスを保持しているとき（Ｅｍｐｔｙ状態でないとき）、サブプログラムの処理の実行終了を待って、保持している先頭アドレスを出力する。
　次に、上述のように構成された演算処理装置の動作について、図１乃至図３を参照して詳細に説明する。
　まず、本動作の前提条件として、例えば、命令メモリ１０には、図３の右側に位置するテーブルに示すような、ユーザ毎に指定された演算処理を実行するために必要な少なくとも２種類以上のサブプログラム（処理内容）と、そのサブプログラムに対応させて、その左側に示す特殊命令ＵＳＥＲ_ＪＵＭＰ（命令情報）と、が格納されているものとする。また、サブプログラムの最後には必ずサブプログラムの終端であることを示すＮＥＸＴ_ＵＳＥＲ命令が存在しているものとする。
　特殊命令ＵＳＥＲ_ＪＵＭＰは、例えば、図２に示すようにオペコード（ＵＳＥＲ_ＪＵＭＰ）２１と、所望のユーザ数分の処理が終了した後に読み出す命令が格納されている場所（アドレス）の情報を示すＧＯ ＴＯ２２と、処理するユーザ数を示すＮＵＭ_ＵＳＥＲ２３と、で構成されている。
　ジャンプテーブル１７には、図３の略中央のテーブルに示すように、サブプログラムの先頭アドレスが複数格納されている。最後に、ユーザテーブル１５には、図３の左側のテーブルに示すように、各ユーザがどのサブプログラムを実行するかを指定する処理インデックスがユーザ数分だけ格納されている。
　次に、上記前提条件を元に演算処理装置の各ブロックの動作方法について説明する。
　まず、命令メモリ１０は、格納した特殊命令ＵＳＥＲ_ＪＵＭＰをデコードユニット１１に読み出す。
　デコードユニット１１は、命令メモリ１０から読み出された特殊命令ＵＳＥＲ_ＪＵＭＰを解釈し、解釈した特殊命令ＵＳＥＲ_ＪＵＭＰに基づいて制御信号を生成し、生成した制御信号をユーザテーブル制御部１６に対して出力する。なお、上記制御信号には、例えば、ユーザのデータ処理を開始するフラグと、ユーザ数を示す値と、が含まれる。
　ユーザテーブル制御部１６は、デコードユニット１１から制御信号を受信すると、例えば、ユーザテーブル１５に対して、先頭から最初のユーザに対する処理インデックスを読み出すよう指示する。
　ユーザテーブル１５から読み出された処理インデックスは、ジャンプテーブル１７に対するアドレスとして、ジャンプテーブル１７に対して出力される。そして、ジャンプテーブル１７は、格納した最初のユーザ処理として実行されるサブプログラムの先頭アドレスを、ＦＩＦＯ１８に対して出力する。
　このとき、ＦＩＦＯ１８の中身が空（Ｅｍｐｔｙ状態）の場合、ＦＩＦＯ１８は、ジャンプテーブル１７から出力された先頭アドレスを、次のサイクルでプログラムカウンタ１４に出力する。プログラムカウンタ１４は、命令メモリ１０へのアドレスをＦＩＦＯ１８から受けた先頭アドレスに更新し、命令メモリ１０に出力する。
　命令メモリ１０は、プログラムカウンタ１４から先頭アドレスを受けて、その先頭アドレスに指定されたサブプログラムの命令（例えば、図３の３２ポイントのＦＦＴ演算の先頭の命令）を読み出し、デコードユニット１１に出力する。
　デコードユニット１１は、命令メモリ１０からのサブプログラムの命令を解釈し、レジスタファイル１２及びＡＬＵ１３を制御するための制御信号を生成し、レジスタファイル１２及びＡＬＵ１３に出力する。レジスタファイル１２及びＡＬＵ１３は、デコードユニット１１からの制御信号に応じて、サブプログラムを実行する。
　一方、ＦＩＦＯ１８の中身が空でない（Ｅｍｐｔｙ状態でない）、もしくは、レジスタファイル１２及びＡＬＵ１３がサブプログラムの処理を実行している場合、ＦＩＦＯ１８は、ジャンプテーブル１７からの先頭アドレスを一時的に保持する。そして、デコードユニット１１は、サブプログラムの処理を実行中にサブプログラムの終端であることを示すＮＥＸＴ_ＵＳＥＲ命令を検出すると、ＦＩＦＯ１８が一時保持している次のユーザに対応するサブプログラムの先頭アドレスをプログラムカウンタ１４に出力するように制御する。
　ＦＩＦＯ１８が、次のユーザに対応するサブプログラムの先頭アドレスを、プログラムカウンタ１４を介して命令メモリ１０に出力すると、命令メモリ１０は、次のユーザに対応するサブプログラムの先頭の命令をデコードユニット１１に読み出す。そして、デコードユニット１１は、命令メモリ１０により読み出された命令を解釈し、レジスタファイル１２とＡＬＵ１３を制御するための制御信号を生成し、レジスタファイル１２とＡＬＵ１３に出力する。レジスタファイル１２とＡＬＵ１３は、次のユーザのサブプログラム（例えば、図３の６４ポイントのＦＦＴ演算の先頭の命令）を実行する。上述した処理を指定されたユーザ数分あるいはタスク数分だけ繰り返される。このように、命令の繰返し実行の可否を示すフィールド、および繰返し数を指定するフィールドに適切な値を入れることで、従来のループ制御用命令を使用せずに、繰り返し処理を実行することができる。これにより、命令メモリ１０から出力される命令数を削減できるため、消費電力の削減、及び実行速度の低下を防止できる。
　以上、本実施の形態１に係る演算処理装置１によれば、ユーザテーブル１５とジャンプテーブル１７を用いてユーザ数分だけ連続して、各処理のサブプログラムの先頭アドレスを生成することができる。また、ＦＩＦＯ１８は生成された先頭アドレスを一旦格納し、サブプログラムの実行が終了するＮＥＸＴ_ＵＳＥＲ命令を検出したタイミングで、プログラムカウンタ１４を介して命令メモリ１０に次に実行される命令の先頭アドレスを出力する。これにより、ユーザ間の切り替えのオーバーヘッドを抑制し、全体の演算性能を向上させることができる。
　実施の形態２．
　本発明の実施の形態２に係る演算処理装置２について、図４乃至６を参照して詳細に説明する。上記実施の形態１に係る演算処理装置１においては、特殊命令ＵＳＥＲ_ＪＵＭＰの引数は、全ユーザ分の処理が終了したときのプログラムカウンタ値の移動先を示すＧＯ ＴＯ値と、ユーザ数を示したＮＵＭ_ＵＳＥＲ値と、の２種類となっている（図２）。これに対し、本実施の形態２に係る演算処理装置２においては、図５に示すように、特殊命令ＵＳＥＲ_ＪＵＭＰの引数が、ＧＯ ＴＯ値とＮＵＭ_ＵＳＥＲ値とに加えて、さらに大きな範囲の処理を大別できるインデックス（ＩＮＤＥＸ）値を有する点で、上記実施の形態１に係る演算処理装置１と相違する。
　まず、図４を参照して、本実施の形態２に係る演算処理装置の構成の相違点について詳細に説明する。上記実施の形態１に係る演算処理装置１において、ユーザテーブル１５が直接ジャンプテーブル１７に接続されているのに対し、本実施の形態２に係る演算処理装置２は、更に、インデックス値を格納するためのＦＦ４９と、新たなインデックス値を生成し、ジャンプテーブル４７に出力するＣＯＭＢ部４Ａと、を備えている。
　ＦＦ４９は、第３記憶手段の一具体例であり、デコードユニット４１から出力されるユーザテーブル制御部４６を制御するための制御信号と一緒にインデックス値を格納する。ＣＯＭＢ部４Ａは、インデックス生成手段の一具体例であり、ＦＦ４９に格納されたインデックス値と、ユーザテーブル４５から読み出されたユーザ毎の処理インデックスと、を組み合わせて、新たなインデックスを生成し、ジャンプテーブル４７に出力する。
　次に、本実施の形態２に係る演算処理装置の動作について、図４及び図６を参照して詳細に説明する。まず、本動作の前提条件として、例えば、命令メモリ４０には、図６の右側のテーブルに示すように、ユーザ毎に指定された演算処理を実行するために必要な少なくとも２種類以上のサブプログラムと、その左側に示すような特殊命令ＵＳＥＲ_ＪＵＭＰと、が格納されているものとする。
　また、サブプログラムの最後には必ずサブプログラムの終端であることを示すＮＥＸＴ_ＵＳＥＲ命令が存在しているものとする。特殊命令ＵＳＥＲ_ＪＵＭＰは、図５に示すように、オペコード（ＵＳＥＲ_ＪＵＭＰ）５１と、所望のユーザ数分の処理が終了した後に読み出す命令が格納されている場所（アドレス）を示すＧＯ ＴＯ５２と、処理するユーザ数を示すＮＵＭ_ＵＳＥＲ５３と、ユーザ数分全てをまとめた単位で処理指定が可能なインデックス（ＩＮＤＥＸ）情報５４と、で構成されている。
　ジャンプテーブル４７には、図６の略中央のテーブルに示すように、サブプログラムの先頭アドレスが複数格納されている。ユーザテーブル４５には、図６の左側のテーブルに示すように、各ユーザがどのサブプログラムを実行するかを指定する処理インデックスがユーザ数分だけ格納されている。
　上述のように構成された演算処理装置の動作について詳細に説明する。
　まず、命令メモリ４０は、格納した特殊命令ＵＳＥＲ_ＪＵＭＰをデコードユニット４１に読み出す。デコードユニット４１は、命令メモリ４０から読み出された命令を解釈し、ユーザテーブル制御部４６を制御するための制御信号と、インデックス値とを、ユーザテーブル制御部４６及びＦＦ４９に夫々出力する。なお、上記制御信号には、ユーザ処理を開始するフラグと、ユーザ数を示す値が含まれる。
　ユーザテーブル制御部４６は、デコードユニット４１から制御信号を受信すると、ユーザテーブル４５に対し、先頭から最初のユーザに対する処理インデックスを読み出させる。ＣＯＭＢ４Ａは、ユーザテーブル４５から読み出された処理インデックスと、ＦＦ４９に格納されたインデックス値と、を組み合わせて、新たなインデックス値を生成し、ジャンプテーブル４７に対して出力する。そして、ジャンプテーブル４７は、格納された最初のユーザ処理として行われるサブプログラムの先頭アドレスを、ＦＩＦＯ４８に対し出力する。
　ここで、ＦＩＦＯ４８の中身が空（Ｅｍｐｔｙ状態）の場合、ジャンプテーブル４７からＦＩＦＯ４８へ出力された先頭アドレスは、次のサイクルでプログラムカウンタ４４に出力される。プログラムカウンタ４４は、命令メモリ４０に対するアドレスを、ＦＩＦＯ４８からの先頭アドレスに更新し、命令メモリ４０に出力する。命令メモリ４０は、プログラムカウンタ４４からアドレスを受信すると、アドレスに指定されたサブプログラムの命令を読み出す。
　命令メモリ４０はサブプログラムの命令をデコードユニット４１に読み出すと、デコードユニット４１は、その命令を解釈し、レジスタファイル４２及びＡＬＵ４３を制御するための制御信号を生成し、レジスタファイル４２及びＡＬＵ４３に出力する。レジスタファイル４２及びＡＬＵ４３は、デコードユニット４１から制御信号を受信すると、サブプログラムを実行する。
　一方、ＦＩＦＯ４８の中身が空でない（Ｅｍｐｔｙ状態でない）、もしくは、レジスタファイル４２とＡＬＵ４３がサブプログラムの処理を実行している場合、ジャンプテーブル４７からＦＩＦＯ４８へ出力された先頭アドレスは、ＦＩＦＯ４８に一時的に保持される。デコードユニット４１は、サブプログラムの処理を実行中にサブプログラムの終端であることを示すＮＥＸＴ_ＵＳＥＲ命令を検出すると、ＦＩＦＯ４８が一時的に保持した次のユーザに対応するサブプログラムの先頭アドレスをプログラムカウンタ４４に出力するように制御する。
　ＦＩＦＯ４８から、次のユーザに対応するサブプログラムの先頭アドレスがプログラムカウンタ４４に対して出力され、命令メモリ４０から次のユーザに対応するサブプログラムの先頭の命令が読み出される。
　デコードユニット４１は、命令メモリ４０から読み出された命令を解釈し、レジスタファイル４２及びＡＬＵ４３を制御するための制御信号を生成し、レジスタファイル４２及びＡＬＵ４３に出力する。レジスタファイル４２及びＡＬＵ４３は、デコードユニット４１から制御信号を受信すると、次のユーザのサブプログラムを実行する。以上の処理を指定されたユーザ数分だけ繰り返し実行される。なお、上記実施の形態１と同様に、本実施の形態２において、レジスタファイル４２及びＡＬＵ４３は本発明の本質ではないため、上記構成に限らず、任意の構成が適用可能である。
　以上、本実施の形態２に係る演算処理装置２によれば、ユーザテーブル４５とジャンプテーブル４７を用いてユーザ数分だけ連続して、各ユーザのサブプログラムの先頭アドレスを生成することができる。また、ＦＩＦＯ４８は生成された先頭アドレスを一旦格納し、サブプログラムの実行が終了するＮＥＸＴ_ＵＳＥＲ命令を検出したタイミングで、プログラムカウンタ４４を介して命令メモリ４０に次に実行される命令の先頭アドレスを出力する。これにより、各処理間の切り替えのオーバーヘッドを抑制し、全体の演算性能を向上させることができる。
　さらに、特殊命令ＵＳＥＲ_ＪＵＭＰ内において、ユーザ数分全体の処理指定が可能なインデックス値が引数として存在している。このため、複数種類のユーザ毎の処理（例えば、ユーザ毎に異なるポイント数のＦＦＴを全ユーザ分実行した後に、ユーザ毎に異なるポイント数のＦＦＴをユーザ分実行した場合など）を特殊命令の引数であるインデックス値とＧＯ ＴＯ値とを変化させることでユーザテーブル４５の内容を変えずに実行することができる。これにより、メモリサイズの削減が可能という副次的な効果も得られる。
　実施の形態３．
　本発明の実施の形態３に係る演算処理装置について、図７及び図８を参照して詳細に説明する。上記実施の形態１に係る演算処理装置１においては、ユーザテーブル１５が直接ジャンプテーブル１７に接続している。これに対し、本実施の形態３に係る演算処理装置３においては、図７に示すように、ユーザテーブル７５とジャンプテーブル７７の間にｔＡＬＵ７９を更に備える点で上記実施の形態１に係る演算処理装置１と相違する。ｔＡＬＵ７９は、演算手段の一具体例であり、例えば、定数割算、定数乗算、定数加算などの演算処理が可能な演算器である。
　また、特殊命令ＵＳＥＲ_ＪＵＭＰの引数は、上記実施の形態１に係る演算処理装置１において、全ユーザ分の処理が終了した後のプログラムカウンタ値の移動先を示すＧＯ ＴＯ値と、ユーザ数を示したＮＵＭ_ＵＳＥＲ値との２種類であるが、本実施の形態３に係る演算処理装置３において、図８に示すように、上記ＧＯ ＴＯ値とＮＵＭ_ＵＳＥＲ値とに加えて、ｔＡＬＵ７９の演算モードを指定するｔＡＬＵ_ｍｏｄｅ（演算モード情報の一具体例）８４が追加されている。
　次に、本実施の形態３に係る演算処理装置の動作について詳細に説明する。
　まず、本動作の前提条件として、命令メモリ７０には、上記実施の形態１と同様に、ユーザ毎に指定された演算処理を実行するために必要な少なくとも２種類以上のサブプログラムと、特殊命令ＵＳＥＲ_ＪＵＭＰと、が格納されているものとする。また、サブプログラムの最後には必ずサブプログラムの終端であることを示すＮＥＸＴ_ＵＳＥＲ命令が存在しているものとする。さらに、特殊命令ＵＳＥＲ_ＪＵＭＰは、図８に示すように、オペコード（ＵＳＥＲ_ＪＵＭＰ）８１と、所望のユーザ数分の処理が終了した後に読み出す命令が格納されている場所（アドレス）を示すＧＯ ＴＯ８２と、処理するユーザ数を示すＮＵＭ_ＵＳＥＲ８３と、ｔＡＬＵ７９の演算モードを指定するｔＡＬＵ_ｍｏｄｅ８４と、で構成されている。
　ジャンプテーブル７７には、上記実施の形態１と同様に、サブプログラムの先頭アドレスが複数格納されている。なお、ユーザテーブル７５には、上記実施の形態１と同様に、各ユーザがどのサブプログラムを実行するかを指定する処理インデックスがユーザ数分だけ格納されている。
　以上を前提条件として、本実施の形態３に係る演算処理装置３は以下のように動作する。まず、命令メモリ７０は、格納した特殊命令ＵＳＥＲ_ＪＵＭＰをデコードユニット７１に読み出す。
　次に、デコードユニット７１は、命令メモリ７０から読み出された命令を解釈し、ユーザテーブル制御部７６を制御するための制御信号と、ｔＡＬＵの演算モードを指定するｔＡＬＵ_ｍｏｄｅ値と、をユーザテーブル制御部７６及びｔＡＬＵ７９に夫々出力する。なお、上記制御信号には、ユーザ処理を開始するフラグと、ユーザ数を示す値と、が含まれる。
　ユーザテーブル制御部７６は、デコードユニット７１から制御信号を受信すると、ユーザテーブル７５に先頭から最初のユーザに対する処理インデックスを読み出させ、ｔＡＬＵ７９に出力させる。
　ｔＡＬＵ７９は、先に入力されたｔＡＬＵ_ｍｏｄｅにより指定された演算処理を、処理インデックスに施す。ｔＡＬＵ７９は、その演算処理結果を、ジャンプテーブル７７に対して出力する。ジャンプテーブル７７は、格納している最初のユーザ処理として行われるサブプログラムの先頭アドレスをＦＩＦＯ７８に出力する。
　ここで、ＦＩＦＯ７８の中身が空（Ｅｍｐｔｙ状態）の場合、ＦＩＦＯ７８は、ジャンプテーブル７７から出力された先頭アドレスを、次のサイクルでプログラムカウンタ７４に出力する。
　プログラムカウンタ７４は、命令メモリ７０に対するアドレスを、ＦＩＦＯ７８から受けた先頭アドレスに更新し、更新した先頭アドレスを命令メモリ７０に出力する。命令メモリ７０は、プログラムカウンタ７４から先頭アドレスを受けると、その先頭アドレスに指定されたサブプログラムにある命令をデコードユニット７１に読み出す。
　デコードユニット７１は、命令メモリ７０から読み出されたサブプログラムの命令を解釈し、レジスタファイル７２とＡＬＵ７３を制御するための制御信号を生成し、レジスタファイル７２とＡＬＵ７３に出力する。レジスタファイル７２とＡＬＵ７３は、デコードユニット７１からの制御信号に応じて、サブプログラムを実行する。
　ここで、ＦＩＦＯ７８の中身が空でない（Ｅｍｐｔｙ状態でない）、もしくは、レジスタファイル７２とＡＬＵ７３がサブプログラム処理を実行している場合、ＦＩＦＯ７８はジャンプテーブル７７から出力された先頭アドレスを、一時的に保持する。
　デコードユニット７１は、サブプログラム処理の実行中にサブプログラム終端であることを示すＮＥＸＴ_ＵＳＥＲ命令を検出すると、ＦＩＦＯ７８が一時的に保持した次のユーザに対応するサブプログラムの先頭アドレスをプログラムカウンタ７４に出力するように制御する。
　ＦＩＦＯ７８は、次のユーザに対応するサブプログラムの先頭アドレスをプログラムカウンタ７４に出力する。プログラムカウンタ７４は、ＦＩＦＯ７８からの先頭アドレスを命令メモリ７０に出力する。命令メモリ７０は、次のユーザに対応するサブプログラムの先頭の命令をデコードユニット７１に読み出す。
　デコードユニット７１は、命令メモリ７０により読み出された命令を解釈し、レジスタファイル７２とＡＬＵ７３を制御するための制御信号を生成し、レジスタファイル７２とＡＬＵ７３に出力する。レジスタファイル７２とＡＬＵ７３は、デコードユニット７１からの制御信号に応じて、次のユーザのサブプログラムを実行する。上述した処理を指定されたユーザ数分だけ繰り返し実行される。なお、上記実施の形態１と同様に、本実施の形態３において、レジスタファイル７２及びＡＬＵ７３は本発明の本質ではないため、上記構成に限らず、任意の構成が適用可能である。
　以上、本実施の形態３に係る演算処理装置３によれば、ユーザテーブル７５とジャンプテーブル７７を用いてユーザ数分だけ連続して、各ユーザのサブプログラムの先頭アドレスを生成することができる。また、ＦＩＦＯ７８は生成された先頭アドレスを一旦格納し、サブプログラムの実行が終了するＮＥＸＴ_ＵＳＥＲ命令を検出したタイミングで、プログラムカウンタ７４を介して命令メモリ７０に次に実行される命令の先頭アドレスを出力する。これにより、各処理間の切り替えのオーバーヘッドを抑制し、全体の演算性能を向上させることができる。
　さらに、ユーザテーブル７５とジャンプテーブル７７の間に、インデックス値に対して演算処理可能なｔＡＬＵ７９が設けられている。これにより、例えば、ユーザテーブル７５に格納されるユーザ毎のパラメータを予めインデックス値に変換しなくても、ユーザに与えられるデータ数等からインデックス値を求めることができるといった副次的な効果が得られる。
　実施の形態４．
　本発明の実施の形態４に係る演算処理装置１について、図９を参照して詳細に説明する。
　上記実施の形態１に係る演算処理装置１においては、命令メモリ１０内におけるサブプログラムの最後にプログラム終端を示すＮＥＸＴ_ＵＳＥＲ命令が挿入されており、その命令に基づいてユーザ毎のサブプログラムの切替え制御を行っている。これに対し、本実施の形態４に係る演算処理装置１においては、図９に示すように、サブプログラムの最後にプログラム終端を示すＮＥＸＴ_ＵＳＥＲを挿入せずに、ジャンプテーブル１７に各サブプログラムの先頭アドレスと終端アドレスを格納する点で上記実施の形態１に係る演算処理装置１と相違する。
　なお、本実施の形態４に係る演算処理装置１と上記実施の形態１に係る演算処理装置１とのハードウェア構成は、略同一であるため、同一部分に同一符号を付して詳細な説明は省略する。
　一方、サブプログラムの切り替え制御について、上記実施の形態１に係る演算処理装置１においては、デコーダユニット１１でＮＥＸＴ_ＵＳＥＲ命令の解釈をし、ＦＩＦＯ１８、および、プログラムカウンタ１４を制御している。これに対し、本実施の形態４に係る演算処理装置１においては、ジャンプテーブル１７から読み出された終端アドレスと、プログラムカウンタ１４の値（以下、プログラムカウンタ値）と、を比較する。そして、プログラムカウンタ値が終端アドレス未満の場合は、そのままプログラムカウンタ値を更新し、終端アドレスとプログラムカウンタ値が一致する場合は、次のプログラムカウンタ値をＦＩＦＯ１８からの出力アドレスで更新する。なお、本実施の形態４に係る演算処理装置１において、その他の動作については、上記実施の形態１に係る演算処理装置１と略同一であるため、説明を省略する。
　以上、本実施の形態４に係る演算処理装置１によれば、上記実施の形態１に係る演算処理装置１と同様に、各処理間の切り替えのオーバーヘッドを抑制し、全体の演算性能を向上させることができる。
　実施の形態５．
　本発明の実施の形態５に係る演算処理装置について、図１０を参照して詳細に説明する。
　上記実施の形態２に係る演算処理装置２においては、命令メモリ４０内のサブプログラムの最後にプログラムの終端を示すＮＥＸＴ_ＵＳＥＲ命令が挿入されており、その命令に基づいてユーザ毎のサブプログラムの切り替え制御を行っている。これに対し、本実施の形態５に係る演算処理装置２においては、図１０に示すように、サブプログラムの最後にプログラムの終端を示すＮＥＸＴ_ＵＳＥＲを挿入せずに、ジャンプテーブルに各サブプログラムの先頭アドレスと終端アドレスを格納する点で、上記実施の形態２に係る演算処理装置２と相違する。
　なお、本実施の形態５に係る演算処理装置２と上記実施の形態２に係る演算処理装置２とのハードウェア構成は、略同一であるため、同一部分に同一符号を付して詳細な説明は省略する。
　一方、サブプログラムの切り替え制御について、上記実施の形態２に係る演算処理装置２においては、デコーダユニット４１でＮＥＸＴ_ＵＳＥＲ命令の解釈を行い、ＦＩＦＯ４８及びプログラムカウンタ４４を制御している。これに対し、本実施の形態５に係る演算処理装置２においては、ジャンプテーブル４７から読み出された、終端アドレスと、プログラムカウンタ値と、を比較する。プログラムカウンタ値が終端アドレス未満の場合は、そのままプログラムカウンタ値を更新し、終端アドレスとプログラムカウンタ値が一致する場合は、次のプログラムカウンタ値をＦＩＦＯ４８からの出力アドレスで更新する。
　なお、本実施の形態５に係る演算処理装置２において、その他の動作については、上記実施の形態２に係る演算処理装置２と略同一であるため、説明を省略する。
　以上、本実施の形態５に係る演算処理装置２によれば、上記実施の形態２に係る演算処理装置２と同様に、各処理間の切り替えのオーバーヘッドを抑制し、全体の演算性能を向上させることができる。
　なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
　また、上述の実施の形態では、本発明をハードウェアの構成として説明したが、本発明は、これに限定されるものではない。本発明は、例えば、上記デコードユニット１１、４１、７１やユーザテーブル制御部１６、４６、７６が実行する処理を、ＣＰＵにコンピュータプログラムを実行させることにより実現することも可能である。
　プログラムは、様々なタイプの非一時的なコンピュータ可読媒体（non-transitory computer readable medium）を用いて格納され、コンピュータに供給することができる。非一時的なコンピュータ可読媒体は、様々なタイプの実体のある記録媒体（tangible storage medium）を含む。非一時的なコンピュータ可読媒体の例は、磁気記録媒体（例えばフレキシブルディスク、磁気テープ、ハードディスクドライブ）、光磁気記録媒体（例えば光磁気ディスク）、ＣＤ－ＲＯＭ、ＣＤ－Ｒ、ＣＤ－Ｒ／Ｗ、半導体メモリ（例えば、マスクＲＯＭ、ＰＲＯＭ（Programmable ROM）、ＥＰＲＯＭ（Erasable PROM）、フラッシュＲＯＭ、ＲＡＭ）を含む。また、プログラムは、様々なタイプの一時的なコンピュータ可読媒体（transitory computer readable medium）によってコンピュータに供給されてもよい。一時的なコンピュータ可読媒体の例は、電気信号、光信号、及び電磁波を含む。一時的なコンピュータ可読媒体は、電線及び光ファイバ等の有線通信路、又は無線通信路を介して、プログラムをコンピュータに供給できる。
　上記実施の形態の一部又は全部は、以下の付記のようにも記載されうるが、以下には限られない。
（付記１）
　複数の処理内容をアドレスと対応させて記憶する第１記憶手段と、
　前記第１記憶手段に記憶された前記複数の処理内容のアドレスを夫々記憶する第２記憶手段と、
　前記アドレスを一時的に保持する保持手段と、
　前記第２記憶手段に記憶された前記アドレスを順次読出し、前記保持手段に出力させる読出手段と、
　前記保持手段から出力された前記アドレスに対応する処理内容を前記第１記憶手段から読み出させ、実行させる実行手段と、
　を備え、
　前記保持手段は、前記アドレスを保持していないとき、前記読出手段により読み出されたアドレスを一時的に保持して出力し、前記アドレスを保持しているとき、前記実行手段の前記処理内容の実行終了を待って、保持している前記アドレスを出力する、
　ことを特徴とする演算処理装置。
（付記２）
　（付記１）記載の演算処理装置であって、
　前記第１記憶手段には、前記処理内容と対応させて、所望のユーザ数分の処理が終了した後に読み出す命令が格納されているアドレスの情報と、処理するユーザ数を示す情報と、を含む命令情報が記憶されている、
　ことを特徴とする演算処理装置。
（付記３）
　（付記１）又は（付記２）記載の演算処理装置であって、
　前記読出手段は、ユーザが実行する前記処理内容を指定するためのインデックス情報を記憶するユーザテーブル手段と、前記ユーザテーブル手段に記憶されたインデックス情報を前記第２記憶手段に出力させるユーザテーブル制御手段と、を有しており、
　前記第２記憶手段は、前記ユーザテーブル手段から出力されたインデック情報に対応するアドレスを前記保持手段に出力する、
　ことを特徴とする演算処理装置。
（付記４）
　（付記３）記載の演算処理装置であって、
　前記第１記憶手段には、前記処理内容と対応させて、所望のユーザ数分の処理が終了した後に読み出す命令が格納されているアドレスの情報と、処理するユーザ数を示す情報と、ユーザ数分全てまとめた単位で処理指定が可能なインデックス情報と、を含む命令情報が記憶されており、
　前記実行手段から出力される前記ユーザテーブル制御手段を制御するための制御信号及び前記インデックス情報を記憶する第３記憶手段と、
　前記ユーザテーブル部に記憶されたインデックス情報と、前記第３記憶手段に記憶されたインデックス情報と、に基づいて、新たなインデックス情報を生成するインデックス生成手段と、を更に備え、
　前記インデックス生成手段により生成された新たなインデックス情報は前記第２記憶手段に出力される、ことを特徴とする演算処理装置。
（付記５）
　（付記３）記載の演算処理装置であって、
　前記ユーザテーブル手段に記憶されたインデックス情報に対して演算処理を行う演算手段を更に備え、
　前記演算手段は演算処理したインデックス情報を前記第２記憶手段に出力する、ことを特徴とする演算処理装置。
（付記６）
　（付記５）記載の演算処理装置であって、
　前記第１記憶手段には、前記処理内容と対応させて、所望のユーザ数分の処理が終了した後に読み出す命令が格納されているアドレス情報と、処理するユーザ数を示す情報と、前記演算手段の演算内容を決定する演算モード情報と、を少なくとも含む命令情報が記憶されている、
　ことを特徴とする演算処理装置。
（付記７）
　（付記１）乃至（付記７）のうちいずれか記載の演算処理装置であって、
　前記保持手段に接続されたプログラムカウンタ手段と、
　前記実行手段からの指示に応じて演算処理を実行する演算実行手段と、
　を更に備え、
　前記プログラムカウンタ手段は、次のサイクルで内部に保持したアドレスをインクリメントして前記第１記憶手段に出力する機能と、次のサイクルでも同じアドレスを前記第１記憶手段に出力する機能と、前記演算実行手段からの出力値をアドレスとして出力する機能と、前記保持手段からの出力値に基づいて生成するアドレスを更新し出力する機能と、を有している、
　ことを特徴とする演算処理装置。
（付記８）
　複数の処理内容をアドレスと対応させて記憶する第１記憶手段と、
　前記第１記憶手段に記憶された前記複数の処理内容のアドレスを夫々記憶する第２記憶手段と、
　前記アドレスを一時的に保持する保持手段と、
　を備える演算処理装置の演算処理方法であって、
　前記第２記憶手段に記憶された前記アドレスを順次読出し、前記保持手段に出力させるステップと、
　前記保持手段から出力された前記アドレスに対応する処理内容を前記第１記憶手段から読み出させ、実行させるステップと、
　前記保持手段が、前記アドレスを保持していないとき、前記読み出されたアドレスを一時的に保持して出力し、前記アドレスを保持しているとき、前記処理内容の実行終了を待って、保持している前記アドレスを出力するステップと、
　を含む、ことを特徴とする演算処理装置の演算処理方法。
（付記９）
　（付記８）記載の演算処理装置の演算処理方法であって、
　前記第１記憶手段には、前記処理内容と対応させて、所望のユーザ数分の処理が終了した後に読み出す命令が格納されているアドレスの情報と、処理するユーザ数を示す情報と、を含む命令情報が記憶されている、
　ことを特徴とする演算処理装置の演算処理方法。
（付記１０）
　（付記８）又は（付記９）記載の演算処理装置の演算処理方法であって、
　ユーザが実行する前記処理内容を指定するためのインデックス情報を記憶するステップと、
　前記記憶されたインデックス情報を前記第２記憶手段に出力させるステップと、
　前記出力されたインデック情報に対応するアドレスを前記保持手段に出力するステップと、を更に含む
　ことを特徴とする演算処理装置の演算処理方法。
（付記１１）
　（付記１０）記載の演算処理装置の演算処理方法であって、
　前記第１記憶手段には、前記処理内容と対応させて、所望のユーザ数分の処理が終了した後に読み出す命令が格納されているアドレスの情報と、処理するユーザ数を示す情報と、ユーザ数分全てまとめた単位で処理指定が可能なインデックス情報と、を含む命令情報が記憶されており、
　前記演算処理装置は、前記実行手段から出力される制御信号及び前記インデックス情報を記憶する第３記憶手段を更に備えており、
　前記記憶されたインデックス情報と、前記第３記憶手段に記憶されたインデックス情報と、に基づいて、新たなインデックス情報を生成するステップと、
　前記生成された新たなインデックス情報は前記第２記憶手段に出力されるステップと、を更に含む、ことを特徴とする演算処理装置の演算処理方法。
（付記１２）
　（付記１０）記載の演算処理装置の演算処理方法であって、
　前記記憶されたインデックス情報に対して演算処理を行うステップと、
　前記演算処理したインデックス情報を前記第２記憶手段に出力するステップと、を更に含む、ことを特徴とする演算処理装置の演算処理方法。
（付記１３）
　（付記１２）記載の演算処理装置の演算処理方法であって、
　前記第１記憶手段には、前記処理内容と対応させて、所望のユーザ数分の処理が終了した後に読み出す命令が格納されているアドレス情報と、処理するユーザ数を示す情報と、前記演算手段の演算内容を決定する演算モード情報と、を少なくとも含む命令情報が記憶されている、
　ことを特徴とする演算処理装置の演算処理方法。
（付記１４）
　（付記９）乃至（付記１３）のうちいずれか記載の演算処理装置の演算処理方法であって、
　前記演算処理装置は、前記保持手段に接続されたプログラムカウンタ手段と、前記実行手段からの指示に応じて演算処理を実行する演算実行手段と、を更に備え、
　前記プログラムカウンタ手段は、次のサイクルで内部に保持したアドレスをインクリメントして前記第１記憶手段に出力する機能と、次のサイクルでも同じアドレスを前記第１記憶手段に出力する機能と、前記演算実行手段からの出力値をアドレスとして出力する機能と、前記保持手段からの出力値に基づいて生成するアドレスを更新し出力する機能と、を有している、
　ことを特徴とする演算処理装置の演算処理方法。
（付記１５）
　複数の処理内容をアドレスと対応させて記憶する第１記憶手段と、
　前記第１記憶手段に記憶された前記複数の処理内容のアドレスを夫々記憶する第２記憶手段と、
　前記アドレスを一時的に保持する保持手段と、
　を備える演算処理装置の演算処理プログラムであって、
　前記第２記憶手段に記憶された前記アドレスを順次読出し、前記保持手段に出力させる処理と、
　前記保持手段から出力された前記アドレスに対応する処理内容を前記第１記憶手段から読み出させ、実行させる処理と、
　前記保持手段が、前記アドレスを保持していないとき、前記読み出されたアドレスを一時的に保持して出力し、前記アドレスを保持しているとき、前記処理内容の実行終了を待って、保持している前記アドレスを出力する処理と、
　をコンピュータに実行させる、ことを特徴とする演算処理装置の演算処理プログラム。
　本発明は、例えば、複数のユーザ若しくはタスクに対し、ユーザ若しくはタスク毎に存在するパラメータを用いて、処理の種類を切替える演算処理装置に利用可能である。
　この出願は、２０１２年３月３０日に出願された日本出願特願２０１２－０７９３５９を基礎とする優先権を主張し、その開示の全てをここに取り込む。
　　１、２、３　　演算処理装置
　　１０、４０、７０　　命令メモリ
　　１１、４１、７１　　デコードユニット
　　１２、４２、７２　　レジスタファイル
　　１３、４３、７３　　ＡＬＵ
　　１４、４４、７４　　プログラムカウンタ
　　１５、４５、７５　　ユーザテーブル
　　１６、４６、７６　　ユーザテーブル制御部
　　１７、４７、７７　　ジャンプテーブル
　　１８、４８、７８　　ＦＩＦＯ
　　４９　　ＦＦ
　　４Ａ　　ＣＯＭＢ部
　　７９　　ｔＡＬＵ

Claims (9)

  1. 　複数の処理内容をアドレスと対応させて記憶する第１記憶手段と、
    　前記第１記憶手段に記憶された前記複数の処理内容のアドレスを夫々記憶する第２記憶手段と、
    　前記アドレスを一時的に保持する保持手段と、
    　前記第２記憶手段に記憶された前記アドレスを順次読出し、前記保持手段に出力させる読出手段と、
    　前記保持手段から出力された前記アドレスに対応する処理内容を前記第１記憶手段から読み出させ、実行させる実行手段と、
    　を備え、
    　前記保持手段は、前記アドレスを保持していないとき、前記読出手段により読み出されたアドレスを一時的に保持して出力し、前記アドレスを保持しているとき、前記実行手段の前記処理内容の実行終了を待って、保持している前記アドレスを出力する、
    　ことを特徴とする演算処理装置。
  2. 　前記第１記憶手段には、前記処理内容と対応させて、所望のユーザ数分の処理が終了した後に読み出す命令が格納されているアドレスの情報と、処理するユーザ数を示す情報と、を含む命令情報が記憶されている、
    　ことを特徴とする請求項１記載の演算処理装置。
  3. 　前記読出手段は、ユーザが実行する前記処理内容を指定するためのインデックス情報を記憶するユーザテーブル手段と、前記ユーザテーブル手段に記憶されたインデックス情報を前記第２記憶手段に出力させるユーザテーブル制御手段と、を有しており、
    　前記第２記憶手段は、前記ユーザテーブル手段から出力されたインデック情報に対応するアドレスを前記保持手段に出力する、
    　ことを特徴とする請求項１又は２記載の演算処理装置。
  4. 　前記第１記憶手段には、前記処理内容と対応させて、所望のユーザ数分の処理が終了した後に読み出す命令が格納されているアドレスの情報と、処理するユーザ数を示す情報と、ユーザ数分全てまとめた単位で処理指定が可能なインデックス情報と、を含む命令情報が記憶されており、
    　前記実行手段から出力される前記ユーザテーブル制御手段を制御するための制御信号及び前記インデックス情報を記憶する第３記憶手段と、
    　前記ユーザテーブル部に記憶されたインデックス情報と、前記第３記憶手段に記憶されたインデックス情報と、に基づいて、新たなインデックス情報を生成するインデックス生成手段と、を更に備え、
    　前記インデックス生成手段により生成された新たなインデックス情報は前記第２記憶手段に出力される、ことを特徴とする請求項３記載の演算処理装置。
  5. 　前記ユーザテーブル手段に記憶されたインデックス情報に対して演算処理を行う演算手段を更に備え、
    　前記演算手段は演算処理したインデックス情報を前記第２記憶手段に出力する、ことを特徴とする請求項３記載の演算処理装置。
  6. 　前記第１記憶手段には、前記処理内容と対応させて、所望のユーザ数分の処理が終了した後に読み出す命令が格納されているアドレス情報と、処理するユーザ数を示す情報と、前記演算手段の演算内容を決定する演算モード情報と、を少なくとも含む命令情報が記憶されている、
    　ことを特徴とする請求項５記載の演算処理装置。
  7. 　前記保持手段に接続されたプログラムカウンタ手段と、
    　前記実行手段からの指示に応じて演算処理を実行する演算実行手段と、
    　を更に備え、
    　前記プログラムカウンタ手段は、次のサイクルで内部に保持したアドレスをインクリメントして前記第１記憶手段に出力する機能と、次のサイクルでも同じアドレスを前記第１記憶手段に出力する機能と、前記演算実行手段からの出力値をアドレスとして出力する機能と、前記保持手段からの出力値に基づいて生成するアドレスを更新し出力する機能と、を有している、
    　ことを特徴とする請求項１乃至６のうちいずれか１項記載の演算処理装置。
  8. 　複数の処理内容をアドレスと対応させて記憶する第１記憶手段と、
    　前記第１記憶手段に記憶された前記複数の処理内容のアドレスを夫々記憶する第２記憶手段と、
    　前記アドレスを一時的に保持する保持手段と、
    　を備える演算処理装置の演算処理方法であって、
    　前記第２記憶手段に記憶された前記アドレスを順次読出し、前記保持手段に出力させるステップと、
    　前記保持手段から出力された前記アドレスに対応する処理内容を前記第１記憶手段から読み出させ、実行させるステップと、
    　前記保持手段が、前記アドレスを保持していないとき、前記読み出されたアドレスを一時的に保持して出力し、前記アドレスを保持しているとき、前記処理内容の実行終了を待って、保持している前記アドレスを出力するステップと、
    　を含む、ことを特徴とする演算処理装置の演算処理方法。
  9. 　複数の処理内容をアドレスと対応させて記憶する第１記憶手段と、
    　前記第１記憶手段に記憶された前記複数の処理内容のアドレスを夫々記憶する第２記憶手段と、
    　前記アドレスを一時的に保持する保持手段と、
    　を備える演算処理装置の演算処理プログラムが格納された記憶媒体であって、
    　前記第２記憶手段に記憶された前記アドレスを順次読出し、前記保持手段に出力させる処理と、
    　前記保持手段から出力された前記アドレスに対応する処理内容を前記第１記憶手段から読み出させ、実行させる処理と、
    　前記保持手段が、前記アドレスを保持していないとき、前記読み出されたアドレスを一時的に保持して出力し、前記アドレスを保持しているとき、前記処理内容の実行終了を待って、保持している前記アドレスを出力する処理と、
    　をコンピュータに実行させる、ことを特徴とする演算処理装置の演算処理プログラムが格納された記憶媒体。
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