JPH02155052A - トレース装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 玖ｊυ九冠 本発明はトレース装置に関し、特にマイクロプログラム
制御装置の制御記憶に格納されたマイクロ命令トレース
方式に関する。

良米韮韮 従来、この種のマイクロ命令トレース方式においては、
制御記憶ト、のマイクロ命令のアドレスに対応したメモ
リのアドレスに、マイクロ命令が実行されたことを示す
フラグを書込んでいた。このマイクロ命令トレース方式
については「特願昭５５−８５１１８号明細書」に詳述
されている。

このような従来のマイクロ命令トレース方式では、マイ
クロ命令が実行されたときに制御記憶に対応するメモリ
にマイクロ命令を実行したことを示すフラグのみをセッ
トしているので、複数の条件分岐命令において分岐先ア
ドレスが同一のときにはどの条件分岐命令が分岐したの
かを判断することができないという欠点がある。

１肌立１追 本発明は上記のような従来のものの欠点を除去すべくな
されたもので、複数の条件分岐命令において分岐先アド
レスが同一のときでもどの条件分岐命令が分岐したのか
を判断することができるトレース装置の提供を目的とす
る。

九匪立璽羞 本発明によるトレース装置は、制御記憶から読出された
マイクロ命令が実行されたか否かを示す情報を該マイク
ロ命令のアドレスに対応して格納する第１の記憶手段を
有するトレース装置であって、前記制御記憶から読出さ
れたマイクロ命令が条件分岐命令であるとき、該条件分
岐命令において条件が成立したか否かを判定する判定手
段と、前記判定手段により前記条件が成立したと判定さ
れたとき、前記条件の成立を示す情報を該条件分岐命令
のアドレスに対応して格納する第２の記憶手段と、前記
判定手段により前記条件が成立しなかったと判定された
とき、前記条件の不成立を示す情報を該条件分岐命令の
アドレスに対応して格納する第３の記憶手段とを設けた
ことを特徴とする。

Ｊｙｉ 次に、本発明の一実施例について図面を参照して説明す
る。

第１図は本発明の一実施例の構成を示すブロック図であ
る０図において、制御記憶１にはマイクロ命令が格納さ
れ、セレクタ５から送られてくるアドレスによりアクセ
スされる。

コントロールストアレジスタ（Ｃ３Ｒ）２は制御記憶１
から読出されたマイクロ命令を保持し、該マイクロ命令
をデコーダ６と演算回路７とに夫々出力するとともに、
該マイクロ命令が分岐命令のときには分岐先アドレスを
セレクタ５に出力し、該分岐命令の分岐条件を分岐条件
チエツク回路８に出力する。

加算回路３はセレクタ５からのアドレスに「１」を加算
してアドレスレジスタ４に出力し、アドレスレジスタ４
はこのアドレスを格納する。

セレクタ５はアドレスレジスタ４に格納されたアドレス
と、コントロールストアレジスタ２からの分岐先アドレ
スとのうち一方を選択して制御記憶１に送出する。

デコーダ６はコントロールストアレジスタ２がら送られ
てくるマイクロ命令が条件分岐命令が無条件分岐命令か
を判断する。

演算回路７はコントロールストアレジスタ２から送られ
てくるマイクロ命令により制御され、分岐条件チエツク
回路８に分岐条件比較データを出力する。

分岐条件チエツク回路８はコントロールストアレジスタ
２からの分岐条件と演算回８＠７からの分岐条件比較デ
ータとを比較し、それらが一致すると一致信号を出力す
る。

アドレスレジスタ（ＡＤＨ）９はセレクタ５から送られ
てきたアドレスを保持し、該アドレスをメモリ１１〜１
３に夫々出力する。

メモリ１１〜１３は夫々制御記憶１のアドレスに対応す
るアドレスを持ち、制御部１０からの書込み信号により
データがセットされる。

以下、第１図を用いて本発明の一実施例の動作について
説明する。

実行するマイクロ命令の制御記＋！ｋｌ上のアドレスを
指定するセレクタ５からのアドレスがｍ番地を指定した
とき、制御記憶１のｍ番地から続出されたマイクロ命令
がコントロールストアレジスタ２に格納されるとともに
、アドレスレジスタ９にアドレスｍが保持される。

コントロールストアレジスタ２に格納されたマイクロ命
令が然条ｒト分岐命令の場合には、デコーダ６からゲー
ト回路１４に論理“ＩＮが出力されるとともに、ゲート
回路１５，１７．１８に論理“０”が出力される。

このマイクロ命令が条件分岐命令の場合には、デコーダ
６からゲート回路１４に論理“０”が出力されるととも
に、ゲート回！１５，１７．１８に論理″１″が出力さ
れる。

このとき、分岐条件チエツク回路８においてコントロー
ルストアレジスタ２からの分岐条件と演算回路７からの
分岐条件比較データとが比較され、それらが一致したと
きにはゲート回路１５，１７゜１８に論理“１”が出力
され、一致しなかったときにはゲート回路１５．１７．
１８に論理＃０″が出力される。

したがって、制御記憶１のｍ番地から読出されたマイク
ロ命令が条件分岐命令であり、かつ該条件分岐命令が分
岐したときにはメモリ１１のｍ番地に“１”が出力され
るとともに、メモリ１２のｍ番地にはゲート回路１７を
介して“１”が出力され、メモリ１３のｍ番地にはゲー
ト回Ｆ６１８を介して“０”が出力される。

この場合、セレクタ５にゲート回路１６から論理″１″
が入力されるので、セレクタ５はコントロールストアレ
ジスタ２からの分岐先アドレスを選択して制御記憶１と
加算回路３とアドレスレジスタ９とに夫々送出する。

また、該マイクロ命令が条件分岐命令であり、かつ該条
件分岐命令が分岐ｌ−ないときにはメモリ１１のｍ番地
に“１”が出力されるとともに、メモリ１２のｍ番地に
はゲート回路１７を介して０”が出力され、メモリ１３
のｍ番地にはゲート回路１８を介して“１”が出力され
る。

この場合、セレクタ５にゲート回路１６から論理″０”
が入力されるので、セレクタ５は加算回路３で「１」が
加算されてアドレスレジスタ４に格納されたアドレスｍ
＋１を選択して制御記憶１と加算回路３とアドレスレジ
スタ９とに夫々送出する。

さらに、該マイクロ命令が条件分岐命令でなければ、メ
モリ１１のｍ番地に“１″が出力されるとともに、メモ
リ１２．１３のｍ番地には夫々“０″が出力される。

この場合、該マイクロ命令が無条件分岐命令であれば、
セレクタ５にゲート回路１６から論理“１”が入力され
るので、セレクタ５はコントロールストアレジスタ２か
らの分岐先アドレスを選択して制御記憶１と加算回路３
とアドレスレジスタ９とに夫々送出する。

また、該マイクロ命令が分岐命令でなければ、デコーダ
６からゲート回路１４，１５．１７．１８に夫々論理″
０″が出力されるので、セレクタ５にゲート回路１６か
ら論理″０”が入力され、セレクタ５は加算回路３でｒ
　Ｉ　Ｊが加算されてアドレスレジスタ４に格納された
アドレスｍ＋１を選択して制御記憶１と加算回路３とア
ドレスレジスタ９とに夫々送出する。

制御記憶１のｍ＠地から読出されたマイクロ命令に対す
るメモリ１１〜１３へのデータ入力が定まると、制御部
１０からメモリ１１〜１３に書込み信号が出力され、メ
モリ１１〜１３のｍ番地には夫々該マイクロ命令に対す
る値がセットされる。

上述のように、制御記憶１からマイクロ命令が読出され
て実行される毎に、メモリ１１には該マイクロ命令が実
行されたことを示す値“１”がセットされ、メモリ１２
には該マイクロ命令が条件分岐命令でかつ分岐した場合
にのみ“１”がセットされ、メモリ１３には該マイクロ
命令が条件分岐命令でかつ分岐しなかった場合にのみ１
″がセットされることとなる。

尚、メモリ１１のデータ入力には常に１″が入力されて
おり、この“１″が制御部１０からの書込み信号により
セットされる。

第２図は本発明の一実施例により実行されるマイクロプ
ログラムの流れを示すフローチャートである０図におい
て、アドレス■のマイクロ命令は条件分岐命令であり、
分岐したときにはアドレス■のマイクロ命令が実行され
、分岐しなかったときにはアドレス■のマイクロ命令が
実行される。

また、アドレス■のマイクロ命令も条件分岐命令であり
、分岐したときにはアドレス■のマイクロ命令が実行さ
れ、分岐しなかったときにはアドレス■のマイクロ命令
が実行される６ さらに、アドレス■のマイクロ命令も条件分岐命令であ
り、分岐したときにはアドレス■のマイクロ命令が実行
され、分岐しなかったときにはアドレス■のマイクロ命
令が実行される。

第３図は第２図のフローチャートが実行されたときに第
１図のメモリ１１〜１３に格納される内容の一例を示す
図である１図において、メモリ１１．１２のアドレス■
には夫々″１″がセットされ、メモリ１３のアドレス■
には０″がセットされているので、制御記憶１のアドレ
ス■から読出されたマイクロ命令が条件分岐命令であり
、該条件分岐命令によりアドレス■のマイクロ命令に分
岐したことがわかる。

該条件分岐命令の分岐先アドレス■に対応するメモリ１
１．１２のアドレス■には夫々“１”がセットされ、メ
モリ１３のアドレス■には“０”がセットされているの
で、制御記憶１のアドレス■から読出されたマイクロ命
令が条件分岐命令て゛あり、該条件分岐命令によりアド
レス■のマイクロ命令に分岐したことがわかる。

また、該条件分岐命令の分岐先アドレス■に対応するメ
モリ１１のアドレス■には１″がセットされ、メモリ１
２．１３のアドレス■には夫々“０”がセットされてい
るので、制御記憶１のアドレス■に格納されたマイクロ
命令がアドレス■のマイクロ命令の分岐により実行され
たことがわかる。

メモリ１１〜１３のアドレス■には夫々″０″がセット
されているので、制御記憶１のアドレス■に格納された
マイクロ命令が実行されなかったことがわかる。

メモリ１１．１３のアドレス■には夫々″１”がセット
され、メモリ１２のアドレス■には０″がセットされて
いるので、制御記４！１１のアドレス■から続出さね、
たマイクロ命令が条件分岐命令であり、該条件分岐命令
によりアドレス■のマイクロ命令に分岐しなかったこと
がわかる。

したがって、該条件分岐命令の次に実行されるアドレス
■に対応するメモリ１１のアドレス■には１″がセット
され、メモリ１２．１３のアドレス■には夫々“０”が
セットされているので、制御記憶１のアドレス■に格納
されたマイクロ命令がアドレス■のマイクロ命令が分岐
しなかったことにより実行されたことがわかる。

第２図に示すマイクロプログラムにおいては、アドレス
■のマイクロ命令の分岐先とアドレス■のマイクロ命令
の分岐先とがともにアドレス■であるので、メモリ１１
の内容をチエツクしただけではアドレス■のマイクロ命
令とアドレス■のマイクロ命令とのうち、どちらのマイ
クロ命令によってアドレス■のマイクロ命令が実行され
たのかがわからないが、メモリ１２．１３の内容を検討
することにより、アドレス■のマイクロ命令がアドレス
■のマイクロ命令の分岐によって実行されたことがわか
る。

このように、制御記憶１から読出されたマイクロ命令が
条件分岐命令のときに、分岐条件チエツク回路８におい
て該マイクロ命令の条件が成立したか否かを判定し、条
件が成立した場合にはメモリ１２の該マイクロ命令に対
応するアドレスに条件が成立したことを記録し、条件が
成立しなかった場合にはメモリ１３の該マイクロ命令に
対応するアドレスに条件が成立しなかったことを記録す
るようにすることによって、複数の条件分岐命令におい
て分岐先アドレスが同一のときでもどの条件分岐命令が
分岐したのかを判断することができる。

よって、マイクロ命令を使用する処理装置において、そ
の処理装置の機能をテストするプログラムを走行させた
場合に、処理装置の全機能のうち何％テストできたのか
を正確に知ることができる。

尚、本発明の一実施例では条件分岐命令が２方向分岐の
場合について述べたが、３方向以上分岐可能な条件分岐
命令を含むマイクロプログラムが走行する場合にも適用
できることは明白であり、これに限定されない、この場
合、分岐の条件が成立したか否かを記録するためのメモ
リ１２．１３を分岐数に応じて設ければよい。

几匪立豆ユ 以ト説明したように本発明によれは、制御記憶から読出
されたマイクロ命令が実行されたか否かを示す情報と、
制御記憶から読出されたマイクロ命令が条件分岐命令で
あるとき、該条件分岐命令において条件が成立したこと
を示す情報と、制御記憶から読出されたマイクロ命令が
条件分岐命令であるとき、該条件分岐命令において条件
が成立しなかったことを示す情報とを該マイクロ命令の
アドレスに対応して夫々別々に格納するようにすること
によって、複数の条件分岐命令において分岐先アドレス
が同一のときでもどの条件分岐命令が分岐したのかを判
断することができるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図、第
２図は本発明の一実施例により実行されるマイクロプロ
グラムの流れを示すフローチャート、第３図は第２図の
フローチャートが実行されたときに第１図の各メモリに
格納される内容の一例を示す図である。 主要部分の符号の説明 １・・・・・・制御記憶　　５・・・・・・セレクタ６
・・・・・・デ；！−ダ　　７・・・・・・演算回路８
・・・・・・分岐条件チエツク回路 ９・・・・・・アドレスレジスタ １０・・・・・・制御部 １１〜１３・・・・・・メモリ １４〜１８・・・・・・ゲート回路

Claims (1)

【特許請求の範囲】
1. （１）制御記憶から読出されたマイクロ命令が実行され
   たか否かを示す情報を該マイクロ命令のアドレスに対応
   して格納する第１の記憶手段を有するトレース装置であ
   って、前記制御記憶から読出されたマイクロ命令が条件
   分岐命令であるとき、該条件分岐命令において条件が成
   立したか否かを判定する判定手段と、前記判定手段によ
   り前記条件が成立したと判定されたとき、前記条件の成
   立を示す情報を該条件分岐命令のアドレスに対応して格
   納する第２の記憶手段と、前記判定手段により前記条件
   が成立しなかったと判定されたとき、前記条件の不成立
   を示す情報を該条件分岐命令のアドレスに対応して格納
   する第３の記憶手段とを設けたことを特徴とするトレー
   ス装置。