JPS6177943A

JPS6177943A - プログラム通過アドレストレ−ス装置

Info

Publication number: JPS6177943A
Application number: JP59199367A
Authority: JP
Inventors: Kenichi Ozaki; 小崎　憲一; Minoru Kushida; 稔櫛田; Hisaaki Ono; 小野　久明
Original assignee: Hitachi Electronics Engineering Co Ltd
Current assignee: Hitachi High Tech Corp
Priority date: 1984-09-26
Filing date: 1984-09-26
Publication date: 1986-04-21

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、コンピュータプログラムの検査評価及びデ
パックを行なうため、実行されたプログラムの通過アド
レスを記録する装置圧関し、特にプログラム中の分岐命
令に対応するアドレスを分岐成立、不成立のいずれの条
件で通過したのかを容易に判断することができるように
したことにより、効率のよいデパックを行なうことを可
能としたものに関する。

〔従来の技術〕

コンピュータプログラムの検査評価を行ない、その誤ま
りを直す作業すなわちいわゆるデパックを行なう場合に
は、入力データの値等の各条件を種々に設定しながら同
一のプログラムを繰返し実行し、その通過ステップのア
ドレス情報を順次記録（トレース）することにより、未
通過ステップの存否の確認をはじめとした該プログラム
の実行状態の把握を行なうことが必要とされる。このよ
うなトレースを行なう方法のひとつとして、プロクラム
の各ステップのアドレスに１対１て対応する記憶場所を
有するメモリを具えたプロクラム通過軌跡記録用装置（
トレース装置）を設け、被測定装置（計算機ンステム等
）がアドレスを指定してプロクラムを１ステツプずつ読
み出し実行する際に、その指定されたアドレスについて
のアドレス情報を順次前記プログラム通過軌跡記録用装
置に取入れ、核アドレスて対応する前記メモリの記憶場
所に通過表示の書込みを行なう、という方法が弐に従来
から提案されている（４？許番号］１３４３６７）。こ
の方法によりメモリに書込まれた通過表示を例示すると
第２図の通りであり、この例では、アドレス″０００１
’″から”　ＯＯＯ４”及び０００６”て通過表示“１
″が書込まれており、これらのステップが実行されたこ
とが示されているのに対し、アドレス”０００５″には
通過表示”　１　”が書込まれていす、このステップは
実行されていないことが示されている。

〔発明が解決しようとする問題点〕

ところで上述のようなトレース方法を用いた場合、分岐
命令を含むプロクラムで、第３図（ａ）に例示するよう
に分岐命令に対応するアドレス“ｏ。

０１″ノステツプの分岐先に夫々異なるアドレス″００
０２“、０００３ｎのステップが存在しているときには
、前記メモリのアドレス”ｏｏ。

２、“０００３’に対応する位置の通過表示を調べるこ
と罠より、分岐命令を分岐成立、不成立のいずれの条件
で通過したのか（あるいは両方とも通過したのか）を即
時に判断することができる。

しかし第３図（ｂ）に例示するように、分岐命令疋対応
するアドレス″０００１＃のステップの分岐先の一方（
不成立の側）にはアドレス″０００２’のステップが存
在するが、他方（成立の側）ではステップが存在せず、
分岐を終了して直接アドレス”０００３″のステップ罠
進むようなときには、前記メモリのアドレス”０００２
”、　”　ＯＯ０３”に対応する位置のうち“０００３
″に対応する位置のみ通過表示が書込まれていれば分岐
命令を分岐成立の条件でのみ通過したことを確認できる
が、７ドｔｚ、１．”０００２’　、”０００３’に対
応ｔ６位置の両方に通過表示が書込まれていると、分岐
命令を分岐不成立の条件でのみ通過したのか、それとも
両方とも通過したのかを判断することが不可能となる。

このため、このようなトレース方法では分岐命令を含む
プロクラムの実行状態を正確に把握することができない
ことがあり、このことが効率のよいデパックの実現の妨
げになっているという問題があった。

この発明は上述の点に鑑みてなされたもので、分岐命令
を含むプロクラムのデパックを効率よく行なうことがで
きるようにしたトレース装置を提倶しようとするもので
ある。

〔問題点を解決するための手段及び作用〕この発明に係
るトレース装置ては、プログラムの各ステップのアドレ
スに１対ＩＫ対応する記憶場所を有する前記メモリが２
つ具えられており、また実行プロクラムの隣接する通過
ステップ同士のアドレスのアドレスジャンプの有無に基
づいて各アドレスに対応する通過ステップについて分岐
成立、不成立の判定を行なう判定手段と、この判定手段
：（おいて分岐成立又は不成立のいずれと判定されたか
に応じ、アドレスの通過表示を書込むべきメモリとして
前記２つのメモリの中から夫々異なるメモリを選択する
選択手段とが具えられている。

トレース装置にアドレス情報が与えられると、判定手段
は上述したアドレスジャンプの有無に基づき、各アドレ
スに対応する通過ステップについて分岐成立の有無を判
定する。選択手段は、判定手段により分岐成立と判定さ
れた通過ステップのアドレスと分岐不成立と判定された
通過ステップのアドレスについて夫々異なるメモリを選
択し、こうして選択されたメモリの対応する記憶場所に
、書込み手段により各アドレスの通過表示の書込みが行
なわれる。このように、分岐成立時と不成立時とて夫々
異なるメモリにアドレスの通過表示が書込まれるので、
分岐成立時に選択されるメモリの通過表示と分岐不成立
時て選択されるメモリの通過表示とを夫々調べることに
より、プログラム中の分岐命令に対応するアドレスを分
岐成立又は不成立のいずれの条件で通過したのかを容易
かつ迅速に判断することが可能である。

〔実施例〕

以下、添付図面を参照しながらこの発明の一実施例を詳
細に説明しよう。

第１図は、この発明に係るプログラム通過アドレストレ
ース装置の一実施例を示す図であり、トレース装置１は
、インターフェース１９を介して被測定装置１６（計算
機システム等）と接続されている。被測定装置１６には
マイクロコンピュータ１７及びメモリ１８が含まれてお
り、メモリ１８にはマイクロコンピュータ１７が実行す
るプログラムを記録するプログラム領域及びｌ１０（入
出力データ）領域が含まれている。マイクロコンピュー
タ１γがアクセスするメモリ１８内の各アドレスのアド
レス情報（すなわちアクセスされた各アドレス（実行ア
ドレス）の絶対アドレスを示す実行アドレス信号ａ）と
ファンクション情報（すなわち各実行アドレスがプログ
ラム領域とＩ１０領域のうちいずれの領域に属するもの
であるかを区別し、更にＩ１０領域に属するものである
ときは上位データ及び下位データのいずれに対応するも
のであるのかを区別するファンクション信号ｂ）が、イ
ンターフェース１９を介してトレース装置１に与えられ
る。

この発明によれば、トレース装置１には分岐命令判定回
路２が設けらｒしており、分岐命令判定回路２は、トレ
ース装置１に与えられる前記アドレス情報すなわち実行
アドレス信号ａを、ゲート回路２０を介して入力する。

ゲート回路２００制御入力にはデコーダ５の出力ライン
Ｌ１が接続されている。ファンクション信号すが、実行
アドレスがプロクラム領域に属することを示す自答のと
き、出力ラインＬ１に信号“′１′″が生じ、このとき
ゲート回路２０が開かれ、前記ファンクション信号すに
対応するプログラム領域の実行アドレス信号ａが分岐命
令判定回路２に入力される。これにより、判定回路２に
はプログラム領域の実行アドレス信号ａのみが入力され
る。

判定回路２は、隣接して入力したプログラム領域の実行
アドレス信号ａのアドレスジャンプの有無て基づいて分
岐命令に対応する実行アドレスについて分岐成立の有無
を判定するものであり、第４図に示すようにレジスタ２
１及び２２、加算器２３、比較器２４を含んでいる。判
定回路２に入力された実行アドレス信号ａは、レジスタ
２１に与えられ、クロックパルスφのタイミングでレジ
スタ２１に取込まれる。レジスタ２１の出力は、比較器
２４に与えられるとともに、レジスタ２２に与えられ、
同じクロックパルスφのタイミングでレジスタ２２に取
込まれる。レジスタ２２の出力は、加算器２３を経て比
較器２４に与えられる。

加算器２３は、入力したアドレス信号の値に数値「１」
を加算するものである。比較器２４は、入力した２つの
アドレス信号の値を比較し、両者が一致しているか否か
の比較結果を示す信号を出力するものである。

デコーダ５の出力ラインＬ１の条件と処理りＯツクであ
る実行アドレス信号ａ１がレジスタ２１に取込まれると
、次の出力ラインＬ１の条件と処理クロックでは信号ａ
１はレジスタ２２に取込マれるとともに加算器２３でそ
の値に「１」を加算されて比較器２４に与えられ、レジ
スタ２１には次の実行アドレス信号ａ２が取込まれ、比
較器２４に与えられる。このとき比較器２４は、入力し
た２つの信号（信号ａ１の値に「１」を加算したものと
信号ａ２）の値を比較し、アドレスジャンプの存在によ
り両者が一致していなければ（例えばａ１＝”ｏｏｏｌ
”、ａ２＝”０００３”）その旨の比較結果信号を出力
し、アドレスが連続しており両者が一致していれば（例
えばａ１＝”０００１″、ａ２＝″″０００２’）その
旨の比較結果信号を出力する。以下、隣接して入力され
るプログラム領域の実行アドレス信号ａについて、上記
のような比較処理が同様に繰返されていく。

尚、レジスタ２１．２２に取込まれる条件は、デコーダ
５の出力ラインＬ１と処理クロックの条件がそろったと
きにのみ更新される。

比較器２４から出力された比較結果信号のうち、入力し
た２つの信号が一致していない旨の比較結果信号（これ
を“１”とする）は、分岐成立信号として判定回路２か
らセレクタ３の被選択入力Ａに与えられる。また入力し
た２つの信号が一致している旨の比較結果信号（これを
“０”とする）は、判定回路２からインバータ４を介し
、分岐不成立信号としてセレクタ３の被選択入力Ａ′に
与えられる。

他方、トレース装置１に与えられた前記アドレス情報の
うちファンクション信号すは、デコーダ５に入力される
。デコーダ５は、入力したファンクション信号すをデコ
ードし、その内容に応じて出力ラインのいずれかに信号
を生ずる。すなわち信号すが、実行アドレスがプログラ
ム領域に属することを示すものであるときは、セレクタ
３の選択人力Ｓ及びゲート回路２０の制御入力に接続さ
れた出力ラインＬＩＫ信号”１″を生ずる。また信号す
が、実行アドレスがＩ１０領域の上位のデータに対応す
ることを示すものであるときは、セレクタ３の被選択人
力Ｂに接続された出力ラインＬ２に信号″１″（上位デ
ータ信号）を生じ、実行アドレスがｌ１０ｉｌ域の下位
のデータに対応することを示すものであるときは、セレ
クタ３の被選択入力Ｂ′に接続された出力ラインＬ３に
信号′１”（下位データ信号）を生ずる。

セレクタ３は、選択人力Ｓに信号″１＃が与えられたと
き、被選択人力Ａ、Ａ’に入力された信号を選択して出
力し、選択人力Ｓに信号１１＃が与えられなかったとき
、被選択人力Ｂ　、　Ｂ’に入力された信号を選択して
出力するものである。すなわち、デコーダ５が選択人力
Ｓに接続された出力ラインＬ１に信号″１″を生じた場
合（つまり前記ファンクション信号すが、実行アドレス
がプログラム領域に属することを示すものである場合）
であって、判定回路２から分岐成立信号が被選択人力Ａ
に与えられたとき、セレクタ３はこの分岐成立信号を選
択して出力する。上記場合であって、判定回路２から分
岐不成立信号が被選択入力Ａ′に与えられたとき、セレ
クタ３はこの分岐不成立信号を選択して出力する。また
、デコーダ５が被選択人力Ｂに接続された出力ラインＬ
２に信号”１″（上位データ信号）を生じた場合（信号
すが、実行アドレスがＩ１０領域の上位データに対応す
ることを示す場合）、セレクタ３は被選択人力Ｂに与え
られたこの上位データ信号を選択して出力する。デコー
ダ５が被選択入力Ｂ′に接続された出力ラインＬ３に信
号”　１”　（下位データ信号）を生じた場合（信号す
が、実行アドレスがＩ１０領域の下位データに対応する
ことを示す場合）、セレクタ３は被選択入力Ｂ′に与え
られたこの下位データ信号を選択して出力する。

セレクタ３から選択して出力された信号のうち、被選択
人力Ａに与えられた分岐成立信号と被選択人力Ｂに与え
られた上位データ信号は、アンド回路６を介してゲート
回路８の制御入力に与えられ、被選択入力Ａ′に与えら
れた分岐不成立信号と被選択入力Ｂ′に与えられた下位
データ信号は、アンド回路７を介してゲート回路９の制
御入力に与えられる。

アンド回路６及び７には、セレクタ３から出力される前
記信号の他に、ライトタイミング信号及びトレース信号
が夫々与えられる。ライトタイミング信号は、マイクロ
コンピュータ１７がアクセスしたアドレスの通過表示を
トレース装置２内のメモリに書込む際のタイミングを制
御するものである。トレース信号は、条件設定回路１０
から出力されるトレース範囲指定信号Ｃ及びスタートス
トップ信号ｄについて、アンド回路１１で論理積をとっ
たものである。条件設定回路１０は、メモリ１８内の全
てのアドレスのうちトレースを行なうべきアドレス範囲
についての情報を予め保持しており、実行アドレス信号
ａを入力して各信号ａがこのアドレス範囲に属するもの
であるか否かを判断し、アドレス範囲に属していれば前
記トレース範囲指定信号Ｃとして”ｌ＃を出力する。ま
た条件設定回路１０は、具体的な状況に応じてメモリ１
８内の特定の範囲をトレース範囲として設定することが
可能であり、入力した信号ａがこの設定されたトレース
範囲に属していれば前記スタートストップ信号ｄとして
′１″を出力する。従って、入力した実行アドレス信号
ａが前記アドレス範囲及びトレース範囲の両範囲に含ま
れるものであるとき、アンド回路１１の条件が成立し、
アンド回路６及び７に信号“ｌ”（トレース信号）が与
えられる。

セレクタ３が前記分岐成立信号又は上位データ信号を選
択して出力した場合であって、このライトタイミング信
号及びトレース信号がアンド回路６に与えられたとき、
ゲート回路８が開かれる。

またセレクタ３が前記分岐不成立信号又は下位データ信
号を選択して出力した場合であって、ライトタイミンク
信号及びトレース信号がアンド回路７に与えられたとき
、ゲート回路９が開かれる。

ゲート回路８及び９には、メモリチップセレクト回路１
４からメモリチップセレクト信号ａＸが与えられる。メ
モリチップセレクト回路１４は、被測定装置１６から与
えられる実行アドレス信号ａを入力し、各実行アドレス
に対応するメモリチップを、通過表示を書込むべきトレ
ース装置２内のメモリから選択するものであり、メモリ
チップセレクト信号ａｘはその選択内容を示す信号であ
る。

この発明によれば、プログラム領域及びＩ１０領域の各
アドレスに１対ｌに対応する記憶場所を有し、その通過
表示を書込むためのメモリとして、２つのトレースメモ
リ１２及び１３がトレース装置２内に設けられている。

メモリチップセレクト回路１４から出力される前記メモ
リチップセレクト信号ａＸは、ゲート回路８を介してト
レースメモリ１２に与えられるとともに、ゲート回路９
を介してトレースメモリ１３に与えられる。

またメモリ１２及び１３には、メモリアドレス回路１５
からメモリアドレス信号ａ、が与えられる。メモリアド
レス回路１５は、実行アドレス信号ａを入力し、各実行
アドレスに対応するメモリ１２及び１３内のメモリチッ
プ上のアドレスを指定するものであり、メモリアドレス
信号ａ、はその指定内容を示す信号である。

メモリ１２．１３では、このメモリチップセレクト信号
ａＸとメモリアドレス信号ａ、との組合せによって特定
される１つのアドレスに（つまり特定の１つの実行アド
レスに対応する１ビツトの記憶場所Ｋ）通過表示情報（
つまり１ビツト分の信号”１″）の書込みが行なわれる
。

これにより、ファンクション信号すが、実行アドレスが
プログラム領域に属することを示すものであり、判定回
路２が実行アドレスのアドレスジャンプの存在に基づい
て分岐成立信号をセレクタ３に与えた場合か、成るいは
信号すが、実行アドレスがＩ１０領域の上位データに対
応することを示すものである場合でありて、前記ライト
タイミング信号及びトレース信号がアンド回路６，７に
与えられたとき、その実行アドレスに対応するメモリ１
２内の記憶場所がメモリチップセレクト信号ａ及びメモ
リアドレス信号ａ、の組合せにより特定され、該記憶場
所に通過表示情報（信号“１′つの書込みが行なわれる
。また信号すが、実行アドレスがプログラム領域に属す
ることを示すものであり、実行アドレスが連続している
ことに基づき判定回路２が分岐不成立信号をセレクタ３
に与えた場合か、成るいは信号すが、実行アドレスが１
１０領域の下位データに対応することを示すものである
場合であって、ライトタイミング信号及びトレース信号
がアンド回路６．γに与えられたとき、その実行アドレ
スに対応するメモリ１３の記憶場所に上記と同様にして
通過表示情報（信号“１″）の書込みが行なわれる。

次に、この発明に係るプログラム通過アドレストレース
装置の動作の一例を、第５図を参照しながら説明しよう
。

第５図は、被測定装置１６内のメモリ１８のプログラム
領域に記憶され、マイクロコンピュータ１７により実行
されるプログラムの一部分を略示するフローチャートで
あり、各ステップの左側の数値は該ステップを記憶する
メモリ１８の実行アドレス番号を示す。このプログラム
は、図示しない端末装置から入力されたデータＸが、予
めメモリ１８のＩ１０領域に記憶されたデータＡと等し
いか否かを判断し、等しければ所定の演算を行なった後
、次の命令を実行し、等しくなければ前記演算をジャン
プして次の命令を実行するというものである。

マイクロコンピュータ１７がメモリ１８のアドレス“０
００１”の命令を読出して入力指示信号を端末装置に出
力表示した後、端末装置にデータＸが入力されると、マ
イクロコンピュータ１７は該データＸをメモリ１８のＩ
１０領域の所定のアドレス″′ｃｔＪ１″〜″ぬｎ“（
ｎは自然数）に書込み、次にアドレス’　ＯＯＯ２”の
命令を読出す。

このときトレース装置１には実行アドレス信号″０００
１’、“薗ビ〜“ぬ。”　、”０００２”及び各アドレ
スが属する領域を示すファンクション信号ｂ（”０ｏｏ
１″″及び”０００２”についてはプログラム領域に属
することが示され、“碩、１〜“ＩＩＬ１″については
Ｉ１０領域に属することが示される）が与えられる。メ
モリチップセレクト回路１４及びメモリアドレス回路１
５は、前記実行アドレス信号を入力し、メモリチップセ
レクト信号ａｘ及びメモリアドレス信号ａ、を夫々出力
する。また判定回路２は、前記実行アドレス信号を入力
し、前述した識別処理及び比較処理を行なった後、アド
レス“０００１”についての分岐不成立信号をセレクタ
３の被選択入力Ａ′に与える。

またこのときデコーダ５は、このアドレス″０００１′
′に関するファンクション信号すに基づきセレクタ３の
選択人力Ｓに信号を与える。セレクタ３は被選択人力Ａ
′に与えられた前記分岐不成立信号を選択的に出力して
ゲート回路９の制御入力に与え、ライトタイミング信号
及びトレース信号がアンド回路７に与えられたとき、ゲ
ート回路９力Ｓ開かれる。このとき、アドレス”　ＯＯ
Ｏ１”についての前記メモリチップセレクト信号ａＸ及
びメモリアドレス信号ａ、がメモリ１３に与えられ、該
アドレス゛’０００１’“に対応するメモリ１３の記憶
場所に通過表示情報の書込みが行なわれる。

続いてデコーダ５は、アドレス−岬“〜″ぬ。”に関す
るファンクション信号すに基づき、各アドレス”ｄａ（
”〜−稲”が上位データに対応するものであればセレク
タ３の被選択人力Ｂに、下位データに対応するものであ
れば同じく被選択入力Ｂ′に信号を与える。被選択入力
ＢＫ倍信号与えられたとき、セレクタ３は該信号を選択
的に出力し、ケート回路８の制御入力に与え、ライトタ
イミンク信号及びトレース信号がアンド回路６に与えら
れたとき、ゲート回路８が開かれる。このとき、上位デ
ータに対応するアドレスｎ帖′”〜’ｄ、ｎ’について
の前記メモリアドレス信号及びメモリチップセレクト信
号がメモリ１２に与えられ、該アドレス゛ｃＬ１”〜”
ぬ。”に対応するメモリ１２の記憶場所に通過表示情報
の書込Ａが行なわれる。

また被選択入力Ｂ′に信号が与えられたとき、同様にし
てアドレス”ｃＬｌ　”〜“ぬ。°に対応するメモリ１
３の記憶場所て通過表示情報の書込みが行なわれる。

次にマイクロコンピュータ１７は、アドレス″０００２
　”の命令に基づき、データＸ、Ａをメモリ１８のＩ１
０領域のアドレス”　ｃＬ、　’−’ｃＬｎ−“β１”
〜”β□パ（ｍは自然数）から夫々読出して両データの
比較を行なう。その結果両者が等しくなければＮｏと判
断しく分岐成立）、アドレス”０００４’の命令にジャ
ンプする。このとき判定回路２はアドレス“ＯＯＯ２”
　Ｋついての分岐成立信号をセレクタ３の被選択入力へ
に与え、以下前述したのと同様にしてアドレス″ＯＯＯ
２”Ｋ対応するメモリ１２の記憶場所に通過表示情報の
書込みが行なわれる（第６図（ａ）参照）。またこのと
き、各アドレス″ヌ、°′〜″命。”、°β１′〜”β
□”カ≦上位データ又は下位データのいずれに対応する
ものであるのかに応じ、各アドレス”帖”〜゛ｏＬｎ”
。

”β１゛〜”β□”に対応するメモリ１２又は１３の記
憶場所に通過表示情報の書込みが行なわれる。

更に、データＸの値を変更してこのプログラムを繰返し
実行した場合において、今度はＸがＡと等しくなってい
るとすると、アドレス”　０００２°。

の命令ではＹＥＳと判断され（分岐不成立）、アドレス
゛０００３”の命令に進んで演算処理を行なった後、ア
ドレス″０００４″の命令に進む。

このときは、上記の場合と異なり、判定回路２はアドレ
ス”０００２°′及び’０００３”Ｋついての分岐不成
立信号をセレクタ３の被選択入力Ａに与え、該アドレス
゛’０００２’及び’０００３”Ｋ対応するメモリ１３
の記憶場所に通過表示情報の書込みが行なわれる（第６
図（ｂ）参照）。

このように、分岐命令が成立した場合は、該分岐命令の
アドレスに対応するメモリ１２の記憶場所に通過表示情
報の書込みが行なわれ、分岐命令が不成立であった場合
は同アドレスに対応するメモリ１３の記憶場所に通過表
示情報の書込みが行なわれる。

また、アクセスされたＩ１０領域のアドレスが上位デー
タに対応するものである場合には、該アドレスに対応す
るメモリ１２の記憶場所に通過表示情報の書込みが行な
われ、前記アドレスが下位データに対応するものである
場合には、該アドレスに対応するメモリ１３の記憶場所
に通過表示情報の書込みが行なわれる。

これにより、プログラム中の分岐命令に対応するアドレ
スを分岐成立、不成立のいずれの条件で通過したのか、
また該プログラムの実行過程でアクセスされた１１０領
域の各アドレスが夫々上位データ又は下位データのいず
れに対応するものであるのかを、メモＩＪ　１２　、１
３の通過表示情報を調べることにより容易かつ迅速に判
断することが可能である。

尚この実施例では、プログラムの各アドレスに１対１に
対応する記憶場所を有するメモリとして、分岐成立、不
成立の各場合に対応して２つのトレースメモリ１２及び
１３が設けられているが、分岐成立の場合にその分岐の
態様の差異等に応じて夫々異なるメモリに通過表示情報
の書込みを行なうことができるようにするために、前記
記憶場所を有するメモリを全体として３つ以上設けるよ
うにしたものであってもよい。

〔発明の効果〕

以上の通りこの発明に係るプログラム通過アドレストレ
ース装置によれば、プログラム中の分岐台をに対応する
アドレスに関し、分岐成立の場合と不成立の場合とで異
なるメモリに通過表示情報を書込むようにしたので、分
岐命令に対応するアドレスを分岐成立、不成立のいずれ
の条件で通過したのかを容易かつ迅速に判断するＣとが
可能である。従って、分岐命令を含むプログラムのデハ
ックを効率よく行なうことができる。

【図面の簡単な説明】

第１図はこの発明に係るプログラム通過アドレストレー
ス装置の一実施例を示すブロック図、第２図は従来のト
レース方法によりメモリに書込まれた各アドレスの通過
表示情報の一例を示す図、第３図（ａｌ及び（ｂ）は被
測定装置が実行するプログラム中の分岐箇所のフローの
典型例を示す図、第４図は第１図の実施例における分岐
命令判定回路の詳細例を示すブロック図、第５図は同実
施例が適用される被測定装置において実行されるプログ
ラムの一例な略示するフローチャート、第６図（ａｌ及
び（ｂ）は第５図のプログラムの実行により同実施例の
トレース装置内の２つのメモリに夫々書込まれた各アド
レスの通過表示情報を示す図である。１・・・トレース装置、２・・・分岐命令判定回路、３
・・・セレクタ、４・・インバータ、５・・・デコーダ
、６゜７．１１・・・アンド回路、８．９．２０・・・
ゲート回路、１０・・・条件設定回路、１２．１３・・
・トレースメモリ、１４・・・メモリチップセレクト回
路、１５・・・メモリアドレス回路、１６・・・被測定
装置、１γ・・・マイクロコンピュータ、１８・・・メ
モリ、１９・・・インターフェース、２１．２２・・・
レジスタ、２３・・・加算器、２４・・・比較器。出願人　日立電子エンジニアリング株式会社代理人　　
　　飯　　塚　　義　　仁第３図（λ）　　　　　　　　　　　　　　　　（ｂ）第６図

Claims

【特許請求の範囲】１、検査対象たるコンピュータから実行中のプログラム
のアドレス情報を逐次受入し、該プログラムの通過アド
レスを記録するためのプログラム通過アドレストレース
装置であって、コンピュータプログラムの各アドレスに１対１に対応す
る記憶場所を夫々有する少なくとも２系列の記憶手段と
、実行されたプログラムにおける隣接するステップ間のア
ドレス情報の関係に基づき、各ステップにつき分岐成立
又は不成立の判定を行なう判定手段と、この判定手段における分岐成立又は不成立の判定に応じ
て前記記憶手段の何れかの系列を選択する選択手段と、選択された前記記憶手段において、前記判定に関わるス
テップのアドレス情報に対応する記憶場所に所定の通過
表示情報を書込む書込み手段と、を具え、分岐成立と不
成立の場合とでは異なる記憶手段に通過アドレスの記録
がなされるようにしたことを特徴とするプログラム通過
アドレストレース装置。２、前記判定手段は、隣接するステップのアドレス情報
を夫々一時記憶する手段と、一時記憶した両アドレス情
報の値を所定の比較条件に従って比較し、アドレスジャ
ンプの有無を判断する比較手段とを含み、アドレスジャ
ンプの有無に応じて分岐成立又は不成立を判定するよう
にしたものである特許請求の範囲第１項記載のプログラ
ム通過アドレストレース装置。